KR100299806B1 - 고속 또한 안정하게 신호를 전달할 수 있는 반도체 장치 - Google Patents

고속 또한 안정하게 신호를 전달할 수 있는 반도체 장치 Download PDF

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Abstract

본 발명은, 기준 전압을 고임피던스의 입력부에서 수신하는 제 1 및 제 2 전압 발생 회로(2, 3)로부터의 내부 전압(VCa, VSa)에 따라 출력 회로(10)의 전원 노드(4, 7)에, 소정 전압 레벨의 내부 전원 전압을 생성한다. 이 출력 회로의 내부 전원 노드에 안정화 용량(15, 18)을 접속한다. 전원 전압은, 소스 폴로워 모드(source follower mode)에서 동작하는 MOS 트랜지스터(5, 8)에 의해 결정되고, 출력 회로의 동작시에는, 안정화 용량을 거쳐 충방전 전류가 구동되어, 진폭 제한된 출력 신호를 확실하게 출력 노드(9)에 출력할 수 있다.

Description

고속 또한 안정하게 신호를 전달할 수 있는 반도체 장치
본 발명은 논리 회로 및/또는 기억 회로를 포함하는 반도체 장치에 있어서의 출력 회로에 관한 것으로, 특히, 반도체 집적 회로 칩의 출력단에 마련되고, 고속 또한 안정하게 신호를 전달하기 위한 출력 회로의 구성에 관한 것이다.
반도체 집적 회로의 동작이 고속화됨에 따라, 복수의 집적 회로 장치 사이에서 전달되는 신호도 고속으로 전송된다. 이 경우, 전송되는 신호의 천이 시간(상승 시간 및 하강 시간)을 짧게 할 필요가 있다. 신호 진폭이 큰 경우, 신호선간의 용량 결합에 기인하는 크로스토크(crosstalk) 노이즈, 신호의 링잉(ringing of signal)을 발생시키는 스위칭 노이즈, 신호선의 고속 충방전에 따르는 전자방사(電磁放射) 및 소비 전력 증대 등의 문제가 현저해진다. 이러한 문제를 해결하기 위해, 신호 진폭을 작게 하여 신호를 전송하는 방법이 여러가지 고려되어 있는데, 신호 입력측에 종단 저항을 마련하여, 이 종단 저항에 의해 신호 진폭을 작게 하는 방법이 알려져 있다. 이러한 신호 진폭을 억제하는 방법으로서, SSTL 3(Stub Series Terminated Logic for 3.3V)의 클래스 I 방식(the class Ⅰ method) 등이 제안되어 있다.
또한, 이러한 진폭 제한 회로로서는, 일본국 특허 공개 평성 제 6-326591호 공보에 개시되는 회로가 있다.
그러나, 이러한 종단 저항을 이용하여 신호 진폭을 제한하는 경우, 출력 회로에 포함되는 트랜지스터(MOS 트랜지스터) 도통시의 저항(온(on) 저항)과 종단 저항의 저항비에 의해 신호 레벨이 결정되지만, 이 종단 저항으로부터 전송로를 거쳐, 출력 회로의 도통 상태의 트랜지스터를 거쳐 직류 전류가 흘러, 소비 전류가 증가한다고 하는 문제가 발생한다.
또한, 종단 저항의 저항값은 전송 라인의 고유 임피던스의 값에 의해 결정되고 있다(신호의 반사에 의한 파형 왜곡이 발생하지 않도록 임피던스 매칭(impedance matching)을 실현하기 때문이다). 따라서, 신호 진폭이 결정된 경우,이 종단 저항의 저항값이 미리 설정되어 있기 때문에, 이에 따라서 필요로 되는 진폭 제한을 실현하기 위해, 이 출력 회로의 최종 출력단의 트랜지스터의 온 저항이 거의 일의적(一意的)으로 결정된다. 불포화 영역에 있어서 MOS 트랜지스터의 드레인 전류와 드레인-소스간 전압비는, 채널 폭과 채널 길이의 비 β의 함수로 주어진다. 따라서, 온 저항이 결정되면, 이 계수 β의 값도 결정되고, 따라서 이 출력 MOS 트랜지스터의 전류 구동력도 미리 결정된다. 따라서, 그 출력 회로의 팬아우트(fan-out)가 제한되어, 많은 회로를 고속으로 구동하는 것이 곤란해진다.
상술한 바와 같은 종단 저항을 이용하여 소진폭 동작을 실현하는 구성에 있어서의 문제점을 해소하기 위해, 출력 회로의 동작 전원 전압 레벨을 조정하여, 출력 회로 자신이 출력 신호 진폭을 제한하는 구성이 제안되어 있다(예를 들면 일본국 특허 공개 평성 제 6-326591호 공보 참조).
도 53은 종래의 반도체 집적 회로 장치의 출력부의 구성을 도시하는 도면으로서, 예를 들면 상술한 선행 기술 문헌에 도시되어 있다.
도 53에 있어서, 종래의 반도체 집적 회로 장치 CH는, 내부에서 생성된 기준 전압 VTT에 따라서, 전원 전압 VCC 보다도 낮은 내부 전원 전압 VCC1을 생성하는 전원 회로 PW1과, 기준 전압 VTT에 따라서 접지 전압 VSS 보다도 높은 다른쪽 내부 전원 전압 VSS1을 생성하는 전원 회로 PW2와, 이 내부 전원선 CL 상의 내부 전원 전압 VCC1 및 내부 접지선 SL 상의 다른쪽 전원 전압 VSS1을 양쪽의 동작 전원 전압으로 하여 동작하고, 내부로부터의 신호 NI에 따라서 출력 노드 ND를 구동하여 도시하지 않은 상대방 칩으로 전달되는 출력 신호 OUT를 생성하는 출력 회로 OB를 포함한다. 내부 전원선 CL과 내부 접지선 SL 사이에는, 안정화 용량 C가 접속된다.
출력 회로 OB는, p 채널 MOS 트랜지스터 Qa와 n 채널 MOS 트랜지스터 Qb로 이루어지는 CMOS 인버터로 구성된다.
전원 회로 PW1 및 PW2가 생성하는 내부 전원 전압 VCC1 및 VSS1의 전압 레벨은, 상대방 칩에 마련된 종단 저항의 저항값과 MOS 트랜지스터 Qa 및 Qb의 온 저항과 이 출력 신호 OUT의 출력 전압 VOUT 및 상대방 칩에 있어서의 입력 신호 전압 VIN의 전압으로부터 결정된다.
기준 전압 VTT는 전원 전압 VCC의 중간 전압 VCC/2의 전압 레벨로 설정된다(VSS=0V). 다음에, 이 도 53에 도시하는 반도체 집적 회로 장치의 신호 출력 동작을 도 54에 도시하는 신호 파형도를 참조하여 설명한다.
전원 회로 PW1은 전원 전압 VCC 보다도 낮은 내부 전원 전압 VCC1을 출력하고, 또한 전원 회로 PW2는 이 접지 전압 VSS 보다도 높은 다른쪽 내부 전원 전압 VSS1을 출력하고 있다. 내부 회로는 전원 전압 VCC 및 접지 전압 VSS를 양쪽의 동작 전원 전압으로 하여 동작하고 있고, 내부 신호 NI는 이 전원 전압 VCC와 접지 전압 VSS 사이에서 변화한다.
내부 신호 NI가 L 레벨일 때에는, 출력 회로 OB에 있어서, MOS 트랜지스터 Qa가 온 상태, MOS 트랜지스터 Qb가 오프 상태에 있고, 출력 신호 OUT는 종단 저항과 이 MOS 트랜지스터 Qa의 온 저항에 의해 결정되는 전압 레벨로 유지된다. 내부 신호 NI가 L 레벨로부터 H 레벨로 상승하면, MOS 트랜지스터 Qa가 오프 상태로 되고, MOS 트랜지스터 Qb가 온 상태로 된다. 이 내부 신호 NI와 다른쪽 전원 전위 VSS1의 전압차가 MOS 트랜지스터 Qb의 임계값 전압보다도 높게 되면, 출력 노드 ND의 방전이 시작되어, 출력 신호 OUT의 전압 레벨이 저하한다. 최종적으로, 이 출력 신호 OUT는, 종단 저항과 MOS 트랜지스터 Qb의 온 저항의 비에 의해 결정되는 전압 레벨로 낮아진다. 종단 저항이 존재하지 않는 경우에는, 이 출력 신호 OUT의 H 레벨(VOH)은, 내부 전원 전압 VCC1의 전압 레벨이고, 또한 종단 저항이 존재하지 않는 경우에는, 출력 신호 OUT의 L 레벨(VOL)의 전압 레벨은 다른쪽 내부 전원 전압 VSS1의 전압 레벨이다.
이 도 53에 도시하는 반도체 집적 회로 장치의 구성에 있어서, 종단 저항이 존재하는 경우에 있어서는, 내부 전원 전압 VCC1 및 VSS1의 전압 레벨을 적당한 값으로 설정함으로써, MOS 트랜지스터 Qa 및 Qb의 온 저항의 값을 조정하고 있다.
예를 들면 도 55에 도시하는 바와 같이, 상대방 칩 CHa의 입력부가, 종단 저항 RT를 거쳐 입력 신호 VIN(도 53에 도시하는 집적 회로 장치 CH의 출력 신호 OUT)을 네가티브 입력(negative input)에서 수신하고, 또한 입력 신호 VIN을 포지티브 입력에서 수신하는 차동 증폭기 DA를 포함하는 구성을 고려한다. 이 차동 증폭기 DA의 네가티브 입력은 기준 전압 VTT로 유지된다. 종단 저항 RT는, 출력 신호 OUT가 전송되는 전송로의 특성 임피던스에 맞춰 그 저항값이 결정된다. 지금, 이 종단 저항 RT의 저항값을 50Ω로 하고, 도 53에 도시하는 출력 신호 OUT 및 입력 신호 VIN의 L 레벨을 VTT - 400mV로 하며, 또한 도 53에 도시하는 출력 회로 OB의 트랜지스터 Qa 및 Qb의 온 저항을 25Ω로 한다. 이 경우, 저전위 내부 전원 전압 VSS1의 값은, VTT - 600mV로 설정한다. 마찬가지로, 출력 신호 OUT 및 입력 신호 VIN의 H 레벨이 VTT + 400mV일 때에는, 내부 전원 전압 VCC1은 VTT + 600mV로 설정된다. 이 경우, MOS 트랜지스터 Qa 및 Qb의 온 저항에 맞춰 내부 전원 전압 VCC1 및 VSS1의 전압 레벨이 결정된다. 반대로 말하면, 이 내부 전원 전압 VCC1 및 VSS1의 전압 레벨을 변경함으로써, MOS 트랜지스터 Qa 및 Qb의 온 저항을 변경하고, 이에 따라서 전류 구동력을 조정한다. 이에 따라, 필요한 팬아우트를 실현할 수 있다.
또한, 이 종단 저항 RT가 마련되어 있지 않는 경우에는, 이 종단 저항 RT 및 출력 회로 OB에 포함되는 온 상태의 MOS 트랜지스터와 기준 전압 VTT원(源)(상대방 칩 CHa 내) 사이에 직류 전류가 흐르는 것을 방지할 수 있다. 이 경우에 있어서도, 내부 전원 전압 VCC1 및 VSS1에 의해 그 출력 신호 OUT의 전압 레벨이 결정되고, 이에 따라서 소진폭 동작을 실현할 수 있다.
도 56은 도 53에 도시하는 전원 회로 PW1의 구성을 도시하는 도면이다. 도 56에 있어서, 전원 회로 PW1은 전원선 VL과 노드 NDb 사이에 직렬로 접속되는 고 저항의 저항 소자 Ra 및 Rb와, 노드 NDb에 게이트 및 드레인이 접속되는 n 채널 MOS 트랜지스터 Qc와, 드레인이 전원선 VL에 접속되고 또한 게이트가 노드 NDa에 접속되는 n 채널 MOS 트랜지스터 Qd를 포함한다. MOS 트랜지스터 Qc는 그 소스에서 기준 전압 VTT를 수신한다. MOS 트랜지스터 Qd는 그 소스가 내부 전원선 CL에 접속되고, 이 내부 전원선 CL 상에 내부 전원 전압 VCC1을 출력한다.
이 도 56에 도시하는 전원 회로 PW1의 구성에 있어서, 고저항 저항 소자 Ra 및 Rb에는 미소 전류가 흐르고, 따라서, MOS 트랜지스터 Qc가 다이오드 모드에서 동작한다. 따라서, 노드 NDb의 전압 레벨은 VTT +｜Vth｜로 인가된다. 여기에서, Vth는 MOS 트랜지스터 Qc의 임계값 전압을 나타낸다. 저항 소자 Ra 및 Rb의 접속 노드 NDa의 전압 레벨은 저항 소자 Ra 및 Rb의 저항비에 의해 결정된다. 지금, 저항 소자 Ra 및 Rb의 저항값이 동등한 경우, 노드 NDa의 전압 레벨은 접지 전압 VSS를 기준으로 하여 다음 수학식으로 주어진다.
(VCC + VTT + Vth)/2 = (3/4)VCC + (Vth/2)
출력단의 MOS 트랜지스터 Qd는, 그 게이트 전압이 전원 전압 VCC 보다도 낮기 때문에(Vth<VTT=VCC/2), 소스 폴로워 모드에서 동작하고, 따라서 내부 전원선 CL 상의 내부 전원 전압 VCC1은 다음 수학식으로 주어진다.
VCC1 = (3/4)VCC - (1/2)Vth
저항 소자 Ra 및 Rb의 저항비를 적당한 값으로 설정함으로써, 상기 수학식에서 나타내는 내부 전원 전압 VCC1의 값을 조정할 수 있다. 이 경우, 내부 전원 전압 VCC1은 전원 전압 VCC의 전압 레벨에 따라 변화한다. 전원 회로 PW2의 구성도, 이 도 56에 도시하는 전원 회로와 마찬가지의 구성이고, 전압 극성 및 트랜지스터의 도전형을 변경하면 실현할 수 있다. 이 경우, 저전위 내부 전원 전압 VSS1은 다음 수학식으로 주어진다.
VTT/2 + Vthp/2 = VCC/4 + Vthp/2
여기에서, Vthp는 p 채널 MOS 트랜지스터의 임계값 전압의 절대값을 나타낸다. 따라서, 이들 임계값 전압 Vth 및 Vthp가 동등하면, 기준 전압 VTT(=VCC/2)를 중심으로 하여, 상하 각각의 진폭이 VCC/4 - Vth/2인 신호가 출력된다.
그러나, 이 도 56에 도시하는 전원 회로의 구성의 경우, 전원선 VL로부터 저항 소자 Ra 및 Rb 및 MOS 트랜지스터 Qc을 거쳐 전류가 흐르고, 이 기준 전압 VTT의 전압 레벨이 변화하며, 따라서, 정확히, 소망하는 전압 레벨로 내부 전원 전압 VCC1 및 VSS1의 전압 레벨을 설정할 수 없게 된다. 신호가 고레벨 및 저레벨의 중심으로부터의 진폭이 상이하여, 신호 진폭의 대칭성이 깨지기 때문에, 입력 신호 확정 타이밍도 H 레벨 및 L 레벨에서 상이하므로, 최악의 케이스를 상정하여, 입력 신호 판정 타이밍을 결정할 필요가 있어, 고속 동작을 보증할 수가 없게 된다.
또한, 출력 회로로부터는 수많은 반도체 집적 회로 장치로 신호가 전달되기 때문에, 큰 전류가 흐른다. 이 경우, 도 53에 도시하는 안정화 용량(stabilizing capacitance) C에 의해, 이 소비 전류를 보상하는 것이 요구된다. 그러나, 팬아우트가 큰 경우, 큰 소비 전류를 보상하기 위해서는, 큰 용량을 갖는 안정화 용량이 필요하게 된다. 그러나, 이러한 안정화 용량을, 반도체 집적 회로 장치 상의 한정된 영역 내에서 실현하는 것이 곤란하여, 안정하게 내부 전원 전압을 생성할 수가 없게 된다고 하는 결점이 발생한다.
또한, 이 선행 기술의 구성에 있어서는, 전원 전압 VCC 및 접지 전압 VSS의 중간 전압 VTT는, 반도체 집적 회로 장치 내부에서 생성되고 있고, 전원 전압 VCC/2의 전압 레벨로 설정된다. 따라서, 반도체 집적 회로 장치(반도체 칩)에, 그 내부 전원 전압의 변동이 발생한 경우, 각 반도체 집적 회로 장치(반도체 칩)의 기준 전압 레벨이 상이하고, 반도체 집적 회로 장치 사이에서 신호의 수수를 실행하는 경우, 그 기준 전압 레벨이 상이하기 때문에, 정확한 신호의 송수신을 실행할 수 없게 된다고 하는 문제가 발생한다.
본 발명의 목적은, 항상 안정하게 일정한 전압 레벨을 중심으로 한 진폭을 갖는 출력 신호를 생성할 수 있는 반도체 집적 회로를 제공하는 것이다.
본 발명의 다른 목적은, 전원 전압에 의존하지 않는 전압 레벨을 중심으로 한 신호 진폭을 갖는 신호를 출력할 수 있는 반도체 집적 회로를 제공하는 것이다.
본 발명의 또 다른 목적은, 면적 효율이 우수한 안정화 용량을 구비하는 출력 신호 진폭 제한 기능을 실현하는 반도체 집적 회로를 제공하는 것이다.
본 발명의 또 다른 목적은, 신호 출력시에 있어서도, 안정하게 소망하는 전압 레벨의 신호를 출력할 수 있는 반도체 집적 회로를 제공하는 것이다.
본 발명의 또 다른 목적은, 신호 출력시에 있어서도, 그 동작 전원 전압의 변동이 충분히 억제된, 안정하게 출력 신호를 생성할 수 있는 반도체 집적 회로를 제공하는 것이다.
도 1은 본 발명의 실시예 1에 따르는 반도체 집적 회로의 주요부의 구성을 구체적으로 도시하는 도면,
도 2는 반도체 집적 회로 상호의 접속을 도시하는 도면,
도 3은 도 1 및 도 2에 도시하는 반도체 집적 회로의 동작을 나타내는 신호 파형도,
도 4는 본 발명이 적용되는 시스템의 구성을 개략적으로 도시하는 도면,
도 5는 본 발명의 실시예 2에 따르는 반도체 집적 회로의 주요부의 구성을 도시하는 도면,
도 6은 본 발명의 실시예 3에 따르는 반도체 집적 회로의 주요부의 구성을 도시하는 도면,
도 7은 본 발명의 실시예 4에 따르는 반도체 집적 회로의 주요부의 구성을 도시하는 도면,
도 8은 본 발명의 실시예 5에 따르는 반도체 집적 회로의 주요부의 구성을 도시하는 도면,
도 9는 본 발명의 실시예 6에 따르는 반도체 집적 회로의 주요부의 구성을 도시하는 도면,
도 10은 본 발명의 실시예 7에 따르는 반도체 집적 회로의 주요부의 구성을 개략적으로 도시하는 도면,
도 11은 본 발명의 실시예 8에 따르는 반도체 집적 회로의 주요부의 구성을 개략적으로 도시하는 도면,
도 12는 본 발명의 실시예 8의 변경예의 구성을 개략적으로 도시하는 도면,
도 13a 및 도 13b는 본 발명의 실시예 9에 따르는 반도체 집적 회로의 주요부의 구성을 개략적으로 도시하는 도면,
도 14는 본 발명의 실시예 10에 따르는 반도체 집적 회로의 주요부의 구성을 개략적으로 도시하는 도면,
도 15는 본 발명의 실시예 11의 반도체 집적 회로의 주요부의 구성을 도시하는 도면,
도 16은 본 발명의 실시예 12에 따르는 반도체 집적 회로의 주요부의 구성을 도시하는 도면,
도 17은 본 발명의 실시예 13에 따르는 반도체 집적 회로의 주요부의 구성을 도시하는 도면,
도 18은 본 발명의 실시예 14에 따르는 반도체 집적 회로의 주요부의 구성을 도시하는 도면,
도 19는 본 발명의 실시예 15에 따르는 반도체 집적 회로의 주요부의 구성을 도시하는 도면,
도 20은 본 발명의 실시예 16에 따르는 반도체 집적 회로의 주요부의 구성을 도시하는 도면,
도 21은 본 발명의 실시예 17에 따르는 반도체 집적 회로의 주요부의 구성을 도시하는 도면,
도 22는 본 발명의 실시예 18에 따르는 반도체 집적 회로의 주요부의 구성을 도시하는 도면,
도 23은 본 발명의 실시예 19에 따르는 반도체 집적 회로의 주요부의 구성을 도시하는 도면,
도 24는 본 발명의 실시예 20에 따르는 반도체 집적 회로의 주요부의 구성을 도시하는 도면,
도 25는 본 발명의 실시예 21에 따르는 반도체 집적 회로의 전체의 구성을 개략적으로 도시하는 도면,
도 26은 도 25에 도시하는 기준 전압 발생 회로의 구성의 일례를 도시하는 도면,
도 27은 본 발명의 실시예 22에 따르는 반도체 집적 회로 전체의 구성을 개략적으로 도시하는 도면,
도 28은 본 발명의 실시예 23에 따르는 반도체 집적 회로 전체의 구성을 개략적으로 도시하는 도면,
도 29는 도 28에 도시하는 DRAM 회로의 구성을 개략적으로 도시하는 도면,
도 30은 도 29에 도시하는 DRAM 회로의 구성을 개략적으로 도시하는 도면,
도 31은 DRAM에 있어서의 MOS 캐패시터와 메모리 셀 캐패시터의 용량값을 기억 용량의 함수로서 나타내는 도면,
도 32는 본 발명의 실시예 23에 있어서의 DRAM 메모리 셀의 단면 구조를 개략적으로 도시하는 도면,
도 33은 본 발명의 실시예 23에 있어서의 제 1 안정화 용량의 단면 구조를 개략적으로 도시하는 도면,
도 34는 도 33에 도시하는 안정화 용량의 평면 레이아우트를 개략적으로 도시하는 도면,
도 35a는 도 33 및 도 34에 도시하는 안정화 용량의 단위 용량 소자의 전기적 등가 회로를 도시하고, 도 35b는 안정화 용량의 전기적 등가 회로를 도시하는 도면,
도 36a 및 도 36b는 도 33에 도시하는 안정화 용량의 출력 회로로의 접속 형태를 도시하는 도면,
도 37a는 본 발명의 실시예 23에 있어서의 제 2 안정화 용량의 단면 구조를 개략적으로 도시하고, 도 37b는 그 전기적 등가 회로를 도시하는 도면,
도 38a는 본 발명의 실시예 23에 있어서의 제 3 안정화 용량의 단면 구조를 개략적으로 도시하고, 도 38b는 그 전기적 등가 회로를 도시하는 도면,
도 39는 본 발명의 실시예 23의 반도체 집적 회로의 다른 구성을 개략적으로 도시하는 도면,
도 40은 본 발명의 실시예 24에 있어서의 안정화 용량 소자의 제 1 접속 형태를 도시하는 도면,
도 41은 본 발명의 실시예 24에 있어서의 안정화 용량 소자의 제 2 접속 형태를 도시하는 도면,
도 42는 본 발명의 실시예 24에 있어서의 안정화 용량 소자의 제 3 접속 형태를 도시하는 도면,
도 43은 본 발명의 실시예 24에 있어서의 안정화 용량 소자의 제 4 접속 형태를 도시하는 도면,
도 44는 도 43에 도시하는 안정화 용량 소자의 내부 전원 노드에서 본 용량의 전기적 등가 회로를 도시하는 도면,
도 45a 및 도 45b는 도 43에 도시하는 안정화 용량 소자의 각 용량 소자의 용량값과 합성 용량의 관계를 도시하는 도면,
도 46a 및 도 46b는 도 45에 도시하는 합성 용량값의 최대값 근방 영역을 보다 상세하게 도시하는 도면,
도 47는 본 발명의 실시예 24에 있어서의 안정화 용량 소자의 제 5 접속 형태를 도시하는 도면,
도 48은 본 발명의 실시예 24에 있어서의 안정화 용량 소자의 제 6 접속 형태를 도시하는 도면,
도 49는 본 발명의 실시예 24에 있어서의 안정화 용량 소자의 제 7 접속 형태를 도시하는 도면,
도 50은 본 발명의 실시예 24에 있어서의 안정화 용량 소자의 제 8 접속 형태를 도시하는 도면,
도 51은 본 발명의 실시예 24에 있어서의 안정화 용량 소자의 제 9 접속 형태를 도시하는 도면,
도 52는 본 발명의 실시예 24가 적용되는 반도체 집적 회로의 출력부의 구성을 개략적으로 도시하는 도면,
도 53은 종래의 반도체 집적 회로의 출력부의 구성을 개략적으로 도시하는 도면,
도 54는 도 53에 도시하는 반도체 집적 회로의 동작을 나타내는 신호 파형도,
도 55는 종래의 반도체 집적 회로의 신호 입력부의 구성을 개략적으로 도시하는 도면,
도 56은 도 53에 도시하는 전원 회로의 구성을 도시하는 도면.
도면의 주요 부분에 대한 부호의 설명
1 ; 반도체 집적 회로 2 ; 제 1 전압 발생 회로
3 ; 제 2 전압 발생 회로 4 ; 제 1 노드
5 ; 제 1 전압 회로 5a, 5c ; MOS 트랜지스터
5b ; 비교 회로 7 ; 제 2 노드
8 ; 제 2 전원 회로 8a, 8c ; MOS 트랜지스터
8b ; 비교 회로 9 ; 출력 노드
10-1∼10-n ; 출력 회로 11a, 11b, 11c ; 레벨 변환 회로
12 ; p 채널 MOS 트랜지스터 13 ; n 채널 MOS 트랜지스터
15a, 15b, 18a, 18b ; 용량 소자 접속 단자
15e, 15f, 18e, 18f, 15g, 15h, 18g, 18h, 15i, 15j, 18i, 18j ; 용량 소자
21 ; p 채널 MOS 트랜지스터 22 ; p 채널 MOS 트랜지스터
22a ; n 채널 MOS 트랜지스터 23 ; n 채널 MOS 트랜지스터
24 ; 저항 소자 24a, 34a ; 저항 소자
25 ; p 채널 MOS 트랜지스터 31 ; n 채널 MOS 트랜지스터
32 ; n 채널 MOS 트랜지스터 32a ; p 채널 MOS 트랜지스터
33 ; p 채널 MOS 트랜지스터 34 ; 저항 소자
35 ; n 채널 MOS 트랜지스터 #0∼#n ; 반도체 칩
41, 42 ; 저항 소자 50, 52 ; 임피던스 변환 회로
60 ; 비교 전압 발생 회로 62 ; 차동 증폭기
64 ; p 채널 MOS 트랜지스터 60a, 60b, 60c ; MOS 트랜지스터
60d ; 정전류원 60f, 70g ; 저항 소자
60g, 70f ; 정전류원 60i, 70i ; MOS 트랜지스터
60fa∼60fc, 70ga∼70gc ; 저항 소자
70 ; 비교 전압 발생 회로 70b, 70c, 70d ; MOS 트랜지스터
70a ; 정전류원 72 ; 차동 증폭기
74 ; n 채널 MOS 트랜지스터 80 ; 기준 전압 발생 회로
82 ; 내부 전원 회로 84 ; 내부 회로
90 ; DRAM 회로 90a ; DRAM 회로
92 ; 프로세서 200 ; p형 반도체 기판
202d, 202e, 202f, 202g ; p형 반도체 기판
202h ; 불순물 영역 203c ; 게이트 절연막
204c∼204f ; 워드선에 상당하는 도전층
205a, 205b ; 비트선에 상당하는 도전층
206c, 206d ; 제 1 도전층 206e1∼206en ; 제 1 도전층
208a, 208b, 208c ; 제 2 도전층 210 ; N 웰
314, 316 ; 안정화 용량 601b, 601c, 701b, 701c ; 링크 소자
MC ; 메모리 셀 BL, /BL ; 비트선
WL ; 워드선
제 1 관점에 관한 회로는, 제 1 노드와 출력 노드 사이에 결합되고, 내부 신호에 따라 출력 노드와 제 1 노드를 전기적으로 접속하는 제 1 MOS 트랜지스터와, 제 2 노드와 출력 노드 사이에 결합되고, 이 내부 신호에 따라 제 1 MOS 트랜지스터와 상보적으로 도통하여 출력 노드와 제 2 노드를 전기적으로 접속하는 제 2 MOS 트랜지스터와, 고입력 임피던스를 갖는 입력부에서 기준 전압을 수신하고, 이 기준 전압과 제 1 전압원 노드의 전압 사이의 일정 전압을 생성하는 제 1 전압 발생 수단과, 고입력 임피던스를 갖는 입력부에서 기준 전압을 수신하고, 이 기준 전압과 제 2 전압원 노드의 전압 사이의 일정 전압을 생성하는 제 2 전압 발생 수단과, 제 1 전압 발생 수단의 출력 전압과 제 1 노드 상의 전압차에 따라 제 1 전압원으로부터 제 1 노드로 전류를 공급하는 제 1 내부 전원 수단과, 제 2 전압 발생 수단의 출력 전압과 제 2 노드 상의 전압차에 따라 제 2 노드로부터 제 1 전압원과 상이한 제 2 전압원으로 전류를 흘리는 제 2 내부 전원 수단을 구비한다.
제 2 관점에 관한 회로는, 제 1 전압원 상의 전압보다 낮은 전압을 발생하여 제 1 노드로 전달하는 제 1 전압 발생 회로와, 제 2 전압원 상의 전압보다 높은 전압을 발생하여 제 2 노드로 전달하는 제 2 전압 발생 회로와, 제 1 노드와 제 2 노드 사이에 접속되어, 인가된 내부 신호에 따라 출력 노드로 이 제 1 또는 제 2 노드 상의 전압의 한쪽 전압 레벨의 신호를 전달하는 출력 수단과, 제 1 노드에 접속되고, 또한 제 1 용량 소자와, 제 2 노드에 접속되는 제 2 용량 소자와, 제 1 노드와 제 2 노드 사이에 접속되는 제 3 용량 소자를 구비한다.
제 3 관점에 관한 회로는, 제 1 전압원 상의 전압보다도 낮은 전압을 발생하여 제 1 노드로 전달하는 제 1 전압 발생 회로와, 제 2 전압원 상의 전압보다도 높은 전압을 발생하여 제 2 노드로 전달하는 제 2 전압 발생 회로와, 이들 제 1 및 제 2 노드 상의 전압을 양쪽의 동작 전원 전압으로 하여 동작하고, 인가된 내부 신호에 따라 출력 노드를 구동하는 출력 수단과, 제 1 노드와 제 1 전압원과 동일 극성의 전압을 수신하는 제 1 기준 노드 사이에 접속되는 제 1 용량 소자와, 제 2 노드와 제 2 전압원의 전압과 동일한 극성의 전압을 수신하는 제 2 기준 노드 사이에 접속되는 제 2 용량 소자와, 제 1 노드와 제 2 기준 노드 사이에 접속되는 제 3 용량 소자와, 제 2 노드와 제 1 기준 노드 사이에 접속되는 제 4 용량 소자를 구비한다.
고입력 임피던스의 입력부에서 기준 전압을 수신하여 내부 전원 전압을 생성함으로써, 내부 전원 전압 발생 동작이 기준 전압에 대하여 영향을 미치게 하는 일이 없고, 따라서 기준 전압이 안정하게 소망하는 전압 레벨로 유지되며, 이에 따라, 안정하게 소망하는 전압 레벨을 갖는 내부 전원 전압을 생성할 수 있다. 따라서, 안정하게 소망하는 소진폭을 갖는 출력 신호를 생성할 수 있다.
또한, 제 1 및 제 2 노드 각각에 대하여 병렬로 2개의 용량 소자를 접속함으로써, 회로 동작시에 있어서 이들 제 1 및 제 2 노드의 전압을 안정화시킬 수 있어, 안정하게 소망하는 전압 레벨의 신호를 출력할 수 있다.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.
(실시예 1)
도 1은 본 발명의 실시예 1에 따르는 반도체 집적 회로의 신호 출력부의 구성을 도시하는 도면이다. 도 1에 있어서, 이 반도체 집적 회로(1)는 기준 전압 Vref를 고입력 임피던스를 통해 수신하고, 이 기준 전압 Vref에 따라, 기준 전압 Vref와 전원 전압 VCC 사이의 전압 VCa를 생성하는 제 1 전압 발생 회로(2)와, 기준 전압 Vref를 고입력 임피던스를 통해 수신하고, 이 기준 전압 Vref에 따라 접지 전압 VSS와 기준 전압 Vref 사이의 전압 VSa를 생성하는 제 2 전압 발생 회로(3)와, 전원 전압 VCC를 공급하는 제 1 전압원 VCC(전압원과 그 전압을 동일한 부호로 나타냄)와 제 1 노드(4) 사이에 접속되고, 이 제 1 전압 발생 회로(2)로부터 인가되는 전압 VCa에 따라 내부 전원 전압 V4를 생성하여 제 1 노드(4)에 전달하는 제 1 전원 회로(5)와, 접지 전압 VSS를 공급하는 제 2 전압원 VSS와 제 2 노드(7) 사이에 접속되고, 제 2 전압 발생 회로(3)로부터의 전압 VSa에 따라 저전위 내부 전원 전압을 생성하여 제 2 노드(7)로 전달하는 제 2 전원 회로(8)와, 내부 신호 IN에 따라, 제 1 노드(4) 및 제 2 노드(7) 상의 전압의 한쪽을 출력 노드(9)에 전달하는 출력 회로(10)를 포함한다.
제 1 전원 회로(5)는, 제 1 전압원 VCC와 제 1 노드(4) 사이에 접속되는 p 채널 MOS 트랜지스터(5a)와, 제 1 전압 발생 회로(2)로부터의 전압 VCa와 제 1 노드(4) 상의 고전위 내부 전원 전압 V4를 비교하고, 그 비교 결과에 따라 p 채널 MOS 트랜지스터(5a)의 콘덕턴스를 조정하는 비교 회로(5b)를 포함한다. 이 비교 회로(5b)는, 제 1 노드(4) 상의 전압 V4를 포지티브 입력(positive input)에서 수신하고, 제 1 전압 발생 회로(2)로부터의 전압 VCa를 네가티브 입력(negative input)에서 수신하는 차동 증폭기로 구성된다.
제 2 전원 회로(8)는, 제 2 전압원 VSS와 제 2 노드(7) 사이에 접속되는 n 채널 MOS 트랜지스터(8a)와, 제 2 전압 발생 회로(3)로부터의 전압 VSa와 제 2 노드(7) 상의 전압 V7을 비교하고, 그 비교 결과에 따라 n 채널 MOS 트랜지스터(8a)의 콘덕턴스를 조정하는 비교 회로(8b)를 포함한다. 비교 회로(8b)는, 제 2 노드(7) 상의 전압 V7을 포지티브 입력에서 수신하고, 제 2 전압 발생 회로(3)로부터의 전압 VSa를 네가티브 입력에서 수신하는 차동 증폭기로 구성된다.
전압 VCa가 제 1 노드(4) 상의 전압보다도 높은 경우에는, 비교 회로(5b)의 출력 신호가 그 전압 VCa 및 V4의 차에 따라 L 레벨로 되어, MOS 트랜지스터(5a)의 콘덕턴스가 증가하고, 제 1 전압원 VCC로부터 제 1 노드(4)로 전류를 공급하여, 전압 V4의 전압 레벨을 상승시킨다. 한편, 전압 V4가 전압 VCa 보다도 높은 경우에는, 이 비교 회로(5b)의 출력 신호는 H 레벨로 되어, MOS 트랜지스터(5a)는 오프 상태로 되고, 제 1 전압원 VCC로부터 제 1 노드(4)로의 전류 경로를 차단한다. 따라서, 제 1 노드(4) 상의 전압 V4는 전압 VCa 레벨로 유지된다.
마찬가지로 해서, 제 2 노드(7) 상의 전압 V7이 전압 VSa 보다도 높은 경우에는, 비교 회로(8b)의 출력 신호가 이 차에 따라 H 레벨로 되어, MOS 트랜지스터(8a)의 콘덕턴스가 커지고, 제 1 노드(7)로부터 제 2 전압원 VSS로 전류를 흘려, 전압 V7의 전압 레벨을 저하시킨다. 한편, 전압 V7이 전압 VSa 보다도 낮은 경우에는, 이 비교 회로(8b)의 출력 신호는 L 레벨로 되어, MOS 트랜지스터(8a)가 오프 상태로 되고, 제 2 노드(7)로부터 제 2 전압원 VSS로의 전류 경로는 차단된다. 따라서 전압 V7은 전압 VSa의 전압 레벨로 유지된다.
출력 회로(10)는, 내부 신호 IN을 수신하고 버퍼 처리하여 출력하는 버퍼 전단 회로(11)와, 제 1 노드(4)와 출력 노드(9) 사이에 접속되고, 이 버퍼 전단 회로(11)로부터의 신호에 따라 도통하며, 제 1 노드(4)와 출력 노드(9)를 전기적으로 접속하는 p 채널 MOS 트랜지스터(제 1 MOS 트랜지스터)(12)와, 버퍼 전단 회로(11)로부터의 신호에 응답하여 이 MOS 트랜지스터(12)와 상보적으로 도통하고, 출력 노드(9)와 제 2 노드(7)를 전기적으로 접속하는 n 채널 MOS 트랜지스터(제 2 MOS 트랜지스터)(13)를 포함한다. MOS 트랜지스터(12)는, 도통시, 출력 노드(9)를 제 1 노드(4) 상의 전압 레벨로 구동한다. MOS 트랜지스터(13)는, 도통시, 출력 노드(9)를 이 제 2 노드(7) 상의 전압 레벨로 구동한다.
제 1 전압 발생 회로(2)는, 제 1 전압원 VCC와 제 2 전압원 VSS 사이에 직렬로 접속되는 저항 소자(24), 다이오드 접속된 v개(v=0, 1, 2 …)의 n 채널 MOS 트랜지스터(23) 및 x개(x=0 이상의 정수)의 다이오드 접속된 p 채널 MOS 트랜지스터(22) 및 기준 전압 Vref를 게이트에서 수신하는 p 채널 MOS 트랜지스터(21)를 포함한다. 저항 소자(24)의 저항값은 충분히 크게 되어 있고, 이 제 1 전압 발생 회로(2)에 있어서 제 1 전압원 VCC로부터 제 2 전압원 VSS로 흐르는 전류는 충분히 작게 되어 있다. 따라서, MOS 트랜지스터(23, 22)는 다이오드 모드에서 동작하여, 각각 그 임계값 전압 VTN 및 VTP의 절대값의 전압 강하를 발생시킨다.
MOS 트랜지스터(21)는 그 게이트에서 기준 전압 Vref를 수신하고 있다. MOS 트랜지스터의 게이트는 게이트 절연막을 거쳐서 내부 노드에 접속되어, 고입력 임피던스를 실현한다. 따라서, 이 제 1 전압 발생 회로(2)에 있어서 제 1 전압원 VCC로부터 제 2 전압원 VSS로 미소 전류가 흘러도, 이 전류가, 기준 전압 Vref에는 조금도 영향을 미치지 않아, 기준 전압 Vref는 안정하게 소망하는 전압 레벨로 유지된다.
제 2 전압 발생 회로(3)는, 제 1 전압원 VCC와 제 2 전압원 VSS 사이에 직렬로 접속되는 n 채널 MOS 트랜지스터(31), 다이오드 접속된 n 채널 MOS 트랜지스터(32), 다이오드 접속된 p 채널 MOS 트랜지스터(33) 및 저항 소자(34)를 포함한다. 이 제 2 전압 발생 회로(3)에 있어서 y개(y=0, 1, …의 정수)의 n 채널 MOS 트랜지스터(32) 및 w개(w=0, 1, 2 …)의 p 채널 MOS 트랜지스터(33)는, 고저항의 저항 소자(34)에 의해 다이오드 모드에서 동작하여, 각각 임계값 전압 VTN 및 VTP의 절대값의 전압 강하를 발생시킨다. MOS 트랜지스터(31)는 그 게이트에서 기준 전압 Vref를 수신하고 있고, 소스 폴로워 모드에서 동작한다. 이 제 2 전압 발생 회로(3)에 있어서도, 기준 전압 Vref는 MOS 트랜지스터(31)의 게이트로 인가되어 있고, 마찬가지로, 고입력 임피던스가 실현되어 이 기준 전압 Vref에 대하여 제 2 전압 발생 회로(3)에 있어서의 전류가 영향을 미치지 않아, 안정하게 일정한 전압 레벨로 기준 전압 Vref를 유지할 수 있다.
이 반도체 집적 회로 장치(1)는, 또한, 제 1 전압원 VCC와 제 1 노드(4) 사이에 접속되는 안정화 용량(15)과, 제 2 노드(7)와 제 2 전압원 VSS 사이에 접속되는 안정화 용량(18)을 포함한다. 이들 안정화 용량(15, 18)의 용량값은, 장치 외부의 부하 용량(19)의 용량값 보다도 충분히 크게 설정된다. 다음에, 이 도 1에 도시하는 회로의 동작에 대하여 설명한다.
제 1 전압 발생 회로(2)에 있어서는, 저항 소자(24)의 저항값은, MOS 트랜지스터(21∼23)의 등가 저항값(온(on) 저항)보다도 충분히 크게 설정되어 있어, MOS 트랜지스터(22, 23)는 다이오드 모드에서 동작하고, 또한 MOS 트랜지스터(21)가 소스 폴로워 모드에서 동작한다. 따라서, 이 저항 소자(24)와 MOS 트랜지스터(23)의 접속 노드(2a)에서 출력되는 전압 VCa는 다음 수학식으로 나타내어진다.
VCa = Vref +｜VTP｜+ x·｜VTP｜+ v·VTN
단, x, v = 0, 1, 2, …
MOS 트랜지스터(5a)는, 그 게이트 전위가 비교 회로(5b)의 출력 신호에 따라, 전압 VCa 및 V4의 차에 따른 전압 레벨로 설정되고 제 1 노드(4)에는, 다음 수학식으로 표시되는 전압 V4가 전달된다.
V4 = VCa
마찬가지로, 제 2 전압 발생 회로(3)에 있어서도, MOS 트랜지스터(31)가 소스 폴로워 모드에서 동작하여, 기준 전압보다 임계값 전압 VTN만큼 낮은 전압을 전달하고, MOS 트랜지스터(32, 33)가 다이오드 모드에서 동작하여, 각각의 임계값 전압 VTN 및 VTP의 절대값의 전압 강하를 발생시킨다. 따라서 MOS 트랜지스터(33)와 저항 소자(34)의 접속 노드(3a)로부터의 전압 VSa는 다음 수학식으로 나타내어진다.
VSa = Vref - VTN - y·VTN - w·｜VTP｜
단, y, w = 0, 1, 2 …
MOS 트랜지스터(8a)는, 제 2 노드(7)의 전압 V7과 전압 VSa의 전압차에 따라 그 게이트 전압이 설정된다. 따라서 제 2 노드(7)에는, 이 제 2 전원 회로(8)에 의한 동작에 의해, 다음 수학식으로 나타내어지는 전압 V7이 전달된다.
V7 = VSa
출력 회로(10)가 내부 신호 IN에 따라 출력 노드(9)를 구동할 때, 이 제 1 노드(4) 상의 전압 V4 또는 제 2 노드(7) 상의 전압 V7이 출력 노드(9)에 전달된다. 따라서, 이 출력 노드(9)에 출력되는 신호의 고레벨의 전압 및 저레벨의 전압은, 상술한 수학식 5 및 수학식 7로 나타내어지는 값으로 설정된다. 제 1 전압 발생 회로(2)에 있어서의 다이오드 접속되는 MOS 트랜지스터(22, 23)의 수(number) x의 값을 변경함으로써, 이 제 1 노드(4) 상의 전압 V4의 전압 레벨을 Vref로부터 순서대로 ｜VTP｜ 또는 VTN의 폭(step)에 의해 단계적으로 변경할 수 있다. 또한, 제 2 노드의 전압 V7도 VTN 또는 ｜VTP｜의 폭에 의해 단계적으로 변경할 수 있다.
도 2는 2개의 반도체 집적 회로의 접속 형태의 일례를 도시하는 도면이다. 도 2에 있어서, 반도체 집적 회로(1a)로부터의 출력 신호 OUT가 반도체 집적 회로(1b)에 전송된다. 이 반도체 집적 회로(1a)에 포함되는 출력 회로(10)의 출력 노드(9)는 전송로 TML을 거쳐 반도체 집적 회로(1b)에 포함되는 입력 회로(1ba)에 결합된다. 이 입력 회로(1ba)는 기준 전압 Vref와 전송로 TML을 거쳐 인가되는 신호를 비교하고, 그 비교 결과에 따라 내부 신호 φ를 생성한다. 이 입력 회로(1ba)는 차동 증폭 회로로 구성된다. 즉, 출력 회로(10)가 출력하는 신호 OUT의 진폭을 정하는 기준 전압 Vref는, 상대방 반도체 집적 회로(1b)에 있어서의 입력 회로에 있어서의 입력 신호의 논리 판정 레벨의 기준으로서 이용된다. 이 기준 전압 Vref는 칩 외부로부터 인가된다.
지금, 도 1에 도시하는 구성에 있어서, 제 1 전압 발생 회로(2)에 있어서의 다이오드 접속된 p 채널 MOS 트랜지스터(22)의 수 x가 1이고, 또한 n 채널 MOS 트랜지스터(23)의 수 v가 0이며, 또한 제 2 전압 발생 회로(3)에 포함되는 다이오드 접속되는 n 채널 MOS 트랜지스터(32)의 수 y가 1이고, 또한 p 채널 MOS 트랜지스터(33)의 수 w가 0인 경우를 고려한다. 이 경우, 제 1 노드(4) 상의 전압 V4 및 제 2 노드(7) 상의 전압 V7은 다음 수학식으로 나타내어진다.
V4 = Vref + 2·｜VTP｜
V7 = Vref - 2·VTN
따라서, 도 3에 도시하는 바와 같이, 이 출력 회로(10)로부터 출력 노드(9)로 출력되는 신호 OUT의 고레벨은 Vref + 2·｜VTP｜로 되고, 저레벨은 Vref - 2·VTN으로 된다. 따라서, 출력 신호 OUT는 기준 전압 Vref를 중심으로 하여 윗쪽으로 2·｜VTP｜, 아래쪽으로 2·VTN 변화한다. 통상, p 채널 MOS 트랜지스터의 임계값 전압의 절대값 ｜VTP｜와 n 채널 MOS 트랜지스터의 임계값 전압 VTN의 값은 거의 동등하다. 따라서 기준 전압 Vref를 중심으로 거의 동일한 크기만큼 변화하는 신호를 출력할 수 있다.
입력측 반도체 집적 회로(1b)에 있어서는, 입력 회로(1ba)가 기준 전압 Vref를 비교 기준으로 하여, 이 전송로 TML을 거쳐 인가되는 신호의 전압 레벨을 판정한다. 이 전송로 TML을 거쳐 전송되는 신호 OUT는, 기준 전압 Vref를 중심으로 하여 상방향 및 하방향으로 동일한 진폭값을 갖는다. 따라서, 입력 회로(1ba)에 있어서도, 이 입력 신호의 고레벨 및 저레벨의 확정 타이밍이 동일하게 되어, 고속으로 정확하게 입력 신호의 전압 레벨을 판정하여 내부 신호 φ를 생성할 수 있다.
이 기준 전압 Vref는, 상술한 SSTL-3의 클래스 I 방식에서 나타낸 바와 같이, 0.45 VDDQ의 전압 레벨로 설정되어도 좋고, 또한 VCC/2의 전위 레벨로 설정되어도 좋다. SSTL-3의 클래스 I 방식 등과의 호환성을 유지하기 위해서는, 기준 전압 Vref를, 0.45·VDDQ로 하는 것이 바람직하다. 여기에서, 전압 VDDQ는 출력 회로의 최종단에만 이용되는 전원 전압이다.
지금, 도 4에 도시하는 바와 같이, 각각에 반도체 집적 회로가 형성되는 반도체 칩 #0∼#n에 대하여, 공통으로 기준 전압 Vref가 외부로부터 인가되는 구성을 고려한다. 이 경우, 기준 전압 Vref는 이들 반도체칩 #0∼#n의 동작 상황에 관계 없이 일정한 전압 레벨로 유지된다. 또한, 가령, 기준 전압 Vref가 변동하여도, 이 반도체 칩 #0∼#n의 출력 회로가 출력하는 신호는 기준 전압 Vref를 중심으로 한 신호로서, 마찬가지로 그 출력 신호 레벨도 기준 전압 Vref의 변화에 따라 변화한다. 기준 전압 Vref는 입력 회로의 비교 기준 전압으로서도 사용되고 있다. 따라서, 가령 기준 전압 Vref의 전압 레벨이 변동하여도, 정확하게 입력측의 반도체 집적 회로 장치에 있어서 그 입력 신호의 논리 레벨을 판정할 수 있고, 기준 전압 Vref의 변동시에 있어서도, 입력 신호의 오판정은 발생하지 않아, 정확한 회로 동작을 보증할 수 있다.
도 1에 도시하는 회로에 있어서, 출력 노드(9)에는 부하 용량(19)이 접속된다. 이 부하 용량(19)의 용량값은 출력 회로(10)의 팬아우트에 의해 변화한다. 출력 회로 동작시에 있어서는, MOS 트랜지스터(5a, 8a)를 거쳐 충방전이 실행된다. 지금, MOS 트랜지스터(12)가 도통하여, 부하 용량(19)이 고레벨로 충전되는 동작을 고려한다. 이 경우, 고속 동작을 위해서는, 이 부하 용량(19)의 고레벨로의 충전을 고속으로 실행할 필요가 있다. 이 MOS 트랜지스터(5a)는, 그 게이트 전압이 비교 회로(5b)의 출력 신호에 의해 결정되고, 안정 상태에서는 오프 상태에 있다. 링잉(ringing)의 발생을 방지하기 위해, 비교 회로(5b)의 동작 전류는 비교적 작게 되고 응답 속도는 비교적 느리게 되어 있어, MOS 트랜지스터(5a)의 급격한 디프 온(deep on) 상태로의 이행은 억제된다. 이 때문에, 고속으로 제 1 전압원(2)으로부터 제 1 노드(4)로 전류를 공급하는 것이 곤란하다. 링잉을 발생시키는 일없이 고속으로 전류를 공급하기 위해, 제 1 용량 소자(안정화 용량)(15)가 제 1 전압원 VCC와 제 1 노드(4) 사이에 접속된다. 제 1 노드의 전압이 급격히 저하할 때, 이 제 1 용량 소자(안정화 용량)(15)로부터 전하가 부하 용량(19)으로 전달된다. 이 때의 제 1 노드(4)의 전압 레벨은 용량(15, 19)의 용량 분할에 의해 결정된다. 이 전하의 이동에 의해 제 1 노드(4)의 전압 레벨이 저하하는 것을 억제하기 위해, 안정화 용량(15)의 용량값은, 이 부하 용량(19)의 용량보다도 충분히 크게하는 것이 바람직하다. 실제적으로는, 이 안정화 용량(15)의 점유 면적을 고려하여, 부하 용량(19)과 안정화 용량(15)의 용량비는 1 대 10 이상, 바람직하게는 1 대 100 이상으로 설정한다. 이에 따라, 링잉을 발생시키는 일없이 제 1 노드(4)의 전압 저하를 억제하여 고속으로 부하 용량(19)을 소정 전압 레벨로 충전할 수 있다.
예를 들면, 고속의 시스템에 있어서는, 부하 용량(19)의 용량값은 50pF(50×10-12F) 정도이고, 따라서, 이 안정화 용량(15)의 용량값은 5nF(5×10-9F) 정도로 된다. 부하 용량(19)의 방전시에 있어서도, MOS 트랜지스터(8a)는 포화 영역에서 동작하고 있고, 그 등가 저항은 비교적 높아서, 이 제 2 노드(7)의 전하를 고속으로 방전하는 것은 곤란하다. 따라서, 이 경우에는, 안정화 용량(제 2 용량 소자)(18)가 인가된 전하를 흡수하여, 고속 방전을 실현한다. 따라서, 이 경우에 있어서도, 안정화 용량(18)의 용량값은, 부하 용량(19)의 용량값 보다도 충분히 크고, 안정화 용량(15)과 동일한 정도의 용량값을 갖는다.
이상과 같이, 본 발명의 실시예 1에 따르면, 고입력 임피던스를 갖는 전압 발생 회로를 이용하여 기준 전압에 따라 내부 전압을 생성하여 출력 신호의 진폭을 결정하는 내부 전원 전압을 생성하도록 구성하고 있기 때문에, 내부 전압 발생 동작이 기준 전압에 영향을 미치게 하는 일이 없어, 안정하게 또한 소망하는 전압 레벨의 내부 전압을 정확하게 생성할 수 있다.
또한, 전원 회로를 비교 회로와, 이 비교 회로의 출력 신호에 의해 콘덕턴스가 조정되는 드라이브 소자로 구성하고 있기 때문에, 정확하게 소정의 전압 레벨의 내부 전원 전압을 생성할 수 있다.
또한, 기준 전압을 외부로부터 복수의 반도체 집적 회로로 공통으로 부여하는 구성에 의해, 집적 회로 동작시에 있어서도, 기준 전압의 레벨이 영향을 받는 일이 없어, 안정하게 회로 동작시에 있어서의 전원 노이즈의 영향을 받는 일없이 정확하게 일정한 레벨의 내부 전압을 생성할 수 있다.
또한, 출력 신호의 진폭의 중심값을, 입력 신호의 고레벨 및 저레벨 판정 기준으로 되는 기준 전압 레벨로 설정하고 있기 때문에, 이 기준 전압이 예를 들어 변동하더라도, 이 기준 전압 변동의 영향을 받는 일없이 안정하게 상대방에 있어서 정확하게 입력 신호의 논리 레벨을 판정할 수 있다.
또한, 내부 전원 전압 공급 노드인 제 1 및 제 2 노드 각각에 안정화 용량을 접속하고 있기 때문에, 이들 안정화 용량에 의해, 신호 출력시 고속으로 충방전을 실행할 수 있으므로, 확실하게 출력 노드의 충방전을, 전원 노이즈를 억제하면서 고속으로 실행할 수 있어, 고속 동작하는 출력 회로를 실현할 수 있다.
(실시예 2)
도 5는, 본 발명의 실시예 2에 따르는 반도체 집적 회로의 출력부의 구성을 도시하는 도면이다. 이 도 5에 도시하는 구성에 있어서는, 제 1 전압 발생 회로(2)에 있어서, 저항 소자로서, 그 게이트가 접지 전압을 수신하도록 결합되는 p 채널 MOS 트랜지스터(25)가 제 1 전압원 VCC와 내부 노드(2a) 사이에 접속된다. 또한, 제 2 전압 발생 회로(3)에 있어서, 내부 노드(3a)와 제 2 전압원 사이에, 그 게이트가 제 1 전압원 VCC에 접속되는 n 채널 MOS 트랜지스터(35)가 저항 소자로서 이용된다. 다른 구성은, 도 1에 도시하는 구성과 동일하고, 대응하는 부분에는 동일 참조 번호를 부여하며, 그 상세 설명은 생략한다.
이 도 5에 도시하는 구성에 있어서는, p 채널 MOS 트랜지스터(25) 및 n 채널 MOS 트랜지스터(35)는 높은 채널 저항을 갖고 있다. 이 높은 채널 저항은 채널 영역의 주입 불순물량을 적게 함으로써 실현된다. 통상, 폴리 실리콘 등의 저항 소자에 비해서, 높은 채널 저항을 갖는 p 채널 MOS 트랜지스터(25) 및 n 채널 MOS 트랜지스터(35)를 저항 소자로서 이용함으로써, 저항 소자의 점유 면적을 저감할 수 있고, 따라서 칩 면적을 저감할 수 있다(MOS 트랜지스터의 단위 면적당의 저항값이 통상의 폴리 실리콘 등의 저항 소자에 비해 크기 때문이다).
이상과 같이, 본 발명의 실시예 2에 따르면, 전압 발생 회로에 있어서의 미소 전류 공급을 위한 저항 소자로서, MOS 트랜지스터를 이용하였기 때문에, 저항 소자의 형성 영역의 점유 면적을 저감할 수 있고, 따라서 칩 면적을 저감할 수 있다.
(실시예 3)
도 6은 본 발명의 실시예 3에 따르는 반도체 집적 회로의 신호 출력부의 구성을 도시하는 도면이다. 이 도 6에 도시하는 반도체 집적 회로는, 도 1에 도시하는 반도체 집적 회로와 이하의 점에서 상이하다.
즉, 제 1 전압 발생 회로(2)는, 내부 노드(2a)와 기준 전압 Vref를 게이트에서 수신하는 p 채널 MOS 트랜지스터(21) 사이에, x개의 n 채널 MOS 트랜지스터(22a)와, 다이오드 접속된 v개의 n 채널 MOS 트랜지스터(23)를 포함한다. 여기에서, x, v는, 0, 1, 2, …의 정수이다.
제 2 전압 발생 회로(3)에 있어서는, 기준 전압 Vref를 게이트에서 수신하는 n 채널 MOS 트랜지스터(31)와 노드(3a) 사이에, y개의 다이오드 접속된 p 채널 MOS 트랜지스터(32a)와, 다이오드 접속된 w개의 p 채널 MOS 트랜지스터(33)가 마련된다. 단, y, w는, 0, 1, 2, …의 정수이다. 다른 구성은 도 1에 도시하는 구성과 동일하고, 대응하는 부분에는 동일 참조 번호를 부여한다. 또한, 제 1 전압 발생 회로(2)에 있어서, 제 1 전압원 VCC와 내부 노드(2a) 사이에 접속되는 저항 소자(Z)는, 도 1에 도시하는 바와 같은 폴리 실리콘 저항이더라도 좋고, 또한 MOS 트랜지스터를 이용하더라도 좋으므로, 참조 부호(24a)로 나타낸다. 마찬가지로, 제 2 전압 발생 회로(3)에 있어서도, 이 내부 노드(3a)와 제 2 전압원 VSS 사이의 저항 소자(Z)로서는, 폴리 실리콘 저항 및 MOS 트랜지스터중 어느 것을 이용하더라도 좋으므로, 이 저항 소자(Z)를 부호(34a)로 나타낸다.
제 1 전압 발생 회로(2)로부터 발생되는 내부 전압 VCa는 다음 수학식으로 나타내어진다.
VCa = Vref +｜VTP｜+ x·VTN + v·VTN
제 2 전압 발생 회로(3)로부터의 내부 전압 VSa는 다음 수학식으로 나타내어진다.
VSa = Vref - VTN - y·｜VTP｜- w·｜VTP｜
따라서, 제 2 노드(7) 상의 전압 V7은 다음 수학식으로 나타내어진다.
V7 = Vref - VTN - (y + w)·｜VTP｜
지금, x = y = 1, v = w = 0으로 하면, 제 1 노드 상의 전압 V4 및 제 2 노드(7) 상의 전압 V7은 다음 수학식으로 나타내어진다.
V4 = Vref +｜VTP｜+ VTN
V7 = Vref -｜VTP｜- VTN
따라서, 출력 노드(9)에 출력되는 신호는, 기준 전압 Vref를 중심으로 하여 상측 방향 및 하측 방향으로 ｜VTP｜+VTN의 진폭을 갖는다. 따라서, 기준 전압 Vref와 고레벨 전압의 전압차와 기준 전압과 저레벨 전압의 전압차가 동등하게 되어, MOS 트랜지스터로서는, 임의의 도전형의 MOS 트랜지스터를 이용할 수 있다. 제 1 전압 발생 회로(2) 및 제 2 전압 발생 회로(3)에 있어서, 다이오드 접속된 MOS 트랜지스터의 수가 동등하다고 하는 조건이 만족되면 좋다.
이상과 같이, 본 발명의 실시예 3에 따르면, 제 1 및 제 2 전압 발생 회로 각각에 있어서, 레벨 수정용의 다이오드 접속된 MOS 트랜지스터를 동일 도전형의 MOS 트랜지스터로 구성하였기 때문에, 소망하는 전압 레벨의 내부 전압을 용이하게 생성할 수 있고, 또한, 실시예 1과 마찬가지의 효과를 얻을 수 있다.
(실시예 4)
도 7은 본 발명의 실시예 4에 따르는 반도체 집적 회로의 신호 출력부의 구성을 도시하는 도면이다. 이 도 7에 도시하는 반도체 집적 회로는 도 1에 도시하는 반도체 집적 회로와 이하의 점에 있어서 상이하다. 즉, 제 1 전압 발생 회로(2)는, 전원 전압 VCC 보다 높은 승압 전압 VPP를 인가하는 제 3 전압원 VPP와 접지 전압 VSS를 인가하는 제 2 전압원 VSS 사이에 접속된다. 제 2 전압 발생 회로(3)는, 전원 전압 VCC를 공급하는 제 1 전압원과 접지 전압 VSS 보다도 낮은 부전압 VBB를 발생하는 제 4 전압원 VBB 사이에 결합된다. 다른 구성은 도 1에 도시하는 구성과 동일하고, 대응하는 부분에는 동일 참조 번호를 부여한다.
제 1 전압 발생 회로(2)로부터의 내부 전압 VCa는 MOS 트랜지스터(21, 22 및 23)가 모두 도통 상태로 되었을 때에 안정하게 발생된다. 따라서, 이 제 1 전압 발생 회로(2)는 그 한쪽 동작 전원 전압으로서, 적어도 VTN+｜VTP｜의 전압이 필요하게 된다. 또한, 내부 전압 VCa는 Vref+｜VTP｜ 이상의 전압 레벨이고, 이 제 1 전압 발생 회로(2)는, 이 내부 전압 VCa 보다도 높은 전압 레벨의 전압을 한쪽 동작 전원 전압으로서 필요로 한다.
전원 전압 VCC는, 이 반도체 집적 회로의 소비 전류를 저감하고 또한 그 내부 동작을 고속화하기(내부 신호선의 충방전을 고속으로 실행함) 위해서, 2.2 V 및 1.2 V 등의 낮은 전압 레벨로 설정되는 경향이 있다. 이러한 저전원 전압하에 있어서는, MOS 트랜지스터(21, 22 및 23)의 임계값 전압의 크기에 따라서는, 이 필요로 되는 전압 레벨의 내부 전압을 생성할 수가 없게 되는 것을 고려할 수 있다. 이러한 경우에 있어서도, 이 전원 전압 VCC 보다도 높은 승압 전압 VPP를 한쪽 동작 전원 전압으로서 이용함으로써, 저전원 전압하에 있어서도, 소망하는 전압 레벨의 내부 전압 VCa를 안정하게 생성할 수 있어, 이 출력 회로의 동작 전원 전압 범위를 넓게 할 수 있다.
마찬가지로, 제 2 전압 발생 회로(3)에 있어서도, 내부 전압 VSa는, Vref - VTN의 전압 레벨 이하의 전압 레벨이다. 따라서 이 경우에 있어서도, 예를 들면 기준 전압 Vref가 VCC/2의 전압 레벨인 경우에 있어서, 저전원 전압하에 있어서, 이 MOS 트랜지스터(31, 32 및 33)의 임계값 전압 레벨의 값에 따라서는, 접지 전압 VSS를 다른쪽 동작 전원 전압으로서 이용한 경우, 소망하는 전압 레벨의 내부 전압 VSa를 생성할 수가 없게 되는 것을 고려할 수 있다. 이러한 경우에 있어서도, 부전압 VBB를 이용함으로써, MOS 트랜지스터(31, 32 및 33)를 모두 도통 상태로 유지하고, 필요한 전압 레벨의 내부 전압 VSa를 생성할 수 있어, 저전원 전압하에 있어서도, 안정하게 소망하는 전압 레벨의 내부 전압 VSa를 생성할 수 있고, 따라서 동작 전원 전압 VCC의 전압 범위를 용이하게 확장할 수 있다.
또한, 승압 전압 VPP 및 부전압 VBB는, 예를 들면 캐패시터의 차지 펌프 동작(charge pump operation)을 이용하는 일반적인 차지 펌프 회로에 의해 발생할 수 있다. 특히, 이 반도체 집적 회로가 후에 설명하는 바와 같은 다이나믹형 반도체 기억 장치인 경우, 워드선을 구동하기 위해서 및 반도체 기판 영역으로 인가하기 위해서 승압 전압 VPP를 발생하는 회로 및 부전압 VBB를 발생하는 회로가 마련되어 있어, 이들 회로를 이용할 수 있다. 그러나, 이들 승압 전압 VPP 및 부전압 VBB는, 외부로부터 인가되도록 구성되어도 좋다.
이상과 같이, 본 발명의 실시예 4에 따르면, 내부 전압을 발생하기 위해서 전원 전압 VCC 보다도 높은 승압 전압 VPP 및 접지 전압 VSS 보다도 낮은 부전압 VBB를 이용하고 있기 때문에, 저전원 전압하에 있어서도, 안정하게 소망하는 전압 레벨의 내부 전압을 생성할 수 있고, 따라서, 저전원 전압하에 있어서도, 안정하게 소망하는 전압 레벨의 내부 전원 전압(제 1 및 제 2 노드 상의 전압)을 생성할 수 있어, 동작 전원 전압의 범위가 넓은 출력 회로를 실현할 수 있다.
(실시예 5)
도 8은 본 발명의 실시예 5에 따르는 반도체 집적 회로의 신호 출력부의 구성을 도시하는 도면이다. 이 도 8에 도시하는 반도체 집적 회로는, 이하의 점을 제외하면, 도 1에 도시하는 반도체 집적 회로의 구성과 실질적으로 동일하고, 대응하는 부분에는 동일 참조 번호를 부여한다.
이 실시예 5에 따르는 반도체 집적 회로는, 제 1 노드(4)와 제 2 전압원 VSS 사이에 저항 소자(41)가 접속되고, 또한 제 2 노드(7)와 제 1 전압원 VCC 사이에 저항 소자(42)가 접속된다. 이들 저항 소자(41, 42) 각각은, 고저항값을 갖고, 각각 풀다운(pull-down) 소자 및 풀업(pull-up) 소자로서 기능한다. 제 1 노드(4)의 전압 레벨이 저하한 경우, 제 1 전원 회로(5)가 제 1 전압원 VCC로부터 전류를 공급하여 이 제 1 노드(4)의 전압 레벨을 상승시킨다. 그러나, 이 제 1 노드(4)의 전압 레벨이 소정 전압 레벨보다도 높게 된 경우, 제 1 전원 회로(5) 내의 MOS 트랜지스터(5a)는 오프 상태로 될 뿐이고, 또한 안정화 용량(15)도 이 전압 상승은 흡수하지 않기 때문에, 이 제 1 노드(4)의 상승 전압이 유지된다. 이러한 전압의 상승은 예를 들어 회로 동작시 큰 전류가 소비될 때, 또한 MOS 트랜지스터(5a)를 거쳐서 큰 전류가 공급되었을 때, 또한 MOS 트랜지스터(12)가 고속 스위치 동작을 실행하고, 출력 노드(9)로 고 레벨의 신호를 전달한 후 오프 상태로 되었을 때 등에 발생한다. 이러한 제 1 노드(4)의 전압 상승시에 있어서, 풀다운용 고저항의 저항 소자(41)에 의해, 이 제 1 노드(4)의 전압 레벨을 저하시킨다. 이에 따라, 안정하게 제 1 노드(4)를 소망하는 전압 레벨로 유지할 수 있고, 따라서 소망하는 고레벨 전압을 갖는 출력 신호를 생성할 수 있다.
마찬가지로, 제 2 노드(7)의 전압 레벨이 높게 된 경우에는, 제 2 전원 회로(8)가 이 제 2 노드(7)의 전압 레벨을 저하시킨다. 그러나, 이 제 2 노드(7)의 전압 레벨이 소정의 전압 레벨보다도 낮게 되었을 때에는, 제 2 전원 회로(8) 내의 MOS 트랜지스터(8a)는 오프 상태로 되어, 제 2 노드(7)의 전압 레벨은 낮은 값을 유지한다. 제 2 노드(7)의 전압 레벨이 소정 전압 레벨보다도 낮게 되는 상태는, 예를 들면 이 출력 노드(9)에 부수하는 인덕턴스 성분에 의해 링잉 등이 발생하고, 언더슈트(undershoot)가 발생한 경우 등이 있다. 이러한 제 2 노드(7)의 전압 레벨이 소정의 전압 레벨 보다도 낮게 되었을 때에는, 고저항의 저항 소자(42)를 거쳐 제 1 전압원 VCC로부터 전류를 공급하여, 제 2 노드(7)의 전압 레벨을 상승시킨다. 저항 소자(42)는 고저항 풀업 소자로서 기능한다.
이 제 1 노드(4)에 풀다운 소자를 접속하고 또한 제 2 노드(7)에 풀업 소자를 접속함으로써, 소스 폴로워 모드에서 트랜지스터에 의해 내부 전원 전압을 제 1 및 제 2 노드 상에 생성하는 구성에 있어서도, 안정하게 소망하는 전압 레벨의 내부 전원 전압을 유지할 수 있다.
(실시예 6)
도 9는 본 발명의 실시예 6에 따르는 반도체 집적 회로의 주요부의 구성을 도시하는 도면이다. 도 9에 있어서는, 반도체 집적 회로의 출력 회로(10)의 구성이 도시된다.
도 9에 있어서, 이 출력 회로(10)에 포함되는 버퍼 전단 회로(11)는, 입력 신호 IN의 고레벨 전압을 부전압 VBB 레벨로 변환하여 출력하는 레벨 변환 회로(11a)와, 이 입력 신호 IN의 저레벨 전압을 승압 전압 VPP 레벨로 변환하는 레벨 변환 회로(11b)를 포함한다.
레벨 변환 회로(11a)는, 제 1 전압원 VCC와 노드(58) 사이에 접속되고 또한 그 게이트에서 입력 신호 IN을 수신하는 p 채널 MOS 트랜지스터(54)와, 제 1 전압원 VCC와 노드(59) 사이에 접속되고 또한 그 게이트에서 입력 신호 IN을 인버터(51)를 거쳐 수신하는 p 채널 MOS 트랜지스터(54)와, 노드(58)와 부전압 VBB를 공급하는 제 2 전압원 사이에 결합되고 또한 그 게이트가 노드(59)에 접속되는 n 채널 MOS 트랜지스터(56)와, 노드(59)와 제 4 전압원 VBB 사이에 접속되고 또한 그 게이트가 노드(58)에 접속되는 n 채널 MOS 트랜지스터(57)를 포함한다. 노드(58)는 출력단의 MOS 트랜지스터(제 1 MOS 트랜지스터)(12)의 게이트에 접속된다.
레벨 변환 회로(11b)는, 전원 전압 VCC 보다도 높은 승압 전압 VPP를 공급하는 제 3 전압원과 노드(64) 사이에 접속되고 또한 그 게이트가 노드(65)에 접속되는 p 채널 MOS 트랜지스터(60)와, 제 3 전압원 VPP와 노드(65) 사이에 접속되고 또한 그 게이트가 노드(64)에 접속되는 p 채널 MOS 트랜지스터(61)와, 노드(64)와 제 2 전압원 VSS 사이에 접속되고 또한 그 게이트에서 인버터(51)의 출력 신호를 수신하는 n 채널 MOS 트랜지스터(62)와, 노드(65)와 제 2 전압원 VSS 사이에 접속되고 또한 그 게이트에서 입력 신호 IN을 수신하는 n 채널 MOS 트랜지스터(63)를 포함한다. 노드(65)는 출력단의 MOS 트랜지스터(제 2 MOS 트랜지스터)(13)의 게이트에 접속된다. 다음에 동작에 대하여 설명한다.
입력 신호 IN은 전원 전압 VCC와 접지 전압 VSS 사이에서 변화한다. 입력 신호 IN이 전원 전압 VCC 레벨의 고레벨일 때, 레벨 변환 회로(11a)에서는, MOS 트랜지스터(54)가 오프 상태, MOS 트랜지스터(55)가 온 상태로 된다. 노드(59)가 MOS 트랜지스터(55)를 거쳐 충전되어, 그 전압 레벨이 상승하고, 따라서 MOS 트랜지스터(56)가 온 상태로 이행한다. 이에 따라, 노드(58)의 전압 레벨이 저하하여, MOS 트랜지스터(57)가 오프 상태로 이행한다. 노드(58)의 전압 레벨이 부전압 VBB 레벨로 이행하면, MOS 트랜지스터(57)가 완전히 오프 상태로 되어, 노드(59)는 전원 전압 VCC 레벨로 유지된다.
MOS 트랜지스터(12)는 그 게이트가 노드(58)에 접속되어 있고, 부전압 VBB를 게이트에서 수신한다. 이에 따라, MOS 트랜지스터(12)는 보다 디프 온 상태(deeper on-state)로 되어, 고속으로, 제 1 노드(4)로부터 출력 노드(9)로 전류를 공급한다. 한편, 레벨 변환 회로(11b)에서는, MOS 트랜지스터(63)가 온 상태, MOS 트랜지스터(62)가 오프 상태로 되어, 노드(65)가 접지 전압 VSS 레벨로 되고, 한쪽 노드(64)는 승압 전압 VPP 레벨로 유지된다. 이에 따라, MOS 트랜지스터(13)는, 그 게이트 전압이 제 2 노드(7)의 전압 레벨 보다도 낮게 되어, 보다 디프 오프 상태(deeper off-state)로 된다. MOS 트랜지스터(12)는 보다 디프 온 상태로 되어, 출력 노드(9)의 전압 레벨이 고속으로 상승한다.
입력 신호 IN이 L 레벨일 때에는, 레벨 변환 회로(11a)에 있어서는, MOS 트랜지스터(54)가 온 상태, MOS 트랜지스터(55)가 오프 상태가 되어, 노드(58)가 전원 전압 VCC 레벨로 충전되고, 노드(59)가 부전압 VBB 레벨로 유지된다. 이에 따라, MOS 트랜지스터(12)는, 소스의 전압 V4 보다도 높은 전원 전압 VCC를 그 게이트에서 수신하여 디프 오프 상태로 된다. 한편, 레벨 변환 회로(11b)에 있어서는, MOS 트랜지스터(63)가 오프 상태, MOS 트랜지스터(62)가 인버터(51)로부터의 고레벨의 신호를 수신하여 온 상태로 된다. 이에 따라, 노드(64)가 접지 전압 VSS 레벨로 방전되어, MOS 트랜지스터(61)가 온 상태로 되고, 노드(65)가 승압 전압 VPP 레벨로 충전된다. 이 상태에 있어서는, MOS 트랜지스터(13)가 보다 디프 온 상태로 되고, 그 큰 콘덕턴스에 의해, 전류를 출력 노드(9)로부터 제 2 노드(7)로 방전한다. 이에 따라, 출력 노드(9)의 전압 레벨이 고속으로 하강한다.
상술한 바와 같이, 레벨 변환 회로(11a, 11b)를 이용하여, MOS 트랜지스터(12, 13)를 도통시보다 디프 온 상태로 함으로써, 이들 MOS 트랜지스터(12, 13)의 콘덕턴스를 크게 하여, 출력 노드(9)의 고속 충방전을 실현하고, 출력 노드(9)로부터의 출력 신호의 변화 속도를 빠르게 할 수 있다.
(실시예 7)
도 10은 본 발명의 실시예 7에 따르는 반도체 집적 회로의 주요부의 구성을 도시하는 도면이다. 도 10에 있어서는, 출력 회로(10)의 구성이 도시된다. 이 도 10에 도시하는 출력 회로(10)에 있어서, 출력단에는, 출력 노드 충전용 n 채널 MOS 트랜지스터(12a) 및 출력 노드 방전용 n 채널 MOS 트랜지스터(13)가 이용된다. 이 n 채널 MOS 트랜지스터(12a)에 있어서의 임계값 전압의 손실을 보상하기 위해서, 승압 전압 VPP와 접지 전압 VSS 사이에서 변화하는 신호를 출력하기 위한 레벨 변환 회로(11c)가 마련된다.
이 레벨 변환 회로(11c)는, 도 9에 도시하는 레벨 변환 회로(11b)와 마찬가지의 구성을 구비하고, 승압 전압 VPP를 공급하는 고(제 3)전압원 VPP와 노드(64a) 사이에 접속되고 또한 그 게이트가 노드(65a)를 거쳐 n 채널 MOS 트랜지스터(12a)의 게이트에 접속되는 p 채널 MOS 트랜지스터(60a)와, 고전압원 VPP와 노드(65a) 사이에 접속되고 또한 게이트가 노드(64a)에 접속되는 p 채널 MOS 트랜지스터(61a)와, 노드(64a)와 접지 전압 VSS를 공급하는 제 2 전압원 사이에 접속되고 또한 그 게이트에서 인버터(51a)를 거쳐 입력 신호 IN을 수신하는 n 채널 MOS 트랜지스터(62a)와, 노드(65a)와 접지 전압 VSS를 공급하는 제 2 전압원 VSS 사이에 접속되고 또한 그 게이트에서 입력 신호 IN을 수신하는 n 채널 MOS 트랜지스터(63a)를 포함한다. n 채널 MOS 트랜지스터(13)의 게이트에는, 입력 신호 IN이 레벨 변환되는 일없이 인가된다. 노드(65a)가 MOS 트랜지스터(12a)의 게이트에 접속된다.
이 레벨 변환 회로(11c)의 동작은, 이전의 도 9에 도시하는 레벨 변환 회로(11b)의 동작과 동일하다. 즉, 입력 신호 IN이, 전원 전압 VCC 레벨의 H 레벨일 때에는, MOS 트랜지스터(63a)가 온 상태, MOS 트랜지스터(62a)가 오프 상태로 되어, 노드(65a)의 전압 레벨이 접지 전압 VSS 레벨로 되고, MOS 트랜지스터(12a)는 오프 상태를 유지한다. 이 때에는, MOS 트랜지스터(13)가 온 상태로 되어, 출력 노드(9)는, 이 온 상태의 MOS 트랜지스터(13)를 거쳐서 방전된다.
한편, 입력 신호 IN이 L 레벨일 때에는, MOS 트랜지스터(63a)가 오프 상태, MOS 트랜지스터(62a)가 온 상태로 되어, 노드(64a)가 접지 전압 VSS 레벨로 방전된다. 이에 따라, MOS 트랜지스터(61a)가 온 상태로 되어, 노드(65a)는 고전압 VCC 레벨로 상승한다. 이 노드(65a)는 MOS 트랜지스터(12a)의 게이트에 접속되어 있고, MOS 트랜지스터(12a)는 제 1 노드(4) 상의 전압을, 그 임계값 전압의 손실을 발생시키는 일없이 출력 노드(9) 상에 전달한다.
또한, 제 1 노드(4) 상의 전압 레벨이 VCC - VTN 보다도 낮은 경우에는, 이 MOS 트랜지스터(12a)의 게이트의 전압이 전원 전압 VCC 레벨이더라도, 이 제 1 노드(4) 상의 전압을 출력 노드(9) 상에 전달할 수 있어, 특히 이 레벨 변환 회로(11c)를 마련할 필요는 없다. 단, 그 경우에서도, 게이트 전압이 높게 되기 때문에, MOS 트랜지스터(12a)의 전류 구동력은 커져, 고속 충전은 실현된다(승압 전압을 이용한 경우).
또한, 고속 방전을 실현하기 위해서, n 채널 MOS 트랜지스터(13)에 대해서도, 레벨 변환 회로(11c)와 마찬가지의 레벨 변환 회로가 마련되어도 좋다.
출력단을 모두 n 채널 MOS 트랜지스터로 구성함으로써, CMOS 인버터의 구성과 달리, 웰 분리를 실행할 필요가 없어, 회로 점유 면적을 저감할 수 있다. 또한 레벨 변환 회로를 이용함으로써, n 채널 MOS 트랜지스터의 임계값 전압 손실을 수반하는 일없이 출력 노드의 소정 전압 레벨로의 고속 충전을 실현할 수 있다.
(실시예 8)
도 11은 본 발명의 실시예 8에 따르는 반도체 집적 회로의 주요부의 구성을 도시하는 도면이다. 도 11에 있어서는, 제 1 노드(4)를 소정 전압 레벨로 유지하는 제 1 전원 회로(5)의 구성이 도시된다.
도 11에 있어서, 제 1 전원 회로(5)는 제 1 전압 발생 회로(2)의 출력 임피던스 보다도 작은 출력 임피던스를 갖고, 이 제 1 내부 전압 발생 회로(2)로부터의 내부 전압에 따라서 n 채널 MOS 트랜지스터(5c)의 게이트 전압을 설정하는 임피던스 변환 회로(50)를 포함한다. MOS 트랜지스터(5c)는 제 1 전압원 VCC와 제 1 노드 사이에 접속되고, 소스 폴로워 모드에서 동작한다.
제 1 내부 전압 발생 회로(2)는, 제 1 전압원 VCC와 노드(2a) 사이에 접속되는 고저항의 저항 소자(24)와, 노드(2a)와 기준 전압 Vref를 게이트에서 수신하는 p 채널 MOS 트랜지스터(21) 사이에 서로 직렬로 접속되는 각각이 다이오드 접속된 n 채널 MOS 트랜지스터(23, 22aa 및 22ab)를 포함한다. 저항 소자(24)로서는, 이전의 실시예 2에 있어서의 MOS 트랜지스터가 저항 소자로서 이용되어도 좋다. 이 저항 소자(24)의 저항값은, MOS 트랜지스터(23, 22aa, 22ab 및 21)가 갖는 온 저항보다도 충분히 큰 값으로 설정된다. 이 제 1 전압 발생 회로(2)는 고저항의 저항 소자(24)를 거쳐 노드(2a)에 전류를 공급하므로, 이 노드(2a)에 대한 출력 임피던스가 지극히 크다.
임피던스 변환 회로(50)는 제 1 전압원 VCC와 노드(50f) 사이에 직렬로 접속되는 n 채널 MOS 트랜지스터(50a) 및 p 채널 MOS 트랜지스터(50b)와, 노드(50f)와 제 2 전압원 VSS 사이에 접속되는 고저항의 저항 소자(50c)와, 제 1 전압원 VCC와 MOS 트랜지스터(5)의 게이트 노드(50g) 사이에 접속되고 또한 그 게이트가 노드(2a)에 접속되는 n 채널 MOS 트랜지스터(50d)와, 노드(50g)와 제 2 전압원 VSS 사이에 접속되고 또한 그 게이트가 노드(50f)에 접속되는 p 채널 MOS 트랜지스터(5Oe)를 포함한다.
MOS 트랜지스터(50e)는 그 게이트가 노드(2a)에 접속되고, 또한 MOS 트랜지스터(50b)는 그 게이트 및 드레인이 노드(50f)에 접속된다. 고저항 저항 소자(50c)의 저항값은 MOS 트랜지스터(50a, 50b)의 온 저항보다도 충분히 큰 값으로 설정된다. 다음에 동작에 대하여 설명한다.
제 1 전압 발생 회로(2)에 있어서는, 노드(2a) 상에, 다음 수학식으로 나타내어지는 전압 V2a가 생성된다.
V2a = Vref +｜VTP｜+ 3·VTN
MOS 트랜지스터(50a)는 소스 폴로워 모드에서 동작하고, 그 게이트 전압보다 임계값 전압 VTN만큼 낮은 전압을 소스로 전달한다. MOS 트랜지스터(50b)는 다이오드 모드에서 동작하고, 그 임계값 전압의 절대값의 전압 강하를 생기게 한다. 따라서, 노드(50f)의 전압 V50f는 다음 수학식으로 나타내어진다.
V50f = Vref + 3·VTN +｜VTP｜- VTN -｜VTP｜= Vref + 2·VTN
MOS 트랜지스터(50d)는, 그 게이트가 노드(2a)에 접속되어 있고, 노드(50g)에, 다음 수학식으로 나타내어지는 전압을 전달한다.
Vref + 2·VTN +｜VTP｜
한편, p 채널 MOS 트랜지스터(50e)도, 마찬가지로, 소스 폴로워 모드에서 동작하고, 이 노드(50g)에, 다음 수학식으로 나타내어지는 전압을 전달한다.
[수학식 17]
Vref + 2·VTN +｜VTP｜
따라서, 이 노드(50g)의 전압 V50g는 다음 수학식으로 나타내어진다.
V50g = Vref + 2·VTN +｜VTP｜
n 채널 MOS 트랜지스터(50d)의 게이트(노드 (2a))와 소스(노드 (50g))의 전압차는 VTN 이다. 또한, p 채널 MOS 트랜지스터(50e)의 게이트(노드 (50f))와 소스(노드 (50g))의 전압차는 ｜VTP｜이다.
노드(50g)의 전압 레벨이 상승하면, MOS 트랜지스터(50d)가 오프 상태로 되고, 한편, p 채널 MOS 트랜지스터(50e)가 온 상태로 되어, 이 노드(50g)의 전압 레벨을 저하시킨다. 반대로, 노드(50g)의 전압 레벨이 저하하면, p 채널 MOS 트랜지스터(50e)가 오프 상태로 되고, 한편 n 채널 MOS 트랜지스터(50d)가 온 상태로 되어, 노드(50g)의 전압 레벨을 상승시킨다. MOS 트랜지스터(50d, 50e)의 도통시의 저항은 저항 소자(24)의 저항값에 비해서 충분히 작다.
따라서, 이 MOS 트랜지스터(50d, 50e)가 동시에 온 상태로 되지 않아, 이 MOS 트랜지스터(50d, 50e)를 거쳐서 관통 전류는 발생하지 않는다. 또한, MOS 트랜지스터(50d, 50e)는 온 상태와 오프 상태의 경계 상태에 설정되어 있어, 그 소비 전류도 지극히 작다. 따라서, 이 임피던스 변환 회로(50g)에 있어서의 소비 전류는 지극히 작다. MOS 트랜지스터(5c)는 전압 V50g를 게이트에서 수신하고, 소스 폴로워 모드에서 동작한다. 이 도 11에 도시하는 구성에 있어서, 제 1 노드(4) 상에 나타내어지는 전압 V4는 다음 수학식으로 나타내어진다.
V4 = V50g - VTN = Vref + VTN +｜VTP｜
따라서, 기준 전압 Vref 보다도 VTN +｜VTP｜만큼 높은 전압이 전달된다.
MOS 트랜지스터(5c)는 비교적 큰 전류 구동력을 필요로 한다(출력 부하를 고속으로 충전해야 하기 때문). 따라서, 이 MOS 트랜지스터(5c)의 게이트 용량은 비교적 크다. 소비 전류를 저감하기 위해서는, 이 제 1 전압 발생 회로(2)에 있어서의 저항 소자(24)의 저항값을 충분히 크게 할 필요가 있다. 따라서, 전원 투입시, 이 노드(2a)를 직접 MOS 트랜지스터(5c)의 게이트에 접속한 경우, 그 전압 레벨의 상승은 늦어져, 전원 투입으로부터 제 1 노드(4) 상의 전압이 안정 상태에 도달할 때까지 시간을 필요로 하여, 빠른 타이밍으로 반도체 집적 회로를 동작시킬 수 없다.
한편, MOS 트랜지스터(50d, 50e)는 MOS 트랜지스터(5c)의 게이트 용량을 구동하는 것이 요구될 뿐이다. 이 MOS 트랜지스터(50d, 50e)는 동시에 온 상태로 되는 일없고, 또한 그 임피던스는 비교적 작다(도통시). 따라서, 이 MOS 트랜지스터(50d, 50e)는 MOS 트랜지스터(5c)에 비해서, 충분히 작은 사이즈의 트랜지스터로 형성할 수 있고, 따라서 이들 게이트 용량은 충분히 작게 할 수 있다. 따라서, 내부 노드(2a)의 부하가 작고, 고저항의 저항 소자(24)에 의해 충전하는 경우에 있어서도, 전원 투입후, 고속으로 이 MOS 트랜지스터(50d)를 온 상태로 하여, 노드(50g)의 전압 레벨을 상승시킬 수 있으므로, 제 1 노드(4) 상의 전압 레벨을 고속으로 안정화시킬 수 있다.
또한, 고저항 저항 소자(50c)의 충전에 의해, 이 MOS 트랜지스터(50e)의 게이트 전압이 소정의 전압 레벨에 도달한다. 이 경우에 있어서도, MOS 트랜지스터(50e)의 게이트 용량은 작아, 고저항의 저항 소자(50c)를 이용하여 저소비 전력화를 도모하여도, 이 MOS 트랜지스터(50a, 50b)로부터의 전류에 의해, MOS 트랜지스터(50e)의 게이트 전압은 전원 투입후 고속으로 소정 전압 레벨에 도달할 수 있으므로, 이 노드(50g)의 전압 레벨을 안정하게 일정 전압 레벨로 유지할 수 있다.
또한, 이 임피던스 변환 회로(50)에 있어서, 충전용 MOS 트랜지스터(50d) 및 방전용 MOS 트랜지스터(50e) 양자를 이용하고 있기 때문에, MOS 트랜지스터(5c)의 게이트 전압이 상승 및 하강하여도, MOS 트랜지스터(50d, 50e)의 동작에 의해, 일정한 전압 레벨로 유지할 수 있어, 안정하게 제 1 노드(4) 상에 소망하는 전압 레벨의 내부 전원 전압을 전달할 수 있다.
도 12는 제 2 전원 회로(8)의 다른 구성을 도시하는 도면이다. 도 12에 있어서, 제 2 전원 회로(8)는, 제 2 전압 발생 회로(3)와 p 채널 MOS 트랜지스터(8c)의 게이트 사이에 제 2 전압 발생 회로(3)의 출력 임피던스보다 작은 출력 임피던스를 갖는 임피던스 변환 회로(52)를 갖는다. MOS 트랜지스터(8c)는 제 2 노드(7)와 제 2 전압원 VSS 사이에 접속되고, 또한 그 게이트에서 임피던스 변환 회로(52)의 출력 신호를 수신한다. 이들 회로(3, 52)는 도 13과 마찬가지의 구성을 갖고, 마찬가지로 동작한다.
이상과 같이, 본 발명의 실시예 8에 따르면, 내부 전압 발생 회로가 갖는 출력 임피던스보다도 작은 출력 임피던스를 갖는 임피던스 변환 회로를 이용하여, 소스 폴로워 모드에서 동작하고, 제 1 및/또는 제 2 노드의 전압 레벨을 설정하는 MOS 트랜지스터의 게이트 전압을 결정하도록 구성하고 있기 때문에, 전원 투입후 고속으로 이들 MOS 트랜지스터의 게이트 전압을 소정 전압 레벨에 도달시킬 수 있어, 전원 투입후 빠른 타이밍으로 반도체 집적 회로를 동작시킬 수 있다. 또한, 임피던스 변환 회로의 출력단에, 충방전 트랜지스터를 마련함으로써, 이들 제 1 및 제 2 노드 전압을 설정하는 MOS 트랜지스터의 게이트 전압을 안정하게 소망하는 전압 레벨로 유지할 수 있다.
또한, 도 11에 도시하는 구성에 있어서, 제 1 전압 발생 회로(2) 및 임피던스 변환 회로(50)는 각각, 전원 전압 VCC 대신에 승압 전압 VPP를 이용하여도 좋고, 또한 도 12에 도시하는 구성에 있어서 제 2 전압 발생 회로(3) 및 임피던스 변환 회로(52)는, 접지 전압 대신에 부전압 VBB를 이용하여도 좋다. 이 경우, 동작 전원 전압의 범위를 넓게 할 수 있다. 또한, 임피던스 변환 회로는 특별히 마련되지 않아도 좋다.
(실시예 9)
도 13은 본 발명의 실시예 9에 따르는 반도체 집적 회로의 주요부의 구성을 도시하는 도면이다. 도 13에 있어서, 이 반도체 집적 회로는 복수의 서로 병렬로 마련되는 출력 회로(1O-1∼1O-n)를 포함한다. 이들 출력 회로(1O-1∼1O-n)는, 도 13에 도시하는 출력 회로(10)와 동일한 구성을 구비하고, 각각 내부로부터 인가되는 신호 IN1∼INn을 버퍼 처리하여 대응하는 노드(9-1∼9-n)에 전달한다. 즉 이 반도체 집적 회로는 복수의 출력 신호를 병렬로 출력한다. 이들 복수의 출력 회로(10-1∼10-n)에 대해 공통으로, 제 1 노드(4) 및 제 2 노드(7)가 배치된다. 이들 출력 회로(10-1∼10-n)는, 제 1 노드(4) 및 제 2 노드(7) 상의 전압에 따라 대응하는 출력 노드(9-1∼9-n)를 구동한다.
제 1 노드(4)에 대해서는, 내부 전압 VCa를 도시하지 않은 기준 전압 Vref로부터 생성하는 제 1 전압 발생 회로(2)와, 그 내부 전압 VCa에 따라 제 1 노드(4) 상에 소정 전압 레벨의 전압을 생성하는 제 1 전원 회로(5)와, 제 1 전압원 VCC와 제 1 노드(4) 사이에 접속되는 안정화 용량(15)이 마련된다.
제 2 노드(7)에 대해서는, 도시하지 않은 기준 전압 Vref로부터 내부 전압 VSa를 생성하는 제 2 전압 발생 회로(3)와, 내부 전압 VSa에 따라 제 2 노드(7) 상에 소정 전압 레벨의 전압을 전달하는 제 2 전원 회로(8)와, 제 2 노드(7)와 제 2 전압원 VSS 사이에 접속되는 안정화 용량(18)이 마련된다. 제 1 전원 회로(5) 및 제 2 전원 회로(8)는, 차동 증폭기와 MOS 트랜지스터의 조합 및 소스 폴로워 MOS 트랜지스터중 어느 하나이어도 좋다.
이 도 13에 도시하는 구성에 있어서, 병렬로 동작하는 출력 회로(10-1∼10-n)에 대해, 공통으로 전압 발생 회로(2, 3), 전원 회로(5, 8) 및 안정화 용량(15, 18)을 마련함으로써, 이들의 전압 설정을 위한 회로를 출력 회로(10-1∼10-n)에 대하여 공통으로 배치할 수 있고, 이들 전압 설정부의 점유 면적을 저감할 수 있다. 단, 복수의 출력 회로(10-1∼1O-n)를 안정하게 구동하기 위해, MOS 트랜지스터(5, 8) 및 안정화 용량(15, 18)의 전류 구동력은, 1개의 출력 회로만을 구동하는 경우에 비해서 크게 설정된다.
이상과 같이,이 실시예 9에 따르면, 복수의 출력 회로에 공통으로, 출력 신호 진폭을 결정하는 전압을 설정하는 회로를 공통으로 마련하였기 때문에, 이 전압설정부의 점유 면적을 저감할 수 있다.
(실시예 10)
도 14는, 본 발명의 실시예 11에 따르는 반도체 집적 회로의 주요부의 구성을 도시하는 도면이다. 이 도 14에 도시하는 반도체 집적 회로에 있어서는, MOS 트랜지스터(5)의 소스 및 드레인 각각 대해, 외부에 용량 소자를 접속하기 위한 노드(15a, 15b)가 전기적으로 접속된다. 또한, MOS 트랜지스터(8)의 소스 및 드레인에 대해, 용량 소자를 외부에 접속하기 위한 노드(18a, 18b)가 전기적으로 접속된다. 이들 노드(15a, 15b, 18a 및 18b)는 외부 단자이다.
제 1 노드(4) 및 제 2 노드(7)의 전압 레벨을 안정화하기 위한 용량을 반도체 집적 회로(1) 상에 집적화하지 않고, 이 반도체 집적 회로(1)의 외부에 개별적으로 배치하여, 노드(15a, 15b) 사이 및 노드(18a, 18b) 사이에 개별 부품으로서의 용량 소자를 안정화 용량으로서 접속한다. 이 집적 회로 외부에 안정화 용량을 배치하는 구성의 경우, 개별 부품의 용량 소자를 이용할 수 있으므로, 임의의 크기의 용량값을 갖는 용량 소자를 이용할 수 있어, 이 출력 노드(9)의 부하 용량에 비해서 충분히 큰 용량값을 갖는 용량을 안정화 용량으로서 이용할 수 있다. 따라서, 도 13에 도시하는 바와 같이, 이 반도체 집적 회로가 복수의 출력 단자를 갖고, 이들 복수의 출력 단자를 병렬로 구동하는 경우에 있어서도, 외부에 배치된 용량 소자에 의해, 안정하게 전하를 공급할 수 있어, 고속으로 신호를 변화시킬 수 있고, 안정하게 또한 고속으로 동작하는 반도체 집적 회로를 실현할 수 있다. 또한, 반도체 집적 회로 상에, 비교적 큰 점유 면적을 필요로 하는 안정화 용량을 마련할 필요가 없어, 칩 면적을 저감할 수 있다.
(실시예 11)
도 15는 본 발명의 실시예 11에 따르는 반도체 집적 회로의 주요부의 구성을 도시하는 도면이다. 도 15에 있어서는, 고레벨의 내부 전원 전압을 생성하기 위한 제 1 전압 발생 회로(2)의 구성을 도시한다. 도 15에 있어서, 제 1 전압 발생 회로(2)는, MOS 트랜지스터(5)의 게이트의 전압 레벨에 대응하는 전압을 발생하는 비교 전압 발생 회로(60)와, 이 비교 전압 발생 회로(60)의 출력 전압을 기준 전압 Vref를 비교하는 차동 증폭기(62)와, 차동 증폭기(62)의 출력 신호에 따라서 제 1 전압원 VCC로부터 노드(2a)로 전류를 공급하는 p 채널 MOS 트랜지스터(64)를 포함한다. 노드(2a)로부터, 제 1 전원 회로(5)로 인가되는 내부 전압 VCa가 출력된다. 제 1 전원 회로(5)는 도 1 및 도 11 중 어떠한 구성이어도 좋다. 이하의 실시예의 설명에 있어서도 마찬가지이다.
비교 전압 발생 회로(60)는, 노드(2a)와 노드(60e) 사이에 직렬로 접속되는, 각각이 다이오드 접속되는 p 채널 MOS 트랜지스터(60a) 및 n 채널 MOS 트랜지스터(60b, 60c)와, 노드(60e)와 접지 노드(제 2 전압원) 사이에 접속되는 정전류원(60d)을 포함한다. MOS 트랜지스터(60a∼60c)는, 정전류원(60d)의 구동 전류에 의해, 다이오드 모드에서 동작하고, 각각 그 임계값 전압의 절대값의 전압 강하를 발생시킨다.
차동 증폭기(62)는 그 네가티브 입력에서 기준 전압 Vref를 수신하고, 포지티브 입력에서 노드(60e) 상의 전압을 수신한다. 차동 증폭기(62)는 주지한 바와 같이, MOS 트랜지스터를 구성 요소로서 포함하고, 그 차동 입력단에는, 기준 전압 Vref를 게이트에서 수신하는 MOS 트랜지스터 및 노드(60e) 상의 전압을 게이트에서 수신하는 MOS 트랜지스터를 포함한다. 따라서, 이 차동 증폭기(62)에 있어서도, 고입력 임피던스를 거쳐 기준 전압 Vref를 수신하고 있어, 이 제 1 전압 발생 회로(2)의 전압 발생 동작이 기준 전압 Vref에 대해 조금도 악영향을 미치는 일은 없다.
차동 증폭기(62)는, 노드(60e) 상의 전압이 기준 전압 Vref 보다도 높은 경우에는, 고레벨의 신호를 출력하여, MOS 트랜지스터(64)를 오프 상태로 유지한다. 한편, 노드(60e) 상의 전압이 기준 전압 Vref 보다도 낮은 경우에는, 그 차에 따른 저레벨의 신호를 출력한다. 이 차동 증폭기(62)의 출력 신호에 따라 MOS 트랜지스터(64)의 콘덕턴스가 커지고, 제 1 전압원 VCC로부터 노드(2a)로 전류를 공급하여, 노드(2a) 상의 전압을 상승시키며, 따라서 노드(60e)의 전압을 상승시킨다. 따라서, 이 차동 증폭기(62)에 의해, 노드(60e)의 전압 레벨이 기준 전압 Vref의 전압 레벨로 유지된다.
MOS 트랜지스터(60a∼60c)는 다이오드 모드에서 동작하고 있고, 임계값 전압의 절대값과 동등한 전압 강하를 각각 생기게 하고 있다. 따라서, 노드(2a)로부터의 내부 전압 VCa는 다음 수학식으로 나타내어진다.
VCa = Vref + 2·VTN +｜VTP｜
제 1 노드(4) 상에 전달되는 고레벨 내부 전원 전압 V4는, 제 1 전원 회로(5)의 구성에 따라 상이하지만, 전압 VCa를 게이트에서 수신하는 소스 폴로워 MOS 트랜지스터의 경우, 이하의 식으로 나타내어진다.
V4 = VCa - VTN = Vref + VTN +｜VTP｜
이상과 같이, 본 발명의 실시예 11에 따르면, 제 1 전압 발생 회로에 있어서, 기준 전압과 고레벨 내부 전원 전압을 규정하는 내부 전압을 차동 증폭기로 비교하고, 그 비교 결과에 따라 이 내부 전압의 레벨을 조정하고 있기 때문에, 차동 증폭기 및 전류 공급 트랜지스터 및 비교 전압 발생 회로의 피드백 루프에 의해, 내부 전원 전압을 결정하는 내부 전압을 안정하게 소정의 전압 레벨로 유지할 수 있다.
(실시예 12)
도 16은 본 발명의 실시예 12에 따르는 반도체 집적 회로의 주요부의 구성을 도시하는 도면이다. 이 도 16에 도시하는 반도체 집적 회로에 있어서는, 제 1 전압 발생 회로(2) 부분의 구성이 도시된다. 이 도 16에 도시하는 제 1 전압 발생 회로(2)는, 이하의 점에서 도 15에 도시하는 제 1 내부 전압 발생 회로의 구성과 상이하다.
즉, 이 도 16에 도시하는 제 1 내부 전압 발생 회로(2)는 내부 노드(2a)에 전류를 공급하는 드라이버 소자로서의 p 채널 MOS 트랜지스터(64)의 소스가, 전원 전압 VCC 보다도 높은 승압 전압 VPP를 공급하는 고전압원 VPP에 접속된다. 또한, 차동 증폭기(62)는, 그 한쪽 동작 전원 전압으로서, 승압 전압 VPP를 수신한다. 다른 구성은 도 15에 도시하는 구성과 동일하고, 대응하는 부분에는 동일 참조 부호를 부여한다.
이 도 16에 도시하는 제 1 전압 발생 회로는, 전원 전압 VCC 보다도 높은 승압 전압 VPP를 한쪽 동작 전원 전압으로 하여 동작한다. 이 반도체 집적 회로가 저 전원 전압 구동되는 경우에 있어서도, 승압 전압 VPP에 의해 확실하게 비교 전압 발생 회로(60)를 작동 상태로 할 수 있고, 저전원 전압 구성의 경우에 있어서도, 확실하게 소망하는 전압 레벨의 내부 전압을 생성할 수 있다.
(실시예 13)
도 17은, 본 발명의 실시예 13에 따르는 반도체 집적 회로의 주요부의 구성을 도시하는 도면이다. 도 17에 있어서는, 제 2 노드(7) 상의 저레벨 내부 전원 전압의 전압 레벨을 결정하는 내부 전압 VSa를 발생하는 제 2 전압 발생 회로(3) 부분의 구성이 도시된다.
도 17에 있어서, 제 2 전압 발생 회로(3)는, p 채널 MOS 트랜지스터(8)의 게이트에 결합되고, 내부 전압 VSa에 대응하는 전압 레벨의 전압을 발생하는 비교 전압 발생 회로(70)와, 이 비교 전압 발생 회로(70)로부터의 전압과 기준 전압 Vref를 비교하는 차동 증폭기(72)와, 차동 증폭기(72)의 출력 신호에 따라 노드(3a) 상의 전압 VSa의 전압 레벨을 조정하는 n 채널 MOS 트랜지스터(74)를 포함한다. MOS 트랜지스터(74)는, 노드(3a)와 접지 노드(제 2 전압원) VSS 사이에 결합되고, 그 게이트에서 차동 증폭기(72)의 출력 신호를 수신한다.
비교 전압 발생 회로(70)는 전원 노드(제 1 전압원) VCC와 노드(70e) 사이에 접속되어 일정한 전류를 공급하는 정전류원(70a)과, 노드(70e)와 노드(3a) 사이에 서로 직렬로 접속되고 또한 각각이 다이오드 접속되는 p 채널 MOS 트랜지스터(70b, 70c) 및 n 채널 MOS 트랜지스터(70d)를 포함한다. 노드(70e)로부터는 비교 전압이 출력된다.
차동 증폭기(72)는, 비교 전압 발생 회로(70)로부터의 비교 전압을 포지티브 입력에서 수신하고, 기준 전압 Vref를 네가티브 입력에서 수신한다.
비교 전압 발생 회로(70)에 있어서는, 정전류원(70a)로부터의 정전류에 따라서, MOS 트랜지스터(70b∼70d)가 각각 다이오드 모드에서 동작하고, 임계값 전압의 절대값의 전압 강하를 발생시킨다. 따라서 노드(70e)의 전압 V70e는 다음 수학식으로 나타내어진다.
V70e = VSa + VTN + 2·｜VTP｜
차동 증폭기(72)는 이 노드(70e)로부터의 전압 V70e와 기준 전압 Vref를 차동적으로 증폭한다. 전압 V70e가 기준 전압 Vref 보다도 높을 때에는, 그 전압차에 따라 차동 증폭기(72)의 출력 신호가 하이 레벨로 되어, MOS 트랜지스터(74)의 콘덕턴스가 커져, 노드(3a)로부터 제 2 전압원(접지 노드) VSS로 전류를 흘려, 이 내부 전압 VSa의 전압 레벨을 저하시킨다.
전압 V70e가 기준 전압 Vref 보다도 낮은 경우에는, 차동 증폭기(72)의 출력 신호는 저레벨로 되어, MOS 트랜지스터(74)는 오프 상태를 유지한다. 따라서, 노드(70e)로부터의 비교 전압 V70e는 기준 전압 Vref와 동등한 전압 레벨로 설정되고, 이 노드(3a)로부터의 내부 전압 VSa는 다음 수학식으로 나타내어진다.
VSa = Vref - 2·｜VTP｜- VTN
제 2 노드(7) 상의 전압 V7의 전압 레벨은 제 2 전원 회로(8)의 구성에 따라 상이하다. 제 2 전원 회로(8)는 도 1 및 도 12의 소스 폴로워 MOS 트랜지스터(8c)중 어떠한 것이어도 좋다. 이하의 실시예에 있어서도 마찬가지이다.
이 도 17에 도시하는 제 2 내부 전압 발생 회로에 있어서도, 차동 증폭기(72)는 고입력 임피던스를 갖는 입력부에서 기준 전압 Vref를 수신하고 있다. 따라서, 기준 전압 Vref의 전압 레벨에 조금도 영향을 미치지 않고, 내부 전압 VSa를 생성할 수 있다. 또한, 내부 전압 VSa가 변동한 경우, 이 비교 전압 발생 회로(70), 차동 증폭기(72) 및 MOS 트랜지스터(74)의 피드백 루프에 의해, 고속으로 내부 전압 VSa가 소정의 전압 레벨로 구동되므로, 제 2 노드(7) 상의 저레벨 내부 전원 전압 V7를 안정하게 일정한 전압 레벨로 유지할 수 있다.
또한, 이 도 17에 도시하는 제 2 전압 발생 회로를 도 15에 도시하는 제 1 전압 발생 회로와 조합시켜 이용한 경우, 이 제 1 노드(4) 상의 고레벨 전원 전압 V4는 기준 전압 Vref 보다도 높은 전압 레벨에 있고, 한편, 제 2 노드(7) 상의 저레벨 내부 전원 전압 V7은 기준 전압 Vref 보다도 낮은 전압 레벨에 있다. 따라서, 출력 신호는 기준 전압 Vref를 중심으로 하여, 상하 동일한 진폭을 갖는다. 따라서, 이 차동 증폭기(62)(도 15 참조) 및 차동 증폭기(72)(도 17 참조)를 이용하여 내부 전압을 발생하는 구성에 있어서도, 기준 전압 Vref를 중심으로 한 진폭을 갖는 신호를 생성할 수 있다.
(실시예 14)
도 18은, 본 발명의 실시예 14에 따르는 반도체 집적 회로의 주요부의 구성을 도시하는 도면이다. 이 도 18에 있어서는, 제 2 전압 발생 회로(3) 부분의 구성이 도시된다.
이 도 18에 도시하는 제 2 전압 발생 회로(3)는, 도 17에 도시하는 제 2 전압 발생 회로와 이하의 점에서 상이하다. 즉, 이 도 18에 도시하는 제 2 전압 발생 회로(3)에 있어서는, 내부 전압 VSa의 전압 레벨을 조정하기 위한 n 채널 MOS 트랜지스터(74)의 소스가, 접지 전압 VSS 대신에 부전압 VBB를 수신한다. 나머지의 구성은 도 17에 도시하는 구성과 동일하고, 대응하는 부분에는 동일 참조 번호를 부여한다.
이 도 18에 도시하는 바와 같이, 부전압 VBB를 이용함으로써, 저전원 전압하에 있어서, 기준 전압 Vref의 전압 레벨이 낮게 되고, 내부 전압 VSa가 접지 전압에 가까운 전압 레벨로 되더라도, 이 내부 전압 VSa를 소망하는 전압 레벨로 유지할 수 있다. 이에 따라, 전압 발생 회로의 동작 전원 전압의 범위를 넓게 할 수 있다.
또한, 부전압 VBB가 MOS 트랜지스터(70)의 소스에 인가되고 있기 때문에, 차동 증폭기(72)는 전원 전압 VCC와 부전압 VBB를 양쪽의 동작 전원 전압으로 하여 동작한다. 이에 따라, 확실히 MOS 트랜지스터(74)를 오프 상태로 구동한다.
(실시예 15)
도 19는, 본 발명의 실시예 15에 따르는 반도체 집적 회로의 주요부의 구성을 도시하는 도면이다. 도 19에 있어서는, 제 1 노드(4) 상의 고레벨 내부 전원 전압 V4를 생성하기 위한 내부 전압 VCa를 생성하는 제 1 전압 발생 회로(2) 부분의 구성이 도시된다. 이 도 19에 도시하는 제 1 전압 발생 회로(2)의 구성은, 도 15에 도시하는 제 1 전압 발생 회로(2)와 이하의 점에 있어서 상이하다. 즉, 비교 전압 발생 회로(60)가, 노드(3a)와 노드(60h) 사이에 접속되는 저항 소자(60f)와, 노드(60h)와 접지 노드(제 2 전압원) VSS 사이에 접속되는 정전류원(60g)으로 구성된다. 다른 점은, 도 15에 도시하는 구성과 동일하고, 대응하는 부분에는 동일 참조 번호를 부여한다.
이 도 19에 도시하는 제 1 전압 발생 회로(2)의 구성에 있어서는, 노드(60h)의 전압 레벨이, 기준 전압 Vref와 동등하게 되도록, 차동 증폭기(62) 및 p 채널 MOS 트랜지스터(64)에 의해 제어가 행하여진다. 따라서, 노드(2a) 상의 내부 전압 VCa의 전압 레벨은 다음 수학식으로 나타내어진다.
VCa = Vref + I·R
여기에서 I는, 정전류원(60g)이 구동하는 전류를 나타내고, R은 저항 소자(60f)의 저항값을 나타낸다. 이 저항 소자(60f)의 저항값 R 및 정전류원(60g)의 구동 전류 I의 크기를 적당히 조정함으로써, 내부 전압 VCa는 기준 전압 Vref 이상, 전원 전압 VCC 이하의 임의의 전압 레벨로 설정할 수 있다. 이에 따라, 출력 신호의 진폭을 용이하게 최적화하는 것이 가능해진다.
또한, 이 도 19에 도시하는 제 1 전압 발생 회로(2)에 있어서, 전원 전압 VCC 대신에, 승압 전압 VPP가 인가되더라도 좋다(괄호 내에 도시함).
(실시예 16)
도 20은 본 발명의 실시예 16에 따르는 반도체 집적 회로의 주요부의 구성을 도시하는 도면이다. 도 20에 있어서는, 제 2 전압 발생 회로(3) 부분의 구성이 도시된다. 이 도 20에 도시하는 제 2 전압 발생 회로(3)는, 도 17에 도시하는 제 2 전압 발생 회로와 이하의 점에 있어서 상이하다. 비교 전압 발생 회로(70)가, 전원 노드(제 1 전압원) VCC와 노드(70h) 사이에 접속되는 정전류원(70f)과, 노드(70h)와 노드(3a) 사이에 접속되는 저항 소자(70g)를 포함한다. 다른 구성은, 도 17에 도시하는 구성과 동일하고, 대응하는 부분에는 동일 참조 번호를 부여한다.
이 도 20에 도시하는 제 2 전압 발생 회로의 구성에 있어서는, 노드(3a)로부터의 내부 전압 VSa는, 노드(70h)의 전압 레벨이 기준 전압 Vref의 전압 레벨과 동등하기 때문에, 다음 수학식으로 나타내어진다.
VSa = Vref - I·R
여기에서 I는 정전류원(70f)을 흐르는 전류를 나타내고, R은 저항 소자(70g)의 저항값을 나타낸다.
이 도 20에 도시하는 제 2 전압 발생 회로의 구성의 경우, 내부 전압 VSa를 기준 전압 Vref와 접지 전압 VSS 사이의 임의의 전압 레벨로 설정할 수있다. 이 도 20에 도시하는 제 2 전압 발생 회로(3)에 있어서도, 접지 전압 VSS 대신에 괄호 내에 도시하는 부전압 VBB가 이용되어도 좋다.
또한, 도 19 및 도 20에 도시하는 전압 발생 회로에 있어서, 비교 전압 발생 회로(60, 70)에 있어서의 정전류원이 공급하는 전류를 동일하다고 하고 또한 저항 소자의 저항값 R을 동일하다고 하면, 출력 회로로부터의 출력 신호는, 기준 전압 Vref를 중심으로 하여 상측의 진폭 및 하측의 진폭이 동일한 출력 신호를 얻을 수 있다.
(실시예 17)
도 21은 본 발명의 실시예 17에 따르는 반도체 집적 회로의 주요부의 구성을 도시하는 도면이다. 도 21에 있어서는 제 1 전압 발생 회로 부분의 구성이 도시된다. 이 도 21에 도시하는 제 1 전압 발생 회로(2)는 도 19에 도시하는 제 1 전압 발생 회로와 이하의 점에서 상이하다. 즉, 노드(2a)와 저항 소자(60f) 사이에 다이오드 접속된 n 채널 MOS 트랜지스터(60i)가 마련된다. 제 1 전원 회로(5)는, 제 1 전압원 VCC와 제 1 노드(4) 사이에 접속되고, 그 게이트에서 전압 VCa를 수신하는 n 채널 MOS 트랜지스터(5c)를 포함한다. 다른 구성은 도 19에 도시하는 구성과 동일하고, 대응하는 부분에는 동일 참조 번호를 부여한다.
이 도 21에 도시하는 제 1 전압 발생 회로(2)에 있어서는, 내부 전압 VCa는 다음 수학식으로 나타내어진다.
VCa = Vref + I·R + VTN
따라서, 제 1 노드(4)에 출력되는 고레벨 내부 전원 전압 V4는 다음 수학식으로 나타내어진다.
V4 = Vref + I·R
따라서, 이 도 21에 도시하는 제 1 전압 발생 회로를 이용한 경우, 제 1 노드(4)에서 나타나는 고레벨 내부 전원 전압 V4의 전압 레벨은, MOS 트랜지스터(5c)의 임계값 전압에 의존하지 않고, 저항 소자(60f)의 저항값 R과 정전류원(60g)이 구동하는 전류 I의 크기에 의해 결정된다. 따라서, 제조 파라미터의 편차에 의한 임계값 전압의 변동의 영향을 받는 일없이 안정하게 소망하는 전압 레벨의 고레벨 내부 전원 전압을 생성할 수 있다.
또한, 이 도 21에 도시하는 구성에 있어서도, 제 1 전압 발생 회로(2)는, 승압 전압 VPP를 한쪽의 동작 전원 전압으로서 수신하도록 구성되어도 좋다(이 승압 전압 VPP는 도 21에 있어서 괄호 내에 도시함).
(실시예 18)
도 22는, 본 발명의 실시예 18에 따르는 반도체 집적 회로의 주요부의 구성을 도시하는 도면이다. 도 22에 있어서는, 제 2 전압 발생 회로 부분의 구성이 도시된다. 이 도 22에 도시하는 제 2 전압 발생 회로는, 도 20에 도시하는 제 2 전압 발생 회로와 이하의 점에서 상이하다. 즉, 정전류원(70f)과 저항 소자(70g) 사이에, 다이오드 접속된 p 채널 MOS 트랜지스터(70i)가 마련된다. 제 2 전원 회로(8)는 제 2 전압원 VSS와 제 2 노드(7) 사이에 접속되고 또한 그 게이트에서 전압 VSa를 수신하는 p 채널 MOS 트랜지스터(8c)를 포함한다. 다른 구성은, 도 20에 도시하는 구성과 동일하고, 대응하는 부분에는 동일 참조 번호를 부여한다.
이 도 22에 도시하는 제 2 전압 발생 회로의 구성에 있어서는, 제 2 노드(7)에 전달되는 저레벨 내부 전원 전압 V7이 다음 수학식으로 나타내어진다.
V7 = VSa +｜VTP｜= Vref - I·R
따라서, 이 도 22에 도시하는 제 2 전압 발생 회로를 이용하면, 제 2 노드(7)에 나타나는 저레벨 내부 전원 전압 V7은, MOS 트랜지스터(8c)의 임계값 전압에 의존하지 않는다. 따라서, 제조 파라미터의 편차 등에 의해 MOS 트랜지스터의 임계값 전압이 불규칙해지더라도, 그 영향을 받는 일없이 안정하게 소망하는 전압 레벨의 저레벨 내부 전원 전압을 생성할 수 있다.
이 도 22에 도시하는 제 2 전압 발생 회로(3)의 구성에 있어서도, 접지 전압 VSS 대신에 괄호 내에 도시하는 바와 같이, 부전압 VBB가 이용되더라도 좋다. 또한, 이 도 22에 도시하는 제 2 전압 발생 회로는, 도 21에 도시하는 제 1 전압 발생 회로와 조합하여 이용되면, 고레벨 내부 전원 전압 및 저레벨 내부 전원 전압 어떤 것도 MOS 트랜지스터의 임계값 전압에 의존하지 않는 전압 레벨로 설정할 수 있다.
(실시예 19)
도 23은, 본 발명의 실시예 19에 따르는 반도체 집적 회로의 주요부의 구성을 도시하는 도면이다. 도 23에 있어서는, 제 1 전압 발생 회로(2) 부분의 구성이 도시된다. 이 도 23에 도시하는 제 1 전압 발생 회로(2)는, 이하의 점에 있어서, 도 19에 도시하는 제 1 전압 발생 회로의 구성과 상이하다.
즉, 노드(2a)와 노드(60h) 사이에 서로 직렬로 저항 소자(60fa, 60fb 및 60fc)가 접속되고, 또한 저항 소자(60fb, 60fc) 각각과 병렬로 용단가능한 링크 소자(fusible link elements)(601b, 601c)가 접속된다. 이들 링크 소자(601b, 601c)는, 알루미늄 또는 고융점 금속을 이용하여 형성된다. 다른 구성은 도 19에 도시하는 제 1 전압 발생 회로의 구성과 동일하고, 대응하는 부분에는 동일 참조 번호를 부여한다.
이 도 23에 도시하는 제 1 전압 발생 회로(2)에 있어서는, 링크 소자(601b, 601c)의 용단/비용단에 의해, 노드(2a)와 노드(60h) 사이의 저항 소자의 합성 저항값이 결정된다. 링크 소자(601b, 601c)가 모두 용단된 경우, 노드(2a)와 노드(60h) 사이에, 3개의 저항 소자(60fa, 60fb 및 60fc)의 합성 저항값을 갖는 저항 소자가 배치된다. 한편, 링크 소자(601b, 601c)가 모두 비용단인 경우, 저항 소자(60fb, 60fc)가 이들 링크 소자(601b, 601c)에 의해 단락되어, 노드(2a)와 노드(60h) 사이의 저항값은, 저항 소자(60fa)가 갖는 저항값에 의해 주어진다.
따라서, 이들 링크 소자(601b, 601c)를 선택적으로 용단/비용단함으로써, 노드(2a)와 노드(60h) 사이의 저항값을 조정할 수 있으므로, 내부 전압 VCa를 통해서 제 1 노드(4)에 나타나는 고레벨 내부 전원 전압 V4의 전압 레벨을 조정할 수 있다. 이에 따라, 제조 파라미터의 편차 등에 의해, 고레벨 내부 전원 전압 V4의 전압 레벨이 소망하는 전압 레벨과 상이한 경우에 있어서도, 용이하게 소망하는 전압 레벨로 조정할 수 있다.
이 링크 소자(601b, 601c)는, 반도체 집적 회로가 예를 들어 반도체 기억 장치를 포함하는 경우, 불량 메모리 셀을 구제하기 위한 불량 어드레스 프로그램시에 실행되는 링크 소자의 프로그램(용단/비용단)과 동일 공정에서 그들 프로그램을 실행함으로써, 제조 공정을 증가시키는 일없이 용이하게 고레벨 내부 전원 전압의 레벨 조정을 실행할 수 있다.
(실시예 20)
도 24는 본 발명의 실시예 20에 따르는 반도체 집적 회로의 주요부의 구성을 도시하는 도면이다. 도 24에 있어서는, 제 2 전압 발생 회로 부분의 구성이 도시된다. 이 도 24에 도시되는 제 2 전압 발생 회로(3)는 이하의 점에서, 도 20에 도시하는 제 2 전압 발생 회로의 구성과 상이하다.
즉, 정전류원(70f)와 노드(3a) 사이에 서로 직렬로 저항 소자(70ga, 70gb 및 70gc)가 접속되고, 또한 이들 저항 소자(70gb, 70gc) 각각과 병렬로 용단가능한 링크 소자(701b, 701c)가 접속된다. 다른 구성은 도 20에 도시하는 제 2 전압 발생 회로의 구성과 동일하고, 대응하는 부분에는 동일 참조 번호를 부여한다.
이 도 24에 도시하는 제 2 전압 발생 회로(3)에 있어서도, 링크 소자(701b, 701c)는 알루미늄 또는 고융점 금속으로 형성된다. 이들 링크 소자(701b, 701c)의 용단/비용단에 의해, 노드(70h)와 노드(3a) 사이의 저항값을 조정할 수 있으므로, 내부 전압 VSa를 통해 제 2 노드(7)의 저레벨 내부 전원 전압 V7의 전압 레벨을 조정할 수 있다.
이에 따라, 제조 파라미터의 편차에 의해, 제 2 노드 상의 저레벨 내부 전원 전압의 전압 레벨이 소망값으로부터 변동하고 있는 경우에 있어서도, 이들 링크 소자(701b, 701c)의 용단에 의해, 정확하게 소망하는 전압 레벨로 설정하는 것이 가능해진다.
(실시예 21)
도 25는 본 발명의 실시예 21에 따르는 반도체 집적 회로 전체의 구성을 개략적으로 도시하는 도면이다. 도 25에 있어서는, 이 반도체 집적 회로(1)는, 기준 전압 Vref를 발생하는 기준 전압 발생 회로(80)와, 이 기준 전압 Vref에 따라서 내부 전원 전압 V4 및 V7을 생성하는 내부 전원 회로(82)를 포함한다. 내부 전원 회로(82)는, 이전의 실시예 중 어느 하나의 구성을 구비하고, 제 1 및 제 2 전압 발생 회로(2, 3), 내부 전원 전압 발생용 MOS 트랜지스터(5, 7)를 포함한다. 이 내부 전원 회로(82)는, 안정화 용량(15, 18)이 외부에 마련되지 않는 경우에는, 이들 안정화 용량(15, 18)을 포함한다.
출력 회로(10)는 내부 회로(84)로부터의 출력 신호 IN을 수신하여, 출력 노드(출력 단자)(9) 상에 전압 V4 또는 V7 레벨의 신호를 송신한다. 내부 회로(84)는, 전원 전압 VCC 및 접지 전압 VSS를 양쪽의 동작 전원 전압으로서 수신하여 동작한다.
이 도 25에 도시하는 바와 같이, 기준 전압 발생 회로(80)를 반도체 집적 회로(1) 내에 마련함으로써, 이 기준 전압을 수신하기 위한 핀 단자가 불필요해져, 단자수를 저감할 수 있다.
도 26은 도 25에 도시하는 기준 전압 발생 회로(80)의 구성의 일례를 도시하는 도면이다. 도 26에 있어서, 기준 전압 발생 회로(80)는 전원 노드(제 1 전압원) VCC와 노드(80g) 사이에 접속되는 고저항의 저항 소자(80a)와, 노드(80g)와 노드(80i) 사이에 접속되고 또한 그 게이트가 노드(80g)에 접속되는 n 채널 MOS 트랜지스터(80b)와, 노드(80i)와 노드(80h) 사이에 접속되고 또한 그 게이트가 노드(80h)에 접속되는 p 채널 MOS 트랜지스터(80c)와, 노드(80h)와 접지 노드(제 2 전압원) VSS 사이에 접속되는 고저항의 저항 소자(80d)와, 전원 노드 VCC와 출력 노드(80j) 사이에 접속되고 또한 그 게이트가 노드(80g)에 접속되는 n 채널 MOS 트랜지스터(80e)와, 출력 노드(80j)와 접지 노드 VSS 사이에 접속되고 또한 그 게이트가 노드(80h)에 접속되는 p 채널 MOS 트랜지스터(80f)를 포함한다. 다음에, 동작에 대하여 설명한다.
저항 소자(80a, 80d)의 저항값은 MOS 트랜지스터(80b, 80c) 각각의 온 저항보다도 충분히 크게 되어 있고, MOS 트랜지스터(80b, 80c)는 다이오드 모드에서 동작한다. 또한 저항 소자(80a, 80d)의 저항값은 서로 같이 되어 있고, 따라서 노드(80i)의 전압 레벨은 VCC/2로 된다. 따라서, 노드(80g)의 전압 V80g 및 노드(80h)의 전압 V80h는, 각각, 다음 수학식으로 나타내어진다.
V80g = VCC/2 + VTN
V80h = VCC/2 -｜VTP｜
MOS 트랜지스터(80e)는, 그 게이트상의 전압 V80g가, 드레인 전압 VCC 보다도 낮기 때문에 소스 폴로워 모드에서 동작하고, 그 게이트 상의 전압 V80g 보다도 임계값 전압 VTN만큼 낮은 전압을 출력 노드(80j)에 전달한다. 한편, p 채널 MOS 트랜지스터(80f)는 그 게이트 상의 전압(80h)이 드레인 전압 VSS 보다도 높기 때문에, 소스 폴로워 모드에서 동작하고, 이 전압 V80h 보다도 임계값 전압의 절대값 ｜VTP｜만큼 높은 전압을 출력 노드(80a)에 전달한다. 따라서, 기준 전압 Vref는 다음 수학식으로 나타내어진다.
Vref = VCC/2
이 도 26에 도시하는 기준 전압 발생 회로(80)의 구성에 있어서, 고저항의 저항 소자(80a, 80d)가 이용되고 있고, 이 저항 소자(80a), MOS 트랜지스터(80b, 80c) 및 고저항 저항 소자(80d)의 경로에 있어서는 미소 전류가 흐를 뿐이다. 따라서 출력 회로 동작시에 있어서, 전원 전압 VCC가 변화하여도, 이 기준 전압 발생 회로(80)의 응답 속도는 지극히 느리고, 노드(80i) 상의 전압 레벨의 변화는 느려서, 전원 노이즈 발생시에 있어서도, 이 노드(80i)의 전압 레벨은 거의 변화하지 않으므로, 거의 전원 전압의 급격한 변화에 의존하지 않는 안정한, 일정한 전압 레벨의 기준 전압 Vref를 생성할 수 있다.
또한, MOS 트랜지스터(80e)는, 기준 전압 Vref가 소정 전압 레벨(VCC/2) 보다도 낮게 되면 온 상태로 되어, 출력 노드(80j)에 전류를 공급한다. 이 때에는, p 채널 MOS 트랜지스터(80f)는 오프 상태에 있다. 한편, 기준 전압 Vref가 소정 전압 레벨(VCC/2) 보다도 높게 되면, p 채널 MOS 트랜지스터(80f)가 온 상태로 되어, 출력 노드(80j)의 전압 레벨을 저하시킨다. 이 때에는, MOS 트랜지스터(80e)는 오프 상태에 있다. 따라서, 이 MOS 트랜지스터(80e, 80f)는 동시에 온 상태로 되지 않아, 관통 전류는 발생하지 않는다. 또한, 이들 MOS 트랜지스터(80e, 80f)는 온 상태와 오프 상태의 경계 영역에 있어, 그 소비 전류는 극히 작다.
이상과 같이, 본 발명의 실시예 21에 따르면, 반도체 집적 회로 내부에 기준 전압을 발생하는 회로를 마련하였기 때문에, 기준 전압을 외부로부터 수신하기 위한 핀 단자가 불필요해져, 핀 단자수를 저감할 수 있으므로, 칩면적을 저감할 수 있다.
(실시예 22)
도 27은 본 발명의 실시예 22에 따르는 반도체 집적 회로 전체의 구성을 개략적으로 도시하는 도면이다. 도 27에 도시하는 반도체 집적 회로는, 이하의 점에서 도 25에 도시하는 반도체 집적 회로와 상이하다.
즉, 이 도 27에 도시하는 반도체 집적 회로는, 내부에 마련된 기준 전압 발생 회로(80)로부터의 기준 전압 Vref와 입력 노드(85)에 인가된 입력 신호 VIN을 비교하고, 그 비교 결과에 따라 신호를 출력하는 입력 회로(86)를 포함한다. 이 입력 회로(86)는 기준 전압 Vref를 네가티브 입력에서 수신하고, 입력 노드(85)로부터의 입력 신호 VIN을 포지티브 입력에서 수신하는 차동 증폭기(86a)를 포함한다. 다른 구성은 도 25에 도시하는 구성과 동일하고, 대응하는 부분에는 동일 참조 번호를 부여한다.
내부 전원 회로(82) 및 입력 회로(86) 양자에 온칩(on-chip)의 기준 전압 발생 회로(8O)로부터의 기준 전압 Vref를 인가하여 놓음으로써, 이 입력 신호의 논리 레벨을 판정하기 위한 기준 전압을 외부로부터 각 칩에 공통으로 인가할 필요는 없고, 또한 입력 신호의 고레벨 및 저레벨의 판정 기준이, 출력 회로(10)로부터 출력 노드(9)로 출력되는 출력 신호 VOUT의 중심 레벨과 동일하므로, 각 칩에 동일한 기준 전압 발생 회로를 내장시켜 놓으면, 입력 신호 및 출력 신호의 중심 레벨을 동일한 기준 전압 Vref에 설정할 수 있어, 정확하게 신호를 전송할 수 있다.
도 27에 도시하는 구성에 있어서는, 입력 노드(85)는, 출력 노드(9)와 별도로 마련된다. 그러나, 이 입력 노드(85)와 출력 노드(9)는 동일한 외부 단자에 접속되어 있더라도 좋다.
또한 상술한 도 26에 도시하는 기준 전압 발생 회로에 있어서는, 기준 전압 Vref는 전원 전압 VCC의 1/2의 전압 레벨로 설정되어 있다. 그러나, 이전에 언급한 SSTL 3의 클래스 I 방식 등에 있어서 사용되고 있는 바와 같이, 이 입력 신호의 고레벨 및 저레벨 판정 기준은 0.45·VDDQ의 전압 레벨로 설정되더라도 좋다. 즉, 기준 전압 Vref가 0.45·VDDQ의 전압 레벨로 설정되더라도 좋다. 여기에서, VDDQ는 출력 회로 전용으로 외부로부터 인가되는 전원 전압을 나타낸다. 이 출력 회로 전용으로 외부로부터 전원 전압을 인가하여 내부 회로를 동작시키기 위한 전원 전압과 별도의 전원으로 함으로써, 출력 회로 동작시에 있어서의 내부 회로용 전원 전압의 변동을 억제하고 또한 출력 회로 전용으로 전원 전압을 부여함으로써, 출력 회로는 여유를 갖고 출력 노드를 구동할 수 있어, 안정하게 신호를 출력할 수 있다.
이상과 같이, 본 발명의 실시예 22에 따르면, 반도체 집적 회로 내에 기준 전압 발생 회로를 마련하고, 이 기준 전압 발생 회로로부터의 기준 전압을 출력 신호 진폭을 결정하는 내부 전원 회로에 인가하며 또한 입력 신호의 고레벨/저레벨 판정 기준으로 되는 기준 전압으로서 이용하도록 구성하고 있기 때문에, 핀 단자수를 증가시키는 일없이 정확하게 입력 신호 및 출력 신호의 중심 레벨이 일치한 신호의 전송을 실행할 수 있다. 특히, 시스템 전원의 변동시에 있어서 이 시스템 내의 반도체 집적 회로의 모든 전원 전압이 마찬가지로 변동한 경우, 기준 전압도 마찬가지로 변동하기 때문에, 이러한 시스템 전원 변동시에 있어서도, 정확하게 신호의 고레벨/저레벨을 판정하여 안정하게 또한 정확하게 신호 전송을 실행할 수 있다.
(실시예 23)
도 28은, 본 발명의 실시예 23에 따르는 반도체 집적 회로 전체의 구성을 개략적으로 도시하는 도면이다. 이 도 28에 있어서, 반도체 집적 회로(1)는, 기억 소자로서의 DRAM(다이나믹·랜덤·액세스·메모리) 회로(90)와, 이 DRAM 회로(90)에 저장된 데이터와 외부로부터의 데이터에 대해 소정의 처리를 실행하는 프로세서(92)와, 이 집적 회로 외부와 신호의 수수를 실행하기 위한 입출력 인터페이스 회로(94)를 포함한다. 프로세서(92) 및 DRAM 회로(90)는 이 입출력 인터페이스 회로(94)와 데이터의 수수를 실행할 수 있다.
이 반도체 집적 회로(1)에서는, 프로세서(92)와 DRAM 회로(90)가 집적화되어 있다. 동일한 반도체 칩 상에 프로세서(92) 및 DRAM 회로(90)가 탑재되기 때문에, 이 DRAM 회로(90)는 핀 단자수의 제한을 받는 일없이, 소망하는 비트폭의 데이터 버스를 거쳐 프로세서(92)와 데이터의 수수를 실행할 수 있다. 이에 따라, 고속 데이터 전송이 가능해진다.
입출력 인터페이스 회로(94)는, 지금까지 설명한 출력 회로(10)와, 이 출력 회로(10)의 출력 신호의 진폭을 제한하는 내부 전원 회로(82)를 포함한다. 입력 인터페이스부는 기준 전압에 따라 입력 신호의 논리 레벨의 판정을 실행한다.
도 29는 도 28에 도시하는 DRAM 회로(90)의 구성을 개략적으로 도시하는 도면이다. 도 29에 있어서, DRAM 회로(90)는, 다이나믹형 메모리 셀을 복수개 갖는 DRAM(90a)과, 이 DRAM(90a)에 대해, 프로세서(92) 또는 외부로부터의 명령에 따라서 액세스 제어를 실행하는 DRAM 콘트롤러(90b)를 포함한다. DRAM 콘트롤러(90b)는, DRAM(90a)으로의 데이터의 기입 및 판독을 제어하고, 이에 따라, 프로세서(92)와 DRAM(90a) 사이의 데이터 전송 및 입출력 인터페이스 회로(94)와 DRAM(90a) 사이의 데이터 전송을 실현한다.
도 30은, 도 29에 도시하는 DRAM(다이나믹·랜덤·액세스·메모리) 전체의 구성을 개략적으로 도시하는 도면이다. 도 30에 있어서, DRAM(90a)은 행렬 형상으로 배치되는 복수의 메모리 셀 MC를 갖는 메모리 셀 어레이(100)를 포함한다. 이 메모리 셀 어레이(100)에 있어서는, 메모리 셀의 각 행에 대응하여 배치되어 각각에 대응하는 행의 메모리 셀이 접속되는 복수의 워드선과, 메모리 셀의 각 열에 대응하여 배치되고, 각각에 대응하는 열의 메모리 셀이 접속되는 복수쌍의 비트선이 배치된다. 도 30에 있어서는, 1개의 워드선 WL과 1개의 비트선쌍 BLP를 대표적으로 도시한다. 비트선쌍 BLP는 비트선 BL과 상보의 비트선 /BL을 포함한다. 워드선 WL과 1쌍의 비트선 BLP의 교차부에 대응하여 복수의 메모리 셀 MC가 배치된다. 도 30에 있어서는, 비트선 BL과 워드선 WL의 교차부에 대응하여 배치되는 메모리 셀 MC를 대표적으로 도시한다.
메모리 셀 MC는, 정보를 전하의 형태로 저장하기 위한 메모리 셀 캐패시터 MS와, 워드선 WL의 선택시 도통하고, 메모리 셀 캐패시터 MS의 저장 노드 SN을 대응하는 비트선(도 30에 있어서는 비트선 BL)에 접속하는 n 채널 MOS 트랜지스터로 구성되는 액세스 트랜지스터 MT를 포함한다. 메모리 셀 캐패시터 MS의 다른쪽 전극 노드(셀 플레이트 전극 노드)로는, 중간 전압(셀 플레이트 전압(cell plate voltage)) VCP가 인가된다. 이 중간 전압 VCP는, DRAM의 동작 전원 전압 VCC와 접지 전압 GND의 차의 1/2의 전압 레벨이다. 이 DRAM의 동작 전원 전압은, 이 반도체 집적 회로(1)의 프로세서(92) 및 DRAM 회로(90)에 공통적으로 인가되는 전원 전압이더라도 좋고, 또한 DRAM 내부에서 강압하여 생성되는 내부 전원 전압중 어떤 것이더라도 좋다.
DRAM(90a)은, 또한, DRAM 외부로부터 인가되는 어드레스 신호를 수신하여 버퍼 처리하고 내부 어드레스 신호를 생성하는 어드레스 버퍼(102)와, 어드레스 버퍼(102)로부터의 내부 행 어드레스 신호에 따라 메모리 셀 어레이(100)의 어드레스 지정된 행에 대응하는 워드선을 선택 상태로 구동하는 행 선택 회로(104)와, 활성화시, 비트선쌍 BLP의 전위를 차동적으로 증폭하고, 또한 래치하는 센스 앰프 회로(106)와, 어드레스 버퍼(102)로부터의 내부 열 어드레스 신호에 따라 메모리 셀 어레이(100)의 열을 선택하는 열 선택 회로(108)를 포함한다. 이 열 선택 회로(108)에 의해 선택된 열 상의 메모리 셀에 대하여 기입/판독 회로(110)에 의해 데이터의 기입/판독이 실행된다. 이 기입/판독 회로(110)는, 또한 DRAM 외부와 데이터의 입출력을 실행한다.
DRAM(90a)은, 또한, 도 29에 도시하는 DRAM 콘트롤러로부터의 각종 제어 신호를 수신하여, 내부 동작에 필요한 제어 신호를 생성하는 제어 회로(112)를 포함한다.
동작시에 있어서는, 행 선택 회로(104)에 의해, 선택행에 대응하는 워드선 WL이 선택 상태로 구동되고, 이 선택 워드선 WL에 접속되는 메모리 셀의 데이터가 대응하는 비트선 상에 판독된다. 비트선 BL 및 /BL의 한쪽에 메모리 셀의 데이터가 판독되고, 다른쪽은 소정의 프리 차지 전위(VCC/2)의 전압 레벨로 유지되어, 메모리 셀의 판독 데이터에 대한 기준 전압을 부여한다. 센스 앰프 회로(106)가, 이어서 활성화되어, 각 비트선쌍 BLP의 전위를 차동적으로 증폭하고 또한 래치한다. 이어서, 열 선택 회로(108)가, 이 어드레스 버퍼(102)로부터의 내부열 어드레스 신호에 따라서 선택열을 선택하여 기입/판독 회로(110)에 접속한다. 이에 따라, 이 선택열 상의 메모리 셀에 대하여 기입/판독 회로(110)에 의해 데이터의 기입/판독이 행하여진다.
메모리 셀 캐패시터 MS는, 소점유 면적으로 큰 용량값을 실현하기 위해, 그 캐패시터 절연막은 얇게 된다. 얇은 캐패시터 절연막을 갖는 메모리 셀 캐패시터 MS의 내압(耐壓)을 보증하기 위해, 중간 전압 레벨의 셀 플레이트 전압 VCP가 셀 플레이트 전극 노드 SC에 인가된다. 한편, 워드선 WL의 전위는, 동작 전원 전압 레벨 보다도 높은 전압 레벨까지 선택시에 승압된다. 따라서, 이 액세스 트랜지스터 MT의 게이트 절연막은, 그 내압을 보증하기 위해, 메모리 셀 캐패시터 MS의 그것보다도 두껍게 한다.
도 31은 액세스 트랜지스터 MT를 이용하는 캐패시터(게이트 캐패시터)와 메모리 셀 캐패시터 MS의 단위 면적당의 용량값과 DRAM의 기억 용량의 관계를 도시하는 도면이다. 도 31에 있어서, 가로축에 DRAM의 기억 용량을 나타내고, 세로축에 단위 면적(μm2)당의 용량값(단위 fF)을 나타낸다. 액세스 트랜지스터 MT를 이용하는 게이트 캐패시터는, 그 내압은 전원 전압 이상이다. 이 게이트 캐패시터에 이용되는 트랜지스터는 주변 회로 또는 프로세서(22)(도 28 참조)에 포함되는 논리 회로의 구성 요소인 MOS 트랜지스터와 마찬가지의 것이라도 좋다. 따라서, 도 31에 있어서는, 액세스 트랜지스터 MT 및 주변 회로 또는 논리 회로의 구성 요소인 MOS 트랜지스터를 이용한 게이트 캐패시터 Cg의 단위 용량값 C0이 도시된다.
한편, 메모리 셀 캐패시터 MS는, 소점유 면적으로 충분히 큰 용량값을 실현하기 위해, 셀 플레이트가 중간 전압 VCP(=VCC/2)의 전압 레벨이다. 따라서 이 메모리 셀 캐패시터 MS의 내압은 VCC/2이다. 그 MOS 트랜지스터와 동일 용도로 메모리 셀 캐패시터 MS를 이용하는 경우, 이 내압 특성을 전원 전압 VCC으로 하기 위해, 2개의 메모리 셀 캐패시터 MS를 직렬로 접속하여 이용한다. 이 경우, 그 용량값의 직렬 접속에 의한 저하를 보상하기 위해, 메모리 셀 캐패시터 MS의 면적이 2배로 설정된다. 따라서, 메모리 셀 캐패시터 MS를 이용하는 경우, 도 31의 곡선 Ⅲ에 도시하는 바와 같이, C0=CS/4의 관계가 만족된다. 여기에서, CS는 실제의 메모리 셀 캐패시터 MS의 용량값이다. 따라서, 이 도 31에 도시하는 세로축의 값의 1/4의 값이 실제의 메모리 셀 캐패시터 MS의 용량값 CS를 부여한다(도 31에 도시하는 세로축의 용량값 C0은, 단위 면적당의 용량값을 나타내고 있다).
도 31에 도시하는 바와 같이, MOS 트랜지스터를 이용하는 게이트 캐패시터 및 메모리 셀 캐패시터 MS 어떤 것에 있어서도, DRAM의 기억 용량이 증가함에 따라서, 그 용량값 Cg 및 CS는 증가한다. 게이트 캐패시터의 경우, 게이트 절연막의 막 두께 및 채널 폭/채널 길이가 스케일링(scaling)측에 따라 스케일 다운(scaled down)된다. 따라서, 고집적화가 진행되어도, 그 용량값은 증가하지만, 그 증가의 정도는 비교적 작다(도 31의 곡선 I 참조). 한편, 메모리 셀 캐패시터 MS의 경우, DRAM의 기억 용량이 증가함에 따라, 그 점유 면적이 저감되더라도, 거의 동일한 크기의 용량값을 유지할 필요가 있다. 이를 위해 DRAM의 기억 용량의 증가에 따라, 그 단위 용량값 C0은 MOS 캐패시터(게이트 캐패시터)의 그것에 비해서 급속히 증가한다(도 31의 곡선 Ⅱ 참조).
DRAM에 있어서는, 메모리 셀 MC의 기억 정보의 판독은, 비트선 BL(또는 /BL)에 나타나는 전압(판독 전압) ΔV를 센스 앰프로 검지 증폭하는 것에 의해 실행된다. 이 판독 전압 ΔV는, 메모리 셀 캐패시터 MS의 용량값 CS와 비트선 BL(또는 /BL)의 용량값 CB의 비인 CS/CB가 커질수록, 그 절대값이 커진다. 비트선 용량 CB는, 비트선 BL(또는 /BL)의 길이 및 그것에 접속되는 액세스 트랜지스터 MT의 수에 따라 결정된다. 이 비트선 용량 CB를 될 수 있는 한 작게 하기 위해, 통상, DRAM에 있어서는 블럭 분할 방식 등이 채용되어, 비트선의 길이가 짧게 되고 또한 그것에 접속되는 메모리 셀의 수가 작게 된다. 그러나, 이 비트선 용량 CB의 값을 작게 하는 것에도 한도가 있다. 따라서, 메모리 셀 캐패시터 MS의 용량값 CS를 될 수 있는 한 크게하는 것이, 판독 전압 ΔV의 절대값을 크게하기 위해서 필요하게 된다.
또한, DRAM에 있어서는, 입사 α선에 의한 정공·전자쌍의 생성에 의해 축적 전하량의 변화가 발생하면, 판독 전압 ΔV의 값이 변화하여, 메모리 셀 데이터의 정확한 판독을 할 수 없게 된다. 스태틱·랜덤·액세스·메모리(SRAM)에 있어서는, 메모리 셀은 플립플롭의 구성을 구비하고 있고, 또한 플래쉬 EEPROM(플래쉬 메모리:일괄 소거형 불휘발성 반도체 기억 장치)의 메모리 셀에서는 플로팅 게이트의 축적 전하에 의해 메모리 셀 트랜지스터의 임계값 전압을 결정하고 있고, 이들 메모리 셀에 대한 입사 α선의 영향은 DRAM 메모리 셀에 비해서 작다. 이 α선의 영향을 저감하고, 또한 충분한 판독 전압 ΔV를 생성하기 위해, DRAM에서는, 메모리 셀 캐패시터 MS의 축적 전하량은 될 수 있는 한 크게 된다. 특히, 동작 전원 전압 VCC가 2.5 V 또는 1.2 V로 작아지면, 이 메모리 셀 캐패시터 MS의 축적 전하량이 저감하기 때문에, 충분한 크기의 메모리 셀 MC의 용량값이 필요하게 된다.
상술한 바와 같은 관점에서, DRAM의 메모리 셀 캐패시터의 용량값은, 집적도에 관계 없이 거의 일정한 크기 (30∼35fF)의 값이 필요하게 된다.
도 31에 있어서는, 직선 Ⅰ는 MOS 캐패시터(게이트 캐패시터)의 용량값 Cg를 나타내고, 직선 Ⅱ는 메모리 셀 캐패시터를 2개 직렬로 한 경우의 단위 면적당의 용량값을 나타내며, 직선 Ⅲ은 실제의 메모리 셀 캐패시터의 용량값을 나타낸다. 메모리 셀 캐패시터 MS 및 MS 캐패시터(게이트 캐패시터)의 단위 면적당의 용량값 C0의 값을 각 기억 용량 각각에 대응하여 나타낸다.
도 31에 도시하는 바와 같이, 예를 들어 16M 비트 DRAM에서는, 메모리 셀 캐패시터 MS를 이용하는 용량의 용량값은 게이트 캐패시터의 용량값의 0.8배이고, 64M 비트 DRAM의 경우, 메모리 셀 캐패시터 MS에 이용하는 용량의 단위 면적당의 용량값은 게이트 캐패시터의 단위 면적당의 용량값의 1.5배로 된다. 256M 비트 DRAM에서는, 메모리 셀 캐패시터 MS를 이용하는 용량의 단위 면적당의 용량값은, 게이트 캐패시터의 단위 면적당의 용량값의 약 2.5배로 된다. 즉, 64M 비트 DRAM 이후의 세대의 DRAM에서는, 메모리 셀 캐패시터 MS를 이용하는 용량쪽이, 게이트 캐패시터에 비해서 면적 효율이 우수하고, 또한 DRAM의 기억 용량의 증대에 따라 급격히 양자의 용량값의 차가 커진다.
본 실시예 23에 있어서는, 이 메모리 셀 캐패시터 MS의 게이트 캐패시터에 대한 특징을 효율적으로 살려, 면적 효율에 우수한 안정화 용량을 실현한다. 특히, 16M 비트보다도 기억 용량이 작은 DRAM의 메모리 셀 캐패시터이더라도, 게이트 캐패시터보다도 충분히 큰 용량값을 소점유 면적으로 실현하는 면적 효율에 우수한 용량 소자를 실현한다. 특히, 도 1 등에 있어서 도시하는 바와 같이, 내부 전원 전압 V4 및 V7을 안정화하기 위한 안정화 용량(15, 18)은, 외부 부하 용량의 10 내지 100배 크기의 용량값을 필요로 하고, 예를 들어 그 용량값은 5nF이다. 따라서, 반도체 집적 회로가 DRAM을 포함할 때, 이 DRAM의 메모리 셀 제조 프로세스와 동일 프로세스에서 안정화 용량을 실현함으로써, 소점유 면적이고 또한 면적 효율에 우수한 안정화 용량을 실현한다.
도 32는 DRAM의 메모리 셀의 단면 구조를 개략적으로 도시하는 도면이다. 도 32에 있어서는, 2개의 메모리 셀 MCa 및 MCb의 단면 구조를 개략적으로 도시한다. 메모리 셀 MCa 및 MCb는, 저불순물 농도의 P-형 반도체 기판(200) 상에 형성된 기판(200)보다 고농도의 P 웰 영역(201) 표면에 형성된다. 이 P 웰(201) 표면에, 서로 사이를 두고서, 고농도 N형 불순물 영역(202a, 202b 및 202c)이 형성된다. 불순물 영역(202a, 202b) 사이의 영역 상에 게이트 절연막(도시하지 않음)을 거쳐서 워드선(WL)으로 되는 제 1 층 폴리 실리콘층에 의해 예를 들면 형성되는 도전층(204a)이 형성되고, 또한 불순물 영역(202b, 202c) 사이의 영역 상에 도시하지 않은 게이트 절연막을 거쳐 별도의 워드선으로 되는 예를 들면 제 1 층 폴리 실리콘층에 의해 형성되는 도전층(204b)가 형성된다. 이들 도전층(204a, 204b)은 서로 평행하게 도 30의 행 방향으로 연장(extend)하여 배치된다.
이들 도전층(204a, 204b) 상에, 예를 들면 제 1 층 알루미늄 배선층으로 형성되는 비트선(BL)으로 되는 도전층(205)이 워드선으로 되는 도전층(204a, 204b)과 교차하는 방향으로 배치된다.
불순물 영역(202a)에 대하여, 도전층(204a) 상까지 연장하는 플러그 부분(plug portion)과 평탄부(flat portion)를 갖는 메모리 셀 캐패시터의 한쪽 전극(저장 노드)을 형성하는 도전층(206a)이 형성되고, 불순물 영역(202c)에 대하여, 마찬가지의 플러그 부분과 평탄부를 갖는 캐패시터의 저장 노드로 되는 도전층(206b)이 형성된다. 이들 도전층(206a, 206b)은 각각 불순물 영역(202a, 202c)에 전기적으로 접속된다.
이 메모리 셀 캐패시터의 저장 노드로 되는 도전층(206a, 206b)의 평탄부와 캐패시터 절연막(207a, 207b)을 거쳐서 대향하고, 이들 도전층(206a, 206b)을 덮도록 메모리 셀 캐패시터의 다른쪽 전극(셀 플레이트 전극 노드)을 형성하는 도전층(208)이 형성된다. 메모리 셀 캐패시터의 다른쪽 전극층(셀 플레이트 전극 노드)으로 되는 도전층(208)은 모든 메모리 셀 상에 걸쳐 연장하여 배치된다.
워드선으로 되는 도전층(204a)과 불순물 영역(202a, 202b)과, 캐패시터로 되는 도전층(206a)과, 캐패시터 절연막(207a) 및 도전층(208)에 의해, 한쪽 메모리 셀 MCa가 실현된다. 메모리 셀 MCb는, 불순물 영역(202b, 202c)과, 워드선으로 되는 도전층(204b)과, 저장 노드로 되는 도전층(206b)과, 캐패시터 절연막(207b)과, 셀 플레이트 전극 노드로 되는 도전층(208)에 의해 실현된다.
이 도 32에 도시하는 구성으로부터 명백한 바와 같이, 메모리 셀의 액세스 트랜지스터와 평면도적(平面圖的)으로 봐서 겹치도록 메모리 셀 캐패시터가 배치된다. 이러한 3차원적인 셀 구조로 함으로써, 셀 점유 면적을 저감하는 것이 가능해진다. 한편, 저장 노드를 구성하는 도전층(206a, 206b)은, 그 상부 평탄부의 막두께가 비교적 두껍게 된다. 이에 따라, 셀 플레이트 전극 노드로서 작용하는 도전층(208)과의 대향 면적이 크게 된다. 따라서, 이 평면도적으로 바라 본 점유 면적의 증대를 가져오는 일없이, 대향 면적을 증대시켜, 메모리 셀 캐패시터의 용량값을 증대한다.
이 도 32에 도시하는 메모리 셀의 구조는 스택 캐패시터(the stacked capacitor) 구조라고 불리고, 이러한 3차원적인 스택 캐패시터는, 면적 효율이 우수한 용량 소자를 실현한다. 본 실시예에 있어서는, 이 내부 전원 전압을 안정화하기 위한 안정화 용량 소자로서, 이 메모리 셀의 구조를 이용한다.
[안정화 용량 소자 1]
도 33은 본 발명의 실시예 23에 있어서의 제 1 안정화 용량 소자의 단면 구조를 개략적으로 도시하는 도면이다. 도 33에 있어서, P-형 반도체 기판 영역(200)의 표면 상에, 제 1 도전형의 반도체 기판 영역으로서의 N 웰(N형 반도체층)(210)이 형성된다. 이 N 웰(210)을 기판 영역으로 하여, 도 32에 도시하는 메모리 셀과 동일한 구조를 갖는 용량 소자가 형성된다. 즉, N 웰(210)의 표면에 서로 간격을 두고서 고농도 N형 불순물 영역(202g, 202d, 202e 및 202f)이 형성된다. 이들 불순물 영역(202d∼202g)은, 도 32에 도시하는 메모리 셀의 불순물 영역(202a, 202b)과 동일 제조 프로세스에서 형성된다. 이하의 설명에 있어서, 도 32에 도시하는 구성 요소와 도 33에 도시하는 구성 요소에 있어서, 첨자를 제외하고 동일한 참조 숫자가 부여되는 구성 요소는, 동일한 제조 프로세스에서 형성된다.
불순물 영역(202f)에 인접하여, 소자 분리용의 예를 들면 열산화막인 소자 분리막(209c)이 형성된다. 또한, 불순물 영역(202d, 202g) 사이에, 소자 분리막(209b)가 형성되고, 또한 불순물 영역(202g) 외부에 접하여 소자 분리막(209a)이 형성된다. 소자 분리막(209a, 209c)에 의해 이 용량 소자 형성 영역이 규정된다.
불순물 영역(202d, 202e) 사이의 반도체 기판 영역(N 웰)(210) 상에, 게이트 절연막(203a)을 거쳐 워드선과 동일층에 도전층(204d)이 형성된다. 불순물 영역(202e, 202f) 사이의 반도체 기판 영역(210) 표면 상에 게이트 절연막(203b)을 거쳐 워드선과 동일층에 형성되는 도전층(204e)이 형성된다. 또한, 소자 분리막(209b, 209c) 상에 워드선과 동일층의 도전층(204c, 204c')이 형성된다. 이들 도전층(204c∼204c')은, 도 32에 도시하는 워드선, 즉 게이트 전극층(204a, 204b)과 마찬가지의 불순물이 도입된 저저항의 폴리 실리콘, 고융점 금속 또는 고융점 금속실리사이드층으로 형성된다. 이들 도전층(204c∼204e 및 204c')은 워드선에 상당하는 도전층이다.
불순물 영역(202d, 202f)에 대하여 단면이 T 자형 형상을 갖는 제 1 도전층(206c, 206d)이 각각 형성되고, 이들 제 1 도전층(206c, 206d)은 불순물 영역(202d, 202f)에 각각 전기적으로 접속된다. 이들 제 1 도전층(206c, 206d) 각각은 대응하는 불순물 영역(202d, 202f)과 전기적으로 접속하기 위한 플러그 부분(각 부분(leg portion))에서 실제로 용량을 형성하기 때문에, 비교적 큰 표면 면적을 갖는 플랫 부분(flat portion)을 갖는다. 이들 도전층(206c, 206d)은, 도 32에 도시하는 메모리 셀의 저장 노드를 구성하는 도전층(206a, 206b)과 동일한 제조 프로세스에서 형성되고 또한 동일 구조 및 재료(불순물이 도핑된 폴리실리콘)를 갖는다. 제 1 도전층(206c, 206d)은 소정 형상으로 패터닝되어 있고, 서로 층간 절연막에 의해 분리되어 있다.
제 1 도전층(206c, 206d) 상에 절연막(207a, 207b)을 거쳐 제 2 도전층(208a)이 형성된다. 이 제 2 도전층(208a)은 저저항의 고농도로 불순물이 도핑된 폴리실리콘으로 구성되고, 도 32에 도시하는 메모리 셀의 캐패시터의 다른쪽 전극으로 되는 셀 플레이트 도전층(208)과 동일 제조 프로세스에서 형성된다.
불순물 영역(202e)은 도면의 수평 방향을 따라 연장하는 도전층(205a)에 전기적으로 접속된다. 이 도전층(205a)은 도 32에 도시하는 비트선을 구성하는 도전층(205)에 대응하고, 이 비트선(205)과 동일 제조 프로세스에서 형성되며 또한 이 비트선에 대응하는 도전층(205)과 동일 재료의 고융점 금속 실리사이드 등으로 구성된다. 제 2 도전층(208a)이, 이 용량 소자의 한쪽 전극 노드 VA에 전기적으로 접속되고, N 웰(210)의 표면에 형성된 불순물 영역(202g)이, 이 용량 소자의 다른쪽 전극 노드 VB에 전기적으로 접속된다.
이 도 33에 도시하는 구성에 있어서는, 제 2 도전층(208a)이 용량 소자의 한쪽 전극을 형성한다. 제 1 도전층(206c, 206d)이 불순물 영역(202d, 202f)을 거쳐 N 웰(반도체 기판 영역)(210)에 전기적으로 접속되고 이 용량 소자의 다른쪽 전극 노드 VB에 또한 전기적으로 접속된다. 따라서, 영역 A 및 B에 형성되는 용량이 서로 병렬로 전극 노드 VA 및 VB 사이에 접속된다. 이들 전극 노드 VA 및 VB가, 도 1에 도시하는 MOS 트랜지스터(5 또는 8)의 드레인 및 소스에 각각 접속된다.
이 도 33에 도시하는 용량 소자는, 메모리 셀과 동일한 구조를 구비하고 있고, 영역 A 및 B에 형성되는 용량 소자의 점유 면적은 충분히 작게 되어 있다. 캐패시터 절연막(207c, 207d)은, 도 32에 도시하는 메모리 셀의 캐패시터 절연막(207a, 207b)과 마찬가지로, 실리콘 질화막 및 실리콘 산화막의 2층 구조를 갖고 있어, 충분히 큰 용량값을 소점유 면적으로 실현할 수 있다.
또한, 영역 A 및 B에 형성되는 용량 소자는, 메모리 셀과 동일한 구성을 구비하고 있기 때문에, 반도체 기판 영역(N 웰)(210)의 형성을 제외하고 모두 메모리 셀의 대응하는 구성 요소의 제조 공정과 동일한 공정에서 이들 구성 요소를 형성할 수 있으므로, DRAM에 있어서 제조 공정수를 증가시키는 일없이 면적 효율이 우수한 용량 소자를 실현할 수 있다.
도 34는 도 33에 도시하는 용량 소자의 평면 레이아우트를 도시하는 도면이다. 도 34에 있어서, 불순물 영역(202d, 202e) 사이에, 워드선에 상당하는 도전층(204d)이 마련되고, 불순물 영역(202e, 202f) 사이에, 워드선에 상당하는 도전층(204e)이 마련된다. 불순물 영역(202e)은 콘택트 홀(contact hole)(215)을 거쳐 비트선에 상당하는 도전층(205a)에 전기적으로 접속된다. 도전층(204d, 204e)과 도전층(205a)은 서로 직교하는 방향으로 마련된다. 이것은, 먼저 설명한 바와 같이, 용량 소자는 메모리 셀과 동일한 구성을 구비하고 있고, 도전층(204d, 204e)이 워드선에 상당하며, 도전층(205a)이 비트선에 상당하기 때문이다.
불순물 영역(202d)은, 점선으로 도시하는 플러그 부분을 거쳐 도전층(206c)에 전기적으로 접속되고, 불순물 영역(202f)은, 점선으로 도시하는 플러그 부분을 거쳐 도전층(206d)에 전기적으로 접속된다. 도전층(206c, 206d) 상에 메모리 셀 캐패시터의 셀 플레이트에 상당하는 도전층(208a)이 마련된다. 용량 소자의 전극 노드를 구성하는 도전층(206c, 206d)은, 모두 도전층(204d, 204e) 상까지 연장되어 있다.
도 33에 도시하는 바와 같이, 이들 도전층(206c, 206d)의 상측 평탄 부분은 막두께가 두껍게 되어 있고, 그 측면의 표면적은 충분히 크게 되어 있다. 따라서, 도전층(208a)과 도전층(206c, 206d)의 대향 면적이 충분히 크게 된다. 즉, DRAM의 메모리 셀 캐패시터의 특징인 소점유 면적으로 큰 용량값을 실현한다고 하는 특징을 구비하는 용량 소자를 얻을 수 있다. 이 도 33 및 도 34에 도시하는 용량 소자가, 메모리 셀의 어레이 구성과 마찬가지로, 필요한 수만큼 행 및 열 방향으로 마련된다.
도 35a 및 도 35b는, 하나의 단위 용량 소자의 전기적 등가 회로 및 본 발명의 실시예 23의 제 1 용량 소자의 전기적 등가 회로를 도시하는 도면이다. 도 35a에 도시하는 바와 같이, 하나의 단위 용량 소자는, 도전층(208a)과 도전층(206)(206c 또는 206d)으로 형성되는 용량 CS(메모리 셀 캐패시터 MS에 상당)와, 워드선에 상당하는 도전층(204)(204d, 204e)과 반도체 기판 영역(N 웰)(210)으로 형성되는 용량 Cp를 포함한다. 용량 Cp 및 용량 CS는 반도체 기판 영역(210)에 병렬로 접속된다. 용량 CS의 한쪽 전극이 노드 VA에 접속된다. 반도체 기판 영역(210)은 다른쪽 전극 노드 VB에 접속된다. 용량 Cp를 형성하는, 워드선에 상당하는 도전층(204)(204c∼204f)은 플로팅 상태로 되더라도 좋고, 또한 일정한 전위에 고정적으로 접속되더라도 좋다. 용량 Cp는 메모리 셀의 액세스 트랜지스터의 게이트 용량에 상당한다. 따라서 용량 Cp의 내압은, 전원 전압 VCC 이상으로서, 이 도전층(204)(204d, 204e)에 고정적으로 전원 전압 VCC가 인가되더라도 조금도 신뢰성이 손상되는 일은 없다. 한편, 메모리 셀 캐패시터에 대응하는 용량 CS는 그 캐패시터 절연막이 충분히 얇게 되어 있어, 내압은 작다. 그러나, 전극 노드 VA 및 VB 사이에 인가되는 전압은, VCC/2 보다도 낮은 전압 레벨이어서, 그 신뢰성은 조금도 손상되는 일은 없다.
도 35b에 있어서, 전원 노드 VA 및 VB 사이에, 용량 CS가 복수개 병렬로 접속된다. 도 35b에 있어서는, 용량 Cp는 용량 CS에 비해서 작기 때문에 도시하지 않는다. 이 도 35b에 도시하는 바와 같이, 용량 CS가 병렬로 복수개 노드 VA 및 VB 사이에 접속된다. 용량 CS의 수를 X라 하면, 이 용량 소자는 X·CS의 용량값을 부여한다. 따라서, 메모리 셀 캐패시터에 상당하는 단위 용량 소자 CS를 병렬로 필요한 수만큼 접속함으로써, 필요로 되는 용량값을 갖는 용량 소자를 저점유 면적으로 용이하게 실현할 수 있다.
도 36a는 이 도 33 및 도 34에 도시하는 용량 소자를 제 1 노드(4)의 전압 안정화를 위한 용량 소자로서 이용했을 때의 접속 형태를 도시하는 도면이다. 도 36a에 있어서, 이 용량 소자(15)의 한쪽 전극 노드 VA가 제 1 전압원 VCC에 접속되고, 다른쪽 전극 노드 VB가 제 1 노드(4)에 접속된다. 제 1 노드(4) 상의 내부 전원 전압 V4는, 이전에 설명하는 바와 같이, 기준 전압 Vref 보다도 높은 전압 레벨이므로, 전원 전압 VCC와 내부 전원 전압 V4의 차는 VCC/2 보다도 작다. 따라서, 안정화 용량 소자(15)의 전극 노드 VA 및 VB 사이에는, VCC/2 보다도 높은 전압은 인가되지 않아, 메모리 셀 캐패시터와 동일한 캐패시터를 복수개 병렬로 접속하여 이용하더라도, 충분히 그 내압은 보증된다.
도 36b는 저레벨 내부 전원 전압을 안정화하기 위한 용량 소자의 접속 형태를 도시하는 도면이다. p 채널 MOS 트랜지스터(8)와 병렬로 용량 소자(18)가 접속된다. 이 용량 소자(18)의 한쪽 전극 노드 VA가 제 2 노드(7)에 전기적으로 접속되고, 다른쪽 전극 노드 VB가 접지 노드(제 2 전압원) VSS에 전기적으로 접속된다. 제 2 노드(7) 상의 저레벨 내부 전원 전압 V7은 내부 전원 전압 VSa 보다도 높은 전압 레벨이다. 따라서, 이 제 2 노드(7) 상의 저레벨 내부 전원 전압 V7은 기준 전압 Vref 보다도 낮은 전압 레벨이다. 따라서, 이 저레벨 내부 전원 전압 V7과 접지 전압 VSS의 차는 VCC/2 보다도 작다. 따라서, 이 안정화 용량(18)에 대하여, 도 33 및 도 34에 도시하는 용량 소자를 복수개 병렬로 접속하여 이용하더라도, 충분히 그 내압은 보증된다. 또한, 도 36a 및 도 36b에 있어서 전극 VA 및 VB의 접속 위치는 교체되어도 좋다.
도 36a 및 도 36b에 도시하는 바와 같이, 메모리 셀과 동일한 구조를 이용하고, 특히 메모리 셀 캐패시터와 동일 구성을 이용하여 용량값을 실현하며, 이 메모리 셀 캐패시터와 동일 구조의 단위 용량 소자를 복수개 병렬로 접속하여 안정화 용량 소자를 실현하고 있기 때문에, 용이하게 저점유 면적으로 필요로 되는 용량 소자를 갖는 안정화 용량을 실현할 수 있다. 또한, 메모리 셀과 동일 제조 프로세스에서 이들 안정화 용량 소자를 실현할 수 있어, 조금도 제조 프로세스를 증가시키는 일은 없다.
[안정화 용량 소자 2]
도 37a는, 본 발명의 실시예 23의 제 2 안정화 용량 소자의 단면 구조를 개략적으로 도시하는 도면이다. 이 도 37a에 도시하는 안정화 용량 소자의 구성에 있어서는, P 형 반도체 기판(200) 표면에 형성되는 N 웰(210) 표면상 전체에 걸쳐, 게이트 절연막(203c)을 거쳐 워드선에 상당하는 도전층(204f)이 형성된다. 이 워드선에 상당하는 도전층(204f)은 N 웰(210)의 거의 전 표면상에 걸쳐 형성된다. 이 워드선에 상당하는 도전층(204f) 상에, 도시하지 않은 층간 절연막을 거쳐 비트선에 상당하는 도전층(205b)이 형성된다. 이 비트선에 상당하는 도전층(205b)은 워드선에 상당하는 도전층(204f)과 거의 전면에 걸쳐 대향하도록 형성된다. 이 비트선에 상당하는 도전층(205b) 상에, 메모리 셀 캐패시터의 저장 노드에 상당하는 제 1 도전층(206e1, 206e2, …, 206en)이 각각 사이를 두고서 형성된다. 이들 제 1 도전층(206e1∼206en)은 비트선에 상당하는 도전층(205b)에 공통으로 전기적으로 접속된다. 메모리 셀 캐패시터의 저장 노드의 용량 형성 부분(두부(頭部)의 평탄 부분)은, 비트선 보다도 상부에 형성된다. 이 때문에, 메모리 셀의 제조 프로세스에 있어서, 이 메모리 셀 캐패시터의 저장 노드는, 비트선의 제조 후 형성된다. 따라서, 이 도 37a에 도시하는 용량 소자의 구성에 있어서도, 이전의 도 33에 도시하는 단위 용량 소자와 대응하는 불순물 영역을 전기적으로 접속하기 위한 콘택트 홀의 형성과 마찬가지로 하여, 메모리 셀 캐패시터 제조 프로세스와 동일 제조 프로세스에서, 즉 메모리 셀 캐패시터의 저장 노드를 위한 콘택트 홀의 형성 프로세스에서, 이들 제 1 도전층(206e1∼206en)과 비트선에 상당하는 도전층(205b)을 전기적으로 접속하기 위한 콘택트 홀을 형성할 수 있다. 이것에 의해, 도 37a에 도시하는 구성에 있어서도, 마스크수 및 제조 프로세스수를 조금도 증가시키는 일은 없다. 이들 제 1 도전층(206e1∼206en)을 덮도록, 캐패시터 절연막(207e)을 거쳐 메모리 셀 플레이트 전극층과 동일층의 제 2 도전층(208b)이 형성된다.
N 웰(210)은, 그 표면에 형성된 고농도 N 형 불순물 영역(202h)을 거쳐 전극 노드 VB에 접속된다. 워드선에 상당하는 도전층(204f) 및 제 2 도전층(208b)이 전극 노드 VA에 접속된다. 비트선에 상당하는 도전층(205b)은 전극 노드 VB에 접속된다.
이 도 37a에 도시하는 용량 소자의 구성에 있어서는, 워드선에 상당하는 도전층(204f)과 비트선에 상당하는 도전층(205b) 사이의 층간 절연막에 의해, 용량 Cq가 형성된다. 저장 노드에 상당하는 제 1 도전층(206e1∼206en)과 제 2 도전층(208b)은, 그 사이의 캐패시터 절연막(207e)에 의해 n개의 단위 용량 소자의 병렬 접속된 용량 소자를 실현한다. 따라서, 이 제 1 도전층(206e1∼206en), 캐패시터 절연막(207e) 및 제 2 도전층(208b)에 의해, n·CS의 용량값을 갖는 용량 소자가 실현된다.
제 1 도전층(206e1∼206en)이, 비트선에 상당하는 도전층(205b)에 공통으로 전기적으로 접속되어 있더라도, 이 용량 소자의 용량값은, 제 1 도전층(206e1∼206en)의 제 2 도전층(208b)에 대향하는 두부의 평탄 부분의 표면적에 의해 결정된다. 따라서 제 2 도전층(208b)과 제 1 도전층(206e1∼206en)과 캐패시터 절연막(207e)에 의해 형성되는 용량 소자의 용량값은, 이전의 도 35b에 도시하는 용량 소자 Ⅰ의 용량값과 동일하다.
워드선에 상당하는 도전층(204f)과 N 웰(210)과 게이트 절연막(203c)에 의해, 용량 소자 Ca가 형성된다. N 웰(210)은 불순물 영역(202h)을 거쳐 전극 노드 VB에 전기적으로 접속되어 있고, 이 N 웰(210)의 표면 전체가 캐패시터의 한쪽 전극으로서 기능한다.
도 37b는 이 도 37a에 도시하는 용량 소자의 전기적 등가 회로를 도시하는 도면이다. 도 37b에 도시하는 바와 같이, 전극 노드 VA 및 VB 사이에, 용량 Ca, CS1, …, CSn 및 Cq가 병렬로 접속된다. 따라서, 이 N 웰(210) 표면에 거의 전면에 걸쳐 형성되는 워드선에 상당하는 도전층(204f)에 의해 용량 Ca의 값이 도 33에 도시하는 용량 소자의 구조 보다도 커지고, 또한 비트선에 상당하는 도전층(205b)과 워드선에 상당하는 도전층(204f) 사이에 형성되는 용량 Cq가 추가되어, 용량값을 보다 크게 할 수 있다. 이 비트선에 상당하는 도전층(205b)과 워드선에 상당하는 도전층(204f) 사이에 형성되는 층간 절연막의 막두께는, 게이트 절연막(203c)의 그것보다도 약 20배 정도 두껍게 되어 있다. 이것은, 배선 사이의 기생 용량에 의한 용량 결합을 방지하기 위해서이다. 따라서, 용량 Cq의 용량값은 용량 Ca의 용량값의 5% 정도의 값으로 된다.
또한, 비트선에 상당하는 도전층(205b)은, 텅스텐 또는 몰리브덴 등의 고융점 금속과 폴리 실리콘의 복합 구조 또는 고융점 금속 실리사이드 구조중 어떤 것으로 구성되어 있더라도 좋다. 이것은, 워드선에 상당하는 도전층(204f)에 대해서도 마찬가지이다.
[안정화 용량 소자 3]
도 38a는 본 발명의 실시예 23의 제 3 안정화 용량 소자의 단면 구조를 개략적으로 도시하는 도면이다. 도 38a에 있어서, P형 반도체 기판(200) 표면에 N 웰(210a)이 형성된다. 이 N 웰(210a)은 도 33 및 도 37에 도시하는 N 웰(210)에 비해서, 그 표면 불순물 농도가 낮게 된다. 이 N 웰(210a)의 표면 불순물 농도를 낮게함으로써, 채널을 형성하기 쉽게 한다. N 웰(210a)의 거의 전표면 상에 걸쳐, 게이트 절연막(203d)을 거쳐 워드선에 상당하는 도전층(204g)이 형성된다. 이 워드선에 상당하는 도전층(204g) 상에, 서로 사이를 두고서, 저장 노드에 상당하는 제 1 도전층(206f1∼206fn)이 형성된다. 이들 제 1 도전층(206f1∼206fn) 상에, 캐패시터 절연막(207f)을 거쳐 셀 플레이트에 상당하는 제 2 도전층(208c)이 형성된다. 제 1 도전층(206f1∼206fn)은 공통으로 워드선에 상당하는 도전층(204g)에 전기적으로 접속된다.
N 웰(210a)의 주변 표면에, 고농도 P형 불순물 영역(219)과, 이 불순물 영역(219)에 인접하여, 고농도 N형 불순물 영역(202i)이 마련된다.
워드선에 상당하는 도전층(204g)은 전극 노드 VB에 전기적으로 접속되고, 불순물 영역(202i, 219) 및 제 2 도전층(208c)은 전극 노드 VA에 전기적으로 접속된다.
이 도 38a에 도시하는 바와 같이, N 웰(210a)의 표면 불순물 농도를 비교적 낮게 하여, 채널 영역(220)을 형성한다. 이 채널 영역(220)은 고농도 P형 불순물 영역(219)에 전기적으로 접속되어, 캐패시터의 한쪽 전극을 형성한다. 따라서, 이 워드선에 상당하는 도전층(204g)과 게이트 절연막(203d)과 채널 영역(220)에 의해, p 채널 MOS 트랜지스터를 이용한 MOS 캐패시터가 형성된다. 이전의 도 33 및 도 37에 도시하는 N 웰(210)은 고농도 N형 불순물 영역에 전기적으로 접속되어 있고, 채널 영역이 형성되지 않고, 그 표면이 전극으로서 이용되어 있으며, 표면 저항은 작게 되어 있다.
그러나, 이 도 38a에 도시하는 바와 같이, N 웰(210a)의 표면 불순물 농도를 비교적 작게 하여 채널 영역(220)을 형성함으로써, 이 채널 영역(220)에, 도시하지 않은 공핍층 영역이 형성된다. 이 공핍층 영역은 전하가 존재하지 않는 영역이고, 채널 영역(220)과 웰(210a) 사이에 공핍층 용량이 형성된다. 따라서, 이 도 38a에 도시하는 MOS 캐패시터는, 게이트 절연막(203d)에 의해 형성되는 용량값과 공핍층 용량에 의한 용량값이 가산된 용량값을 가지므로, 이 용량 소자의 용량값을 크게 할 수 있다.
즉, 도 38b에 도시하는 바와 같이, 전극 VA 및 VB 사이에, 단위 용량 소자 CS1∼CSn 및 MOS 캐패시터 Cm이 전기적으로 병렬로 접속된, 면적 효율이 보다 우수한 용량 소자를 실현할 수 있다. 고농도 P형 불순물 영역(219)은 채널 영역(220)에 대하여 전하를 공급하여, 이 채널 영역(220)을 한쪽 전극으로서 작용시킨다. 한편, 고농도 N형 불순물 영역(202i)은 N 웰(210a)에 전극 노드 VA의 전압을 인가한다. 따라서, p 채널 MOS 트랜지스터의 구성에 있어서, 소스/드레인 영역으로 되는 고농도 P형 불순물 영역(219)의 전압과 이 MOS 트랜지스터의 기판 영역으로 되는 N 웰(210a)의 전압이 동일하게 되므로, 이 MOS 캐패시터를 구성하는 MOS 트랜지스터의 임계값 전압에 대한 기판 효과를 잃어, 전극 노드 VA에 인가되는 전압에 관계 없이, 안정하게 일정한 용량값을 실현할 수 있다.
이 도 38a에 도시하는 용량 소자를, 내부 전원 전압을 안정화하기 위한 안정화 용량으로서 이용한다. 이 경우에, MOS 캐패시터는 N 웰(210a)의 표면에 P형 채널 영역을 형성한다. 따라서, 전극 노드 VB에는 전극 노드 VA에 인가되는 전압 보다도 낮은 전압이 인가된다. 따라서, 그 접속 형태는 도 36a 및 도 36b에 도시하는 접속과 동일하게 된다.
이상과 같이, 본 발명의 실시예 23에 따르면, 안정화 용량으로서 메모리 셀과 동일 구조를 갖는 캐패시터를 이용하고 있기 때문에, 소점유 면적으로 큰 용량값을 갖는 용량을 실현할 수 있다.
또한, 이 반도체 집적 회로로서는, 도 28에 도시하는 바와 같은 프로세서와 DRAM이 집적화된 구성에 한정되지 않고, DRAM과 논리(logic)가 동일한 반도체 칩 상에 집적화된 구성이더라도 좋다.
또한, 도 39에 도시하는 바와 같이, 반도체 집적 회로(1)는, DRAM(230)과, 예를 들어 시스템 클럭인 클럭 신호 CLK에 동기하여 데이터의 입출력을 실행하는 입출력 인터페이스 회로(232)를 포함하더라도 좋다. 이 입출력 인터페이스 회로(232)는 DRAM(230)의 선택 메모리 셀과 데이터의 수수를 실행한다. 이 입출력 인터페이스 회로(232)에 포함되는 출력부가 진폭 제한 기능을 구비한다. DRAM(230)은 통상의 DRAM과 마찬가지의 구성을 구비한다. 이 도 39에 도시하는 바와 같은 클럭에 동기하여 데이터의 입출력을 실행하는 메모리이더라도, 반도체 집적 회로(1) 내에, 스택 캐패시터형의 메모리 셀을 갖는 DRAM이 마련되면, 이 메모리 셀과 동일 구성의 캐패시터를 이용하여 안정화 용량을 실현할 수 있다.
이 도 39에 도시하는 입출력 인터페이스 회로(232)는 또한, 클럭 동기형 반도체 기억 장치에 있어서의 입출력 버퍼 부분이더라도 좋다.
(실시예 24)
[안정화 용량의 접속 형태 1]
도 40은, 출력 안정화를 위한 안정화 용량의 제 1 접속 형태를 도시하는 도면이다. 도 40에 있어서, 제 1 노드(4)의 전압 안정화를 위한 안정화 용량(15a)이 제 1 노드(4)와 제 2 전압원(이하, 간단히 접지 노드라고 칭함) VSS 사이에 접속된다. 제 2 노드(7)의 전압 안정화를 위한 안정화 용량(18)은 제 2 노드(7)와 접지 노드 VSS 사이에 접속된다.
출력 회로(10)의 동작시, 제 1 노드(4)로부터 출력 노드(9)로 전류가 흐르는 경우, 제 1 전원 회로(5)의 MOS 트랜지스터(5a, 5c)를 거쳐 전류가 공급되고, 또한 이 안정화 용량(15a)을 거쳐 전류 ia가 공급된다. MOS 트랜지스터(5a, 5c)는 그 온 저항이 비교적 높다. 제 1 노드(4)의 전압이 급격히 변화하는 경우, 안정화 용량(15a)의 축적 전하가 제 1 노드(4)를 거쳐 출력 회로(10)에 인가된다. 제 1 노드(4)의 전압 변화시에 있어서, 이 제 1 노드(4)의 전압이 고속으로 변화하는 경우, 안정화 용량(15a)의 임피던스(1/j·w·c)는 MOS 트랜지스터(5a, 5c)의 임피던스(온 저항) 보다도 작다. 이 경우, 안정화 용량(15a)은 그 축적 전하를 제 1 노드(4)에 부여함과 동시에, 접지 노드 VSS로부터 전하를 취입하여 제 1 노드(4)로 공급한다. 따라서, 이 출력 회로(10)가 동작하여 제 1 노드(4)의 전압 레벨이 고속으로 변화하는 경우에는, 안정화 용량(15a)를 거쳐 접지 노드 VSS로부터 제 1 노드(4)로 전류 ia가 등가적으로 흐른다.
한편, 이 출력 회로(10)의 동작시, 출력 노드(9)가 방전되는 경우에는, 제 2 노드(7)의 전압 레벨이 고속으로 변화한다. 이 경우, 안정화 용량(18)의 임피던스가 제 2 전원 회로(8)에 포함되는 MOS 트랜지스터(8a 또는 8c)의 온 저항 보다도 작고, 이 제 2 노드(7)에 출력 노드(9)로부터 인가된 전류가, 안정화 용량(18)을 거쳐 접지 노드 VSS로 방전된다. 이들 안정화 용량(15a, 18)을 거쳐 전류 ia 및 ib가 각각 흐르는 것은, 이 출력 회로(10)의 동작시의 과도적인 상태이고, 이들 제 1 노드(4) 및 제 2 노드(7)의 전압 레벨은, 과도 상태에서는, 이 출력 노드(9)에 접속되는 부하 용량의 용량값과 안정화 용량(15a 또는 18)의 용량값에 의해 결정된다. 즉, 이들 각 전압 레벨은 부하 용량과 안정화 용량(15a 또는 18)사이의 전하의 용량 분할에 의해 결정된다.
이 도 40에 도시하는 안정화 용량의 접속 형태에서는, 안정화 용량(15a 또는 18)은 모두 접지 노드 VSS에 그 한쪽 전극 노드가 전기적으로 접속된다. 따라서, 반도체 집적 회로의 레이아우트에 있어서, 근방에 접지선밖에 존재하지 않는 영역에서도 용이하게 이들 안정화 용량(15a, 18)을 마련할 수 있다.
[접속 형태 2]
도 41은 본 발명의 실시예 24에 있어서의 안정화 용량의 제 2 접속 형태를 도시하는 도면이다. 이 도 41에 도시하는 구성에 있어서는, 제 2 노드(7)의 전압을 안정화하기 위한 안정화 용량(18a)이 제 1 전압원(이하, 전원 노드라고 칭함) VCC와 제 2 노드(7) 사이에 접속된다. 제 1 노드(4)의 전압을 안정화하기 위한 안정화 용량(15)은 도 1에 도시하는 배치와 마찬가지로, 전원 노드 VCC와 제 1 노드(4) 사이에 접속된다.
출력 회로(10)의 동작시에 있어서, 출력 노드(9)가 고레벨로 충전되는 경우, 전류드라이브 MOS 트랜지스터의 임피던스(온 저항) 보다도, 안정화 용량(15)의 임피던스가 작고, 이 안정화 용량(15)을 거쳐 전류 ic가 제 1 노드(4)로 공급되며, 출력 회로(10)를 거쳐 출력 노드(9)로 전달된다. 이 안정화 용량(15)을 거쳐 전류 ic가 흐르는 것은, 제 1 노드(4)의 전압 레벨이 급격히 저하하여, 안정화 용량(15)의 전극에 축적된 전하가 감소하면, 그 감소한 전하를 보상하기 위해 전원 노드 VCC로부터 전하가, 안정화 용량(15)의 제 1 노드(4)에 접속되는 전극으로 공급되기 때문이다. 즉, 이 제 1 노드(4)에 접속되는 전극에 축적되는 전하 Q는, C15·V15로 주어진다. 여기에서, C15는 안정화 용량(15)의 용량값을 나타내고, V15는 그 안정화 용량(15)의 전극 사이에 인가되는 전압을 나타낸다. 따라서, 제 1 노드(4)의 전압이 급격히 저하한 경우, 안정화 용량(15)에 인가되는 전압 V15가 커져, 등가적으로 전하량 Q가 커지고, 이 증가하는 전하량 Q는 전원 노드 VCC로부터 공급된다.
한편, 출력 회로(10)가 출력 노드(9)를 저레벨로 방전하는 경우, 제 2 전원 회로(8)의 MOS 트랜지스터(8a 또는 8c)의 임피던스는 크고, 저임피던스 상태의 안정화 용량(18a)을 거쳐 제 2 노드(7)로부터 전원 노드 VCC로 전류 id가 흐른다. 이 경우에 있어서도, 안정화 용량(18a)에 전달된 전하가 전원 노드 VCC에 의해 흡수되기 때문에, 등가적으로 전류 id가 흐른다.
이 도 41에 도시하는 접속 형태의 경우, 안정화 용량(15, 18a)은 전원 노드 VCC에 결합된다. 따라서, 이 안정화 용량(15, 18a)의 배치 영역 근방에 있어서 접지선이 마련되어 있지 않은 영역에 있어서 이들 안정화 용량(15, 18a)을 배치할 수 있어, 이들 안정화 용량(15, 18a)의 레이아우트의 자유도가 향상한다.
[접속 형태 3]
도 42는 본 발명의 실시예 24에 있어서의 안정화 용량의 제 3 접속 형태를 도시하는 도면이다. 이 도 42에 도시하는 구성에 있어서는, 제 1 노드(4)의 전압을 안정화하기 위한 안정화 용량(15b)이, 제 1 노드(4)와 신호 출력를 위해 인가되는 전원 전압 VCCQ를 인가하는 제 3 전압원(이하, 출력 전원이라고 칭함) VCCQ 사이에 접속된다. 제 2 노드(7)의 전압 레벨을 안정화하기 위한 안정화 용량(18b)은, 제 2 노드(7)와 신호 출력을 위한 접지 전압 VSSQ을 인가하는 제 4 전압원(이하, 출력 접지 노드라고 칭함) VSSQ 사이에 접속된다.
MOS 트랜지스터(5)의 소스에는, 출력 전원 노드 VCCQ와 별도로 마련된 전원 전압 VCC가 인가된다. MOS 트랜지스터(8)의 소스에는, 이 출력 접지 노드 VSSQ에 인가되는 접지 전압 VSSQ와 별도로 마련된 제 2 전압원으로부터의 접지 전압 VSS가 공급된다.
출력을 위한 전원 전압 VCCQ 및 접지 전압 VSSQ는, 출력 회로의 동작시 신호 출력을 위해 큰 전류가 소비되기 때문에, 이 소비 전류를 안정하게 공급하기 위해, 내부 회로를 위한 전원과 별도로 공급된다. 출력 회로(10)의 동작시에 있어서, 급격히 큰 동작 전류가 흐르는 것은 안정화 용량(15b, 18b)에 있어서이다. 따라서, 이들 안정화 용량(15b)의 한쪽 전극을 출력 전원 노드 VCCQ에 접속하고, 또한 안정화 용량(18b)의 한쪽 전극 노드를 출력 접지 노드 VSSQ에 접속함으로써, 출력 회로(10)의 동작시의 큰 소비 전류를 안정하게 공급할 수 있다. 또한, 전원 전압 VCC 및 접지 전압 VSS는 다른 내부 회로와의 동작 전원 전압으로서 이용된다. 따라서, 이 제 1 노드(4) 및 제 2 노드(7)의 내부 전원 전압의 전압 레벨을 설정하는 회로는, 이 출력 전원 노드 VCCQ 및 출력 접지 노드 VSSQ 근방에 배치할 필요가 없어, 제 1 및 제 2 노드(4, 7)의 전압을 설정하기 위한 회로의 레이아우트에 대한 제한이 적어지므로, 설계의 자유도가 개선된다.
이 도 42에 도시하는 안정화 용량(15b, 18b)의 동작은, 각각, 도 41에 도시하는 안정화 용량(15) 및 도 4에 도시하는 안정화 용량(18)의 그것과 동일하다(단지 접속되는 노드가 다를 뿐임).
[접속 형태 4]
도 43은 본 발명의 실시예 24에 있어서의 안정화 용량의 제 4 접속 형태를 도시하는 도면이다. 이 도 43에 도시하는 구성에 있어서는, 전원 노드 VCC와 제 1 노드(4) 사이에 안정화 용량(15)이 접속되고, 제 2 노드(7)와 접지 노드 VSS 사이에 안정화 용량(18)이 접속된다. 또한, 제 1 노드(4)와 제 2 노드(7) 사이에 용량 소자(300)가 접속된다.
이 도 43에 도시하는 바와 같이, 제 1 노드(4)와 제 2 노드(7)에 별도의 용량 소자(300)를 새롭게 접속함으로써, 이하의 효과를 얻을 수 있다.
출력 회로(10)가 동작하여, 출력 노드(9)를 방전할 때, 이 제 2 노드(7)에 출력 회로(10)를 거쳐 인가되는 방전 전류는, 제 2 전원 회로(8)의 MOS 트랜지스터(8a 또는 8c)의 임피던스가 높아지기 때문에, 안정화 용량(18)을 거쳐 방전됨과 동시에, 용량 소자(300, 15)를 거쳐 전원 노드 VCC에도 방전된다. 따라서, 접지 노드 VSS로의 방전 전류가 저감되어, 이 접지 전압 VSS의 노이즈를 저감할 수 있다. 마찬가지로, 출력 회로(10)가 이 출력 노드(9)를 충전하는 경우, 제 1 전원 회로(5)의 MOS 트랜지스터(5a 또는 5c)의 임피던스가 높기 때문에, 안정화 용량 소자(15)를 거쳐 제 1 노드(4)로 전류가 공급되고 또한 접지 노드 VSS로부터 용량 소자(18, 300)를 거쳐 제 1 노드로 전류가 공급된다. 이 접지 노드 VSS로부터 용량 소자(18, 300)를 거쳐 제 1 노드(4)로 전류가 흐르는 것은, 용량 소자(300)의 한쪽 전극이 제 1 노드(4)에 접속되어 있기 때문이며, 이 용량 소자(300)의 전극에 축적된 전하량이 적어졌을 때, 이 용량 소자(300)를 거쳐 과도하게 전류가 흐른다. 이 때, MOS 트랜지스터(8a 또는 8c)의 임피던스는 높기 때문에, 용량 소자(18)를 거쳐 용량 소자(300)로 전하가 공급된다.
따라서, 이 충방전 전류를 접지 노드 VSS 및 전원 노드 VCC 모두로 분산시킬 수 있어, 출력 회로(10)의 동작시에 있어서의 전원 노이즈(전원 전압 VCC 및 접지 전압 VSS 모두에서 발생하는 노이즈)를 작게 할 수 있다. 또한, 이 안정화 용량 소자(300)를 마련함으로써, 제 1 노드(4) 및 제 2 노드(7)에 대한 안정화 용량의 용량값을 면적 증대를 수반하는 일없이 증가시킬 수 있다. 이하, 이 안정화 용량 소자의 면적 효율 향상에 대하여 설명한다.
도 44는 제 2 노드에 대한 안정화 용량의 등가 회로를 도시하는 도면이다. 제 2 노드(7)에 대해서는, 안정화 용량(18)과 병렬로 용량 소자(300, 15)의 직렬체(直列體)가 접속된다. 지금, 안정화 용량(15)의 용량값을 Cv, 안정화 용량(18)의 용량값을 Cg, 용량 소자(300)의 용량값을 Cc로 하고, 제 2 노드(7)에 접속하는 안정화 용량 전체의 용량 Ct을 구한다. 이 합성 용량값 Ct는 다음 수학식으로 나타내어진다.
Ct = Cg + Cv·Cc/(Cv + Cc)
용량 소자(15, 18 및 300)의 용량값의 합계는, 면적을 일정하게 한다고 하는 가정에 의해, 일정값 K를 취한다고 가정한다:
Cv + Cg + Cc = K
용량(15, 18)의 용량값 Cv 및 Cg는 서로 동등하다고 가정한다.
Cv = Cg
상기 수학식 33 및 수학식 34에 의해, 다음 수학식을 얻을 수 있다.
Cc = K - 2·Cg
수학식 35를 수학식 32에 대입하면, 다음 수학식을 얻을 수 있다.
Ct = Cg + Cg·(K - 2·Cg)/(Cg + K - 2·Cg)
= Cg + Cg·(K - 2·Cg)(K - Cg)-1
용량값 Cg에 대한 합성 용량값 Ct의 최대값을 구하기 위해, 상기 수학식 36을 Cg로 미분한다.
dCt/dCg = 1 + (K - 2·Cg)·(K - Cg)-1+Cg·(-2)·
(K - Cg)-1+ Cg·(K - 2·Cg)·(-1)·
(-1)·(K - Cg)-2
= (3·Cg2- 6·K·Cg + 2·K2)/(Cg - K)2
극값은, 상기 수학식 37을 0으로 놓음으로써 구할 수 있다.
3·Cg2- 6·K·Cg + 2·K2= 0
상기 수학식 38을 풀면, 다음 수학식을 구할 수 있다.
Cg = (1±1/√3)·K
용량값 Cg의 범위는 0과 K 사이이다. 따라서, 상기 수학식 39로부터, 극대값(local maximum value)을 부여하는 용량값 Cg의 값이 합성 용량 Ct의 최대값을 부여한다. 이 최대값을 부여하는 용량값 Cg는 다음 수학식으로 주어진다.
Cg = (1-1/√3)·K
상기 수학식 40을 상기 수학식 35에 대입하면 다음 수학식을 얻을 수 있다.
Cc = (-1+2/√3)·K
용량값 Cc의 범위는 0≤Cc≤K로서, 상기 수학식 41은 이 조건을 만족하고 있다. 이들 수학식 40 및 수학식 41을 수학식 36에 대입하면, 합성 용량 Ct의 최대값 Ctmax를 구할 수 있다.
Ctmax = (4-2√3)·K
전체의 용량을 1로 하면 K=1이다. 이 때에는, 합성 용량 Ct의 최대값 Ctmax는 다음 수학식으로 나타내어진다.
Ctmax = 4-2√3 = 0.5359
따라서, 용량값 Cg를 0.5로 하고, 또한 용량값 Cv를 0.5로 하여, 2개의 안정화 용량(15, 18)만을 이용한 경우에 비해서, 각각 제 1 노드(4) 및 제 2 노드(7)에 접속되는 안정화 용량의 용량값은, 각각 0.0359만큼 증가시킬 수 있으므로, 전체적으로, 안정화 용량의 용량값을 약 7.2% 증대시킬 수 있다. 반대로 말하면, 용량 소자(15, 18 및 300)의 3개의 용량 소자를 접속함으로써, 안정화 용량의 점유 면적을 저감할 수 있다.
도 45a에, 이들 용량 소자의 용량값과 합성 용량 Ct의 구체적인 값을 나타내고, 도 45b에 합성 용량의 용량값 Ct와 안정화 용량(18)의 용량값 Cg의 관계를 나타낸다. 45b에 있어서, 세로축에는 합성 용량 Ct의 용량값(단위 K=1)을 나타내고, 가로축에는 안정화 용량(18)의 용량값 Cg를 나타낸다. 이 도 45a 및 45b에 나타내는 바와 같이, 합성 용량 Ct의 용량값은 용량값 Cv 및 Cg가 0.4이고, 용량 Cc가 0.2일 때 0.5 보다도 큰 0.53이라고 하는 값을 취하고 있다. 즉, 용량값 Cv 및 Cg의 용량값을 0.1에서 4까지 증가시키면, 합성 용량 Ct의 용량값도 그것에 수반하여 커지고, 이 영역을 초과하면, 합성 용량 Ct의 용량값이 작게 된다.
도 46a는 이 도 45b에 나타내는 영역 DM의 근방에 있어서의 각 용량값의 구체적인 값을 나타내고, 도 46b는 이 영역 DM에 있어서의 합성 용량 Ct의 용량값과 안정화 용량(18)의 용량값 Cg의 관계를 나타낸 것이다. 이 도 46b에 있어서도, 세로축에 합성 용량 Ct의 용량값을 나타내고, 가로축에 안정화 용량(18)의 용량값 Cg를 나타낸다. 이 도 46a 및 도 46b에 있어서도, K=1로 하고 있다.
이 도 46a에 도시하는 바와 같이, 용량값 Cv 및 Cg의 값이 0.39에서 0.4까지 증가하면, 이에 따라서 합성 용량 Ct의 용량값도 증가한다. 전술한 용량값 Cv 및 Cg의 값이 0.43 보다도 커지면, 합성 용량 Ct의 용량값이 작아진다. 따라서, 이전의 수학식에서 나타낸 바와 같이, Cg = Cv = 0.4226 또한 Cc = 0.1547의 값으로 설정하였을 때, 전압 안정화를 위한 용량 소자의 용량값을 가장 크게 할 수 있다. Cg/Ctmax = 0.4226/0.5359 = 0.79이므로, 출력 노드(9)의 충방전시에 있어서, 이 제 2 노드(7)의 방전 전류의 79%가 용량 소자(18)로 방전하기 때문에, 나머지 21%의 전류를 용량 소자(300, 15)에 흘릴 수 있어, 접지 노드 VSS의 노이즈를 작게 할 수 있다. 이것은 또한, 제 1 노드(4)의 경우도 마찬가지로서, 제 1 노드(4)에는, 71%의 전류가 안정화 용량(15)을 거쳐 전원 노드 VCC로부터 공급되고, 나머지 21%의 전류가 용량 소자(300, 18)을 거쳐 접지 노드 VSS로부터 공급된다. 따라서, 전원 전압 VCC의 노이즈를 작게 할 수 있다.
즉, 이 접속 형태 4에 따르면, 제 1 노드와 제 2 노드 사이에 추가의 용량 소자를 접속하도록 구성하였기 때문에, 면적 증가를 수반하는 일없이 제 1 노드 및 제 2 노드에 접속되는 안정화 용량의 용량값을 크게 할 수 있다. 즉, 이 안정화 용량의 점유 면적을 저감할 수 있다. 또한, 제 1 노드(4)의 충전 전류 및 제 2 노드(7)의 방전 전류를 전원 노드 및 접지 노드에 분산시킬 수 있어, 이들 전원 전압 VCC 및 접지 전압 VSS의 노이즈를 저감할 수 있으므로, 내부 회로가 이 전원 노이즈의 영향에 의해 오동작하는 것을 방지할 수 있다.
[접속 형태 5]
도 47은 본 발명의 실시예 24에 있어서의 안정화 용량 소자의 제 5 접속 형태를 도시하는 도면이다. 이 도 47에 도시하는 구성에 있어서는, 안정화 용량(15)이 출력 전원 노드 VCCQ와 제 1 노드(4) 사이에 접속되고, 안정화 용량(18)이 제 2 노드(7)와 출력 접지 노드 VSSQ 사이에 접속되며, 제 1 노드(4)와 제 2 노드(7) 사이에 용량 소자(300)가 접속된다. 다른 구성은 도 43에 도시하는 구성과 동일하다.
이 도 47에 도시하는 구성에 있어서는, 출력 회로(10)의 동작시에 있어서, 큰 전류를 소비하는 안정화 용량(15, 18)은 출력 전용 전원 노드 VCCQ 및 접지 노드 VSSQ에 각각 접속한다. 한편, 이 제 1 노드(4) 및 제 2 노드(7) 상에 내부 전원 전압을 발생하는 회로 부분은, 이 안정화 용량(15, 18 및 300)에 비해서 큰 전류는 소비하지 않는다. 따라서, 이들 MOS 트랜지스터(5)의 소스를 전원 노드 VCC에 접속하고, MOS 트랜지스터(8)의 접지 노드를 접지 노드 VSS에 접속한다. 이들 전원 노드 상의 전원 전압 VCC 및 접지 노드 상의 접지 전압 VSS는 내부 회로에 있어서도 이용된다. 따라서, 내부 회로의 동작에 악영향을 미치는 일없이 안정하게 출력 회로(10)의 동작시에 있어서, 출력 전원 노드 VCCQ 및 출력 접지 노드 VSSQ로부터 충방전 전류를 공급할 수 있다. 이에 따라, 내부 전원 전압을 발생하는 회로를 반도체 칩 상의 적당한 장소에 배치할 수 있어, 레이아우트의 자유도가 개선된다(내부 전원 전압 발생 회로를 항상 출력 회로 근방에 배치할 필요가 없어지기 때문). 또한, 출력 전원 노드 VCCQ 및 출력 접지 노드 VSSQ는 출력 전용으로 마련되어 있어, 안정하게 이 출력 노드(9)에 대한 충방전 전류를 공급할 수 있다.
[접속 형태 6]
도 48은 본 발명의 실시예 24에 있어서의 안정화 용량의 제 6 접속 형태를 도시하는 도면이다. 도 48에 있어서, 전원 노드 VCC와 제 1 노드(4) 사이에 안정화 용량 소자(15c)가 접속되고 또한 제 1 노드(4)와 접지 노드 VSS 사이에 안정화 용량 소자(15d)가 접속된다. 또한, 제 2 노드(7)와 접지 노드 VSS 사이에 안정화 용량 소자(18c)가 접속되고 또한 제 2 노드(7)와 전원 노드 VCC 사이에 안정화 용량 소자(18d)가 접속된다. 이들 안정화 용량 소자(15c, 15d)의 용량값은, Cv/2, 즉, 안정화 용량(15)의 용량값 Cv의 절반으로 설정되고, 또한 안정화 용량 소자(18c, 18d)의 용량값도 Cg/2, 즉, 안정화 용량(18)의 용량값 Cg의 절반의 값으로 각각 설정된다. 이 경우, 제 1 출력 노드(4)에는 안정화 용량 소자(15c, 15d)가 병렬로 접속되기 때문에, 합성 용량값은 Cv이다. 마찬가지로, 제 2 출력 노드(7)에 있어서도 용량 소자(18c, 18d)가 병렬로 접속되기 때문에, 이 제 2 출력 노드(7)에 대한 용량의 용량값은 Cg이다.
출력 회로(10)가 동작하여 출력 노드(9)가 충전되면, 제 1 노드(4)에 안정화 용량 소자(15c, 15d)를 거쳐 전류가 공급된다. 이 경우, 충전 전류는 전원 노드 VCC와 접지 노드 VSS 모두로부터 공급된다. 따라서, 전원 노드 VCC에 있어서의 노이즈의 크기는, 용량값 Cv의 안정화 용량이 1개만 마련되어 있는 경우의 노이즈 크기의 약 절반으로 할 수 있다. 또한, 접지 노드 VSS에 있어서도 마찬가지로, 그 전압 저하량은 용량값 Cv의 용량이 접속되어 있는 경우의 절반의 크기로 설정할 수 있다.
마찬가지로, 출력 회로(10)가 동작하여 출력 노드(9)가 방전되면, 제 2 노드(7)로부터 안정화 용량 소자(18c, 18d)를 거쳐 전류가 흐른다. 이 안정화 용량 소자(18c, 18d)의 방전 전류는 접지 노드 VSS 및 전원 노드 VCC에 각각 흘러 들어 온다. 따라서, 이 경우에 있어서도, 방전 전류가 동일한 크기의 용량값을 갖는 안정화 용량 소자(18c, 18d)를 거쳐 방전되기 때문에, 방전 전류가 거의 2분할되고, 접지 전압 노드 VSS 및 전원 노드 VCC에 있어서의 전압 상승도(上昇度), 즉 노이즈의 크기는 용량값 Cg의 용량이 접속되어 있는 경우의 거의 절반으로 할 수 있다.
이상과 같이, 이 접속 형태 6에 따르면, 제 1 노드(4) 및 제 2 노드(7) 각각에 대해, 전원 노드 및 접지 노드 사이에 용량 소자를 접속하고 있기 때문에, 충방전 전류를 전원 노드 VCC 및 접지 노드 VSS에 분산시킬 수 있어, 출력 회로(10)의 동작시에 있어서의 전원 노이즈의 크기를 거의 절반으로 저감할 수 있으므로, 출력 회로(10)의 동작시에 있어서의 내부 회로의 오동작을 방지할 수 있다.
[접속 형태 7]
도 49는 본 발명의 실시예 24에 있어서의 안정화 용량의 제 7 접속 형태를 도시하는 도면이다. 도 49에 도시하는 접속 형태에 있어서는, 제 1 노드(4)와 출력 전용의 출력 전원 노드 VCCQ 사이에 안정화 용량 소자(15e)가 접속되고, 또한 제 1 노드(4)와 출력 전용의 출력 접지 노드 VSSQ 사이에 안정화 용량 소자(15f)가 접속된다. 제 2 노드(7)와 출력 전용의 출력 접지 노드 VSSQ 사이에 안정화 용량 소자(18g)가 접속되고, 제 2 노드(7)와 출력 전원 노드 VCCQ 사이에 안정화 용량 소자(18f)가 접속된다. 용량 소자(15e, 15f)는 용량값 Cv/2를 각각 갖고, 용량 소자(18e, 18f)는 용량값 Cg/2를 각각 갖는다. 이들 용량 소자의 용량값은 모두 동등하게 된다.
이 도 49에 도시하는 접속 형태에 있어서, 출력 회로(10)의 동작시에, 출력 노드(9)가 충전되면, 출력 전원 노드 VCCQ 및 출력 접지 노드 VSSQ로부터 안정화 용량 소자(15e, 15f)를 거쳐 제 1 노드(4)에 충전 전류가 공급된다. 내부 회로의 동작 전원 전압을 공급하는 전원 노드 VCC로부터는, 신호 출력시에, 전류는 흐르지 않는다(MOS 트랜지스터(5a 또는 5c)의 임피던스가 비교적 높음). 이 경우에 있어서도, 충전 전류는 출력 전원 노드 VCCQ 및 출력 접지 노드 VSSQ에 분산되기 때문에, 이들 노드 VCCQ 및 VSSQ에 있어서의 노이즈를 반감할 수 있다.
마찬가지로, 출력 회로(10)의 동작시에 출력 노드(9)가 방전되면, 제 2 노드(7)에 흘러 들어 오는 방전 전류는 안정화 용량 소자(18e)를 거쳐 출력 접지 노드 VSSQ로 흐르고, 또한 안정화 용량 소자(18f)를 거쳐 출력 전원 노드 VCCQ로 흐른다. 따라서, 이 방전 전류도 출력 접지 노드 VSSQ 및 출력 전원 노드 VCCQ로 흘러, 방전 전류가 분산되기 때문에, 이들 노드에 있어서의 노이즈가 용량값 Cg를 갖는 안정화 용량 소자가 1개 마련되어 있는 경우에 비해 반감할 수 있다. 또한, 출력 전원 전압 VCCQ 및 VSSQ에 노이즈가 발생하더라도, 전원 전압 VCC 및 VSS는 그 영향을 받지 않아, 내부 회로는 안정하게 동작한다.
[접속 형태 8]
도 50은 본 발명의 실시예 24에 있어서의 안정화 용량의 제 8 접속 형태를 도시하는 도면이다. 도 50에 있어서, 제 1 노드(4)와 전원 노드 VCC 사이에 용량값 Cv/2를 갖는 안정화 용량 소자(15g)가 접속되고, 또한 제 1 노드(4)와 접지 노드 VSS 사이에 용량값 Cv/2를 갖는 안정화 용량 소자(15h)가 접속된다. 제 2 노드와 접지 노드 VSS 사이에 용량값 Cg/2를 갖는 안정화 용량 소자(18g)가 접속되고, 제 2 노드(7)와 전원 노드 VCC 사이에 용량값 Cg/2를 갖는 안정화 용량 소자(18h)가 접속된다. 또한, 제 1 노드(4)와 제 2 노드(7) 사이에, 용량값 Cc를 갖는 안정화 용량 소자(300)가 접속된다.
이 접속 형태에 있어서는, 출력 회로(10)가 동작하여 출력 노드(9)를 충전하는 경우, 제 1 노드(4)에는 안정화 용량 소자(15g, 15h)를 거쳐 전류가 공급되고, 또한, 안정화 용량 소자(18g, 18h) 및 안정화 용량 소자(300)를 거쳐 충전 전류가 공급된다. 전원 노드 VCC에 있어서의 충전 전류를 위한 변동의 크기 및 접지 노드 VSS에 있어서의 충전 전류를 위한 접지 전압 VSS의 변동의 크기는, 용량값 Cv를 갖는 안정화 용량 및 용량값 Cg를 갖는 안정화 용량을 이용한 경우에 비해서 절반으로 할 수 있다. 또한, 이 도 50에 도시하는 접속 형태에서는, 제 1 노드(4)와 제 2 노드(7) 사이의 용량 소자(300)에 의해, 점유 면적을 증가시키는 일없이 제 1 노드(4) 및 제 2 노드(7)에 접속되는 안정화 용량의 용량값을 크게할 수 있다. 이에 따라, MOS 트랜지스터(5a 또는 5c, 8a 또는 8c)의 온 저항이 비교적 큰 경우에 있어서도, 제 1 노드(4) 및 제 2 노드(7)의 전압을 안정화시켜, 안정하게 출력 노드(9)에 소망하는 진폭을 갖는 신호를 고속으로 출력할 수 있다.
[접속 형태 9]
도 51은 본 발명의 실시예 24에 있어서의 안정화 용량의 제 9 접속 형태를 도시하는 도면이다. 도 51에 도시하는 구성에 있어서는, 안정화 용량 소자는 출력 전원 노드 VCCQ 및 출력 접지 노드 VSSQ에 접속된다. 즉, 제 1 노드(4)와 출력 전원 노드 VCCQ 사이에 안정화 용량 소자(15i)가 접속되고, 제 1 노드(4)와 출력 접지 노드 VSSQ 사이에 안정화 용량 소자(15j)가 접속된다. 제 2 노드(7)와 출력 접지 노드 VSSQ 사이에 안정화 용량 소자(18i)가 접속되고, 제 2 노드(7)와 출력 전원 노드 VCCQ 사이에 안정화 용량 소자(18j)가 접속된다. 제 1 노드(4)와 제 2 노드(7) 사이에 안정화 용량 소자(300)가 접속된다. 다른 구성은 도 50에 도시하는 구성과 동일하고, 대응하는 부분에는 동일 참조 번호를 부여한다.
이 도 51에 도시하는 구성에 있어서, 출력 전원 노드 VCCQ 및 출력 접지 노드 VSSQ를 안정화 용량 소자에 접속하고 있고, 출력 회로(10)의 동작시에 있어서의 출력 노드(9)의 충방전 전류는, 이들 출력 전원 노드 VCCQ 및 출력 접지 노드 VSSQ에 흐르기 때문에, 출력 회로(10)의 동작시에 있어서 제 1 노드(4) 및 제 2 노드(7)의 전압의 변동을 억제하여, 안정하게 출력 노드(9)에 소망하는 진폭의 출력 신호를 생성할 수 있다. 또한, 제 1 노드(4) 및 제 2 노드(7)에 내부 전원 전압을 발생하는 회로 부분은 전원 전압 VCC 및 접지 전압 VSS를 이용하고 있으므로, 신호 출력시의 노이즈의 영향을 받는 일없이 안정하게 동작한다. 또한 이들 전압 VCC 및 VSS를 내부 회로가 이용하고 있으므로, 이 내부 전원 전압을 발생하는 회로 부분을 적당한 위치에 배치하는 것이 가능해져, 레이아우트의 자유도가 향상한다.
이 실시예 24의 안정화 용량을 이용하면, 전원 전압 VCC 및 VSS의 변동을 제어할 수 있고, 기준 전압 Vref를 내부에서 발생하는 경우, 안정하게 일정 전압 레벨로 기준 전압 Vref를 유지할 수 있다.
[다른 적용예]
도 52는 본 발명의 다른 적용예인 반도체 집적 회로의 구성을 개략적으로 도시하는 도면이다. 도 52에 있어서, 이 반도체 집적 회로는, 전원 전압 VCC를 소정 레벨로 강하시켜 제 1 노드(4)로 전달하는 전압 강하 회로(310)와, 접지 전압 VSS 보다도 높은 전압 레벨의 전압을 생성하여 제 2 노드(7)로 전달하는 전압 상승 회로(312)와, 제 1 노드(4) 상의 전압 레벨을 안정화하는 안정화 용량(314)과, 제 2 노드(7) 상의 전압을 안정화하기 위한 안정화 용량(316)을 포함한다.
출력 회로(10)는 이 제 1 노드(4) 및 제 2 노드(7) 상의 전압을 동작 전원 전압으로 하여 동작한다.
전압 강하 회로(310) 및 전압 상승 회로(312)는 소정 전압 레벨의 전원 전압을 생성하여 제 1 노드(4) 및 제 2 노드(7)에 전달한다. 이들 전압 강하 회로(310) 및 전압 상승 회로(312)는 고입력 임피던스를 갖는 입력부에서 기준 전압을 수신할 필요는 없고, 소정 레벨의 전압을 생성하는 기능을 구비하고 있으면 좋다.
또한, 안정화 용량(314, 316)은 제 1 노드(4) 및 제 2 노드(7)의 전압을 안정화하는 구성을 구비하고, 도 1 및 이 실시예 24에 있어서의 제 1 접속 형태 내지 제 9 접속 형태의 어떠한 접속 형태를 갖고 있더라도 좋다.
또한, 본 발명은, 전송로에 종단 저항이 마련되는 시스템에 있어서 이용되더라도 좋다. 출력단의 트랜지스터의 구동력을, 이 종단 저항의 값과 독립적으로 크게 할 수 있어, 고속 동작하는 시스템을 실현할 수 있다.
이상과 같이, 본 발명에 따르면, 안정하게 기준 전압에 따라서 소정 전압 레벨의 내부 전원 전압을 생성할 수 있어, 안정하게 고속 동작하는 반도체 집적 회로를 실현할 수 있다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

Claims (3)

  1. 제 1 노드와 출력 노드 사이에 결합되고, 인가된 내부 신호에 따라 상기 출력 노드와 상기 제 1 노드를 전기적으로 접속하는 제 1 절연 게이트형 전계 효과 트랜지스터와,
    제 2 노드와 상기 출력 노드 사이에 결합되고, 상기 내부 신호에 따라 상기 제 1 절연 게이트형 전계 효과 트랜지스터와 상보적으로 도통하여 상기 출력 노드와 상기 제 2 노드를 전기적으로 접속하는 제 2 절연 게이트형 전계 효과 트랜지스터와,
    고입력 임피던스를 갖는 입력부에서 기준 전압을 수신하고, 상기 기준 전압과 제 1 전압원 노드 전압 사이의 일정 전압을 생성하는 제 1 전압 발생 수단과,
    상기 제 1 전압 발생 수단의 출력 전압과 상기 제 1 노드 상의 전압차에 따라 제 1 전압원으로부터 상기 제 1 노드로 전류를 공급하는 제 1 내부 전원 수단과,
    고입력 임피던스를 갖는 입력부에서 상기 기준 전압을 수신하고, 상기 기준 전압과 제 2 전압원 노드 전압 사이의 일정 전압을 생성하는 제 2 전압 발생 수단과,
    상기 제 2 전압 발생 수단의 출력 전압과 상기 제 2 노드 상의 전압차에 따라 상기 제 2 노드로부터 상기 제 1 전압원과 다른 상기 제 2 전압원 노드로 전류를 흘리는 제 2 내부 전원 수단을 포함하는 반도체 집적 회로.
  2. 제 1 전압원 상의 전압보다 낮은 전압을 발생하여 제 1 노드에 전달하는 제 1 전압 발생 회로와,
    제 2 전압원 상의 전압보다 높은 전압을 발생하여 제 2 노드에 전달하는 제 2 전압 발생 회로와,
    상기 제 1 노드와 상기 제 2 노드 사이에 접속되고, 인가된 내부 신호에 따라 출력 노드에 상기 제 1 또는 제 2 노드 상의 전압 레벨의 전압을 전달하는 출력 수단과,
    상기 제 1 노드에 결합되고 또한 상기 제 1 노드의 전압을 안정화하기 위한 제 1 용량 소자와,
    상기 제 2 노드에 결합되고 또한 상기 제 2 노드의 전압을 안정화하기 위한 제 2 용량 소자와,
    상기 제 1 노드와 상기 제 2 노드 사이에 접속되는 제 3 용량 소자를 포함하는 반도체 집적 회로.
  3. 제 1 전압원 상의 전압보다도 낮은 전압을 발생하여 제 1 노드에 전달하는 제 1 전압 발생 회로와,
    제 2 전압원 상의 전압보다도 높은 전압을 발생하여 제 2 노드에 전달하는 제 2 전압 발생 회로와,
    상기 제 1 및 제 2 노드 상의 전압을 양쪽의 동작 전원 전압으로 하여 동작하고, 인가된 내부 신호에 따라 출력 노드를 구동하는 출력 수단과,
    상기 제 1 노드와 상기 제 1 전압원과 동일 극성의 전압을 수신하는 제 1 기준 노드 사이에 접속되는 제 1 용량 소자와,
    상기 제 2 노드와 상기 제 2 전압원과 동일 극성의 전압을 수신하는 제 2 기준 노드 사이에 접속되는 제 2 용량 소자와,
    상기 제 1 노드와 상기 제 2 기준 노드 사이에 접속되는 제 3 용량 소자와,
    상기 제 2 노드와 상기 제 1 기준 노드 사이에 접속되는 제 4 용량 소자를 포함하는 반도체 집적 회로.
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