JPH0585998B2 - - Google Patents
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- JPH0585998B2 JPH0585998B2 JP58246935A JP24693583A JPH0585998B2 JP H0585998 B2 JPH0585998 B2 JP H0585998B2 JP 58246935 A JP58246935 A JP 58246935A JP 24693583 A JP24693583 A JP 24693583A JP H0585998 B2 JPH0585998 B2 JP H0585998B2
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- emitter
- transistor
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- 230000004888 barrier function Effects 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 3
- 230000015654 memory Effects 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 4
- 230000007704 transition Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
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- 229920006395 saturated elastomer Polymers 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/603—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors with coupled emitters
-
- H—ELECTRICITY
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- H03K—PULSE TECHNIQUE
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- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/62—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors
- H03K17/6207—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors without selecting means
- H03K17/6214—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors without selecting means using current steering means
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体回路特に半導体メモリのデコ
ーダに関するものである。
ーダに関するものである。
従来から、高速デコーダ回路としてトランジス
タまたはダイオードを用いたデコーダ回路が知ら
れており、実際にメモリLSIに使用されている。
たとえば特願昭52−11691号には、トランジスタ
をダイオード接続したデコーダ回路が述べられて
いる。従来のデコーダ回路を第１図に示す。この
デコーダ回路は、基本的にはデコーダ・トランジ
スタQD等と、トランジスタQS1，QS2から成るカ
レントスイツで構成されている。このカレントス
イツチでは、入力VIN1の高低に従つて電流ISはト
ランジスタQS1またはQS2を流れ、肯定（VIN1）及
び否定（IN1）出力を出す。トランジスタQDの
エミツタに接続されているカレントスイツチ・ト
ランジスタQS1等が全てオフの場合、それに接続
されている抵抗RDに電流が流れず、出力Vputは高
レベルとなる。トランジスタQDの全エミツタに
カレントスイツチのオフ・トランジスタが接続さ
れる組合わせは唯一組しかなく、残りのQDのエ
ミツタは、必ず一個以上はオン・トランジスタに
接続される。したがつて、QDの接続されている
抵抗RDには電流が流れ、残りのデコーダ出力は
全て低レベルとなる。
タまたはダイオードを用いたデコーダ回路が知ら
れており、実際にメモリLSIに使用されている。
たとえば特願昭52−11691号には、トランジスタ
をダイオード接続したデコーダ回路が述べられて
いる。従来のデコーダ回路を第１図に示す。この
デコーダ回路は、基本的にはデコーダ・トランジ
スタQD等と、トランジスタQS1，QS2から成るカ
レントスイツで構成されている。このカレントス
イツチでは、入力VIN1の高低に従つて電流ISはト
ランジスタQS1またはQS2を流れ、肯定（VIN1）及
び否定（IN1）出力を出す。トランジスタQDの
エミツタに接続されているカレントスイツチ・ト
ランジスタQS1等が全てオフの場合、それに接続
されている抵抗RDに電流が流れず、出力Vputは高
レベルとなる。トランジスタQDの全エミツタに
カレントスイツチのオフ・トランジスタが接続さ
れる組合わせは唯一組しかなく、残りのQDのエ
ミツタは、必ず一個以上はオン・トランジスタに
接続される。したがつて、QDの接続されている
抵抗RDには電流が流れ、残りのデコーダ出力は
全て低レベルとなる。
以上がこのデコーダ回路の動作の基本である
が、電流源カレントスイツチ（QS1，QS2および
IS）とデコーダ・トランジスタ（QD）だけからな
るデコーダ回路には重大な欠点が２つある。１つ
は、アドレス切換時にアドレス入力信号が遷移領
域にある時にはデコーダ・トランジスタに電流の
分流が起こるため、遷移領域が広がることである
（通常のカレントスイツチに比べ、QS1，QS2より
なるカレントスイツチの遷移領域は約２倍程度広
がつてみえる）。また、もう一つの欠点は、デコ
ーダ出力の立上り時にはデコーダ線VIN1の充電
（立上げ）は選択（高レベル）となる１個のデコ
ーダの抵抗RDのみを通して行なわれるので、立
上り時間が非常に遅くなることである（これに比
べ、立下り時は高レベルにある一個のQDから電
流IS（定常状態では多数のQDに分流する）が流れ
るため非常に高速である）。
が、電流源カレントスイツチ（QS1，QS2および
IS）とデコーダ・トランジスタ（QD）だけからな
るデコーダ回路には重大な欠点が２つある。１つ
は、アドレス切換時にアドレス入力信号が遷移領
域にある時にはデコーダ・トランジスタに電流の
分流が起こるため、遷移領域が広がることである
（通常のカレントスイツチに比べ、QS1，QS2より
なるカレントスイツチの遷移領域は約２倍程度広
がつてみえる）。また、もう一つの欠点は、デコ
ーダ出力の立上り時にはデコーダ線VIN1の充電
（立上げ）は選択（高レベル）となる１個のデコ
ーダの抵抗RDのみを通して行なわれるので、立
上り時間が非常に遅くなることである（これに比
べ、立下り時は高レベルにある一個のQDから電
流IS（定常状態では多数のQDに分流する）が流れ
るため非常に高速である）。
これらの欠点を解決する手段がQC1，QC2およ
びエミツタホロワ・トランジスタQE1，QE2より
成るカレントスイツチを有する充電回路である。
この回路を付加したカレントスイツチ回路CSを
有する充電回路を用いるとデコーダ線VIN1等はエ
ミツタホロワで充電されるので立上りが高速とな
り上記欠点を克服できる。しかし、第１図の回路
でもまだ欠点がある。それそもエミツタホロワ・
トランジスタQE1，QE2とデコーダ・トランジス
タQDの構造がほぼ同一であるためそれらのベー
ス・エミツタ間順方向電圧VBEがほぼ同一である
ことによる。すなわち、QE1またはQE2でIN1等
のデコーダ線を高レベルにしてもQDを完全には
オフできず、ILのうちいくらかがQDに分流する。
デコーダの選択レベルは、本来全てのQDが完全
にオフとなつてきまるレベルであるが、全ての
QDからILが分流すると、デコーダの選択レベルは
かなり低下する。この場合、以下のような不都合
が生ずる。１）選択レベルがhFE，VBE等の変動に
より変わる。２）選択レベル（高レベル）が低下
するため、それに見合つて低レベルを下げる必要
がある。消費電力一定（つまり電流IS一定）のも
とでは、振幅拡大するにはRDを大きくする他は
なく、遅延時間が増加する。３）全体的にレベル
が低下するため、一定電源電圧のもとではデコー
ダ回路のトランジスタおよびメモリセル用の電流
源あるいはセンス回路（図示していない）のトラ
ンジスタの飽和に対する余裕度が減少する。
びエミツタホロワ・トランジスタQE1，QE2より
成るカレントスイツチを有する充電回路である。
この回路を付加したカレントスイツチ回路CSを
有する充電回路を用いるとデコーダ線VIN1等はエ
ミツタホロワで充電されるので立上りが高速とな
り上記欠点を克服できる。しかし、第１図の回路
でもまだ欠点がある。それそもエミツタホロワ・
トランジスタQE1，QE2とデコーダ・トランジス
タQDの構造がほぼ同一であるためそれらのベー
ス・エミツタ間順方向電圧VBEがほぼ同一である
ことによる。すなわち、QE1またはQE2でIN1等
のデコーダ線を高レベルにしてもQDを完全には
オフできず、ILのうちいくらかがQDに分流する。
デコーダの選択レベルは、本来全てのQDが完全
にオフとなつてきまるレベルであるが、全ての
QDからILが分流すると、デコーダの選択レベルは
かなり低下する。この場合、以下のような不都合
が生ずる。１）選択レベルがhFE，VBE等の変動に
より変わる。２）選択レベル（高レベル）が低下
するため、それに見合つて低レベルを下げる必要
がある。消費電力一定（つまり電流IS一定）のも
とでは、振幅拡大するにはRDを大きくする他は
なく、遅延時間が増加する。３）全体的にレベル
が低下するため、一定電源電圧のもとではデコー
ダ回路のトランジスタおよびメモリセル用の電流
源あるいはセンス回路（図示していない）のトラ
ンジスタの飽和に対する余裕度が減少する。
そこで、本発明の目的は、デコーダ線が高レベ
ルのときQE1等のエミツタホロワと選択デコーダ
のトランジスタQDとの間で分流を生じさせない
デコーダ回路を提供することである。
ルのときQE1等のエミツタホロワと選択デコーダ
のトランジスタQDとの間で分流を生じさせない
デコーダ回路を提供することである。
この分流を避けるには、デコーダの負荷抵抗
RDが接続される電源の電圧をVCCにより低くすれ
ばよい。たとえば、RDの電源を60mV下げれば、
分流電流を一桁下げ得る。また120mV下げれば
二桁下げ得る。しかし、RDの電源を下げること
はメモリセル・アレーの駆動電圧を下げることで
あり、メモリセル用の電流源回路やセンス回路の
トランジスタの飽和に対する雑音余裕度を減少さ
せる。
RDが接続される電源の電圧をVCCにより低くすれ
ばよい。たとえば、RDの電源を60mV下げれば、
分流電流を一桁下げ得る。また120mV下げれば
二桁下げ得る。しかし、RDの電源を下げること
はメモリセル・アレーの駆動電圧を下げることで
あり、メモリセル用の電流源回路やセンス回路の
トランジスタの飽和に対する雑音余裕度を減少さ
せる。
以上の欠点を克服するには、本発明に従つて
QDのVBEをQE1，QE2よりも大きくすればよい。こ
の差としては約30mVあれば分流を1/2程度に、
また60mVあれば1/10に減少できる。
QDのVBEをQE1，QE2よりも大きくすればよい。こ
の差としては約30mVあれば分流を1/2程度に、
また60mVあれば1/10に減少できる。
以下、発明の実施例を詳細に述べる。
QE1，QE2のVBEを小さくするには一般に２つの
方法がある。１つはQE1，QE2のエミツタ面積を
QDよりも大きくする方法であり、もう１つはQD
のベース領域の不純物の総量（ガンメル数）を
QE1，QE2よりも大きくする方法である。前者は
ホトマスクの寸法で設計でき、後者はQDのベー
ス拡散（または打込み量）をQE1，QE2より多く
する（エミツタを逆にしてもよいが、一般にはベ
ースを制御する方が簡単である）。実際に大きな
差をつけるには両者を併用するのがよい。
方法がある。１つはQE1，QE2のエミツタ面積を
QDよりも大きくする方法であり、もう１つはQD
のベース領域の不純物の総量（ガンメル数）を
QE1，QE2よりも大きくする方法である。前者は
ホトマスクの寸法で設計でき、後者はQDのベー
ス拡散（または打込み量）をQE1，QE2より多く
する（エミツタを逆にしてもよいが、一般にはベ
ースを制御する方が簡単である）。実際に大きな
差をつけるには両者を併用するのがよい。
QE1，QE2のVBEとQDのVBEとに差をつけるもう
１つの方法は、QDの部分をマルチエミツタ・ト
ランジスタではなく、ダイオード群を使用するこ
とである。つまりそのダイオードの順方向電圧
VFがQE1，QE2のVBEよりも大きければ本発明の効
果が得られる。そのようなダイオードとして種々
考え得るが、デコーダ回路の高速化のためにはダ
イオード陽極側の浮遊容量が小さいことが望まし
い。第２図は、そのような望ましい特性をもつダ
イオードのＩ−Ｖ特性の測定例である。１つは多
結晶シリコンで絶縁膜上の構成したダイオードで
あり、第２図に示すようにそのVFはトランジス
タのVBEより100mV以上大きい。このダイオード
は絶縁膜上に形成されるため浮遊容量は小さく、
またキヤリアの再結合が早いため飽和電荷の回復
も早く高速回路に向いている。もう一つはシヨツ
トキーバリアダイオード（SBD）であるが、一
個ではそのVFはVBEよりも小さい。しかし、その
VFは電極材料と半導体の不純物濃度を適当に選
択することによりかなり自由に適当な値に設定で
きるため、複数個直列に接続して適当な値のVF
とすることができる。第２図では、２個のSBD
を直列接続してVBEよりも120mV以上大きなVFを
形成している。このSBDも陽極側には配線と半
導体基板間の浮遊容量しかないものでその値は極
めて小さく、また少数電荷が蓄積することもない
ので極めて高速のデコーダ回路を構成できる。
１つの方法は、QDの部分をマルチエミツタ・ト
ランジスタではなく、ダイオード群を使用するこ
とである。つまりそのダイオードの順方向電圧
VFがQE1，QE2のVBEよりも大きければ本発明の効
果が得られる。そのようなダイオードとして種々
考え得るが、デコーダ回路の高速化のためにはダ
イオード陽極側の浮遊容量が小さいことが望まし
い。第２図は、そのような望ましい特性をもつダ
イオードのＩ−Ｖ特性の測定例である。１つは多
結晶シリコンで絶縁膜上の構成したダイオードで
あり、第２図に示すようにそのVFはトランジス
タのVBEより100mV以上大きい。このダイオード
は絶縁膜上に形成されるため浮遊容量は小さく、
またキヤリアの再結合が早いため飽和電荷の回復
も早く高速回路に向いている。もう一つはシヨツ
トキーバリアダイオード（SBD）であるが、一
個ではそのVFはVBEよりも小さい。しかし、その
VFは電極材料と半導体の不純物濃度を適当に選
択することによりかなり自由に適当な値に設定で
きるため、複数個直列に接続して適当な値のVF
とすることができる。第２図では、２個のSBD
を直列接続してVBEよりも120mV以上大きなVFを
形成している。このSBDも陽極側には配線と半
導体基板間の浮遊容量しかないものでその値は極
めて小さく、また少数電荷が蓄積することもない
ので極めて高速のデコーダ回路を構成できる。
第３図は、ダイオードとして多結晶シリコン・
ダイオード等VFの大きなダイオードD1，D2を使
用して構成したデコーダ回路である。
ダイオード等VFの大きなダイオードD1，D2を使
用して構成したデコーダ回路である。
第４図は、ダイオードとしてシヨツトキバリヤ
ダイオードSBD1，SBD2を二個直列に接続して
構成したデコーダ回路の実施例である。勿論、直
列にするダイオードの個数は設計により２個以上
であつてもよいことは言うまでもない。
ダイオードSBD1，SBD2を二個直列に接続して
構成したデコーダ回路の実施例である。勿論、直
列にするダイオードの個数は設計により２個以上
であつてもよいことは言うまでもない。
第１図は従来型のデコーダ回路を示す図、第２
図はダイオードのＩ−Ｖ特性の測定例を示す図、
第３図、第４図は本発明の実施例を示す図であ
る。
図はダイオードのＩ−Ｖ特性の測定例を示す図、
第３図、第４図は本発明の実施例を示す図であ
る。
Claims (1)
- 【特許請求の範囲】 １ 肯定および否定出力を出す複数個の第１のカ
レントスイツチと、該第１のカレントスイツチの
それぞれの出力線に陰極が接続され、陽極は互い
に接続された複数個のダイオードと、出力エミツ
タホロワ・トランジスタを介して該第１のカレン
トスイツチの出力線を充電する第２のカレントス
イツチからなる充電回路とを有するデコーダ回路
において、前記ダイオードのそれぞれの順方向電
圧が前記エミツタホロワ・トランジスタのそれぞ
れのベース・エミツタ間電圧よりも大きいことを
特徴とするデコーダ回路。 ２ 肯定および否定出力を出す複数個の第１のカ
レントスイツチと、該第１のカレントスイツチの
それぞれの出力線にエミツタが接続され、ベース
とコレクタが短絡されてダイオード接続されてい
るマルチエミツタ・トランジスタと、出力エミツ
タホロワ・トランジスタを介して該第１のカレン
トスイツチの出力線を充電する第２のカレントス
イツチからなる充電回路とを有するデコーダ回路
において、前記マルチエミツタ・トランジスタの
それぞれのベース・エミツタ間電圧が前記エミツ
タホロワ・トランジスタのそれぞれのベース・エ
ミツタ間電圧よりも大きいことを特徴とするデコ
ーダ回路。 ３ 前記エミツタホロワ・トランジスタのエミツ
タ面積が前記マルチエミツタ・トランジスタのエ
ミツタ面積よりも大きいことを特徴とする特許請
求の範囲第２項記載のデコーダ回路。 ４ 前記マルチエミツタ・トランジスタのベース
不純物の総量が前記エミツタホロワ・トランジス
タのベースの不純物の総量よりも多いことを特徴
とする特許請求の範囲第２項又は第３項記載のデ
コーダ回路。 ５ 前記ダイオードは多結晶シリコンで構成され
ていることを特徴とする特許請求の範囲第１項記
載のデコーダ回路。 ６ 前記ダイオードはシヨツトキーバリア・ダイ
オードを複数個接続して成ることを特徴とする特
許請求の範囲第１項記載のデコーダ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58246935A JPS60140593A (ja) | 1983-12-28 | 1983-12-28 | デコ−ダ回路 |
| US06/686,660 US4642486A (en) | 1983-12-28 | 1984-12-27 | Decoder circuit using transistors or diodes of different characteristics |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58246935A JPS60140593A (ja) | 1983-12-28 | 1983-12-28 | デコ−ダ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60140593A JPS60140593A (ja) | 1985-07-25 |
| JPH0585998B2 true JPH0585998B2 (ja) | 1993-12-09 |
Family
ID=17155933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58246935A Granted JPS60140593A (ja) | 1983-12-28 | 1983-12-28 | デコ−ダ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4642486A (ja) |
| JP (1) | JPS60140593A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03147418A (ja) * | 1989-11-02 | 1991-06-24 | Hitachi Ltd | 半導体集積回路，半導体メモリ及びマイクロプロセツサ |
| US5243559A (en) * | 1990-12-12 | 1993-09-07 | Nippon Steel Corporation | Semiconductor memory device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5397347A (en) * | 1977-02-07 | 1978-08-25 | Hitachi Ltd | Decoder circuit |
| JPS5650356A (en) * | 1979-10-02 | 1981-05-07 | Ricoh Co Ltd | Exposure adjusting unit in variable size copying machine |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55146680A (en) * | 1979-04-26 | 1980-11-15 | Fujitsu Ltd | Decoding circuit |
| JPS5631137A (en) * | 1979-08-22 | 1981-03-28 | Fujitsu Ltd | Decoder circuit |
| US4400635A (en) * | 1981-01-21 | 1983-08-23 | Rca Corporation | Wide temperature range switching circuit |
-
1983
- 1983-12-28 JP JP58246935A patent/JPS60140593A/ja active Granted
-
1984
- 1984-12-27 US US06/686,660 patent/US4642486A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5397347A (en) * | 1977-02-07 | 1978-08-25 | Hitachi Ltd | Decoder circuit |
| JPS5650356A (en) * | 1979-10-02 | 1981-05-07 | Ricoh Co Ltd | Exposure adjusting unit in variable size copying machine |
Also Published As
| Publication number | Publication date |
|---|---|
| US4642486A (en) | 1987-02-10 |
| JPS60140593A (ja) | 1985-07-25 |
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