JPS6367369B2 - - Google Patents
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- JPS6367369B2 JPS6367369B2 JP55086312A JP8631280A JPS6367369B2 JP S6367369 B2 JPS6367369 B2 JP S6367369B2 JP 55086312 A JP55086312 A JP 55086312A JP 8631280 A JP8631280 A JP 8631280A JP S6367369 B2 JPS6367369 B2 JP S6367369B2
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- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 3
- ZXEYZECDXFPJRJ-UHFFFAOYSA-N $l^{3}-silane;platinum Chemical compound [SiH3].[Pt] ZXEYZECDXFPJRJ-UHFFFAOYSA-N 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910021339 platinum silicide Inorganic materials 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/088—Transistor-transistor logic
Landscapes
- Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明は論理ゲート回路、とくにTTL（トラン
ジスタ・トランジスタ・ロジツク）に関する。
ジスタ・トランジスタ・ロジツク）に関する。
従来から、回路の閾値電圧がトランジスタのベ
ース―エミツタ間順方向電圧２段分となるダイオ
ード入力形式のTTLとして第１図に示す回路が
良く知られている。図において１は入力端子部、
Ｄ１，Ｄ２は入力ゲートPNダイオード、Ｄ３，
Ｄ４は入力クランプSBD（シヨトキー・バリア・
ダイオード）、Ｄ５，Ｄ６はトランジスタＱ２の
ベース電荷引出用SBD、Ｄ７はトランジスタＱ
６のベース電荷引出用SBDである。またＱ１は
レベルシフトトランジスタ、Ｑ２は位相分割段ト
ランジスタ、Ｑ３は出力トランジスタ、Ｑ４はプ
ルダウントランジスタ、Ｑ５はオフバツフア前段
トランジスタ、Ｑ６はオフバツフア後段トランジ
スタでありＱ５とダーリントン接続されている。
以上のトランジスタにおいてＱ１〜Ｑ５はトラン
ジスタの飽和動作を防ぐためベース―コレクタ間
をSBDでクランプしてある。Ｒ１〜Ｒ８は抵抗、
CLは回路のスイツチング動作説明上記載した負
荷容量、２は電源端子、３は出力端子、４は接地
端子を示す。
ース―エミツタ間順方向電圧２段分となるダイオ
ード入力形式のTTLとして第１図に示す回路が
良く知られている。図において１は入力端子部、
Ｄ１，Ｄ２は入力ゲートPNダイオード、Ｄ３，
Ｄ４は入力クランプSBD（シヨトキー・バリア・
ダイオード）、Ｄ５，Ｄ６はトランジスタＱ２の
ベース電荷引出用SBD、Ｄ７はトランジスタＱ
６のベース電荷引出用SBDである。またＱ１は
レベルシフトトランジスタ、Ｑ２は位相分割段ト
ランジスタ、Ｑ３は出力トランジスタ、Ｑ４はプ
ルダウントランジスタ、Ｑ５はオフバツフア前段
トランジスタ、Ｑ６はオフバツフア後段トランジ
スタでありＱ５とダーリントン接続されている。
以上のトランジスタにおいてＱ１〜Ｑ５はトラン
ジスタの飽和動作を防ぐためベース―コレクタ間
をSBDでクランプしてある。Ｒ１〜Ｒ８は抵抗、
CLは回路のスイツチング動作説明上記載した負
荷容量、２は電源端子、３は出力端子、４は接地
端子を示す。
この回路は、よく知られているように入力端子
の１つでも“０”レベルにあれば、トランジスタ
Ｑ１，Ｑ２，Ｑ３，Ｑ４が遮断状態、トランジス
タＱ５が浅い能動状態となり出力は“１”レベル
となる。一方、入力端子が共に“１”レベルのと
きはトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４は導通
し出力は“０”レベルを示す。
の１つでも“０”レベルにあれば、トランジスタ
Ｑ１，Ｑ２，Ｑ３，Ｑ４が遮断状態、トランジス
タＱ５が浅い能動状態となり出力は“１”レベル
となる。一方、入力端子が共に“１”レベルのと
きはトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４は導通
し出力は“０”レベルを示す。
またこの回路のスイツチング動作としては、ま
ず最初に入力が“０”レベルから“１”レベルに
変化すると、今まで遮断状態にあつたトランジス
タＱ１，Ｑ２，Ｑ３，Ｑ４は順次導通し出力レベ
ルは“１”レベルから“０”レベルへ変化する。
次に“１”レベルにあつた全入力のうち少なくと
も１つの入力が“０”レベルに変化するとトラン
ジスタＱ１は導通状態から遮断状態になり、トラ
ンジスタＱ２，Ｑ３，Ｑ４も次々と遮断状態へ変
化する。このとき遮断状態になつたトランジスタ
Ｑ２のコレクタ電圧は、Ｑ２のコレクタに付く容
量CCQ2と抵抗Ｒ４の積で決まる時定数に従い
“０”レベルから“１”レベルへと変化し、トラ
ンジスタＱ２のコレクタ電圧が出力電圧に比べて
VBE1段以上高くなるとトランジスタＱ５が、更に
VBE2段以上高くなるとトランジスタＱ６も能動状
態となりＱ６のエミツタ電流が出力の負荷容量
CLを充電し出力は“０”レベルから“１”レベ
ルへ変化する。このときトランジスタＱ２のコレ
クタに付く容量が大きい場合、上記の時定数が大
きくなり、トランジスタＱ５，Ｑ６の動作開始が
遅れ、ひいては出力が“０”レベルから“１”レ
ベルへ変化する時間が大きくなつてしまう。これ
を改善するために抵抗Ｒ４を小さくすることも考
えられるが、Ｒ４を小さくするとトランジスタＱ
２が導通している時の回路電流が大きくなり、回
路の消費電力が増加してしまう。このように第１
図に示す従来のTTL回路は位相分割段トランジ
スタＱ２のコレクタに付く容量が大きい場合回路
のターンオフ時間（出力が“０”レベルから
“１”レベルへ変化するときのスイツチング時間）
が大きくなるという欠点があつた。
ず最初に入力が“０”レベルから“１”レベルに
変化すると、今まで遮断状態にあつたトランジス
タＱ１，Ｑ２，Ｑ３，Ｑ４は順次導通し出力レベ
ルは“１”レベルから“０”レベルへ変化する。
次に“１”レベルにあつた全入力のうち少なくと
も１つの入力が“０”レベルに変化するとトラン
ジスタＱ１は導通状態から遮断状態になり、トラ
ンジスタＱ２，Ｑ３，Ｑ４も次々と遮断状態へ変
化する。このとき遮断状態になつたトランジスタ
Ｑ２のコレクタ電圧は、Ｑ２のコレクタに付く容
量CCQ2と抵抗Ｒ４の積で決まる時定数に従い
“０”レベルから“１”レベルへと変化し、トラ
ンジスタＱ２のコレクタ電圧が出力電圧に比べて
VBE1段以上高くなるとトランジスタＱ５が、更に
VBE2段以上高くなるとトランジスタＱ６も能動状
態となりＱ６のエミツタ電流が出力の負荷容量
CLを充電し出力は“０”レベルから“１”レベ
ルへ変化する。このときトランジスタＱ２のコレ
クタに付く容量が大きい場合、上記の時定数が大
きくなり、トランジスタＱ５，Ｑ６の動作開始が
遅れ、ひいては出力が“０”レベルから“１”レ
ベルへ変化する時間が大きくなつてしまう。これ
を改善するために抵抗Ｒ４を小さくすることも考
えられるが、Ｒ４を小さくするとトランジスタＱ
２が導通している時の回路電流が大きくなり、回
路の消費電力が増加してしまう。このように第１
図に示す従来のTTL回路は位相分割段トランジ
スタＱ２のコレクタに付く容量が大きい場合回路
のターンオフ時間（出力が“０”レベルから
“１”レベルへ変化するときのスイツチング時間）
が大きくなるという欠点があつた。
本発明はこのような事情に鑑みてなされたもの
であり、回路のターンオフ時間の改善された論理
ゲート回路を提供することを目的とする。
であり、回路のターンオフ時間の改善された論理
ゲート回路を提供することを目的とする。
本発明によれば、ダイオード又はトランジスタ
からなる入力ゲート回路と、該入力ゲート回路の
出力にベースが接続されたレベルシフト・トラン
ジスタと、該レベルシフト・トランジスタのエミ
ツタにベースが接続された位相分割段トランジス
タと該位相分割段トランジスタのエミツタにベー
スが接続されたエミツタ接地の出力トランジスタ
と、該出力トランジスタのコレクタと前記位相分
割段トランジスタのコレクタ間に１つ以上のトラ
ンジスタを含んだ出力オフバツフア回路を介挿し
てなる論理ゲート回路において、前記レベルシフ
ト・トランジスタのコレクタ電位が前記位相分割
段トランジスタのコレクタ電位を所定値以上越え
たことを検出して前記位相分割段トランジスタの
コレクタを充電するバツフア回路を備えてなるこ
とを特徴とする論理ゲート回路が得られる。
からなる入力ゲート回路と、該入力ゲート回路の
出力にベースが接続されたレベルシフト・トラン
ジスタと、該レベルシフト・トランジスタのエミ
ツタにベースが接続された位相分割段トランジス
タと該位相分割段トランジスタのエミツタにベー
スが接続されたエミツタ接地の出力トランジスタ
と、該出力トランジスタのコレクタと前記位相分
割段トランジスタのコレクタ間に１つ以上のトラ
ンジスタを含んだ出力オフバツフア回路を介挿し
てなる論理ゲート回路において、前記レベルシフ
ト・トランジスタのコレクタ電位が前記位相分割
段トランジスタのコレクタ電位を所定値以上越え
たことを検出して前記位相分割段トランジスタの
コレクタを充電するバツフア回路を備えてなるこ
とを特徴とする論理ゲート回路が得られる。
次に本発明を実施例に従い図面を用いて詳細に
説明する。
説明する。
第２図は本発明の一実施例を示す回路接続図で
あり、第１図に示す従来回路と異なるところは、
新にトランジスタＱ７とＱ７のエミツタに陽極が
接続されたSBD Ｄ８を、トランジスタＱ７のコ
レクタを電源端子に、ベースをトランジスタＱ１
のコレクタにまたSBD Ｄ８の陰極をトランジス
タＱ２のコレクタにそれぞれ接続した形で挿入し
たことである。トランジスタＱ７は、トランジス
タＱ２のコレクタの“０”レベルから“１”レベ
ルへの変化を速めるためのバツフアトランジスタ
であることは以下の説明から明らかになるであろ
う。
あり、第１図に示す従来回路と異なるところは、
新にトランジスタＱ７とＱ７のエミツタに陽極が
接続されたSBD Ｄ８を、トランジスタＱ７のコ
レクタを電源端子に、ベースをトランジスタＱ１
のコレクタにまたSBD Ｄ８の陰極をトランジス
タＱ２のコレクタにそれぞれ接続した形で挿入し
たことである。トランジスタＱ７は、トランジス
タＱ２のコレクタの“０”レベルから“１”レベ
ルへの変化を速めるためのバツフアトランジスタ
であることは以下の説明から明らかになるであろ
う。
このような本発明TTLの動作について述べる。
いま、２つの入力端子共“１”レベルである
と、入力ゲートダイオードＤ１，Ｄ２は逆バイア
ス状態となり、抵抗Ｒ１を流れる電流は、トラン
ジスタＱ１のベース駆動電流となる。このためト
ランジスタＱ１，Ｑ２，Ｑ３およびＱ４は導通し
出力は“０”レベルとなり、約0.2vの低レベル出
力電圧を示す。このときトランジスタＱ１のコレ
クタ電圧VcQ1はVBEQ3＋VBEQ2＋VcEQ1で決まり約
1.7vの値となる。またトランジスタＱ２のコレク
タ電圧VcQ2はVBEQ3＋VcEQ2で決まり約1vとなる。
よつてトランジスタＱ１とトランジスタＱ２のコ
レクタ電圧の差は約0.7vとなり、トランジスタＱ
７とSBD Ｄ８の直列回路を導通出来ない。一方
トランジスタＱ２のコレクタ電圧VcQ2と出力電圧
VOとの差は0.8vでありトランジスタＱ５は浅い能
動領域に入るが、トランジスタＱ６は遮断状態と
なりＱ６のエミツタ電流はほとんど流れない。
と、入力ゲートダイオードＤ１，Ｄ２は逆バイア
ス状態となり、抵抗Ｒ１を流れる電流は、トラン
ジスタＱ１のベース駆動電流となる。このためト
ランジスタＱ１，Ｑ２，Ｑ３およびＱ４は導通し
出力は“０”レベルとなり、約0.2vの低レベル出
力電圧を示す。このときトランジスタＱ１のコレ
クタ電圧VcQ1はVBEQ3＋VBEQ2＋VcEQ1で決まり約
1.7vの値となる。またトランジスタＱ２のコレク
タ電圧VcQ2はVBEQ3＋VcEQ2で決まり約1vとなる。
よつてトランジスタＱ１とトランジスタＱ２のコ
レクタ電圧の差は約0.7vとなり、トランジスタＱ
７とSBD Ｄ８の直列回路を導通出来ない。一方
トランジスタＱ２のコレクタ電圧VcQ2と出力電圧
VOとの差は0.8vでありトランジスタＱ５は浅い能
動領域に入るが、トランジスタＱ６は遮断状態と
なりＱ６のエミツタ電流はほとんど流れない。
一方、入力端子のうちいずれか１つでも“０”
レベルにあると、抵抗Ｒ１を流れる電流は、“０”
レベルの入力端子に接続されている入力ゲート
PNダイオードを通つて入力端子へ流れ出、トラ
ンジスタＱ１〜Ｑ４は遮断状態となり出力端子３
には“１”レベルが得られる。この状態において
トランジスタＱ１のコレクタ電圧はほとんどVcc
（電源電圧）と同じである。また出力の引き出し
電流がほとんどなければ、トランジスタＱ２のコ
レクタ電圧もほとんどVccと同等の電圧となりト
ランジスタＱ７とSBD Ｄ８は遮断状態となる。
すなわち本発明回路のトランジスタＱ７とSBD
Ｄ８は定常状態に於いては回路の論理状態と無関
係に遮断状態にあり、従来回路に比較し全く消費
電力は増加しない。次に本発明回路のスイツチン
グ動作について述べる。
レベルにあると、抵抗Ｒ１を流れる電流は、“０”
レベルの入力端子に接続されている入力ゲート
PNダイオードを通つて入力端子へ流れ出、トラ
ンジスタＱ１〜Ｑ４は遮断状態となり出力端子３
には“１”レベルが得られる。この状態において
トランジスタＱ１のコレクタ電圧はほとんどVcc
（電源電圧）と同じである。また出力の引き出し
電流がほとんどなければ、トランジスタＱ２のコ
レクタ電圧もほとんどVccと同等の電圧となりト
ランジスタＱ７とSBD Ｄ８は遮断状態となる。
すなわち本発明回路のトランジスタＱ７とSBD
Ｄ８は定常状態に於いては回路の論理状態と無関
係に遮断状態にあり、従来回路に比較し全く消費
電力は増加しない。次に本発明回路のスイツチン
グ動作について述べる。
いま入力端子の１つに（例えばＤ１の陰極に）
電圧VIを、他入力端子に（Ｄ２の陰極に）“１”
レベル入力電圧が印加されているとする。VIが
Vth（回路閾値電圧）以上の値（例えば3v）である
と、前述の如くトランジスタＱ１，…，Ｑ４は導
通状態であり、出力は“０”レベルを示す。入力
電圧VIが下降しVBEQ1＋VBEQ2＋VBEQ3−VFD1で決
まる回路閾値電圧Vth以下になるとトランジスタ
Ｑ１続いてトランジスタＱ２，Ｑ３，Ｑ４が遮断
状態へ変化していく。このときトランジスタＱ１
のコレクタ電圧VCQ1はＱ１のコレクタ容量CCQ1と
抵抗Ｒ２の積で決まる時定数で上昇し、トランジ
スタＱ２のコレクタ電圧VCQ2はＱ２のコレクタに
付く容量CCQ2と抵抗Ｒ４の積で決まる時定数で上
昇し始めるが通常VCQ1の変化に対しVCQ2は遅れて
変化し、とくにCCQ2が大きい場合はこの傾向が著
るしい。しかしながら本発明回路に於いては、
VCQ2に対しVCQ1がVBEQ7＋VFD8高い電圧になると
トランジスタＱ７，SBD Ｄ８が導通しトランジ
スタＱ７のコレクタ電流とベース電流の和は、
SBD Ｄ８を流れトランジスタＱ２のコレクタに
付いている容量CCQ2を勢い良く充電する。このた
めＱ２のコレクタ電位は素早く上昇しオフバツフ
アトランジスタＱ５，Ｑ６のターンオンを早める
ことが出来、回路のターンオフ時間が大きく改善
される。このスイツチングの最終状態においては
トランジスタＱ１，Ｑ２のコレクタ電圧は共に
VCC近くの電圧となりトランジスタＱ７，SBD
Ｄ８は遮断状態となる。
電圧VIを、他入力端子に（Ｄ２の陰極に）“１”
レベル入力電圧が印加されているとする。VIが
Vth（回路閾値電圧）以上の値（例えば3v）である
と、前述の如くトランジスタＱ１，…，Ｑ４は導
通状態であり、出力は“０”レベルを示す。入力
電圧VIが下降しVBEQ1＋VBEQ2＋VBEQ3−VFD1で決
まる回路閾値電圧Vth以下になるとトランジスタ
Ｑ１続いてトランジスタＱ２，Ｑ３，Ｑ４が遮断
状態へ変化していく。このときトランジスタＱ１
のコレクタ電圧VCQ1はＱ１のコレクタ容量CCQ1と
抵抗Ｒ２の積で決まる時定数で上昇し、トランジ
スタＱ２のコレクタ電圧VCQ2はＱ２のコレクタに
付く容量CCQ2と抵抗Ｒ４の積で決まる時定数で上
昇し始めるが通常VCQ1の変化に対しVCQ2は遅れて
変化し、とくにCCQ2が大きい場合はこの傾向が著
るしい。しかしながら本発明回路に於いては、
VCQ2に対しVCQ1がVBEQ7＋VFD8高い電圧になると
トランジスタＱ７，SBD Ｄ８が導通しトランジ
スタＱ７のコレクタ電流とベース電流の和は、
SBD Ｄ８を流れトランジスタＱ２のコレクタに
付いている容量CCQ2を勢い良く充電する。このた
めＱ２のコレクタ電位は素早く上昇しオフバツフ
アトランジスタＱ５，Ｑ６のターンオンを早める
ことが出来、回路のターンオフ時間が大きく改善
される。このスイツチングの最終状態においては
トランジスタＱ１，Ｑ２のコレクタ電圧は共に
VCC近くの電圧となりトランジスタＱ７，SBD
Ｄ８は遮断状態となる。
一方入力電圧VIが“０”レベルから上昇し始
め、まずVIがVBEQ1−VFD1を超えると、今まで遮
断状態にあつたトランジスタＱ１が導通し抵抗Ｒ
３にＱ１のエミツタ電流が流れ始める。更にVI
が上昇しこれに伴つて上昇したトランジスタＱ２
のベースの電位VBQ2が2VBEとなるとトランジス
タＱ２，Ｑ３，Ｑ４が導通し始め出力は“１”レ
ベルから“０”レベルへ変化する。この場合
SBD Ｄ５，Ｄ６の容量を大きく設計しておくと
入力の“０”レベルから“１”レベルへの急激な
変化に対しSBD Ｄ５，Ｄ６の容量はスピードア
ツプコンデンサーとして働き、トランジスタＱ２
のターンオンが速くなりトランジスタＱ１のコレ
クタ電圧VCQ1よりも、トランジスタＱ２のコレク
タ電圧VCQ2の方が速く下降しVCQ1−VCQ2＞VBEQ7
＋VFD8の間トランジスタＱ７，SBD Ｄ８が導通
しトランジスタＱ７のコレクタ電流とベース電流
の和はSBD Ｄ８に続いてトランジスタＱ２のコ
レクタ、エミツタを流れトランジスタＱ３のベー
ス電流となりＱ３のターンオンを速めることが出
来る。すなわちSBD Ｄ５，Ｄ６の容量が大きい
場合本発明回路のトランジスタＱ７，SBD Ｄ８
は回路のターンオン時間を速める効果も有してい
る。このスイツチング状態の最終状態に於いては
前述の如くVCQ1−VCQ2は0.7vとなりトランジスタ
Ｑ７ SBD Ｄ８は遮断状態となり回路全電流が
増加することはない。
め、まずVIがVBEQ1−VFD1を超えると、今まで遮
断状態にあつたトランジスタＱ１が導通し抵抗Ｒ
３にＱ１のエミツタ電流が流れ始める。更にVI
が上昇しこれに伴つて上昇したトランジスタＱ２
のベースの電位VBQ2が2VBEとなるとトランジス
タＱ２，Ｑ３，Ｑ４が導通し始め出力は“１”レ
ベルから“０”レベルへ変化する。この場合
SBD Ｄ５，Ｄ６の容量を大きく設計しておくと
入力の“０”レベルから“１”レベルへの急激な
変化に対しSBD Ｄ５，Ｄ６の容量はスピードア
ツプコンデンサーとして働き、トランジスタＱ２
のターンオンが速くなりトランジスタＱ１のコレ
クタ電圧VCQ1よりも、トランジスタＱ２のコレク
タ電圧VCQ2の方が速く下降しVCQ1−VCQ2＞VBEQ7
＋VFD8の間トランジスタＱ７，SBD Ｄ８が導通
しトランジスタＱ７のコレクタ電流とベース電流
の和はSBD Ｄ８に続いてトランジスタＱ２のコ
レクタ、エミツタを流れトランジスタＱ３のベー
ス電流となりＱ３のターンオンを速めることが出
来る。すなわちSBD Ｄ５，Ｄ６の容量が大きい
場合本発明回路のトランジスタＱ７，SBD Ｄ８
は回路のターンオン時間を速める効果も有してい
る。このスイツチング状態の最終状態に於いては
前述の如くVCQ1−VCQ2は0.7vとなりトランジスタ
Ｑ７ SBD Ｄ８は遮断状態となり回路全電流が
増加することはない。
尚本発明回路に於いてSBD Ｄ８は、トランジ
スタＱ１，Ｑ２が導通している定常状態に於い
て、トランジスタＱ７が導通になることを防ぐた
めに挿入されたレベルシフトダイオードであるこ
とは以上の説明より明らかであろう。
スタＱ１，Ｑ２が導通している定常状態に於い
て、トランジスタＱ７が導通になることを防ぐた
めに挿入されたレベルシフトダイオードであるこ
とは以上の説明より明らかであろう。
また本発明回路は従来回路に比較しトランジス
タ、SBDが１個づつ増えているが、これを半導
体集積回路化する場合第３図ａ、第３図ｂに示す
通り、トランジスタＱ７，SBD Ｄ８を抵抗Ｒ２
とトランジスタＱ２と同一の島の中に構成できほ
とんどチツプ面積は増大しない。すなわち第３図
ａは、第２図に示す本発明回路を集積回路化した
ときのＲ２，Ｑ７，Ｄ８，Ｑ２の構成部分の平面
図を示し、第３図ｂは第３図ａのＸ―X′間の断
面図を示す。図において１００はＰ型半導体基
板、１０１，２０１はN+型埋込み層、１０２，
２０２はＮ型エピタキシヤル層、１０３はP+型
絶縁分離領域、１０４はＰ型層で１０８直下から
１０８′直下までが第２図の回路図の抵抗Ｒ２に
相当し、１０８′直下はトランジスタＱ７のＰ型
ベース領域となる。また１０５は、トランジスタ
Ｑ７のコレクタとり出しのためのN+型領域、１
０６はトランジスタＱ７のN+型エミツタ領域、
２０４はトランジスタＱ２のＰ型ベース領域、２
０５はＱ２のN+型コレクタ領域、２０６はＱ２
のN+型エミツタ領域、１０７は酸化膜、１０８
〜１０８″および２０８〜２０８″は白金シリサイ
ド層であり２０８と前記Ｎ型エピタキシヤル層２
０２が各々SBD Ｄ８の陽極、陰極に相当し、２
０８″とＮ型エピタキシヤル層２０２はトランジ
スタＱ２のベース―コレクタ間クランプSBDの
陽極と陰極に相当する。また１０９〜１０９″、
２０９〜２０９″はアルミニウム電極又はアルミ
ニウム配線層を示す。
タ、SBDが１個づつ増えているが、これを半導
体集積回路化する場合第３図ａ、第３図ｂに示す
通り、トランジスタＱ７，SBD Ｄ８を抵抗Ｒ２
とトランジスタＱ２と同一の島の中に構成できほ
とんどチツプ面積は増大しない。すなわち第３図
ａは、第２図に示す本発明回路を集積回路化した
ときのＲ２，Ｑ７，Ｄ８，Ｑ２の構成部分の平面
図を示し、第３図ｂは第３図ａのＸ―X′間の断
面図を示す。図において１００はＰ型半導体基
板、１０１，２０１はN+型埋込み層、１０２，
２０２はＮ型エピタキシヤル層、１０３はP+型
絶縁分離領域、１０４はＰ型層で１０８直下から
１０８′直下までが第２図の回路図の抵抗Ｒ２に
相当し、１０８′直下はトランジスタＱ７のＰ型
ベース領域となる。また１０５は、トランジスタ
Ｑ７のコレクタとり出しのためのN+型領域、１
０６はトランジスタＱ７のN+型エミツタ領域、
２０４はトランジスタＱ２のＰ型ベース領域、２
０５はＱ２のN+型コレクタ領域、２０６はＱ２
のN+型エミツタ領域、１０７は酸化膜、１０８
〜１０８″および２０８〜２０８″は白金シリサイ
ド層であり２０８と前記Ｎ型エピタキシヤル層２
０２が各々SBD Ｄ８の陽極、陰極に相当し、２
０８″とＮ型エピタキシヤル層２０２はトランジ
スタＱ２のベース―コレクタ間クランプSBDの
陽極と陰極に相当する。また１０９〜１０９″、
２０９〜２０９″はアルミニウム電極又はアルミ
ニウム配線層を示す。
以上の説明においては、ダーリントンオフバツ
フア後段トランジスタＱ６および第２図のオフバ
ツフアトランジスタＱ７を除く全てのトランジス
タのベース―コレクタ間がSBDクランプされた
トランジスタを用いた回路例について述べたが、
全拡散を行うことにより、ベース―コレクタ間を
SBDクランプしていないトランジスタにより構
成された回路、あるいは入力ゲート回路がトラン
ジスタにより構成されたTTLにも本発明回路が
適用されることは言うまでもない。
フア後段トランジスタＱ６および第２図のオフバ
ツフアトランジスタＱ７を除く全てのトランジス
タのベース―コレクタ間がSBDクランプされた
トランジスタを用いた回路例について述べたが、
全拡散を行うことにより、ベース―コレクタ間を
SBDクランプしていないトランジスタにより構
成された回路、あるいは入力ゲート回路がトラン
ジスタにより構成されたTTLにも本発明回路が
適用されることは言うまでもない。
以上、述べたように本発明回路によれば、従来
のTTLのレベルシフトトランジスタのコレクタ
と位相分割段トランジスタのコレクタと電源との
間に、わずか各々１個のトランジスタとSBDよ
り構成された回路を接続するだけで、消費電力、
チツプ面積共ほとんど増加させることなく回路の
スイツチング速度が大きく改善されたTTL回路
を得ることができる。
のTTLのレベルシフトトランジスタのコレクタ
と位相分割段トランジスタのコレクタと電源との
間に、わずか各々１個のトランジスタとSBDよ
り構成された回路を接続するだけで、消費電力、
チツプ面積共ほとんど増加させることなく回路の
スイツチング速度が大きく改善されたTTL回路
を得ることができる。
第１図は従来のTTLの一代表例を示す回路接
続図、第２図は本発明TTLの一実施例を示す回
路接続図、第３図ａおよび第３図ｂは本発明回路
を集積回路化した場合の抵抗Ｒ２、トランジスタ
Ｑ２，Ｑ７およびSBD Ｄ８に関する平面図およ
び断面図を示す。 符号の説明 Ｒ１〜Ｒ８……抵抗、Ｑ１〜Ｑ７
……トランジスタ、Ｄ１〜Ｄ８……ダイオード、
CL……負荷容量、１……入力端子、２……電源
端子、３……出力端子、４……接地端子、１００
……Ｐ型半導体基板、１０１，１０２……N+型
埋込み層、１０２，２０２……Ｎ型エピタキシヤ
ル層、１０３……P+型絶縁分離領域、１０４…
…Ｐ型層、１０５……N+型領域、１０７……酸
化膜、１０８，…，１０８″，２０８，…，２０
８……白金シリサイド、１０９，…，１０９″，
２０９，…，２０９″……アルミニウム電極又は
アルミニウム配線層。
続図、第２図は本発明TTLの一実施例を示す回
路接続図、第３図ａおよび第３図ｂは本発明回路
を集積回路化した場合の抵抗Ｒ２、トランジスタ
Ｑ２，Ｑ７およびSBD Ｄ８に関する平面図およ
び断面図を示す。 符号の説明 Ｒ１〜Ｒ８……抵抗、Ｑ１〜Ｑ７
……トランジスタ、Ｄ１〜Ｄ８……ダイオード、
CL……負荷容量、１……入力端子、２……電源
端子、３……出力端子、４……接地端子、１００
……Ｐ型半導体基板、１０１，１０２……N+型
埋込み層、１０２，２０２……Ｎ型エピタキシヤ
ル層、１０３……P+型絶縁分離領域、１０４…
…Ｐ型層、１０５……N+型領域、１０７……酸
化膜、１０８，…，１０８″，２０８，…，２０
８……白金シリサイド、１０９，…，１０９″，
２０９，…，２０９″……アルミニウム電極又は
アルミニウム配線層。
Claims (1)
- １ ダイオードまたはトランジスタからなる入力
ゲート回路と、該入力ゲート回路に接続されたレ
ベルシフト・トランジスタと、該レベルシフト・
トランジスタに接続された位相分割段トランジス
タと、該位相分割段トランジスタに接続された出
力トランジスタと、該出力トランジスタと前記位
相分割段トランジスタとの間に接続された出力オ
フバツフア回路とを有する論理ゲート回路におい
て、前記レベルシフト・トランジスタのコレクタ
にベースが接続され、そのコレクタが電源に、エ
ミツタがレベルシフト用ダイオードを介して前記
位相分割段トランジスタのコレクタに接続された
充電用NPNトランジスタを設けたことを特徴と
する論理ゲート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8631280A JPS5720027A (en) | 1980-06-25 | 1980-06-25 | Logical gate circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8631280A JPS5720027A (en) | 1980-06-25 | 1980-06-25 | Logical gate circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5720027A JPS5720027A (en) | 1982-02-02 |
| JPS6367369B2 true JPS6367369B2 (ja) | 1988-12-26 |
Family
ID=13883313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8631280A Granted JPS5720027A (en) | 1980-06-25 | 1980-06-25 | Logical gate circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5720027A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0666680B2 (ja) * | 1984-08-29 | 1994-08-24 | 富士通株式会社 | Ｔｔｌ回路 |
| DE3580267D1 (de) * | 1985-01-15 | 1990-11-29 | Texas Instruments Inc | Einstellbare beschleunigungsschaltung fuer gatter des ttl-typs. |
| JPS63240128A (ja) * | 1987-03-27 | 1988-10-05 | Toshiba Corp | 論理回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53116768A (en) * | 1977-03-22 | 1978-10-12 | Nec Corp | Logical operation circuit |
-
1980
- 1980-06-25 JP JP8631280A patent/JPS5720027A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53116768A (en) * | 1977-03-22 | 1978-10-12 | Nec Corp | Logical operation circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5720027A (en) | 1982-02-02 |
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