JPH0652780B2

JPH0652780B2 - 縦型絶縁コレクタｐｎｐトランジスタ構造

Info

Publication number: JPH0652780B2
Application number: JP3043721A
Authority: JP
Inventors: ドミニク・ボヌー; ミリアム・コムベ; アンソニー・ジェイ・ダリー; ピエール・モリエ; セイキ・オグラ; パスカル・タンオフ
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1990-04-10
Filing date: 1991-03-08
Publication date: 1994-07-06
Anticipated expiration: 2009-07-06
Also published as: EP0451423A1; US5155572A; JPH0541487A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体デバイスに関
し、特に出力段が上側ＰＮＰと下側ＮＰＮとの相補型バ
イポーラ・トランジスタからなるＢＩＣＭＯＳ回路にお
いて有効に使用可能である縦方向絶縁コレクタＰＮＰト
ランジスタに関する。

【０００２】

【従来の技術およびその問題点】典型的なＢＩＣＭＯＳ
論理回路は、一般に２つの異なる段、即ち所要の論理機
能を生じるＣＭＯＳＦＥＴからなる第１の段および一
般に１対のＮＰＮバイポーラ・トランジスタからなり出
力駆動段として作動する第２の段で構成されている。Ｎ
ＰＮバイポーラ・トランジスタは、単位面積当たり比較
的高い電流を供給し従って同様な作動条件においてＭＯ
ＳＦＥＴよりも小さな占有空間で済むという作用効果を
有し、この論理回路はまた高い相互コンダクタンスを呈
するという作用も奏することができる。一方、ＦＥＴ
は、その優れた集積密度、低い許容損失および優れた論
理効率を有するので所要の論理機能を行うため第１段に
おいて使用される。

【０００３】１対のＮＰＮトランジスタで構成されたＢ
ＩＣＭＯＳ出力段回路は、これまで広く使用されてお
り、文献に様々に記載されている。高性能、例えば高い
ベータ（電流利得）および遮断周波数を有するＰＮＰト
ランジスタが提供されるならば、従来の出力段は、相補
型トランジスタを使用することにより速度性能あるいは
集積密度を改善することができる。相補型の縦型バイポ
ーラ・トランジスタで形成された出力段回路は、上記双
方の改善をもたらすことができる。

【０００４】プルアップ用の上側ＮＰＮトランジスタと
プルダウン用の下側ＰＮＰトランジスタからなる出力段
回路は、当技術分野において公知であり、例えば、Ｍｏ
ｔｏｒｏｌａ社に譲渡された文献１：ＵＳ−Ａ第３，５
４１，３５３号において記載されているが、この回路は
用途が比較的限定されている。この文献には、１対の相
補型バイポーラ・トランジスタがエミッタ・フォロワ
（ＥＦ）形態で接続された構成が記載されており、所謂
ＢＩＣＭＯＳの分野において該トランジスタは「集積相
補型ロジック（ＩＣＬ）」と呼ばれるものである。この
形態においては、２個のエミッタが一体に接続され、そ
の接続された共通ノードは出力端子に接続されている。
上側ＮＰＮトランジスタおよび下側ＰＮＰトランジスタ
のコレクタはそれぞれ正の電圧およびグラウンドと接続
されている。このような形態は、ＮＰＮトランジスタの
全てのコレクタが前記正の電圧に接続されているため、
当技術分野において従来より使用されていた。その結
果、コレクタが埋設されて一体化され、そのため極めて
高い集積密度を得ることができる。更に、このような縦
型コレクタ接地ＰＮＰトランジスタを製造することにつ
いては、以下に説明するように格別な問題点がない。ま
た、このような形態によれば、コレクタ−基板間のキャ
パシタンスＣｃｓの影響は排除される。しかし、ＩＣＬ
技術においては、別のバイアス手段を、文献２：Ｆ．Ｍ
ｏｎｔｅｇａｒｉ著論文「相補型ＦＥＴバイポーラ回路
（ＣｏｍｐｌｅｍｅｎｔａｒｙＦＥＴｂｉｐｏｌａ
ｒｃｉｒｃｕｉｔ）」（ＩＢＭＴｅｃｈｎｉｃａｌ
ＤｉｓｃｌｏｓｕｒｅＢｕｌｌｅｔｉｎ、第２９巻、
１９８６年９月発行、１８５７〜１８５８頁）に示され
るように出力トランジスタに対して接続しなければなら
ない。この文献に示されるように、これらのバイポーラ
出力トランジスタのベース間に接続された付加的なＦＥ
Ｔは、適当な動作のための電圧シフタとして働く。最後
に、出力段の２個のトランジスタがエミッタ・フォロワ
形態で接続されているため、第１段は大きな電圧スイン
グを供給しなければならず、その結果ＢＩＣＭＯＳ論理
回路は速度性能が制限される。

【０００５】反対に、相補型の出力段回路の他の形態
は、上側ＰＮＰと下側ＮＰＮバイポーラ・トランジスタ
で構成されている。この形態はまた、文献３：ＩＢＭ社
に譲渡されたＵＳ−Ａ第３，８７９，６１９号に示され
る如く、当技術分野において早くから知られていた。該
文献に記載された２個の入力ＮＡＮＤ論理機能を生じる
従来のＢＩＣＭＯＳ回路の電気的回路図が本出願の図１
に示されている。回路１０は、論理機能を行うＣＭＯＳ
論理ゲート・ブロック１１を含み、その後段に出力段回
路として作動する駆動ブロック１２が接続されている。
ブロック１２は、それぞれＴＵＰおよびＴＤＮで示され
る上側ＰＮＰバイポーラ・トランジスタと下側ＮＰＮバ
イポーラ・トランジスタで構成されている。これらトラ
ンジスタのエミッタは、それぞれ第１の供給電圧即ち端
子１３における正の電圧（ＶＨ）と、第２の供給電圧即
ち端子１４におけるグラウンド（ＧＮＤ）とに接続され
る。論理ゲート・ブロック１１は、ＶＨおよびＧＮＤ間
に接続されそれぞれ端子１５、１６を介して供給される
論理入力信号Ａ１およびＡ２により駆動される６個のＦ
ＥＴＰ１、Ｐ２、Ｐ３、Ｎ１、Ｎ２およびＮ３を含ん
でいる。ＦＥＴＰ３およびＮ３は単に出力トランジス
タＴＵＰおよびＴＤＮのベースを静止状態にバイアスす
るために使用されるものである。回路出力信号ＶＯＵＴ
は端子１７から出力され、該端子１７は出力トランジス
タＴＵＰおよびＴＤＮのコレクタ領域間に形成される共
通出力ノードＮと同じ電位にある。トランジスタＴＵＰ
およびＴＤＮのベースは、論理ゲート・ブロック１１の
ノード１８および１９と接続され、別々に駆動される。
この構成においては、電圧シフト手段は不要である。図
１に示される回路１０は２入力ＮＡＮＤゲートである
が、異なる論理的機能を行う他の回路も同様に形成する
ことができる。更に、ＰＮＰトランジスタが高性能な、
例えばコレクタ抵抗が低くコレクタ−基板間キャパシタ
ンスＣｃｓが低いトランジスタであるならば、このＢＩ
ＣＭＯＳ論理回路は優れた速度特性を呈することになる
が、これは双方の出力トランジスタが増幅器として働く
ためである。更に、図１の回路１０においては、出力ト
ランジスタが前記の形態と比較してより小さな入力電圧
スイングで充分であるから、全てのＦＥＴが非常に小さ
なデバイスで形成される。このような理由により、相補
型インバータ・タイプの回路１０は非常に有用である。

【０００６】しかし、図１の回路が合成タイプの標準的
なＢＩＣＭＯＳ技術、例えば、１つのバイポーラ・トラ
ンジスタと１つのＦＥＴデバイス（例えば、ＮＰＮトラ
ンジスタとＰチャンネルＦＥＴ）を同じウエル内に組合
わせる技術で集積しなければならない時には、幾つかの
問題が生じてしまう。これらの技術によれば、通常は、
図２に示した如き縦型コレクタ接地ＰＮＰトランジスタ
構造が提供される。図２の縦断面図においては、構造体
２０は、Ｐ基板に形成されたＮＰＮトランジスタ構造２
１とＰＮＰトランジスタ構造２２を含んでいる（各ＦＥ
Ｔデバイスは、簡単にするため示さない）。構造２１お
よび２２は、１つのリセス酸化物（ＲＯＸ）領域２４−
１により分離されている。ＰＮＰトランジスタ構造２２
は、Ｐ＋サブコレクタ層２６とＰコレクタ・リーチ・ス
ルー領域２７（Ｐ＋コレクタ接触領域２７−１を含む）
の組合わせからなるポケットに埋設された低ドープ濃度
のＰ−ウエル２５に形成される。コレクタの接触抵抗を
低下するため、コレクタ・リーチ・スルー領域２７は略
々Ｕ字型である。エミッタおよびベース領域はそれぞれ
符号２８および２９で示されている。ベース領域２９お
よびコレクタ接触領域２７−１は、ＲＯＸ領域２４−２
により絶縁されている。一方、ＰＮＰトランジスタ構造
２２は標準的なものである。ＮＰＮトランジスタ構造２
１は、Ｎ＋エミッタ領域３０と、Ｐベース領域３１とを
含み、該ベース領域３１は、Ｎ＋サブコレクタ層３３お
よびＮ＋コレクタ接触領域３４−１が設けられたＮコレ
クタ・リーチ・スルー領域３４の組合わせからなるポケ
ットに埋設されたＮ−ウエル領域３２に形成されてい
る。図２から明らかなように、ＰＮＰ構造の周囲には寄
生デバイスの問題は存在しない。しかしながら、絶縁コ
レクタＰＮＰトランジスタ構造が必要とされる時は、図
２の構造は不適切であり、実際問題として、Ｐ基板２３
は、グラウンドに接続されるので、ＰＮＰトランジスタ
のＰコレクタ領域２６、２７もまたグラウンド電位とな
ってしまう。

【０００７】縦型絶縁コレクタＰＮＰトランジスタを設
計する問題を解決するには、図２に示される構造を製作
するため用いられる製造プロセスが適用し得る。ＮＰＮ
トランジスタの製造に必要とされるＮ＋サブコレクタ層
の存在を利用すればよい。図３には、縦型絶縁コレクタ
ＰＮＰトランジスタ構造３５が示されており、該構造３
５は、エミッタとしてのＰ＋領域３６、ベースとしての
Ｎ−エピタキシャル層３７の一部、およびコレクタとし
てのＰ＋埋設サブコレクタ３８とＰ＋リーチ・スルー領
域３９からなっている。この従来のＰＮＰ構造は、Ｐ基
板２３からＰＮＰトランジスタのコレクタ領域３８およ
び３９を絶縁するためのリング状のＮ＋リーチ・スルー
領域４１と接触するＮ＋埋設サブコレクタ領域４０から
なるＮ＋ポケットに囲繞されている。ウエーハの表面に
おいては、アクティブ領域が適当なＲＯＸ領域４２−
１、４２−２により分離されている。図３のＰＮＰトラ
ンジスタ構造は、領域４０、４１により生じたシリコン
面積の損失による集積密度低下の観点から、また密な接
触状態にある２つの高ドープ濃度埋設領域３８および４
０がＰＮＰトランジスタ構造３５の品質および機能性に
有害な転位を生じてしまうので、充分に満足できるもの
ではない。しかし、後者の問題は、埋設サブコレクタ領
域４０およびリーチ・スルー領域４１を低濃度にドープ
することにより回避することができるが、寄生デバイス
が生じてしまう。更に、図３のＰＮＰトランジスタの製
造プロセスはまた、ＰＮＰトランジスタ構造の製造には
不要である領域、従ってＰＮＰトランジスタ構造のみに
必要なＰ＋サブコレクタ領域およびＰ＋リーチ・スルー
領域３９をの形成するステップを必要とする。しかし、
これらの余分なステップは、完全に絶縁されたＰＮＰト
ランジスタ構造が得られるという大きな利点を有するた
めには不可欠なものである。

【０００８】

【発明の概要】従って、本発明の基底となる技術上の問
題は、上記したようなＰ＋埋設サブコレクタ領域４０お
よびＰ＋リーチ・スルー領域３９がもはや不要である縦
型絶縁コレクタ・トランジスタ構造の提供にある。その
結果、ＰＮＰトランジスタの製造プロセスはより簡単に
なり、またＮＰＮトランジスタの製造プロセスと完全に
共用し得ることになるが、このような簡素化により、デ
バイス性能の低下をもたらす寄生デバイスを生じてしま
うようなことにならないようにする必要がある。

【０００９】本発明によれば、この問題は、エミッタと
してのＰ＋領域と、ベースとしてのＮ領域と、コレクタ
としてのＰ−ウエル領域とを含むタイプの縦型絶縁コレ
クタＰＮＰトランジスタ構造によって解決される。Ｐ−
ウエル・コレクタ領域は、リング形状のＮリーチ・スル
ー領域と、Ｐ−ウエル・コレクタ領域を基板から絶縁す
るためのＮ＋埋設層とからなるポケット内に囲繞され
る。Ｐ−ウエル・コレクタ領域およびＮリーチ・スルー
領域にはそれぞれ、ウエーハ面にＰ＋およびＮ＋接触領
域が設けられる。Ｎ＋リーチ・スルー接触領域およびＰ
＋コレクタ接触領域は一緒に接続されてＰＮＰトランジ
スタのコレクタ電極を形成する。望ましい実施態様にお
いては、これらの領域は隣接状態にされ、集積密度の増
加のため共通コレクタ接触電極が形成される。

【００１０】上記のＰＮＰトランジスタの特性を更に改
善するため、Ｐ−ウエル・コレクタ領域は、エミッタと
してのＰＮＰトランジスタのＮベース、ベースとしての
Ｐ−ウエル・コレクタ領域、およびコレクタとしてのＮ
＋埋設層により形成される寄生ＮＰＮトランジスタがア
クティブ状態にされるように、充分に薄く形成される。
Ｐ−ウエル・コレクタ領域の厚さを小さくすることは、
ＰＮＰトランジスタの抵抗を増大し、それにより該トラ
ンジスタの特性が低下することになってしまう。しか
し、ＮＰＮ寄生トランジスタはＮＰＮトランジスタの特
性に対して全体的に好都合な作用を持つことが判明し
た。

【００１１】また、本発明のＰＮＰトランジスタ構造は
従来のＮＰＮトランジスタと容易に合成でき、図１に関
して先に述べた相補型バイポーラ・タイプのＢＩＣＭＯ
Ｓ論理回路の出力段回路として有効に使用することがで
きる密度の高いコンパクトな集積構造を形成することが
できる。

【００１２】従って、本発明の主な目的は、絶縁コレク
タを有する高性能の縦型ＰＮＰトランジスタ構造の提供
にある。

【００１３】本発明の別の目的は、特定のＰ＋サブコレ
クタ領域とＰ＋リーチ・スルー領域を必要としない縦型
絶縁コレクタＰＮＰトランジスタ構造の提供にある。

【００１４】本発明の他の目的は、製造プロセスが比較
的簡単でありかつＮＰＮトランジスタの製造と完全に共
用し得る縦型絶縁コレクタＰＮＰトランジスタ構造の提
供にある。

【００１５】本発明の更に他の目的は、全ての相補型バ
イポーラおよびＢＩＣＭＯＳ論理回路の集積密度を更に
増加するため標準的なＮＰＮトランジスタと一体化が可
能な縦型絶縁コレクタＰＮＰトランジスタ構造の提供に
ある。

【００１６】

【実施例】図４は、本発明の基本的原理を示すためのＰ
ＮＰトランジスタ構造４３を示している。本発明者は、
簡単な構造でありかつ図２のＮＰＮトランジスタを作る
プロセスとコンパチブルなプロセスで製造できるものと
して、この構造を着想した。それぞれ４４および４５で
示されるＮベースおよびＰ＋エミッタ領域は、ＰＮＰト
ランジスタのコレクタを形成するＰ−ウエル領域４６に
従来の方法で形成されている。Ｐ−ウエル領域４６に
は、Ｐ＋コレクタ接触領域４６−１が設けられ、リング
状のＮリーチ・スルー領域４７、およびＰ基板２３から
絶縁するためのＮ＋埋設層４８の組合わせにより囲繞さ
れている。後者は、ＧＮＤであるチップ上に得られる最
も大きな負側（本例においてはＧＮＤ）電圧に接続され
ている。Ｎリーチ・スルー領域４７には、接合絶縁目的
のために最も大きな正の電圧、例えばＶＨに接続される
Ｎ＋接触領域４７−１が設けられている。あるいはま
た、Ｎリーチ・スルー領域４７は、Ｎ＋埋設層４８と同
じレベルでドーピングして形成することができる。領域
４９−１および４９−２を含む適当なＲＯＸ領域によ
り、ウエーハ面におけるＰＮＰトランジスタの隣接する
アクティブ領域間が電気的に絶縁されている。特に、Ｐ
＋コレクタ接触領域４６−１は、ＲＯＸ領域４９−２に
よりＮベース領域４４から、またＲＯＸ領域４９−１に
よりＮ＋コレクタ接触領域４７−１から分離されてい
る。ＲＯＸ領域は、後で形成されるケイ素化合物（図示
せず）により潜在的に形成される回路の短絡を阻止する
ために必要である。Ｐ＋コレクタ接触領域４６−１はＧ
ＮＤと接続されず、従って、図１の回路におけるブロッ
ク１２の構造において必要とされる如く絶縁されてい
る。図４の構造４３から明らかなように、電気的な観点
から、Ｔ１で示したＰＮＰトランジスタとは別に、他の
寄生デバイスが形成されていることもまた明らかであろ
う。寄生ＮＰＮトランジスタＴ２は、３つの領域、即
ち、コレクタとしてのＮベース領域４４、ベースとして
のＰ−ウエル領域４６およびエミッタとしてのＮ＋埋設
層４８により形成される。Ｐ−ウエル領域の厚さＷに応
じて、このＮＰＮトランジスタＴ２は作動可能状態ある
いは作動不可能状態にすることができる。Ｐ−ウエル領
域４６とＮ＋埋設層４８間に形成されたＰＮ接合ダイオ
ードは、符号Ｄで示されている。コレクタおよびサブコ
レクタの抵抗は、それぞれＲｃおよびＲｓｕｂｃｏで現
されている。適正な作動を生じるためには、Ｎ＋コレク
タ接触領域４７−１はＶＨに接続される必要があり、そ
の結果ダイオードＤは逆バイアスが与えられる。図４の
縦型絶縁コレクタＰＮＰトランジスタがＰ＋サブコレク
タ埋設層およびＰリーチ・スルー領域を必要としないた
め、図４の構造は図３の構造よりも少ないプロセス・ス
テップで製造でき、また後者と共用し得る。しかし、Ｐ
−ウエル領域４６の面積抵抗によるコレクタ抵抗は、Ｐ
＋埋設サブコレクタ３８が無いので、図３の構造のそれ
と比較して激増すし、その結果、図４のＰＮＰ構造は、
速度特性が制限される。実際問題として、図４に示した
構造の場合、標準的なＢＩＣＭＯＳ技術においては、拡
散ベース領域４４では約２００オーム／ｓｑ（平方）お
よびＲＯＸ絶縁領域４９−２では約３キロオーム／ｓｑ
の非常に大きなコレクタ抵抗が予測される。

【００１７】このコレクタ抵抗Ｒｃを下げるため、当業
者には、Ｐ−ウエル領域の厚さＷを増やすことが通常の
方法であり、この厚さＷを大きくすると寄生ＮＰＮトラ
ンジスタＴ２を不作動状態にして、図５Ａに示されるよ
うに、ダイオードＤを逆バイアスする。なお、図５Ａ
は、図４のＰＮＰトランジスタ構造４３の等価の電気的
な態様を示すものである。

【００１８】しかし、あまりにも高いコレクタ抵抗Ｒｃ
により生じる問題は、異なる方法で克服することができ
る。本発明によれば、Ｐ＋コレクタ接触領域４６−１お
よびＮ＋コレクタ接触領域４７−１は共に短絡されてい
る。この新しい等価コレクタ抵抗Ｒ'ｃは、抵抗Ｒｃを
ダイオードＤとサブコレクタ抵抗Ｒｓｕｂｃｏとの直列
接続体を並列接続したことによって得られるものであ
る。Ｒｓｕｂｃｏは非常に低く、Ｒ'ｃ＜＜Ｒｃ（ダイ
オードＤが通電状態にある時）であるため、等価コレク
タ抵抗Ｒ'ｃは著しく小さくなる。また、図４の構造で
は、ＶＨの抑制による絶縁の問題は生じないことを知る
ことが重要である。しかし、寄生デバイスが生じてしま
い、これが当業者がこの解決法を実現することを妨げて
いた。Ｐ−ウエル領域の厚さＷに従って２つの場合が可
能である。

【００１９】もしこの厚さＷがトランジスタ動作を不可
能とするほど大きなものであれば、トランジスタＴ２は
無視することができ、この場合のＰＮＰトランジスタ構
造４３の等価の電気的な態様が図５Ｂに示される。図５
Ｂから明らかなように、構造４３は、並列の２つの要
素、即ち一方の分岐の抵抗Ｒｃおよび他の分岐のダイオ
ードＤと抵抗Ｒｓｕｂｃｏ、に直列接続された理想的な
ＰＮＰトランジスタＴ１で表わすことができる。

【００２０】もしＰ−コレクタ・ウエル領域がＮＰＮト
ランジスタＴ２を作動させることができるよううに充分
に薄ければ、ＰＮＰＮ（サイリスタ）構造がＮ＋埋設層
４８からＰ＋エミッタ領域４５へ形成される。図５Ｃ
は、このような場合、即ちトランジスタＴ₁とＴ₂が結合
された場合の図４のＰＮＰトランジスタ構造４３と等価
の電気回路を示している。

【００２１】要約すれば、図５Ａ乃至図５Ｂから、Ｐ−
ウエル領域の厚さＷに従いＮＰＮトランジスタＴ２が無
視し得る電流利得を持つかどうかに従って、ＰＮＰトラ
ンジスタ構造４３がＰＮダイオードＤの上部あるいはＮ
ＰＮトランジスタＴ２の上部に接続されたＰＮＰトラン
ジスタＴ１と見做すことができることが理解されよう。

【００２２】潜在的に形成されるサイリスタ構造におい
てラッチ・アップ現象が生じるおそれがあるので、本発
明者は、この問題に関して前記寄生デバイス、即ちＮＰ
ＮトランジスタＴ２およびダイオードＤの影響を研究し
た。実験によれば、コレクタ抵抗Ｒｃによる電圧降下が
０．７ボルトに達する時、トランジスタＴ２がターン・
オンした。トランジスタＴ２のコレクタ電流がＰＮＰベ
ース電流に加えられ、ＰＮＰのターン・オン遷移を加速
する。（負荷が容量的なもののみであるＢＩＣＭＯＳ論
理回路における如く）出力電流が消滅する時、ループ利
得が１より大きいがサイリスタが遷移の終りに自動的に
オフとなるならば、局部的ラッチ・アップが生じる。

【００２３】ＮＰＮトランジスタＴ２の異なるアウトラ
イン、即ちＰＮＰベースの本来的領域、あるいは本来的
領域に外因的な領域を加えた領域（図４の各幅員Ｘ１お
よびＸ２参照）に従って、回路シミュレーションのため
の異なるモデルが考えられた。従って、トランジスタＴ
１およびＴ２に対して、平均的なパラメータを選定する
ことができる。理論的には、プロセスのパラメータおよ
び回路の動作に応じて、ＰＮＰトランジスタ構造および
厚さＷの値に応じてＰＮＰトランジスタ構造４３が以下
の４つの異なる態様で考えられる。

【００２４】(１)ＰＮＰトランジスタＴ１はコレクタ抵
抗Ｒｃを有し、ＮＰＮトランジスタＴ２は無視され、ダ
イオードＤは常にＯＦＦとなる。この仮定は図５Ａの回
路図と対応する。

【００２５】(２)ＰＮＰトランジスタＴ１はコレクタ抵
抗Ｒｃを有し、ＮＰＮトランジスタＴ２は無視し得るＡ
Ｃ利得を呈してダイオードＤと等価になる。この仮定
は、図５Ｂの回路図と対応する。

【００２６】(３)ＰＮＰトランジスタＴ１はコレクタ抵
抗Ｒｃを有し、ＮＰＮトランジスタＴ２は機能する（即
ち、ＡＣ利得を無視できない）。この仮定は、図５Ｃの
回路図と対応する。

【００２７】(４)ＰＮＰトランジスタＴ１はコレクタ抵
抗Ｒｃをもたない理想的なものであり、ＮＰＮトランジ
スタＴ２は無視される。これは、図３の構造と広義に対
応する。

【００２８】上記の仮定(１)乃至(３)は、ＰＮＰＮ構造
をなすデバイスの効果を示すために標準的なデバイス・
モデルを用いてシミュレートされた。シミュレーション
は、トランジスタＴ１のターン・オン遷移時における寄
生ＮＰＮトランジスタＴ２のインパクトを評価するのみ
ならず、（主として、サイリスタ動作が生じる時）その
ターン・オフ能力を調べるため行われた。ターン・オフ
時間が反対の遷移時において図１の回路の１対の相補型
バイポーラ・トランジスタＴＵＰおよびＴＤＮにクロス
・オーバー電流を生じるに充分な長さとなるまで、パル
ス幅は狭められた。

【００２９】ＰＮＰトランジスタ構造４３により供給さ
れる全電流Ｉおよび図１のトランジスタＴＵＰと関連す
る出力電圧ＶＯＵＴの波形が、１．０ｐＦの容量的負荷
Ｃｗに関してそれぞれ図６および図７に示される。図に
おけるカーブは、時間Ｔ（ｎｓ）に対応させて信号の強
さ（電流）Ｉ（ｍＡ）および信号の電圧Ｖ（ボルト）を
それぞれ表わしている。

【００３０】図６においては、入力信号が符号５０で示
されている。図１のＰＮＰトランジスタＴＵＰのコレク
タ電極より出力される全プルアップ電流Ｉの波形が、そ
れぞれ図５Ａ、図５Ｂおよび図５ＣのトランジスタＴＵ
Ｐの構成のため使用される等価の電気回路態様に応じて
符号５１、５２、５３で示されている。

【００３１】入力信号が符号５４で示される図７におい
ては、図１のノードＮの出力電圧ＶＯＵＴの波形は、図
５Ａ、図５Ｂおよび図５ＣのトランジスタＴＵＰをそれ
ぞれ構成するため用いられる等価の電気回路態様に応じ
て、符号５５、５６、５７により示されている。

【００３２】図６および図７に示された波形を調べる
と、下記のことが判る。

【００３３】−もしコレクタ抵抗Ｒｃに並列にダイオー
ドＤが無いか、あるいはサイリスタ動作が無ければ、Ｐ
ＮＰトランジスタＴ１は飽和状態になる（カーブ５１参
照）。この飽和状態は、出力電流Ｉを激しく減少させ、
ターン・オフ時間（図６においては、２〜３．５ｎｓ）
を増加させ、この１．５ｎｓのターン・オフ時間は、１
ｐＦの負荷がロードされる時は充分でなく、４ｎｓで最
大となる大きなクロス・オーバー電流を生じる。

【００３４】−短絡させた接続（図５Ｂおよび図５Ｃ参
照）およびダイオードＤあるいは全サイリスタの効果
が、プルアップ電流を略々２または３のファクタだけ改
善する（図６参照）。後者の場合（カーブ５３参照）、
この増加はほとんどコレクタ抵抗を持たない理想的なＰ
ＮＰトランジスタにより与えられるレベルまで対応し、
その結果、トランジスタＴＵＰが図５Ｃの態様と対応す
るトランジスタ構造４３で構成される時、図１の回路の
動作速度と同様な速度が得られる。

【００３５】要約すれば、Ｎ＋埋設層４８およびＮリー
チ・スルー領域４７がＰ−ウエル領域４６（ＰＮＰトラ
ンジスタのコレクタを形成する）をＰ基板２３から分離
する絶縁層として働くのみではなく、Ｎ＋コレクタ接触
領域４７−１およびＰ＋コレクタ接触領域４６−１間を
短絡するので、ＰＮＰトランジスタのコレクタ抵抗を低
下させるシャント経路を提供し、よってターン・オン遷
移時間が短縮される。更に、寄生ＮＰＮトランジスタＴ
２のトランジスタ動作は適切であり、最大の効率で切換
えられる。

【００３６】図８は、本発明の望ましい実施態様による
縦型絶縁コレクタＰＮＰトランジスタの構造を示してい
る。符号５８で示されるこの構造は、図４の構造から得
られ、同じ参照符号が付されている。Ｐ−ウエル領域４
６は、依然として、Ｎ＋埋設層４８同じリング状のＮリ
ーチ・スルー領域４７によってＰ基板２３から絶縁され
ている。接触領域４６−１および４７−１は一体化さ
れ、その結果コレクタ抵抗値が著しく低減するばかりで
なく、シリコン面積が著しく節減される。前記接触領域
を短絡する共通の金属コレクタ接点５９が設けられてい
る。Ｐ−ウエル領域の厚さＷは、図４の寄生ＮＰＮトラ
ンジスタＴ２のトランジスタ動作を許容するよう充分い
薄く形成されている。その結果、上記のサイリスタは、
ＰＮＰ構造５８が大きな容量的負荷を駆動できるように
するものである。これは、プルアップ電流が充分に低下
して、コレクタ抵抗Ｒｃの両端の電圧が１Ｖｂｅ（ベー
ス・エミッタ間電圧）よりも小さな電圧いなると、サイ
リスタが自己消滅することにより得ることができる。

【００３７】図９Ａは、図２の標準的なＢＩＣＭＯＳ技
術により形成された従来のＮＰＮトランジスタとの本発
明のＰＮＰトランジスタ（図８に示されたような）とを
集積して形成した合成構造６０を示す。ＮＰＮトランジ
スタ６１は、Ｎ＋エミッタ領域６２、Ｐベース領域６３
およびＮ＋埋設サブコレクタ層６５と接触するＮ−コレ
クタ領域６４を含んでいる。Ｎリーチ・スルー領域６６
は、Ｎ＋埋設サブコレクタ層６５と接触してＮＰＮトラ
ンジスタ構造のコレクタ領域を形成する。前記Ｎリーチ
・スルー領域６６には、Ｎ＋コレクタ接触領域６６−１
が設けられることが望ましい。Ｎ＋コレクタ接触領域６
６−１およびＮリーチ・スルー領域６６は一体化されて
１つのＮ＋リーチ・スルー領域として形成することがで
きることに注意されたい。あるいはまた、Ｎリーチ・ス
ルー領域６６およびＮ−コレクタ領域６４は、１つのＮ
ウエル領域に一体化することができる。ＰＮＰトランジ
スタ６７は、Ｐ＋エミッタ領域６８、ＰＮＰトランジス
タのコレクタとして働くＰ−ウエル領域７０に形成され
たＮベース領域６９を含んでいる。Ｐ−ウエル領域に
は、例えばＰ＋タイプの更にドープを施したコレクタ接
触領域７０−１が設けられる。ＲＯＸ領域７１−１およ
び７１−２は、合成された構造のアクティブ域間に充分
な絶縁を提供する。ＮＰＮトランジスタ構造は、ＰＮＰ
トランジスタ６７のＰ＋コレクタ接触領域７０−１をＮ
ＰＮトランジスタ６１のＮ＋コレクタ接触領域６６−１
と隣接させることにより、また合成したＮＰＮ／ＰＮＰ
構造のコレクタ電極を形成するため共通金属接点７２に
より両方の接触領域を短絡することにより、絶縁コレク
タＰＮＰトランジスタと合成される。

【００３８】このように合成された集積デバイスの利点
は下記の如くである。

【００３９】−共通埋設サブコレクタ層６５において合
成されるため、ＮＰＮトランジスタのＮ＋サブコレクタ
領域とＰＮＰトランジスタの隣接するＮ＋サブコレクタ
領域間の空隙（約５μｍ）がほとんど存在しない。

【００４０】−前記Ｎ＋サブコレクタ層６５に近接する
唯一のリーチ・スルー領域６６が設けられ、従ってＮＰ
ＮトランジスタとＰＮＰトランジスタ間のＲＯＸ領域
（図１、２４−１参照）は不要である。

【００４１】−ＰＮＰおよびＮＰＮのコレクタ接点をＲ
ＯＸ領域７１−１および７１−２に対して当接させて、
金属ケイ素化合物レベルで一緒に結合することができ
る。

【００４２】約３のファクタでコレクタ抵抗を減少させ
るのに有効な図２の構造におけるＵ字型リーチ・スルー
領域２７は不要である。図９Ｂに示したトポグラフィ
（ｔｏｐｏｇｒａｐｈｙ）から明らかなように、棒状の
リーチ・スルー領域で充分であり、集積密度が向上す
る。他の利点は、両方のトランジスタのコレクタ−基板
間のキャパシタンスが短絡されそのサブコレクタ領域が
共通にサブコレクタ層において合成されるため、全コレ
クタ−基板間のキャパシタンスＣｃｓが低減することで
ある。

【００４３】下表によれば、この点が歴然としよう。 ─────────────────────────────────── デバイスの種類全キャパシタンス(fF) シリコン面積(μm² ) ＮＰＮ図２８２１９３ＰＮＰ図２１８１３８９縮減ＰＮＰ図８１４２２８８図２の合成デバイス２６３６８２（絶縁域含む）図９Ａの合成デバイス１７０４４１これらの値は、寄生キャパシタンスＣｃｓが２６３ｆ
Ｆから１７０ｆＦへ、およびシリコン面積が６８２μｍ
²から４４１μｍ²へそれぞれ減少することを示してお
り、即ち、約３５％の改善があることを示している。

【図面の簡単な説明】

【図１】出力駆動段回路が上側ＰＮＰと下側ＮＰＮとか
らなる相補型バイポーラ・トランジスタ対で構成された
ＢＩＣＭＯＳ２入力ＮＡＮＤ論理回路の回路図である。

【図２】ＰＮＰトランジスタが、従来のＢＩＣＭＯＳ製
造プロセスにより得られる合成タイプの縦型グラウンド
−コレクタ・タイプである相補型バイポーラ・トランジ
スタの典型的な構造を示す断面図である。

【図３】従来の典型的な縦型絶縁コレクタＰＮＰトラン
ジスタ構造の断面図である。

【図４】本発明の基本的原理を示すための縦型絶縁コレ
クタＰＮＰトランジスタ構造の断面図である。

【図５】Ａは、Ｎ＋リーチ・スルー接触領域がＶＨに接
続された図４のＰＮＰトランジスタ構造の等価回路図で
ある。Ｂは、本発明の第１の実施例により、Ｎ＋および
Ｐ＋接触領域が短絡されＰ−ウエル・コレクタ領域が比
較的厚く構成された場合の図４のＰＮＰトランジスタ構
造の等価回路図である。Ｃは、本発明の第２の実施例に
より、Ｎ＋およびＰ＋接触領域が短絡されＰ−ウエル・
コレクタ領域が比較的薄く構成された場合の図４のＰＮ
Ｐトランジスタ構造の等価回路図である。

【図６】トランジスタＴＵＰが図５Ａ、図５Ｂおよび図
５Ｃに示された態様と対応する場合の、ベースに加えら
れた入力信号に応答する図１のトランジスタＴＵＰのコ
レクタにおける全プルアップ電流の波形を示すグラフで
ある。

【図７】トランジスタＴＵＰが図５Ａ、図５Ｂおよび図
５Ｃに示される態様と対応する場合の、トランジスタの
ベースに加えられる入力信号に応答する出力電圧ＶＯＵ
Ｔの波形を示すグラフである。

【図８】本発明の望ましい実施態様による新規な縦型絶
縁コレクタＰＮＰトランジスタ構造の断面図である。

【図９】Ａは、従来のＮＰＮトランジスタ構造と図８の
ＰＮＰトランジスタ構造を合成して得られた構造を示す
断面図である。Ｂは、Ａで示された合成構造のレイアウ
ト形態を示すレイアウト図である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者ミリアム・コムベフランス国91000、エブリィ、リュー・ア・ドーデ 17番地、アパルトマンニュメロ 11 (72)発明者アンソニー・ジェイ・ダリーアメリカ合衆国12569、ニューヨーク州プリーザント・ヴァレー、グレーソン・ブールバード 21番地 (72)発明者ピエール・モリエフランス国77310、ボワジース・ル・ロワ、リュー・ドゥ・ポンティエリィ 15番地 (72)発明者セイキ・オグラアメリカ合衆国12533、ニューヨーク州ホープウェル・ジャンクション、ロングヒル・ロード 50番地 (72)発明者パスカル・タンオフフランス国77930、セリ・ヤン・ビエール、ルート・ドゥ・フォンテーヌブロー 45番地

Claims

【特許請求の範囲】

【請求項１】Ｐ基板（２３）に形成される縦型絶縁コ
レクタＰＮＰトランジスタ構造（５８）であって、前記
ＰＮＰトランジスタのエミッタ、ベース、コレクタをそ
れぞれ形成するＰ＋領域（４５）、Ｎ領域（４４）、Ｐ
−ウエル領域（４６）を含むＰＮＰトランジスタ構造に
おいて、前記Ｐ−ウエル領域が、Ｎ＋埋設層（４８）と
これと接触するリング状のＮリーチ・スルー領域（４
７）とからなるＮタイプのポケット内に囲繞され、前記
Ｎリーチ・スルー領域および前記Ｐ−ウエル領域が電気
的結合により短絡されてコレクタ電極（Ｃ）を画成する
ことを特徴とするトランジスタ構造。
【請求項２】前記Ｐ−ウエル領域（４６）には接触領
域（４６−１）が設けられ、前記Ｎリーチ・スルー領域
（４７）には接触領域（４７−１）が設けられて前記電
気的結合が接続されることを特徴とする請求項１記載の
トランジスタ構造。
【請求項３】前記Ｎリーチ・スルー領域（４７）がＮ
＋タイプの導電性を呈することを特徴とする請求項１記
載のトランジスタ構造。
【請求項４】前記Ｐ−ウエル領域（４６）は、共通金
属接点（５９）が接続され、前記Ｎ＋リーチ・スルー領
域と隣接して設けられた前記コレクタ電極を形成する接
触領域（４６−１）が設けられることを特徴とする請求
項３記載のトランジスタ構造。
【請求項５】前記接触領域（４６−１、４７−１）が
隣接して形成されて、共通金属接点（５９）を収受して
前記コレクタ電極を形成することを特徴とする請求項２
記載のトランジスタ構造。
【請求項６】前記Ｐ−ウエル領域（４６）の厚さ
（Ｗ）が、ＮＰＮトランジスタのコレクタ、ベース、エ
ミッタを形成するＮ領域、Ｐ−ウエル領域、Ｎ＋埋設層
により形成される埋設層寄生ＮＰＮトランジスタ（Ｔ
２）がトランジスタ動作可能なように設定されているこ
とを特徴とする請求項１乃至５のいずれかに記載のトラ
ンジスタ構造。
【請求項７】エミッタとしてのＮ＋領域（６２）と、
ベースとしてのＰ領域（６３）と、コレクタとしてのＮ
−領域（６４）とで構成されるＮＰＮトランジスタが形
成されるＮ＋埋設サブコレクタ層（６５）を有するＰ基
板（２３）に形成される合成ＮＰＮ／ＰＮＰトランジス
タ構造（６０）において、前記Ｎ＋埋設サブコレクタ層
（６５）と接触するリング状のＮリーチ・スルー領域
（６６）を更に含み、該サブコレクタ層はエミッタとし
てのＰ＋領域（６８）と、ベースとしてのＮ領域（６
９）と、コレクタとしてのＰ−ウエル領域（７０）とに
より形成されるＰＮＰトランジスタ構造（６７）を囲繞
するポケットを形成し、前記Ｎリーチ・スルー領域（６
６）および前記Ｐ−ウエル領域（７０）が電気的結合に
より短絡されてコレクタ電極（Ｃ）を画成することを特
徴とするトランジスタ構造。
【請求項８】前記Ｐ−ウエル領域（７０）には、接触
領域（７０−１）が設けられ、前記Ｎリーチ・スルー領
域（６６）には、接触領域（６６−１）が設けられ、前
記電気的結合が接続されることを特徴とする請求項６記
載のトランジスタ構造。
【請求項９】前記接触領域（６６−１、７０−１）が
隣接して設けられ、共通金属接点（７２）により短絡さ
れて前記コレクタ電極を形成することを特徴とする請求
項８記載のトランジスタ構造。
【請求項１０】前記Ｐ−ウエル領域（７０）の厚さ
（Ｗ）が、ＮＰＮトランジスタのコレクタ、ベース、エ
ミッタをそれぞれ形成する前記Ｎ領域、Ｐ−ウエル領
域、Ｎ＋埋設層により形成される寄生ＮＰＮトランジス
タがトランジスタ動作可能なように設定されていること
を特徴とする請求項７乃至９のいずれかに記載のトラン
ジスタ構造。