JPS6232626B2 - - Google Patents
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- JPS6232626B2 JPS6232626B2 JP54111339A JP11133979A JPS6232626B2 JP S6232626 B2 JPS6232626 B2 JP S6232626B2 JP 54111339 A JP54111339 A JP 54111339A JP 11133979 A JP11133979 A JP 11133979A JP S6232626 B2 JPS6232626 B2 JP S6232626B2
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- Japan
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- transistor
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- emitter
- collector
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- 230000007423 decrease Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 5
- 239000000758 substrate Substances 0.000 description 3
- 230000003321 amplification Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 239000008188 pellet Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
- H01L27/0233—Integrated injection logic structures [I2L]
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Bipolar Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
本発明は、定電流源を負荷として働く論理回路
のスイツチング動作速度の改良に関するものであ
り、特にI2L（Integrated Injection Logic）を用
いて構成した論理回路のスイツチング動作速度を
改善したものに関する。
のスイツチング動作速度の改良に関するものであ
り、特にI2L（Integrated Injection Logic）を用
いて構成した論理回路のスイツチング動作速度を
改善したものに関する。
I2Lは、同一半導体基板上に形成された単一の
島状領域内にスイツチングトランジスタと、該る
スイツチングトランジスタに小数キヤリアを注入
する定電流源（インジエクタ）とを設け、小数キ
ヤリアを注入しつつ上記スイツチングトランジス
タのベース入力によつてスイツチングトランジス
タのコレクタ出力を制御するものである。
島状領域内にスイツチングトランジスタと、該る
スイツチングトランジスタに小数キヤリアを注入
する定電流源（インジエクタ）とを設け、小数キ
ヤリアを注入しつつ上記スイツチングトランジス
タのベース入力によつてスイツチングトランジス
タのコレクタ出力を制御するものである。
第１図は、従来より提案されているI2Lの基本
インバータ回路の等価回路図である。即ち、ベー
スが接地された横形PNPトランジスタ４のエミツ
タは電源端子１に接続され、エミツタが接地され
た縦形NPNトランジスタ５のベースは、前記横
形PNPトランジスタ４のコレクターに接続される
と共に入力端子２へ接続され、縦形NPNトラン
ジスタ５のコレクタ群３ａ，３ｂおよび３ｃを出
力とする基本インバータの構成を示す。縦形
NPNトランジスタ５はスイツチングトランジス
タ５の定電流負荷として働く。
インバータ回路の等価回路図である。即ち、ベー
スが接地された横形PNPトランジスタ４のエミツ
タは電源端子１に接続され、エミツタが接地され
た縦形NPNトランジスタ５のベースは、前記横
形PNPトランジスタ４のコレクターに接続される
と共に入力端子２へ接続され、縦形NPNトラン
ジスタ５のコレクタ群３ａ，３ｂおよび３ｃを出
力とする基本インバータの構成を示す。縦形
NPNトランジスタ５はスイツチングトランジス
タ５の定電流負荷として働く。
第２図は第１図のI2L基本インバーターの具体
的構造を示す図であり、第１図に対応する部分に
は同一符号を付した。
的構造を示す図であり、第１図に対応する部分に
は同一符号を付した。
即ち、第２図において、Ｐ型半導体６の上に設
けられたＮ型エピタキシヤル層１２にＰ型領域７
および８が形成され、領域８の中にはＮ型領域
９，１０および１１が形成されている。よつて領
域７は横形トランジスタ４のエミツタ領域となつ
て電源端子１へ接続され、ベースはエピタキシヤ
ル層１２に、コレクタはＰ型領域８にそれぞれな
る。エピタキシヤル層１２はまたNPNスイツチ
ングトランジスタ５のエミツタ領域となり、そし
て領域８はまたトランジスタ５のベース領域とな
る。領域８は入力端子２へ接続されている。領域
８の中のＮ型領域９，１０および１１はトランジ
スタ５のコレクタ群３ａ，３ｂおよび３ｃとそれ
ぞれなる。このように、エピタキシヤル層１２は
トランジスタ４のベースおよびトランジスタ５の
エミツタとして共用され、又領域８もトランジス
タ４のコレクタおよびトランジスタ５のベースと
して共用されている。
けられたＮ型エピタキシヤル層１２にＰ型領域７
および８が形成され、領域８の中にはＮ型領域
９，１０および１１が形成されている。よつて領
域７は横形トランジスタ４のエミツタ領域となつ
て電源端子１へ接続され、ベースはエピタキシヤ
ル層１２に、コレクタはＰ型領域８にそれぞれな
る。エピタキシヤル層１２はまたNPNスイツチ
ングトランジスタ５のエミツタ領域となり、そし
て領域８はまたトランジスタ５のベース領域とな
る。領域８は入力端子２へ接続されている。領域
８の中のＮ型領域９，１０および１１はトランジ
スタ５のコレクタ群３ａ，３ｂおよび３ｃとそれ
ぞれなる。このように、エピタキシヤル層１２は
トランジスタ４のベースおよびトランジスタ５の
エミツタとして共用され、又領域８もトランジス
タ４のコレクタおよびトランジスタ５のベースと
して共用されている。
しかしながら、この第２図のI2Lの基本インバ
ータの構造図によつて明確な様に、スイツチング
トランジスタ５のベース・エミツタ間接合面積は
通常の順方向NPNトランジスタのベース・エミ
ツタ接合面積に比べて非常に広くなつてしまう。
即ちI2Lのスイツチングトランジスタ５のベー
ス・エミツタ間接合容量は順方向NPNトランジ
スタに比べて非常に大きな値となり、又、該るベ
ース・エミツタ間容量は第１図PNPトランジスタ
４により構成される定電流源の一定電流により充
電される為、I2Lの基本インバーターのスイツチ
ング動作速度、特に立ち上り時間を遅くする重大
な要素となつている。
ータの構造図によつて明確な様に、スイツチング
トランジスタ５のベース・エミツタ間接合面積は
通常の順方向NPNトランジスタのベース・エミ
ツタ接合面積に比べて非常に広くなつてしまう。
即ちI2Lのスイツチングトランジスタ５のベー
ス・エミツタ間接合容量は順方向NPNトランジ
スタに比べて非常に大きな値となり、又、該るベ
ース・エミツタ間容量は第１図PNPトランジスタ
４により構成される定電流源の一定電流により充
電される為、I2Lの基本インバーターのスイツチ
ング動作速度、特に立ち上り時間を遅くする重大
な要素となつている。
今、NPNトランジスタ５の導通時のベース・
エミツタ間容量をＣ、NPNトランジスタ５が導
通するときのベース・エミツタ間電圧をＶON、ト
ランジスタ４で構成される定電流源の電流値を
Ｉ、ベース・エミツタ間容量Ｃを充電する充電時
間をＴとすると、次の関係式が成立する。
エミツタ間容量をＣ、NPNトランジスタ５が導
通するときのベース・エミツタ間電圧をＶON、ト
ランジスタ４で構成される定電流源の電流値を
Ｉ、ベース・エミツタ間容量Ｃを充電する充電時
間をＴとすると、次の関係式が成立する。
ＶON＝１／Ｃ・Ｉ・Ｔ ………(1)
これより充電時間Ｔを導き出すと、
Ｔ＝ＶＯＮ・Ｃ／Ｉ ………(2)
となる。よつて、ベース・エミツタ間容量Ｃを定
電流源電流Ｉで導通ベース・エミツタ間電圧ＶON
まで充電する充電時間Ｔは、式(2)から明確である
ようにベース・エミツタ間容量のＣの減少、
NPNトランジスタ５が導通するベース・エミツ
タ間の順方向電圧ＶONの減少及び定電流源電流Ｉ
の増大によつて短縮される。
電流源電流Ｉで導通ベース・エミツタ間電圧ＶON
まで充電する充電時間Ｔは、式(2)から明確である
ようにベース・エミツタ間容量のＣの減少、
NPNトランジスタ５が導通するベース・エミツ
タ間の順方向電圧ＶONの減少及び定電流源電流Ｉ
の増大によつて短縮される。
しかしながら、I2L基本インバーターのベー
ス・エミツタ間容量Ｃは、I2L基本インバーター
のベース面積により決定され設計上から充電時間
Ｔを十分短縮する程の大幅な減少は望めない。
又、導通電圧ＶONに関しても半導体材料により決
定される為、充電時間Ｔの改善に寄与することは
不可能である。
ス・エミツタ間容量Ｃは、I2L基本インバーター
のベース面積により決定され設計上から充電時間
Ｔを十分短縮する程の大幅な減少は望めない。
又、導通電圧ＶONに関しても半導体材料により決
定される為、充電時間Ｔの改善に寄与することは
不可能である。
よつて、本発明の目的は、定電流値Ｉを可変す
ることによつて、ベース・エミツタ間容量Ｃの充
電時間Ｔを短縮し、スイツチング動作速度が極め
て速い論理回路を提供することにある。
ることによつて、ベース・エミツタ間容量Ｃの充
電時間Ｔを短縮し、スイツチング動作速度が極め
て速い論理回路を提供することにある。
本発明によれば、I2Lを構成するスイツチング
トランジスタのベースに接続された電流源のほか
に、スイツチングトランジスタのベースに印加さ
れる入力信号によつて供給電流が変化する第２の
電流源をスイツチングトランジスタのベースに接
続した論理回路を得る。
トランジスタのベースに接続された電流源のほか
に、スイツチングトランジスタのベースに印加さ
れる入力信号によつて供給電流が変化する第２の
電流源をスイツチングトランジスタのベースに接
続した論理回路を得る。
以下、本発明の実施例につき図面を参照してよ
り詳細に説明する。
り詳細に説明する。
第３図は本発明の一実施例を示す論理回路の回
路図であり、第１図と同二のところは同一符号を
付してその説明は省略する。
路図であり、第１図と同二のところは同一符号を
付してその説明は省略する。
即ち第３図において、半導体基板上に形成され
たエピタキシヤル層の島状領域の中で、同一の島
状領域に第２図の如く造られたスイツチングトラ
ンジスタとして働くエミツタ接地形NPNトラン
ジスタ５と第１の定電流源とに働くベース接地形
PNPトランジスタ４は前述した通りI2Lの基本イ
ンバータを構成する。一般的な論理回路として
は、第１図の基本インバータ回路が複数段縦続接
続されており、よつてトランジスタ５のベースに
は同じ島状領域につくられトランジスタ５と同一
構造のトランジスタ１５の一コレクタ出力が接続
されている。そして、別の島状領域に造られた第
２の定電流源として働くPNPトランジスタ１４の
ベースはNPNトランジスタ１５のベースに結ば
れ、そのコレクターはNPNトランジスタ１５の
前述したコレクタ出力に結ばれる。これはペレツ
ト上の金属配線で容易に実施できる。又、トラン
ジスタ１４のコレクタはNPNトランジスタ１５
の他のコレクタに接続してもよい。トランジスタ
１５のベースは入力端子１６へ接続され、そのエ
ミツタは電源端子１３に接続されている。
たエピタキシヤル層の島状領域の中で、同一の島
状領域に第２図の如く造られたスイツチングトラ
ンジスタとして働くエミツタ接地形NPNトラン
ジスタ５と第１の定電流源とに働くベース接地形
PNPトランジスタ４は前述した通りI2Lの基本イ
ンバータを構成する。一般的な論理回路として
は、第１図の基本インバータ回路が複数段縦続接
続されており、よつてトランジスタ５のベースに
は同じ島状領域につくられトランジスタ５と同一
構造のトランジスタ１５の一コレクタ出力が接続
されている。そして、別の島状領域に造られた第
２の定電流源として働くPNPトランジスタ１４の
ベースはNPNトランジスタ１５のベースに結ば
れ、そのコレクターはNPNトランジスタ１５の
前述したコレクタ出力に結ばれる。これはペレツ
ト上の金属配線で容易に実施できる。又、トラン
ジスタ１４のコレクタはNPNトランジスタ１５
の他のコレクタに接続してもよい。トランジスタ
１５のベースは入力端子１６へ接続され、そのエ
ミツタは電源端子１３に接続されている。
該る構成の論理回路の動作を説明する。まず、
NPNトランジスタ１５及びPNPトランジスタ１
４のベースが結ばれた入力端子１６が論理的にハ
イレベルにあるとするとNPNトランジスタ１５
は導通、PNPトランジスタ１４は遮断状態とな
り、よつてNPNトランジスタ５は遮造状態とな
り、第１の定電流源であるPNPトランジスタ４の
出力電両流はNPNトランジスタ１５のコレクタ
電流となる。
NPNトランジスタ１５及びPNPトランジスタ１
４のベースが結ばれた入力端子１６が論理的にハ
イレベルにあるとするとNPNトランジスタ１５
は導通、PNPトランジスタ１４は遮断状態とな
り、よつてNPNトランジスタ５は遮造状態とな
り、第１の定電流源であるPNPトランジスタ４の
出力電両流はNPNトランジスタ１５のコレクタ
電流となる。
入力端子１６が、論理的にハイレベルからロー
レベルに変化すると、NPNトランジスタ１５の
ベース電流が減少しPNPトランジスタ４の出力電
流はNPNトランジスタ５のベース・エミツタ容
量の充電を始め、ベース・エミツタ間電位は大き
くなり始める。次いで、PNPトランジスタ１４の
エミツタ・ベース間が順バイアスになり、PNPト
ランジスタ１４は導通する。この時PNPトランジ
スタ１４は、エミツタ接地として働く為、PNPト
ランジスタ１４の出力電流はベース電流の電流増
幅利得倍された値となり、第１の電流源である
PNPトランジスタ４と共にNPNトランジスタ５
のベース・エミツタ間容量を充電する。この二つ
のPNPトランジスタ４，１４の出力電流によつて
スイツチングトランジスタ５は素早く導通する。
レベルに変化すると、NPNトランジスタ１５の
ベース電流が減少しPNPトランジスタ４の出力電
流はNPNトランジスタ５のベース・エミツタ容
量の充電を始め、ベース・エミツタ間電位は大き
くなり始める。次いで、PNPトランジスタ１４の
エミツタ・ベース間が順バイアスになり、PNPト
ランジスタ１４は導通する。この時PNPトランジ
スタ１４は、エミツタ接地として働く為、PNPト
ランジスタ１４の出力電流はベース電流の電流増
幅利得倍された値となり、第１の電流源である
PNPトランジスタ４と共にNPNトランジスタ５
のベース・エミツタ間容量を充電する。この二つ
のPNPトランジスタ４，１４の出力電流によつて
スイツチングトランジスタ５は素早く導通する。
入力端子１６の電位が完全にローレベルに引き
下げられると、PNPトランジスタ１４はベース接
地として働く。
下げられると、PNPトランジスタ１４はベース接
地として働く。
以上の説明で明らかな様に本実施例の論理回路
は、スイツチングトランジスタ５が導通する時
に、第１及第２の電流源であるトランジスタ４お
よび１４の双方の出力電流を用いてベース・エミ
ツタ間容量を充電するため、充電時間Ｔが著しく
短縮され、スイツチング動作速度は大幅に改良さ
れる。
は、スイツチングトランジスタ５が導通する時
に、第１及第２の電流源であるトランジスタ４お
よび１４の双方の出力電流を用いてベース・エミ
ツタ間容量を充電するため、充電時間Ｔが著しく
短縮され、スイツチング動作速度は大幅に改良さ
れる。
このように、本発明によればスイツチングトラ
ンジスタのベース・エミツタ間容量を定電流源と
入力信号の変化に応じて出力電流が変化する定電
源との双方の電流で充電するためスイツチング速
度が大幅に短縮した論理回路を提供し得る。
ンジスタのベース・エミツタ間容量を定電流源と
入力信号の変化に応じて出力電流が変化する定電
源との双方の電流で充電するためスイツチング速
度が大幅に短縮した論理回路を提供し得る。
尚、本発明は上記実施例に限定されないことは
無論であり、例えば、PNPトランジスタ１４をト
ランジスタ４，５および１５が形成されている島
状領域に同時に形成することもでき、又、トラン
ジスタ１５はトランジスタ５と同一形状の必要は
なく、通常のトランジスタとして異なる島状領域
に形成して第３図のように配線してもよい。さら
にまた、トランジスタ５，１５をPNP型に、トラ
ンジスタ４，１４をNPN型にすることもでき、
これは導電型をすべて入れかえればよい。
無論であり、例えば、PNPトランジスタ１４をト
ランジスタ４，５および１５が形成されている島
状領域に同時に形成することもでき、又、トラン
ジスタ１５はトランジスタ５と同一形状の必要は
なく、通常のトランジスタとして異なる島状領域
に形成して第３図のように配線してもよい。さら
にまた、トランジスタ５，１５をPNP型に、トラ
ンジスタ４，１４をNPN型にすることもでき、
これは導電型をすべて入れかえればよい。
第１図はI2Lの基本インバータの等価回路図、
第２図は第１図のI2Lの基本インバータの構造
図、第３図は本発明の一実施例を示す論理回路の
等価回路図である。 １…電源端子、２…入力端子、３ａ，３ｂ，３
ｃ…縦形NPNトランジスタ５のコレクタ群であ
り、基本インバータの出力端子、４…横形PNPト
ランジスタ、５…縦形NPNトランジスタ、６…
Ｐ型半導体基板、７…横形PNPトランジスタのエ
ミツタ領域でありI2Lのインジエクタ領域、８…
横形PNPトランジスタ４のコレクタ領域及縦形
NPNトランジスタ５のベース領域、９，１０，
１１…縦形NPNトランジスタのコレクタ領域、
１２…横形PNPトランジスタ４のベース領域及縦
形NPNトランジスタ５のエミツタ領域であり島
状領域に分離された一つのエピタキシヤル層、１
３…電源端子、１４…PNPトランジスタ、１５…
I2L構成の縦形NPNトランジスタ、１６…入力端
子。
第２図は第１図のI2Lの基本インバータの構造
図、第３図は本発明の一実施例を示す論理回路の
等価回路図である。 １…電源端子、２…入力端子、３ａ，３ｂ，３
ｃ…縦形NPNトランジスタ５のコレクタ群であ
り、基本インバータの出力端子、４…横形PNPト
ランジスタ、５…縦形NPNトランジスタ、６…
Ｐ型半導体基板、７…横形PNPトランジスタのエ
ミツタ領域でありI2Lのインジエクタ領域、８…
横形PNPトランジスタ４のコレクタ領域及縦形
NPNトランジスタ５のベース領域、９，１０，
１１…縦形NPNトランジスタのコレクタ領域、
１２…横形PNPトランジスタ４のベース領域及縦
形NPNトランジスタ５のエミツタ領域であり島
状領域に分離された一つのエピタキシヤル層、１
３…電源端子、１４…PNPトランジスタ、１５…
I2L構成の縦形NPNトランジスタ、１６…入力端
子。
Claims (1)
- １ 一導電型式の第１のトランジスタと、該第１
のトランジスタのベースに接続された定電流源
と、前記第１のトランジスタのベースに接続され
且つ該ベースに供給される入力信号によつて供給
電流が前記第１のトランジスタが導通時には増加
し、遮断時には減少するように変化する電流源と
を有し、前記定電流源はベースが接地されコレク
タが前記一導電型式のトランジスタのベースと共
用された他の導電型式の第２のトランジスタで構
成され、前記入力信号は前記一導電型式の第３の
トランジスタのベースに加えられ該第３のトラン
ジスタのコレクタから前記第１のトランジスタの
ベースへ供給されており、前記電流源はそのベー
スおよびコレクタが前記第３のトランジスタのベ
ースおよびコレクタそれぞれに接続された前記他
の導電型式の第４のトランジスタで構成されてい
ることを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11133979A JPS5636155A (en) | 1979-08-31 | 1979-08-31 | Logical circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11133979A JPS5636155A (en) | 1979-08-31 | 1979-08-31 | Logical circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5636155A JPS5636155A (en) | 1981-04-09 |
| JPS6232626B2 true JPS6232626B2 (ja) | 1987-07-15 |
Family
ID=14558681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11133979A Granted JPS5636155A (en) | 1979-08-31 | 1979-08-31 | Logical circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5636155A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6415424U (ja) * | 1987-07-15 | 1989-01-26 | ||
| KR100548512B1 (ko) * | 2002-10-30 | 2006-02-02 | 매그나칩 반도체 유한회사 | 반도체소자의 제조방법 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63139099A (ja) * | 1986-12-01 | 1988-06-10 | Kawatetsu Kogyo Kk | 六チタン酸アルカリウィスカーの製造方法 |
| JP2532012B2 (ja) * | 1991-11-08 | 1996-09-11 | 川鉄鉱業株式会社 | 六チタン酸アルカリウィスカ― |
-
1979
- 1979-08-31 JP JP11133979A patent/JPS5636155A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6415424U (ja) * | 1987-07-15 | 1989-01-26 | ||
| KR100548512B1 (ko) * | 2002-10-30 | 2006-02-02 | 매그나칩 반도체 유한회사 | 반도체소자의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5636155A (en) | 1981-04-09 |
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