JPS593965A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）　　発明の技術分野 本発明はバイポーラスタティック形半導体記憶装置に関
し、特に、ＰＮＰＮ形メモリセルを具備するスタティッ
ク形半導体記憶装置に関する。

（２）技術の背景 一般に、スタティック形半導体記憶装置においては、１
行のメモリセルが１つのワード線と１つのホールド線と
の間に接続され、各メモリセルの記憶状態すなわちフリ
ッｆ７０ツブ状態を保持するために、ワード線からメモ
リセルを経てホールド線へ、ホールド（保持）電流が流
れている。このようなワード線の選択はワードドライバ
によってワード線電位を押上げることによって行われて
おυ、この場合、ワードドライバはエミッタホロワであ
るので、ワード線の非選択状態から選択状態への変化時
間すなわちワード線の立上９時間は短かい。これに対し
、ワード線の選択状態から非選択状態への変化時間、す
なわちワード線の立上シ時間ｉワード線の寄生容量に蓄
ｉ盾れた電荷量とホールド電流の大きさとに依存する。

特に、ＰＮＰトランジスタを負荷としてＮＰＮ　）ラン
ソスタを交差結合したＰＮＰＮ形メモツメモリセルては
、ホールド電流を小さくでき、従って、大容普化に役立
つものである。しかしながら、最近の半導体記憶装置で
は大容蓋化および低消費電力化が進み、ホールド電流の
大きさもさらに小きくなっており、従って、ワード線の
立下り時間は長くなる傾向にある。従って、高速のスイ
ッチングスピード￥ｒ：得るために、ワード線の立下り
時間すなわちリカバリ時間を短縮することが重要な昧題
である。

（３）従来技術と問題点 選択ワード線の立下り時間を早めるために、選択ワード
線から集中的に放電電流を引込み、従って、正規のホー
ルド電流に加えて上述の放電電流を引込み、しかも、こ
の放電Ｗ流をある時間持続させ、これにより、選択ワー
ド線の電荷を急激に引抜くことはａ：に公知である（参
照：特願昭５４−１１０７２０号）ｒ、 しかしながら、ＰＮＰＮ形メモツメモリセルする半導体
記憶装置においては、ワード線にバルク層（埋込層）に
より形成されており、従って、ワード線の抵抗値は比較
的大きい。この結果、選択ワード線に接続されたメモリ
セルにおいて、正規のホールド電５ｆｔ、に加えて上述
の放電電流を引込むと、選択ワード線の電圧降下が大き
く、しかも、選択ワード線の位置によってその電位が変
動し、アクセス速度の点で問題であった、 （４）発明の目的 本発明の目的は、基板、ワード線のバルク層およびＰＮ
ＰＮ形メモツメモリセルＮｒＣより構成される畜生トラ
ンジスタの電流増幅率（ｈＦＥ）を大きくするという構
想にもとづき、選択ワード線に接続されたメモリセルへ
の電流供給をワードドライバと共に寄生トランジスタを
介して基板からも行うようＶＣし、従って、選択ワード
線の電圧降下を小さくすると共に位置による電位の変動
をなくして、アクセス速度を向上せしめ、前述の従来彫
りこおりる問題点を解決することにある。

（５）発明の構成 上述の目的全達成するためＶＣ本発明によｔｌは、第１
の導電形の半導体基板、薩半導体基板内に形成された第
２の導電形のバルク層よシなるワード線、および該ワー
ド線上に設けられた４ｒｖＩの縦形ＰＮＰＮ構造により
構成されたＰＮＰＮ形メモツメモリセルする半導体記憶
装置において、前記半導体基板と前記ＰＮＰＮ形メモツ
メモリセルのバルク層を部分的に薄くすることにより、
前記半導体基板、前記バルク層および前記ＰＮＰＮ形メ
モツメモリセル層によって構成される寄生トランジスタ
の電流増幅率を大きくしたことを％徴とする半導体記憶
装置が提供される。

（６）　　発明の実施例 以下、図面により本発明を従来形と比較して説明する。

第１図は従来のスタティック形午導体記憶装匝のブロッ
ク回路図である。第１図において、メモリセルＭｃｏｏ
　＋　ＭＣｏ１＋　−＋　ＭＣｎ−１，ｎ−ｔ　Ｖｆ、
マトリクス状に配置され、第１行目、・・・、第ｎ行目
のメモリセルアレイには各ワード線ＷＯ、・・・１Ｗｎ
−１と各ホールド線Ｈｏ、・・・、Ｉ（ｎ−ｉとが接続
されている。ブた、第１り’ＪＤ＋第２列月、・　、第
ｎ列目のメモリセルアレイには、各ビット線対ＢＯ＋　
１３ｎ　：Ｂｌ＋　Ｂ１：　−：　Ｂｎ−１＋　Ｂｎ−
１が接続されている。

各メモリセルには、メモリセルの記憶状態（ノリッゾフ
ロツノ状態）を保持するために、谷ホールド線Ｈｏ、・
・・、Ｈｎ−１にホールド電流源ＩＨｏ＋・・・。

ＩＨ，ｎ−１が接続されている。

各ワード？１ＩＷｏ、・・・、％−１の選択にワードデ
コ−ｌ”　ＷＤｏ　＋・・・、ＷＤｎ　により選択され
るワードドライバＤＯ＋・・・、１）ｎ−１によってワ
ード線ｗｏ、・・・。

ｗｒｌ−１の電位を押上けることによって行われるが、
ワードドライバＤｏ、・・・、Ｄｎ−１ｈエミクタホロ
ワであるので、ワード線電位の立上りは早い。他方、ワ
ード線電位の立下り時間、すなわちワード線の選択状態
から非選択状態への変化時開を早めるために、累子Ｔ１
０　＋　”’　＋　Ｔｌ　、ｎ−１ｔ　ＲＩＯ＋　”’
　　＋Ｒｉ、ｎ−１：　ｃｏｌ　”’　＊　ｃｎ−ｔ　
；　Ｔ２０　＋”’　＋　Ｔ２，１−１：Ｒ２０＋・・
・＋　Ｒ２、ｎ−１がワード線終端に接続されている。

詳細には、Ｔ１０１・・・ｔＴｌ、Ｈ−１はワード線Ｗ
ｏ　、・・・、　Ｗｎ−１のｔａによってスイッチング
されるエミッタホロワのトランジスタであり、抵抗ＲＩ
Ｏｒ　”’　＋　’１　、　ｎ　　１　　とキーｒｚ４
シタＣＩ　Ｏｒ　”’　＋ＣＩ、ｎ−１　　とはトラン
ジスタ’ｒｌｏ　、　−、’ｒ、　、　ｎ−１の出力を
遅娘させるための時定数回路を形成−ｒる。

トランジスタＴ２０　、−１　’ｒ２．　ｎ−１Ｉ寸各
時定数回路によってスイソナンダされるが、共通のホー
ルド電流源ΔＩＨに接続されている。すなわち、トラン
ジスタＴ２０．．＋　Ｔ２．ｎ−１はホールド電Ｍｔ　
ｍΔＩＨに対してカレントスイッチｆｌｉ！成しており
、従って、いずれか１つのトランジスタＴ２０．・・・
）Ｔ２．ｎ−１がオンとなる。言い俟えると、選択ワー
ド行トてに、正規のホールド電流ＩＨｏ　、　−ｒ　Ｉ
Ｈ。

。−１に加えて放電電流ΔＩＩが集中的流れるととＣ・
こなり、選択ワード線の％Ｌ敵の立下りは早くなる。

この↓うな構成にお・いては、たとえば、ワード線ＷＯ
が選択状輻から非選択状帖に変化するときＶＣに、ワー
ドＨＷｏの電位はｉ・ランソスタＴｌＣｌ、および）！
！妊回路を構成する。抵抗丁ζ１゜、キャノ七ンタＣＯ
を介してトランノスタＴｚｏＶＣ伝達されるので、放電
電流ΔＩＪ（はホールト１流１１ｏｍ？定時間接続して
加わることにζｌす、従って、ワード１１１　ＷｏのＷ
敞の立下りがさらに早くなる。

なお、第１図ンこおいて、バイアス電流源ＩＨ８に抵抗
Ｒ１０１町Ｒ１，ｎ−１とＲ２０、−９Ｒ２、ｎ−１と
共にトランジスタＴ２Ｑ＋、−＋　Ｔ２．ｎ−ＩＦ５）
ヘ−ｘｔ位を決足するものである。

しかしながら１、メモリセルＭＣｏｏ　、　ＭＣ０Ｉ　
、−＋ＭＣｎ−１，ｎ−１がＰＮＰＮ形ノｔａ合Ｋａ、
各ワード線〜’ｏ　、　−＝　＋　Ｗｎ−１はバルク層
（埋込層）によって構成されているので、その抵抗値は
比較的大きく、従って、ホールド線爬とえばＨＯにＩＨ
トΔＩＨが流れると、ワード線のｗＬ圧降下は太きい。

しかも、ワード線Ｗ、の位置によってワード線電位が変
動する１、たとえば、ワードドライバＤ、がら最遠端の
位置では電位が最低となる。

第２図は従来のＰＮＰＮ形メモツメモリセル図、第３図
にその等価回路図である。第２図ンζおいて、Ｖ　形半
導体基＆！ＩＪ：Ｐこ１形のバルク層（埋込層）２が形
成され、その上ＶＣエピタキシ十ル層が形成されている
。このエピタキシャル層においては、Ｎ形不純物拡散領
域３−１．３−２、Ｐ形不純物拡散領域４−１．４−２
、Ｎ形不純物拡散領域５−１　、５−２　、５−３　、
５−４が形成されている。丁なわち、基板１上ンこ４層
の縦形ＰＮＰＮ構造が形成されている。なお、６−１．
６−２゜６−３にアイソレーションである。

第３図を参照して第２図の構造を説明する。メモリセル
Ｃｏｏは他のメモリセルと同一であるが、負荷としての
ＰＮＰ　）ランソスタＴｌ、Ｔ２およびフリソプフロン
グを構成するＮＰＮ　）ランソスタＴ３　＋　’ｒ４よ
り構成されている。このトランジスタＴ３．Ｔ４はマル
チエミッタトランジスタにより組込−すれており、たと
えばトランジスタＴ３のマルチエミッタのうち、ビット
線ＢＯに接続されているエミンタケＥＳ　　とし、ホー
ルド線ＨＯに接続されているエミッタをＥＨとする。な
お、１ｌＩＶＣより囲１れたトランジスタげオン状態に
なること全示す。ここで、負荷トランジスタＴｌは、バ
ルク層２（エミッタ）、Ｎ形不純物拡散領域３−］（ベ
ース）、Ｐ形不純物拡散領域４−１（，１ルクタ〕によ
り構成され、また同様ＶＣ，狛タ丁トランソスタＴ２は
、バルク／ｅ２（エミッタ）、Ｎ形不純物拡散領域３−
２（ベース）、Ｐ形不純物拡散領塚３−２（コレクタ）
よりｍｌｆされる。トランジスタＴ３は、Ｎ形不純物拡
散領域３−１（コレクタ）、Ｐ形不純物拡散領域４−１
（ベース）、Ｎ形不純物拡散領域５−１　、５−２（エ
ミッタＥｓ＋　Ｅｌ（）より構成され、捷た、同様ＶＣ
、トランジスタＴ４　に、Ｎ形不純物拡散領域３−１（
コレクタ）、Ｐ形不純物拡散領域４−２（ベース）、Ｎ
形不純物拡散領域５−３　、５−４　（，１１ミツタＥ
ｓ　、　ＥＨ）より構成される。

このように、ワード線Ｗ、はバルク層２ρこより構成き
れており、従って、その抵抗値に比較的太きく、ワード
線〜Ｖｏ　ｋ介してメモリセル内−（引込捷れるｔｔｆ
流１では限度がある１、 第４図は本発明に係る半４体記憶装置のＰＮＰＮ杉メモ
リセルの一実施例を示ｆ断面図、第５図はその等１１１
１］娩ｊ路図１である。すなわち、第４図１・こおい千
は、バルクＮＩ２を部分的に薄くしである。これ＆Ｃよ
り、基板１、バルク層２、Ｎ形不純物拡散領域３−１も
しくに３−２により構成される寄生ＮＰＮトランノスタ
のｔｉ増幅率（ｈｐｒ：　）が大きくなる。第５図の等
価回路に示すように、寄生トランジスタ’ｒ５１　Ｔ６
が負荷トランジスタＴＩ　、　’ｒ２にそれぞれ接続さ
れることになる。寄生トランジスタ’ｒｓ　＋　’ｒ６
のオン、オフ制御はワード線Ｗｏの電位にこよって行わ
れ、従って、ワード線Ｗｏが選択されたとき、メモリセ
ル内に流れる保持電流および放電室ｆｉ（ＩＨｏ＋ΔＩ
Ｈ）にワードドライバＤｏ　　と共に基板ｌから供給さ
れることとなる。この結果、ワード線ＷＯ自身［流れる
電流は少なくなり従って、これによる電圧降下は小さく
、また、同時−τ、基截１からのｔ流供給が選択ワード
線に接続ｇ　′ｎ＊”ｒべてのメモリセルにおいて行わ
れるので、ワード線の位置による電位変動も小さくなる
。

なお、第４図において、バルク層２を部分的に薄くする
ことにより寄生トランジスタの電流増幅率を大きくして
いるが、これはバルク層２上にバルク層２と反対極性の
不純物を導入することによって得られる。また、上述の
実施例においては、Ｎ−形基板１上に形成されたＰＮＰ
Ｎ形メモツメモリセルたが、反対極性のＰ−形基板上に
形成されたＰＮＰＮ形メモツメモリセルＶＣも同様であ
る。

この場合、・マルク層はＮ　形となる。

（７）発明の詳細 な説明したように本発明によれば、メモリセルへの電流
供給全、ワード線ヲ介してワードドライバより行うと共
に寄生トランジスタ全介して基体よりも行えるので、ワ
ード線自身に流れる電流を減少でき、従って、ワード線
の電位低下を減少でき、しかもワード線上の位ｆｉｔＫ
よるｔ位変動もｌＪ・さくでき、アクセス速度を向上で
きる。

【図面の簡単な説明】

第１図は従来のスタティック形半導体記憶製電のブロッ
ク回路図、第２図は従来のＰＮＰＮ形メモツメモリセル
図、第３図は第２図のメモリセルの等価回路図、第４図
は本発明ＶＣ併る半導体記憶装置（ＤＰＮＰＮ形メモリ
セメモリセル例を示す断面図、第５図は第４図のメモリ
セルの等価回路図である。 Ｃｏｏ、−−冒ｃｎ−１，ｎ−１°′°メモリセル、Ｗ
Ｏ、、、、。 Ｗｎ−ｔ”’ワード線、ＢＧ　＋　ＢＯ、−＋　Ｂｎ−
１＋　Ｂｎ−１・・・ビット線、Ｄｏ２．２．、Ｄｎ−
１・・・ワードドライバ、１・・・半導体基板、２・・
・バルク層。 特許出願人 富士通株式会社 特許出願代理人 弁理士　青　木　　　　朗 弁理士　西　舘　和　之 弁理士　内　１）幸　男 弁理士　山　口　昭　之 第２図 第３図 １″′１０（ＩＨＯ＋ΔＩＨ） 第４図 第５図

Claims (1)

1. 【特許請求の範囲】 １、　第１の導電形の半導体基板、該半導体基板内に形
   成された第２の導電形のバルク層よシなるワード線、お
   よび該ワード線上に設けられた４ｍの縦形ＰＮＰＮ構造
   によ＃）ＩｆＩｌ成されたＰＮＰＮ形メモリセルを具備
   する半導体記憶装置において、補記半導体基板と前記Ｐ
   ＮＰＮ形メモリセルとの間のバルク層を部分的に薄くす
   ることにより、前記半導体基板、前記バルク層および前
   記ＰＮＰＮ形メモリセルの最下層によって構成される寄
   生トランジスタの電流増幅率を大きくしたことを特徴と
   する半導体記憶装置。 ２、前記バルク層の部分的に薄くすることを該バルク層
   の不純物ａ度を部分的に薄くすることによシ達成された
   特許請求の範囲第１項に記載の半導体記憶装置。