JPS581919Y2 - メモリ回路 - Google Patents

Description

【考案の詳細な説明】 本考案は、一般的には反転制御スイッチ （１ｎｖｅｒｓｉｏｎ ｃｏｎｔｒｏｌｌｅｄ ５
ｗ１ｔｃｈ）を利用したメモリ回路に関し、特に、本考
案は、優れたデバイス間分離を有する新しい反転制御ス
イッチ・メモリアレイに関する。

反転制御スイッチは、スベリ・ランド・コーポレーショ
ン（Ｓｐｅ、ｒｒｙ Ｒａｎｄ←ｏｒｐｏｒａｔｉｏｎ
）を権利者とする、バリー・クロガー（ＨａｒｒｙＫ
ｒｏｇｅｒ ）に対する米国特許第３．９７９．６．１
３号に説明されている。

そこには、３端子反転制御スイッチが説明されており、
３端子反転制御スイッチのエミッターコレクタ・インピ
ーダンスは、ベース電流の制御によるかまたはよらない
でエミッターコレクタ電圧の制御によって実現され保持
される２つの安定状態を有する。

反転制御スイッチを行と列をなすように配列して、個々
のスイッチ列のコレクタ電極には制御自在の電圧を印加
しうるようにし、個々のスイッチ行にはベース端子を経
て制御自在の電流を印加しうるようにしたメモリ・アレ
イを作ることが提案された。

それぞれのスイッチ行のベース端子を共通電流源に結合
せしめたのでは、電流がデバイス間を流れるのを防止す
ることは困難であるため、それぞれの行内の各スイッチ
の限界電圧レベルは制御不可能な悪影響を受けることに
なる。

ある動作条件下においては、高インピーダンス状態すな
わちオフ状態にある１つのデバイスが同じ行内の低イン
ピーダンス状態すなわちオン状態にある他のスイッチか
らの電流をもらって低インピーダンス状態すなわちオン
状態へ不適正なスイッチングを起こす可能性がある。

本考案のメモリ回路は、Ｎ行×Ｍ列をなす反転制御スイ
ッチ装置のアレイであってそれぞれの該スイッチ装置が
エミッタ、ベース、およびコレクタの各端子を有し且つ
エミッタ端子とコレクタ端子との間に第１および第２の
別個のインピーダン入状態を有していることを特徴とす
る該アレイと、該スイッチ装置に結合された電圧装置で
あって選択された該各行内の該スイッチ装置のエミッタ
端子とコレクタ端子との間に選択的に制御自在である電
圧レベルを印加するための該電圧装置と、複数の整流装
置であってそれぞれが各スイッチ装置のベース端子に結
合されている該複数の整流装置と、該整流装置に結合さ
れている電流装置であって選択された該各列内の該スイ
ッチ装置のベース端子に該整流装置を経て選択的に制御
自在である電流レベルを供給するための該電流装置と、
個々の該列内にある該スイッチ装置に結合されたデータ
検出装置であって対応する１つの該列内にある選択され
た１つの該スイッチ装置のインピーダンス状態を検出す
るための該データ検出装置と、を包含している。

反転制御スイッチは、キャリヤ注入速寒を制御する非線
形抵抗層を有する半導体接合トランジスタであり少なく
とも２つの別個のインピーダンス状態を有するデバイス
であって、金属／伝導性絶縁体（ｃｏｎｄｕｃｔｉｖｅ
−ｉｎｓｕｌａｔｏｒ）／半導体ＰＮ接合または金属／
伝導性絶縁体／半導体／障壁エミッタという構造を有す
る。

金属／伝導性絶縁体層という組合せは、コレクタ領域と
みなされ、伝導性絶縁体層に隣接する半導体領域はデバ
イスのベースとみなされる。

ＰＮ接合形の反転制御スイッチの場合には、ベースに隣
接する第２半導体領域がエミッタとみなされ、半導体／
障壁エミッタ形の反転制御スイッチの場合は、伝導性絶
縁体層に隣接する半導体ベース領域の表面とは反対側の
半導体ベース領域の表面上に配置された金属層がエミッ
タとみなされる。

反転制御スイッチは、少なくとも２つの安定したインピ
ーダンス状態を示すものであり、その１状態はコレクタ
およびエミッタ領域間の高インピーダンスを特徴とし、
他状態はコレクタおよびエミッタ領域間の低インピーダ
ンスを特徴とする。

高インピーダンス状態においては、絶縁体層に隣接する
ベース領域内に深い空乏層が形成され、この深い空乏層
は、伝導性絶縁体層がそれに隣接するベース領域の部分
に反転層が形成されるのを妨げうる限り存続する。

低インピーダンス状態は、強く順方向にバイアスされた
エミッターベース接合からの電流が、伝導性絶縁体層が
初期反転層を放電させる可能性より優勢になった場合に
実現される。

反転層の存在によって伝導性絶縁層内に比較的強い電界
が生じ、それによって比較的大きいコレクタ電流が流れ
うるようになる。

第１図は、反転制御スイッチにおける、エミッターコレ
クタ電圧とコレクタ電流との間の典型的関係を示してい
る。

第１図の横軸はデバイスのエミッタとコレクタとの間の
電位差を表わし、この電圧の極性はエミッターベース接
合を順方向にバイアスするようになっている。

また、縦軸はデバイスのコレクタから得られる電流の大
きさを、エミッターコレクタ電圧の関数として表わして
いる。

高インピーダンス状態においては、コレクタ電流は、エ
ミッターコレクタ電圧が限界電圧値ＶＴＲに達するまで
は、曲線１１で示されている比較的低い値に留まってい
るが、エミッターコレクタ電圧が限界電圧値ＶＴＲ，に
達すると、デバイスは矢印１３によって示されているよ
うに、低インピーダンス状態ヘスイツチする。

低インピーダンス状態においては、コレクタ電流は曲線
１５で示されているように、エミッターコレクタ電圧の
ほぼ１次関数になる。

コレクタ電流が、保持電圧Ｖｓと呼ばれる最小のエミッ
ターコレクタ電圧に対応する保持電流Ｉｓに等しいかま
たはそれより大きい状態にある限り、デバイスは低イン
ピーダンス状態に留まる。

コレクタ電流が保持電流値以下に低下すれば、デバイス
は高インピーダンス状態に復帰する。

第２図は、反転制御スイッチにおける、ベース電流と限
界電圧との間の典型的な関係を示している。

第２図の横軸は反転制御スイッチのベースに供給される
電流の大きさを表わしており、また縦軸はその限界電圧
を表わしている。

第２図の曲線１８から、限界電圧はベース電流の増大に
伴って単調に減少することがわかる。

低インピーダンス状態にあるデバイスに供給されるベー
ス電流は、保持電圧ＶＳをわずかに増大させるが、その
他の点でベース電流が低インピーダンス特性に与える影
響は少ない。

反転制御スイッチのメモリ・アレイにおいては、選択さ
れた個々のスイッチにおいて記憶情報の書込みおよび読
取りが可能でなくてはならない。

該デバイスがｉ行およびこれと直交するｊ列に配列され
たアレイにおいて、この可能性を実現するためには、ア
レイの選択された個々の行内にある各デバイスのコレク
ターエミッタ端子間に選択的に制御自在である電圧レベ
ルを印加するための装置と、アレイの選択された個々の
列内にある各デバイスのベース端子に選択的に制御自在
である電流レベルを該電圧レベルの印加と同時に供給す
るための装置とを併せて備えればよい。

その場合、ある与えられた行内に記憶されている情報は
、選択された行内の各デバイスのエミッターコレクタ電
圧の制御された変化に基因する、該選択された行内の各
デバイスのエミッタまたはコレクタ電流の変化を検出す
ることによって読取られる。

しかし、適当なデバイス間分離が行なわれていない場合
は、ある列内のあるデバイスのベース端子が同じ列内の
低インピーダンス状態すなわちオン状態にある他のデバ
イスのベースから電流を得る可能性がある。

バイアス状態が悪い場合は、高インピーダンス状態すな
わちオフ状態にあるデバイスがオン状態にあるデバイス
から十分なベース電流を得て、そのオフ状態のデバイス
が誤って且つ制御不能的にオン状態になることが起こり
うる。

本考案は、アレイ内の１テ゛バイスのベースからアレイ
内の他のデバイスのベースへの電流の流れを妨げること
によってこの可能性をなくし、アレイの与えられた列内
の各デバイスに対するベース電流の同時供給を呵能にす
る。

第３図には、本考案のメモリ回路の実施例が示されてい
る。

この実施例においては、反転制御スイッチの長方形アレ
イは、列２１．２２，２３および該別に直交する行２６
，２７．２８をなして配列されている。

第３図のアレイが任意の列数Ｎおよび行数Ｍを有するよ
うに選択されうろことは明らかである。

行２６は、反転制御スイッチ３１（列２１内にある）、
３２（例２２内にある）、および３３（列２３内にある
）を包含している。

電圧ドライバ３６は行２６に関連していて、その出力端
子３７に選択的に制御自在である電圧レベルを発生しう
るようになっている。

行２６のスイッチ３１，３２．３３のコレクタ端子は、
それぞれの負荷抵抗３９，４０．４１を経て電圧ドライ
バ３６の出力端子３７に接続されている。

行２７は、反転制御スイッチ４４（列２１内にある）、
４５（列２２内にある）、および４６（列２３内にある
）を包含している。

電圧ドライバ４８は行２７に関連していて、その出力端
子４９に選択的に制御自在である電圧レベルを発生しう
るようになっている。

スイッチ４４，４５．４６のそれぞれのコレクタ端子は
、それぞれの負荷抵抗５２゜５３．５４を経て該出力端
子４９に接続されている。

行２８は、反転制御スイッチ５７（列２１内にある）、
５８（列２２内にある）、および５９（列２３内にある
）を包含している。

電圧ドライバ６２は行２８に関連していて、その出力端
子６３に選択的に制御自在である電圧レベルを発生しう
るようになっている。

スイッチ５７．５８゜５９のそれぞれのコレクタ端子は
、それぞれの負荷抵抗６５，６６．６７を経て該出力端
子６３に接続されている。

電流源７１は列２１に関連していて、その電流源端子７
２はスイッチ３Ｌ４４゜５７の各ベース端子にそれぞれ
半導体ダイオード７５．７６．７７を経て接続されてい
る。

これらのダイオードは、それぞれの陽極端子が対応する
スイッチのベース端子に接続されており、陰極端子が電
流源端子７２に接続されている。

電流源７１は、スイッチ３１，４４．５７のベース端子
に、選択的に制御自在である電流レベルを供給しうるよ
うになっている。

電流源８０は列２２に関連していて、その電流源端子８
１はスイッチ３２゜４５．５８の各ベース端子にそれぞ
れ半導体ダイオード８３，８４．８５を経て接続されて
いる。

ダイオード８３，８４．８５の陽極端子はそれぞれスイ
ッチ３２，４５．５８のベース端子に接続されており、
陰極端子は電流源端子８１に接続されている。

電流源８０は、スイッチ３２，４５゜５８のベース端子
に、それぞれのダイオード８３゜８４．８５を経て選択
的に制御自在である電流レベルを供給しうるようになっ
ている。

電流源８８は列２３に関連していて、その電流源端子８
９はスイッチ３３，４６．５９のベース端子にそれぞれ
半導体ダイオード９１，９２．９３を経て接続されてい
る。

それぞれのダイオード９１，９２゜９３の陽極端子は対
応する１スイッチ３３，４６゜５９のベース端子に接続
されており、陰極端子は電流源端子８９に接続されてい
る。

電流源８８は、スイッチ３３，４６，５９のベース端子
に、それぞれのダイオード９１，９２．９３を経て選択
的に制御自在な電流レベルを供給しうるようになってい
る。

データ検出増幅器９６は列２１に関連していて、そのデ
ータ入力端子９７は列２１内のそれぞれのスイッチ３Ｌ
４４，５７のエミッタ端子に接続されている。

データ検出増幅器９６のデータ出力端子９８には、選択
された１スイッチ３１．４４５７のインピーダンス状態
を示すデータ出力信号が得られる。

データ検出増幅器１０１は列２２に関連していて、その
データ入力端子１０２は列２２内のそれぞれのスイッチ
３２，４５．５８のエミッタ端子に接続されている。

データ検出増幅器１０１のデータ出力端子１０３には、
選択された１スイッチ３２，４５．５８のインピーダン
ス状態を示すデータ出力信号が得られる。

データ検出増幅器１０６は列２３に関連していて、その
データ入力端子１０７はそれぞれのスイッチ３３゜４６
．５９のエミッタ端子に接続されている。

データ検出増幅器１０６のデータ出力端子１０８には、
選択された１スイッチ３３，４６．５９のインピーダン
ス状態を示すデータ出力信号が得られる。

操作における、第３図のアレイへの情報の書込みは、選
択された個々のスイッチのインピーダンス状態を高（オ
ン）レベルまたは低（オフ）レベルのいずれかにするこ
とによって行なわれる。

この操作は２役階、すなわちクリア段階と次の書込段階
とで行なわれる。

クリア段階は、１つまたはそれ以上の選択されたデバイ
スをオフ状態にすることによって行なわれる。

例えば、もし第３図のスイッチ３１に情報を記憶させた
い場合には、クリア操作は、行２６内の全スイッチを端
子３７から切断することにより行２６の全スイッチのコ
レクタ電流を遮断して行なわれるか、または、端子９７
．１０２，１０７の電圧レベルにほぼ等しい電圧値を端
子３７に与えることによって行なわれる。

いずれの場合においても、行２６のそれぞれのスイッチ
３１，３２．３３のコレクタ電流は保持電流Ｉｓ以下に
減少せしめられ、それによってスイッチ３１．３２．３
３は全てオフ状態になる。

行２６に記憶されている任意の情報をそのまま保持せし
めたい場合は、補助の記憶場所を設けてクリア操作が完
了するまで行２６からの情報を一時的に記憶せしめる。

次に、第２操作すなわち書込操作を行ない、所定のデー
タ・パターンに従って記憶させたい情報の通りにそれぞ
れのスイッチ３１．３２．３３のインピーダンス状態を
確立する。

書込操作においては、選択された各スイッチを包含する
各列にベース電流を供給すると同時に、該供給されたベ
ース電流によって形成された限界電圧よりは大きく、ベ
ース電流が供給されなかった各デバイスの限界電圧より
は小さいコレクタ電圧をクリアされた行に印加すること
によって、クリアされた行内の選択された各スイッチを
オン状態にする。

すなわち、所定のベース電流の供給によって、オン状態
に書込まれるべき各デバイスをクリアされた行内におい
て選択することができるのである。

例えば、もしスイッチ３１をオン状態にし、スイッチ３
２．３３をオフ状態にしたい場合は、電流源７１によっ
てダイオード７５を経てスイッチ３１へ所定のベース電
流を供給し、一方、電流源８０および電流源８８からは
実質的にゼロ電流レベルを発生させることによって、ス
イッチ３２およびスイッチ３３のベース端子にはそれぞ
れベース電流が供給されないようにする。

これと同時に、端子３７の電圧を電圧ドライバ３６によ
って、スイッチ３１の限界電圧レベル（これはベース電
流の供給によって低下せしめられている）よりは高く、
且つ、スイッチ３２および３３の限界電圧レベル（これ
は、これらのスイッチにベース電流が供給されていない
ので高レベルにある）よりは低いレベルまで上昇せしめ
る。

この結果、スイッチ３１はオン状態になり、スイッチ３
２および３３は前に行なわれたクリア操作によって置か
れたオフ状態に留まる。

このようにして書込まれた各デバイスのコレクタ電圧を
、保持電圧レベルＶｓよりは高く、且つ、アレイの他の
各行に情報が書込まれる時にベース電流を変化させるこ
とによってアレイの各デバイスに確立される限界電圧値
範囲よりは十分低いレベルまで低下せしめることにより
、書込操作は完了せしめられる。

もし、アレイの個々の列のエミッタ電圧を選択的に制御
するための装置が備えられていれば、選択された１スイ
ツチのみに対してクリア操作を施すことができる。

すなわち、第３図のアレイのような、金属／伝導性絶縁
体／ｎ型半導体／ｐ型半導体という種類のスイッチを包
含するアレイにおいては、その中の選択された１デバイ
スを次のようにして、行内の他の各デバイスのインピー
ダンス状態に影響を与えることなく、クリアすることが
できる。

すなわち、選択されたスイッチが属する列の相互接続さ
れたエミッタのエミッタ電圧を保持電圧レベルよりは高
い値まで低下せしめ、それと同時に、選択されたスイッ
チが属する行内の相互接続された各デバイスのコレクタ
電圧を該別の相互接続されたエミッタに対して与えられ
た値まで上昇せしめて、選択されたスイッチのコレクタ
ーエミツク電圧を、その保持電圧以下に低下させるので
ある。

このようにしても、該列内の他の各スイッチのコレクタ
電圧は変化せず、該行内の他の各スイッチのエミッタ電
圧は変化しないので、それらの各スイッチのコレクター
エミツク電圧は保持電圧レベル以上に保たれることにな
り、従って、選択されたスイッチのみがクリアされるこ
とになる。

このようにして、選択されたスイッチ以外の全てのスイ
ッチのインピーダンスはクリア操作によって影響されな
いことになるので、クリアされる行からの情報を記憶し
ておくための補助記憶場所を設ける必要はなくなる。

しかし、３端子デバイスである反転制御スイッチは、そ
のベース端子において電流を２方向に伝導しうろことを
忘れてはならない。

このために、上述のようにコレクタおよびエミッタ電圧
を選択的に変化させると、アレイのある列内の１つまた
はそれ以上のスイッチからその列内の他の各スイッチへ
の望ましくないベース電流の伝導がしばしば起こる。

アレイのそれぞれのスイッチのベース回路に整流装置を
用い、この整流装置を相互接続された全てのベース回路
においてベース端子に対して同じ向きに接続すれば、そ
のように相互接続されたデバイス間のベース電流の伝導
をなくすことができ、また、このようにすれば、外部電
流源から任意数の相互接続されたベース回路へ同時にベ
ース電流を供給することができる。

第３図のアレイの選択された行から記憶されている情報
を読取るには、その行内の各スイッチのコレクタに印加
されている電圧レベルを制御して変化させればよい。

その結果、その行内のオン状態にある各デバイスの場合
にはそれらのエミッタ電流レベルが変化せしめられ、一
方、その行内のオフ状態にある各デバイスの場合にはエ
ミッタ電流の変化はあっても最小である。

例えば、もし行２７に記憶されている情報の読取りが所
望される場合は、電圧ドライバ４８によって端子４９に
与えられている電圧レベルを十分に変化させ、行２７内
のオン状態にある各デバイスに検出可能なエミッタ電流
の変化を生ぜしめる。

例えば、もし、スイッチ４４がオン状態にあり、スイッ
チ４５および４６がオフ状態にあれば、スイッチ４４に
おける検出可能なエミツク電流変化がデータ検出増幅器
９６によって増幅され、データ出力端子９８に供給され
る。

しかし、スイッチ４５および４６のエミツク電流変化は
最小のものであるから、データ検出増幅器１０１および
１０６の端子１０３および１０８のそれぞれにおける出
力信号レベルには実質的な変化は起こらない。

電圧ドライバ４８によって与えられるコレクタ電圧の変
化は、スイッチ４４，４５．４６の限界電圧レベルを超
えないように、且つ、これらのスイッチのエミッターコ
レクタ電圧がそれらの保持電圧ＶＳ以下に低下しないよ
うに選択されるので、デバイスのインピーダンス状態が
読取動作中に変化することはない。

従って、第３図のアレイからのデータの読取りは非破壊
的なものであり、読取リサイクルは回数に制限なく行な
われうる。

以上の説明から、本考案のメモリ回路においては、メモ
リ回路のアレイ内の１つまたはそれ以上の反転制御スイ
ッチがアレイ内の他の反転制御スイッチからベース電流
をもらうことによって限界電圧に望ましくない、しかも
制御不能な偏移を生じ、その結果誤った情報がアレイ内
に記憶されるかもしれないという、デバイス間の相互作
用の問題が回避されていることがわかる。

本考案においては、これが最小の電力消費によって実現
されており、有利な１実施例においては比較的小さいデ
バイス断面積を有する半導体ＰＮ接合を使用して実現さ
れている。

以上においては、本考案を好適な実施例に関して説明し
てきたが、その内容は単なる説明用のものであって限定
的な意味はもたず、広い意味における本考案の範囲およ
び精神から逸脱することなく、実用新案登録請求の範囲
内において改変されうるものである。

【図面の簡単な説明】

第１図は、反転制御スイッチにおける、エミッターコレ
クタ電圧とコレクタ電流との間の典型的な関係を示すグ
ラフである。 第２図は、反転制御スイッチにおける、ベース電流と限
界電圧との間の典型的な関係を示すグラフである。 第３図は、本考案のメモリ回路の、部分的にブロック形
式を有する構造図である。 ２１．２２．２３・・・・・・列、２６，２７，２８・
・・・・・行、３１，３２．３３・・・・・・反転制御
スイッチ装置、３６・・・・・・電圧ドライバ、３７・
・・・・・出力端子、３９．４０．４１・・・・・・負
荷抵抗、４４，４５゜４６・・・・・・反転制御スイッ
チ装置、４８・・・・・・電圧ドライバ、４９・・・・
・・出力端子、５２ 、５３ 、５４・、・・・・負荷
抵抗、５７，５８，５９・・・・・・反転制御スイッチ
装置、６２・・・・・・電圧ドライバ、６３・・・・・
・出力端子、６５，６６．６７・・・・・・負荷抵抗、
７１・・・・・・電流源、７２・・・・・・電流源端子
、７５，７６．７７・・・・・・半導体ダイオード、８
０・・・・・・電流源、８１・・・・・・電流源端子、
８３，８４，８５・・・・・・半導体ダイオード、８８
・・・・・・電流源、８９・・・・・・電流源端子、９
１．９２，９３・・・・・・半導体ダイオード、９６・
・・・・・データ検出増幅器、９７・・・・・・データ
入力端子、９８・・・・・・データ出力端子、１０１・
・・・・・データ検出増幅器、１０２・・・・・・デー
タ入力端子、１０３・・・・・・データ出力端子、１０
６・・・・・・データ検出増幅器、１０７・・・・・・
データ入力端子、１０８・・・・・・データ出力端子。

Claims (1)

【実用新案登録請求の範囲】
1. メモリ回路であって、Ｎ行とＭ行からなるマトリックス
   アレイを形成し、キャリヤ注入速度を制御する非線形抵
   抗層を有する半導体接合トランジスタよりなる複数個の
   反転制御スイッチ手段と、Ｍ個のデータ検出増幅器と、
   Ｍ個の電流源と、Ｎ個の電圧ドライバとを備え、前記各
   反転制御スイッチ手段はエミッタ端子とベース端子とコ
   レクタ端子とを有し、前記各Ｍ個の列の前記Ｎ個の反転
   制御スイッチ手段は前記Ｍ個のデータ検出器の一つと前
   記エミッタ端子に共通接続され、かつ前記Ｍ個の電流源
   の一つと１個のダイオードを介して前記ベース端子に共
   通接続され、前記各Ｎ個の行の一つの前記Ｍ個の反転制
   御スイッチ手段は前記Ｎ個の電圧ドライバの一つとイン
   ピーダンス素子を介して前記コレクタ端子に共通接続さ
   れていることを特徴とするメモリ回路。