JPH05189968A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05189968A JPH05189968A JP4027394A JP2739492A JPH05189968A JP H05189968 A JPH05189968 A JP H05189968A JP 4027394 A JP4027394 A JP 4027394A JP 2739492 A JP2739492 A JP 2739492A JP H05189968 A JPH05189968 A JP H05189968A
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Abstract
(57)【要約】
【目的】 メモリセル内等のｎ型ＭＯＳトランジスタの
しきい値を安定化するための基板バイアス電位は最適値
に設定した状態で、かつ出力バッファ回路内からの電子
の注入を抑制し、品質，特性の向上を図ることのできる
半導体記憶装置を得ること。 【構成】 独立した複数の基板バイアス電位発生回路２
３，７を設け、電子２２の注入が発生するウエル１３を
他のウエル１３ａと分離し、かつ上記基板バイアス電位
発生回路２３により、このウエル１３を基板バイアス電
位の値に固定するようにしたので、電子２２の注入に起
因するメモリセル２のデータの破壊を取り除くことがで
きる。
しきい値を安定化するための基板バイアス電位は最適値
に設定した状態で、かつ出力バッファ回路内からの電子
の注入を抑制し、品質，特性の向上を図ることのできる
半導体記憶装置を得ること。 【構成】 独立した複数の基板バイアス電位発生回路２
３，７を設け、電子２２の注入が発生するウエル１３を
他のウエル１３ａと分離し、かつ上記基板バイアス電位
発生回路２３により、このウエル１３を基板バイアス電
位の値に固定するようにしたので、電子２２の注入に起
因するメモリセル２のデータの破壊を取り除くことがで
きる。
Description
【０００１】
【産業上の利用分野】この発明は、２つ以上の電源（Ｖ
CC）を有する半導体記憶装置に関し、特に複数の独立し
た基板バイアス電位を発生させ、品質，特性の向上を図
ることのできる半導体記憶装置に関するものである。
CC）を有する半導体記憶装置に関し、特に複数の独立し
た基板バイアス電位を発生させ、品質，特性の向上を図
ることのできる半導体記憶装置に関するものである。
【０００２】
【従来の技術】図４は従来の半導体記憶素子（例えばダ
イナミック・ランダム・アクセス・メモリ，ＤＲＡＭ）
の全体の構成を示すブロック図であり、また図５は図４
の断面構造を示す簡略図である。図において、１は半導
体記憶素子、２は記憶素子部（以下メモリセルと称
す）、３は制御回路、４は出力バッファ回路、５はデー
タ入力／出力共用（ＤＱ）パッド、６はデータ入力／出
力共用（ＤＱ）パッド５以外の信号用パッド、７は基板
バイアス電位（ＶBB1 ）発生回路、８は電源（ＶCC）パ
ッド、９は電源線、１０は出力回路専用電源パッド、１
１は出力回路専用電源線、１２はｐ型あるいはｎ型基
板、１３はｐ型ウェル、１４はｎ型拡散層、１５は入出
力信号線、１６は出力バッファ回路４内のｎ型ＭＯＳト
ランジスタのゲート電極、１７はメモリセル２内のビッ
ト線電極、１８はメモリセル２用のトランスファゲート
電極、１９はメモリセル２用のセルプレート電極、２０
はｐ型拡散層、２１は基板バイアス電位発生回路７によ
り発生する基板バイアス電位（ＶBB）、２２は出力バッ
ファ回路内にて基板３に注入された電子を各々示す。
イナミック・ランダム・アクセス・メモリ，ＤＲＡＭ）
の全体の構成を示すブロック図であり、また図５は図４
の断面構造を示す簡略図である。図において、１は半導
体記憶素子、２は記憶素子部（以下メモリセルと称
す）、３は制御回路、４は出力バッファ回路、５はデー
タ入力／出力共用（ＤＱ）パッド、６はデータ入力／出
力共用（ＤＱ）パッド５以外の信号用パッド、７は基板
バイアス電位（ＶBB1 ）発生回路、８は電源（ＶCC）パ
ッド、９は電源線、１０は出力回路専用電源パッド、１
１は出力回路専用電源線、１２はｐ型あるいはｎ型基
板、１３はｐ型ウェル、１４はｎ型拡散層、１５は入出
力信号線、１６は出力バッファ回路４内のｎ型ＭＯＳト
ランジスタのゲート電極、１７はメモリセル２内のビッ
ト線電極、１８はメモリセル２用のトランスファゲート
電極、１９はメモリセル２用のセルプレート電極、２０
はｐ型拡散層、２１は基板バイアス電位発生回路７によ
り発生する基板バイアス電位（ＶBB）、２２は出力バッ
ファ回路内にて基板３に注入された電子を各々示す。
【０００３】次に動作について説明する。従来の半導体
記憶装置は、図４に示すように構成されている。このう
ち、ｎ型ＭＯＳトランジスタは図５のようにｐ型ウェル
１３（あるいはｐ型基板１２）上に形成され、かつ、こ
のｎ型ＭＯＳトランジスタのしきい値（ＶTH）を安定化
させるため、このｐ型ウェル１３を負の値にバイアスし
ている。これは基板バイアスと呼ばれ、外部電源９（Ｖ
CC）をもとに基板バイアス電位発生回路７により基板バ
イアス電位（ＶBB1 ）を負の値に設定される。
記憶装置は、図４に示すように構成されている。このう
ち、ｎ型ＭＯＳトランジスタは図５のようにｐ型ウェル
１３（あるいはｐ型基板１２）上に形成され、かつ、こ
のｎ型ＭＯＳトランジスタのしきい値（ＶTH）を安定化
させるため、このｐ型ウェル１３を負の値にバイアスし
ている。これは基板バイアスと呼ばれ、外部電源９（Ｖ
CC）をもとに基板バイアス電位発生回路７により基板バ
イアス電位（ＶBB1 ）を負の値に設定される。
【０００４】
【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されているので、入出力信号共用パ
ッド５から入力された信号は、出力バッファ回路４内で
は図５に示すように、ｎ型拡散層１４につながる。この
ため、ｐ型ウェル１３の電位を基板バイアス電位発生回
路７により基板バイアス電位（ＶBB1 ）の極性を負に固
定しておいても、入力信号１５がこの基板バイアス電位
（ＶBB1 ）の値に対し、ｎ型拡散層１４とｐ型ウェル１
３との間、即ちｐ−ｎ接合のしきい値（ＶTH）分、負の
方向に設定されると、上記ｐ−ｎ接合は順方向にバイア
スされ、結局、ｐ型ウェル１３へ電子２２（ｅ- ）が注
入されてしまう。ｐ型ウェル１３へ注入された電子２２
（ｅ- ）はｐ型ウェル１３内を移動し、一部はメモリセ
ル２部に到達する。この電子２２（ｅ- ）がメモリセル
２部のｎ型拡散層１４に入るとメモリセル２のデータの
破壊を行ってしまい、半導体記憶装置は誤動作を起こし
てしまうという問題点があった。
は以上のように構成されているので、入出力信号共用パ
ッド５から入力された信号は、出力バッファ回路４内で
は図５に示すように、ｎ型拡散層１４につながる。この
ため、ｐ型ウェル１３の電位を基板バイアス電位発生回
路７により基板バイアス電位（ＶBB1 ）の極性を負に固
定しておいても、入力信号１５がこの基板バイアス電位
（ＶBB1 ）の値に対し、ｎ型拡散層１４とｐ型ウェル１
３との間、即ちｐ−ｎ接合のしきい値（ＶTH）分、負の
方向に設定されると、上記ｐ−ｎ接合は順方向にバイア
スされ、結局、ｐ型ウェル１３へ電子２２（ｅ- ）が注
入されてしまう。ｐ型ウェル１３へ注入された電子２２
（ｅ- ）はｐ型ウェル１３内を移動し、一部はメモリセ
ル２部に到達する。この電子２２（ｅ- ）がメモリセル
２部のｎ型拡散層１４に入るとメモリセル２のデータの
破壊を行ってしまい、半導体記憶装置は誤動作を起こし
てしまうという問題点があった。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、メモリセル２内等のｎ型ＭＯＳ
トランジスタのしきい値（ＶTH）を安定化させるための
基板バイアス電位（ＶBB1 ）は最適値に設定した状態で
も上記出力バッファ１１内からの電子２２（ｅ- ）の注
入を抑制できる半導体記憶装置を得ることを目的として
いる。
ためになされたもので、メモリセル２内等のｎ型ＭＯＳ
トランジスタのしきい値（ＶTH）を安定化させるための
基板バイアス電位（ＶBB1 ）は最適値に設定した状態で
も上記出力バッファ１１内からの電子２２（ｅ- ）の注
入を抑制できる半導体記憶装置を得ることを目的として
いる。
【０００６】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、独立した複数の基板バイアス電位を発生する
２つ以上の電源を設け、該電源群のうちの各電源にそれ
ぞれ接続され、それぞれ所望の基板バイアス電位を発生
する複数の基板バイアス電位発生回路を設け、基板上に
設けられた、電気的にそれぞれ分離された複数の領域に
上記各基板バイアス電位発生回路により発生される基板
バイアス電位をそれぞれ設定するようにしたものであ
る。
憶装置は、独立した複数の基板バイアス電位を発生する
２つ以上の電源を設け、該電源群のうちの各電源にそれ
ぞれ接続され、それぞれ所望の基板バイアス電位を発生
する複数の基板バイアス電位発生回路を設け、基板上に
設けられた、電気的にそれぞれ分離された複数の領域に
上記各基板バイアス電位発生回路により発生される基板
バイアス電位をそれぞれ設定するようにしたものであ
る。
【０００７】
【作用】この発明においては、独立した複数の基板バイ
アス電位を発生する２つ以上の電源を設け、該電源群の
うちの各電源にそれぞれ接続され、それぞれ所望の基板
バイアス電位を発生する複数の基板バイアス電位発生回
路を設け、上記各基板バイアス電位発生回路により、基
板上に設けた電気的にそれぞれ分離された複数の領域に
対し基板バイアス電位をそれぞれ設定するようにしたの
で、電子の注入に起因するメモリセルデータの破壊を取
り除くことができる。
アス電位を発生する２つ以上の電源を設け、該電源群の
うちの各電源にそれぞれ接続され、それぞれ所望の基板
バイアス電位を発生する複数の基板バイアス電位発生回
路を設け、上記各基板バイアス電位発生回路により、基
板上に設けた電気的にそれぞれ分離された複数の領域に
対し基板バイアス電位をそれぞれ設定するようにしたの
で、電子の注入に起因するメモリセルデータの破壊を取
り除くことができる。
【０００８】
【実施例】以下、この発明の一実施例を図について説明
する。図１は本発明の一実施例による半導体記憶装置の
ブロック構成を示す図であり、また図２は図１の断面構
造を示す簡略図である。図において、１〜２２は図３，
４の従来例に示したものと同一であり、説明は省略す
る。２３は出力バッファ回路専用電源１０を電源とする
第２の基板バイアス電位発生回路、２４は第２の基板バ
イアス電位発生回路２３により発生される第２の基板バ
イアス電位（ＶBB2 ）、２５はｎ型基板である。
する。図１は本発明の一実施例による半導体記憶装置の
ブロック構成を示す図であり、また図２は図１の断面構
造を示す簡略図である。図において、１〜２２は図３，
４の従来例に示したものと同一であり、説明は省略す
る。２３は出力バッファ回路専用電源１０を電源とする
第２の基板バイアス電位発生回路、２４は第２の基板バ
イアス電位発生回路２３により発生される第２の基板バ
イアス電位（ＶBB2 ）、２５はｎ型基板である。
【０００９】次に作用について説明する。図１に示すよ
うに、この実施例では出力バッファ回路専用電源１０を
電源とする独自の基板バイアス電位発生回路２３を設け
ていることに特徴がある。また図２に示すように電子２
２（ｅ- ）の注入が発生する出力バッファ回路４がある
ｐ型ウェル１３を他のウェル１３ａと別離し、かつ上記
第２の基板バイアス電位発生回路２３により、このｐ型
ウェル１３を基板バイアス電位２４（ＶBB2 ）の値に固
定する。
うに、この実施例では出力バッファ回路専用電源１０を
電源とする独自の基板バイアス電位発生回路２３を設け
ていることに特徴がある。また図２に示すように電子２
２（ｅ- ）の注入が発生する出力バッファ回路４がある
ｐ型ウェル１３を他のウェル１３ａと別離し、かつ上記
第２の基板バイアス電位発生回路２３により、このｐ型
ウェル１３を基板バイアス電位２４（ＶBB2 ）の値に固
定する。
【００１０】この基板バイアス電位２４（ＶBB2 ）の値
は従来の基板バイアス電位２１（ＶBB1 ）とは独立して
変更できるため、メモリセル２部等、出力バッファ回路
４以外のトランジスタ特性はそのまま保った状態で、基
板バイアス電位２４（ＶBB2 ）の値のみ負の方へ大きく
し、問題となる電子２２（ｅ- ）の注入を抑えるととも
に、仮に電子２２（ｅ- ）が注入された場合でも、ｐ型
ウェル１３が分離されていることにより、メモリセル２
等へこの電子２２（ｅ- ）が到達することはなく、正常
な動作を行うことが可能である。
は従来の基板バイアス電位２１（ＶBB1 ）とは独立して
変更できるため、メモリセル２部等、出力バッファ回路
４以外のトランジスタ特性はそのまま保った状態で、基
板バイアス電位２４（ＶBB2 ）の値のみ負の方へ大きく
し、問題となる電子２２（ｅ- ）の注入を抑えるととも
に、仮に電子２２（ｅ- ）が注入された場合でも、ｐ型
ウェル１３が分離されていることにより、メモリセル２
等へこの電子２２（ｅ- ）が到達することはなく、正常
な動作を行うことが可能である。
【００１１】このような本実施例では、出力バッファ回
路専用電源１０を電源とする独自の上記基板バイアス電
位発生回路２３を設け、電子２２（ｅ- ）の注入が発生
する出力バッファ回路４があるｐ型ウェル１３を他のウ
ェル１３ａと分離し、かつ上記第２の基板バイアス電位
発生回路２３により、このｐ型ウェル１３を基板バイア
ス電位２４（ＶBB2 ）の値に固定するようにしたので、
メモリセル２部等、出力バッファ回路４以外のトランジ
スタ特性はそのまま保った状態で、基板バイアス電位２
４（ＶBB2 ）の値のみ負の方へ大きくし、問題となる電
子２２（ｅ- ）の注入を抑えるとともに、仮に電子２２
（ｅ- ）が注入された場合でも、ｐ型ウェル１３が分離
されていることにより、メモリセル２等へこの電子２２
（ｅ- ）が到達することなく、正常な動作を行うことが
できる。
路専用電源１０を電源とする独自の上記基板バイアス電
位発生回路２３を設け、電子２２（ｅ- ）の注入が発生
する出力バッファ回路４があるｐ型ウェル１３を他のウ
ェル１３ａと分離し、かつ上記第２の基板バイアス電位
発生回路２３により、このｐ型ウェル１３を基板バイア
ス電位２４（ＶBB2 ）の値に固定するようにしたので、
メモリセル２部等、出力バッファ回路４以外のトランジ
スタ特性はそのまま保った状態で、基板バイアス電位２
４（ＶBB2 ）の値のみ負の方へ大きくし、問題となる電
子２２（ｅ- ）の注入を抑えるとともに、仮に電子２２
（ｅ- ）が注入された場合でも、ｐ型ウェル１３が分離
されていることにより、メモリセル２等へこの電子２２
（ｅ- ）が到達することなく、正常な動作を行うことが
できる。
【００１２】また上記実施例では、外部から供給される
電源が、出力バッファ回路専用電源１０とそれ以外の電
源８という組み合わせであり、かつ各々が独自の基板バ
イアス電位発生回路２３，７につながる場合を例にとっ
て説明したが、２つ以上の複数の電源を有し、かつ、こ
の中の異なる電源から２つ以上の複数の基板バイアス電
位発生回路に別々に接続するものであればよく、上記実
施例と同様の効果を奏する。
電源が、出力バッファ回路専用電源１０とそれ以外の電
源８という組み合わせであり、かつ各々が独自の基板バ
イアス電位発生回路２３，７につながる場合を例にとっ
て説明したが、２つ以上の複数の電源を有し、かつ、こ
の中の異なる電源から２つ以上の複数の基板バイアス電
位発生回路に別々に接続するものであればよく、上記実
施例と同様の効果を奏する。
【００１３】また上記実施例では、特定の回路からの電
子の注入を防止する場合を例にとって説明したが、上記
構造により半導体装置の特性，機能向上を図る場合にも
適用可能である。
子の注入を防止する場合を例にとって説明したが、上記
構造により半導体装置の特性，機能向上を図る場合にも
適用可能である。
【００１４】また図３は本発明の他の実施例による半導
体記憶装置の構造断面図であり、図において、２６はｐ
型ウェルである。
体記憶装置の構造断面図であり、図において、２６はｐ
型ウェルである。
【００１５】上記図１の第１の実施例の断面構造におい
て、図３に示すように異なる基板バイアス電位を有する
ｐ型ウェル１３が電気的に分離されていれば、どのよう
な構造をとっても上記実施例と同様の効果を得ることが
できる。
て、図３に示すように異なる基板バイアス電位を有する
ｐ型ウェル１３が電気的に分離されていれば、どのよう
な構造をとっても上記実施例と同様の効果を得ることが
できる。
【００１６】
【発明の効果】以上のように、この発明に係る半導体記
憶装置によれば、独立した複数の基板バイアス電位を発
生する２つ以上の電源を設け、該電源群のうちの各電源
にそれぞれ接続され、それぞれ所望の基板バイアス電位
を発生する複数の基板バイアス電位発生回路を設け、上
記各基板バイアス電位発生回路により基板バイアス電位
がそれぞれ設定される、電気的にそれぞれ分離された複
数の領域を有する基板を設けたので、メモリセル内等の
ｎ型トランジスタのしきい値を安定化させるための基板
バイアス電位（ＶBB1 ）は最適値に設定した状態でも上
記出力バッファ内からの電子の注入を抑制でき、品質，
特性の良好な半導体記憶装置を得ることができる効果が
ある。
憶装置によれば、独立した複数の基板バイアス電位を発
生する２つ以上の電源を設け、該電源群のうちの各電源
にそれぞれ接続され、それぞれ所望の基板バイアス電位
を発生する複数の基板バイアス電位発生回路を設け、上
記各基板バイアス電位発生回路により基板バイアス電位
がそれぞれ設定される、電気的にそれぞれ分離された複
数の領域を有する基板を設けたので、メモリセル内等の
ｎ型トランジスタのしきい値を安定化させるための基板
バイアス電位（ＶBB1 ）は最適値に設定した状態でも上
記出力バッファ内からの電子の注入を抑制でき、品質，
特性の良好な半導体記憶装置を得ることができる効果が
ある。
【図１】この発明の一実施例による半導体記憶装置のブ
ロック構成を示すブロック回路図である。
ロック構成を示すブロック回路図である。
【図２】この発明の一実施例による半導体記憶装置の断
面構造を示す概略図である。
面構造を示す概略図である。
【図３】この発明の他の実施例による断面構造を示す概
略図である。
略図である。
【図４】従来の半導体記憶装置のブロック構成を示すブ
ロック回路図である。
ロック回路図である。
【図５】従来の半導体記憶装置の断面構造を示す概略図
である。
である。
１ 半導体記憶装置 ２ 記憶素子部分（メモリセル） ３ 制御回路 ４ 出力バッファ回路 ５ データ入力／出力共用パッド ６ データ入力／出力以外の信号用パッド ７ 基板バイアス電位（ＶBB）発生回路 ８ 電源（ＶCC）パッド ９ 電源線 １０ 出力回路専用電源パッド １１ 出力回路専用電源線 １２ ｐ型あるいはｎ型基板 １３ ｐ型ウェル １４ ｎ型拡散層 １５ 入出力信号線 １６ 出力バッファ回路４内のｎ型ＭＯＳトランジスタ
のゲート電極 １７ メモリセル２内のビット線電極 １８ メモリセル２内のトランスファゲート電極 １９ メモリセル２用のセルプレート電極 ２０ ｐ型拡散層 ２１ 第１の基板バイアス電位（ＶBB1 ） ２２ 電子 ２３ 第２の基板電位発生回路 ２４ 第２の基板バイアス電位（ＶBB2 ） ２５ ｎ型基板 ２６ ｐ型基板
のゲート電極 １７ メモリセル２内のビット線電極 １８ メモリセル２内のトランスファゲート電極 １９ メモリセル２用のセルプレート電極 ２０ ｐ型拡散層 ２１ 第１の基板バイアス電位（ＶBB1 ） ２２ 電子 ２３ 第２の基板電位発生回路 ２４ 第２の基板バイアス電位（ＶBB2 ） ２５ ｎ型基板 ２６ ｐ型基板
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/10 ４９１ 8728−4Ｍ
Claims (1)
- 【請求項１】 半導体記憶装置において、 ２つ以上の電源と、 該電源群のうちの各電源にそれぞれ接続され、それぞれ
所望の基板バイアス電位を発生する複数の基板バイアス
電位発生手段と、 基板上に設けられ、上記各基板バイアス電位発生手段に
より基板バイアス電位がそれぞれ設定される、電気的に
それぞれ分離された複数の領域を備えたことを特徴とす
る半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4027394A JPH05189968A (ja) | 1992-01-16 | 1992-01-16 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4027394A JPH05189968A (ja) | 1992-01-16 | 1992-01-16 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05189968A true JPH05189968A (ja) | 1993-07-30 |
Family
ID=12219848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4027394A Pending JPH05189968A (ja) | 1992-01-16 | 1992-01-16 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05189968A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001332094A (ja) * | 2000-05-22 | 2001-11-30 | Matsushita Electric Ind Co Ltd | 半導体集積回路およびその検査方法並びにそれを有する記録装置および通信機器 |
| US6906971B2 (en) | 1994-06-28 | 2005-06-14 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| JP2007328906A (ja) * | 1995-05-05 | 2007-12-20 | Texas Instr Inc <Ti> | レベル変換器を備える行デコーダ |
-
1992
- 1992-01-16 JP JP4027394A patent/JPH05189968A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6906971B2 (en) | 1994-06-28 | 2005-06-14 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| JP2007328906A (ja) * | 1995-05-05 | 2007-12-20 | Texas Instr Inc <Ti> | レベル変換器を備える行デコーダ |
| JP2001332094A (ja) * | 2000-05-22 | 2001-11-30 | Matsushita Electric Ind Co Ltd | 半導体集積回路およびその検査方法並びにそれを有する記録装置および通信機器 |
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