KR20020071715A - 반도체 장치 - Google Patents

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KR20020071715A
KR20020071715A KR1020010083851A KR20010083851A KR20020071715A KR 20020071715 A KR20020071715 A KR 20020071715A KR 1020010083851 A KR1020010083851 A KR 1020010083851A KR 20010083851 A KR20010083851 A KR 20010083851A KR 20020071715 A KR20020071715 A KR 20020071715A
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타카하시히로유키
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닛뽄덴끼 가부시끼가이샤
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Abstract

본 발명은 디바이스 구조의 미세화에 따라 전원 전압이 저하하더라도 동적 동작 모드에 있어서의 회로의 동작 속도가 저해되는 일이 없고, 정적 동작 모드에 있어서의 소비전류를 유효하게 억제할 수 있는 반도체 장치를 제공한다.
리드·라이트 모드 등의 동적 동작 모드에 있어서 메모리 셀 어레이(MARY1)의 전원 전위 또는 시프트되는 저전위 공급 회로(SUPG)를 구비한다. 저전위 공급 회로(SUPG)는 n형 MOS 전계효과 트랜지스터(TNG)와 다이오드(DIG)로 이루어진다. 스탠바이 모드 등의 정적 동작 모드에서는, n형 MOS 전계효과 트랜지스터(TNG)가 오프상태로 되고 접지 노드(NG)의 전위가 다이오드(DIG)의 장벽 전위(Vf)분만큼 상승한다. 이로써 메모리 셀(MC)의 전원 노드와 접지 노드 사이의 전위차를 작게 한다.

Description

반도체 장치{Semiconductor Device}
본 발명은 MOS(Metal Oxide Semiconductor) 전계효과 트랜지스터를 능동 소자로서 갖는 반도체 장치에 관한것으로서, 소위 밴드간 전류나 부임계 전류 등에 기인한 소비 전류를 억제하기 위한 기술에 관한 것이다.
반도체 디바이스 분야는 디바이스 구조의 미세화에 수반하여 신뢰성 등의 관점에서 저전원 전압화가 추진되어 있다.즉, 미세화에 의해 예를 들면, MOS 전계효과 트랜지스터의 게이트 산화막이 얇아지면, 이 게이트 산화막에 인가되는 전계 강도가 높아져서 게이트 산화막의 열화가 가속된다. 또한, 미세화에 의해 게이트 길이가 짧게 되면, 소스.드레인 사이의 내압이 확보될 수 없게 되어, MOS 전계효과 트랜지스터가 정상으로 동작할 수 없게 된다. 이와 같이, 디바이스 구조의 미세화가 진행하면, 각 부의 전계 강도가 높아져, 디바이스에 여러가지 부담이 가해지게 되기 때문에 소위 스케이링측에 따라 전원 전압을 내릴 필요가 있다.
그러나 디바이스 구조의 미세화에 의해 게이트 산화막이 얇아지면, 오프상태에 있는 MOS 전계효과 트랜지스터의 드레인 영역에서 밴드간 터널링 현상(Band toband tunneling)에 기인한 리크 전류(이하, 「밴드간 리크 전류」라고 칭한다)가 발생한다. 이러한 종류의 리크 전류는 절대치로서는 작기 때문에 예를 들면, 리드 모드와 같은 동적 동작 모드에 있어서의 소비 전류로서 보다도 스탠바이 모드 등의 정적 동작 모드에 있어서의 소비 전류로서 현저하게 나타나는 경향이 있다.
이 밴드간 터널링 현상은 드레인 부근에 있어서 기판 표면의 밴드의 구부러짐이 실리콘의 밴드 갭보다 크게 됨에 의한다. 따라서 전원 전압을 저하시키면, 이 현상의 발생을 억제할 수 있지만, 필요한 회로 동작 속도를 얻을 수 없게 된다. 이 때문에 일반적으로는 밴드간 터널링 현상의 대책으로서 기판 표면 부근의 드레인 영역의 불순물 농도를 억제하여, 드레인 영역에서의 전계 강도를 완화 하는 대책이 채택된다. 그렇지만, 이러한 대책에 의하면, 드레인 영역의 전기적인 저항이 높아져, MOS 트랜지스터의 전류 구동 능력이 저하되기 때문에 회로의 동작 속도가 저해된다고 하는 문제가 있다.
또한, 디바이스 구조의 미세화에 따라 전원 전압을 내리면, MOS 전계효과 트랜지스터의 게이트에 인가되는 신호의 전위가 저하하여 드레인 전류가 감소하기 때문에 회로의 동작 속도가 저하하는 경향을 나타낸다. 이러한 동작 속도의 저하를 회피하기 위한 대책으로서, 게이트 임계치 전압을 내려 트랜지스터의 전류 구동 능력을 개선하는 방법이 생각된다. 그렇지만, 게이트 임계치 전압을 내리면, 부임계 전류가 증가하여, 상술한 스탠바이 모드와 같은 정적 동작 모드에 있어서의 소비 전류의 증가를 초래한다고 하는 문제가 있다.
또한, 디바이스 구조의 미세화에 따라 게이트 산화막을 얇게 하면, 이 게이트 산화막에 인가되는 전계 강도가 높아져 터널링 전류가 발생하여, 게이트와 소스 또는 드레인 간에 리크 전류가 발생한다. 따라서 마찬가지로 상술한 스탠바이 모드와 같은 정적 동작 모드에 있어서의 정적 동작 모드에 있어서의 소비 전류의 증가를 초래한다고 하는 문제가 있다.
본 발명은 상기 문제점을 감안하여 이루어진 것으로서 디바이스 구조의 미세화에 따라 전원 전압이 저하하더라도 동적 동작 모드에 있어서의 회로의 동작 속도가 저해되는 일이 없고, 정적 동작 모드에 있어서의 소비 전류를 유효하게 억제할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해 본 발명은 이하의 구성을 갖는다.
즉, 본 발명에 관한 반도체 장치는, MOS 전계효과 트랜지스터를 포함하여 구성된 회로 블록(예를 들면, 후술하는 메모리 셀 어레이(MARY1)에 상당하는 구성 요소)를 갖는 반도체 장치에 있어서, 동적 동작 모드에 있어서 규정의 전원 전위 또는 규정의 접지 전위를 상기 회로 블록에 공급하는 동시에, 정적 동작 모드에 있어서 상기 회로 블록에 공급되는 전원 전위와 접지 전위 사이의 전위차가 작게 되도록 상기 규정의 전원 전위 또는 상기 규정의 접지 전위를 시프트하여 상기 회로 블록에 공급하는 전위 공급 수단(예를 들면, 후술하는 전위 공급 회로(SUPG, SUPV)에 상당하는 구성 요소)를 구비한 것을 특징으로 한다.
이 구성에 의하면, 정적 동작 모드에 있어서 회로 블록에 공급되는 전원 전위 또는 접지 전위를 시프트시키고, 이 회로 블록의 전원 노드와 접지 노드 사이의전위차를 작게 한다. 이로써, 회로 블록을 구성하는 MOS 전계효과 트랜지스터의 소스·드레인 사이의 전압이나 게이트·드레인 사이의 전위차가 완화되어, 예를 들면, 오프상태에 있는 MOS 전계효과 트랜지스터에 있어서, 게이트·드레인 사이의 전계 강도에 의존하는 밴드간 리크 전류나 소스·드레인 사이의 전압에 의존하는 부임계 전류 등이 억제된다. 한편, 동적 동작 모드에 있어서는 규정의 전원 전위 또는 접지 전위를 회로 블록에 공급한다. 따라서 동적 동작 모드에 있어서는 회로 블록의 동작 속도를 저해하는 일이 없고, 정적 동작 모드에 있어서는 소비 전류를 유효하게 억제하는 것이 가능하게 된다.
따라서, 이 구성에 의하면, 리크 전류를 억제하기 위한 디바이스상의 대책을 필요로 하지 않고, 디바이스 구조의 미세화에 따라 전원 전압이 저하하더라도 회로의 동작 속도를 저해하는 일이 없고, 정적 동작 모드에 있어서의 소비 전류를 유효하게 억제하는 것이 가능하게 된다. 여기서 전원 전위 또는 접지 전위의 시프트량은 각 회로 블록의 구성에 따라 조정하면 좋다. 이로써 각 회로 블록의 회로 구성에 따라 MOS 전계효과 트랜지스터의 전계 강도를 적절히 완화하고, 정적 동작 모드에 있어서의 리크 전류를 유효하게 억제할 수 있다.
또한, 본 발명에 있어서, 전원 전위 또는 접지 전위를 시프트시키기 위한 수단으로서 예를 들면, 다이오드의 순방향 특성을 이용하면, 회로 블록에 대한 전원 전류의 공급 능력을 저해하는 일 없이 회로 블록의 전원 노드와 접지 노드와의 전위차를 작게 하는 것이 가능하게 된다. 따라서, 회로 블록에 공급되는 전원 전위 또는 접지 전위를 시프트시킨 결과, 겉보기로는, 회로 블록의 전원 전압이 저하하였다고 하더라도, 이 회로 블록의 내부 전위를 안정시키고, 이 회로 블록의 동작 상태를 안정시키는 것이 가능하게 된다. 또한, 동적 동작 모드라 하더라도, 예를 들면, 회로 블록의 입력 신호가 변화되지 않고, 그 내부 신호에 변화가 없는 경우, 정적 동작 모드와 같이 전원 전위 또는 접지 전위를 시프트시키고, 회로 블록에서의 소비 전류를 억제하도록 하여도 좋다.
또한, 상기 반도체 장치에 있어서, 상기 전위 공급 수단은, 상기 회로 블록을 구성하는 MOS 전계효과 트랜지스터중, 정적 동작 모드에 있어서 오프상태가 되는 MOS 전계효과 트랜지스터의 소스 전위를 선택적으로 시프트시키는 것을 특징으로 한다.
이 구성에 의하면, 정적 동작 모드에 있어서 오프상태에 있는 n형 MOS 전계효과 트랜지스터의 소스와 게이트 사이의 전위차를 작게 하는 것이 가능하게 된다.마찬가지로, 정적 동작 모드에 있어서 오프상태에 있는 p형 MOS 전계효과 트랜지스터의 소스와 게이트 사이의 전위차를 작게 하는 것이 가능하게 된다. 따라서, 이들의 트랜지스터에 있어서의 부임계 전류를 더욱 억제하는 것이 가능하게 된다.
또한, 상기 반도체 장치에 있어서, 상기 전위 공급 수단은, 상기 회로 블록 내의 접지 노드와 외부 접지 단자 사이에 전류 경로가 접속되고, 상기 정적 동작 모드에 있어서 오프상태로 제어되는 동시에 상기 동적 동작 모드에 있어서 온상태로 제어되는 n형 MOS 전계효과 트랜지스터(예를 들면, 후술하는 n형 MOS 전계효과 트랜지스터(TNG)에 상당하는 구성 요소)와, 애노드가 상기 접지 노드에 접속되는 동시에 캐소드가 상기 외부 접지 단자에 접속된 다이오드(예를 들면, 후술하는 다이오드(DIG)에 상당하는 구성 요소)를 구비한 것을 특징으로 한다.
이 구성에 의하면, 상기 n형 MOS 전계효과 트랜지스터를 온상태로 제어하면, 회로 블록의 접지 노드에 규정의 접지 전위를 공급할 수 있고, 이 트랜지스터를 오프상태로 제어하면, 다이오드의 순방향의 장벽 전위(Vf)분만큼 높은 전위로 접지 전위를 시프트시킬 수 있다. 따라서, 겉보기로는, 회로 블록에 인가되는 전원 전압(내부 회로의 전원 노드와 접지 노드와의 전위차)을 장벽 전위분만큼 작게 할 수 있다.
또한, 상기 반도체 장치에 있어서, 상기 전위 공급 수단은, 상기 회로 블록 내의 전원 노드와 외부 전원 단자 사이에 전류 경로가 접속되고, 상기 정적 동작 모드에 있어서 오프상태로 제어되는 동시에 상기 동적 동작 모드에 있어서 온상태로 제어되는 p형 MOS 전계효과 트랜지스터(예를 들면, 후술하는 p형 MOS 전계효과 트랜지스터(TPV)에 상당하는 구성 요소)와, 애노드가 상기 외부 전원 단자에 접속되는 동시에 캐소드가 상기 전원 노드에 접속된 다이오드((예를 들면, 후술하는 다이오드(DIV)에 상당하는 구성 요소)를 구비한 것을 특징으로 한다.
이 구성에 의하면, 상기 p형 MOS 전계효과 트랜지스터를 온상태로 제어하면, 회로 블록의 전원 노드에 규정의 전원 전위를 공급할 수 있고, 이 트랜지스터를 오프상태로 제어하면, 다이오드의 순방향의 장벽 전위(Vf)분만큼 낮은 전위로 전원 전위를 시프트시킬 수 있다. 따라서, 겉보기로는, 회로 블록에 인가되는 전원 전압(내부 회로의 전원 노드와 접지 노드와의 전위차)을 장벽 전위분만큼 작게 할 수 있다.
또한． 상기 반도체 장치에 있어서, 상기 회로 블록은 스태틱형의 메모리 셀을 매트릭스상으로 배열하여 이루어진 메모리 셀 어레이(예를 들면, 후술하는 메모리 셀 어레이(MARY1, MARY2, MARY3)에 상당하는 구성 요소)이며, 상기 전위 공급수단은, 상기 메모리 셀의 전원 노드(예를 들면, 후술하는 전원 노드(NV)에 상당하는 요소) 또는 접지 노드(예를 들면, 후술하는 접지 노드(NG)에 상당하는 구성 요소)의 전위를 공급하는 것을 특징으로 한다.
이 구성에 의하면, 메모리 셀 어레이 내의 메모리 셀을 구성하는 MOS 전계효과 트랜지스터에서 발생하는 리크 전류를 억제할 수 있고, 따라서, 정적 동작 모드에 있어서의 소비 전류를 유효하게 억제하는 것이 가능하게 된다.
또한, 상기 반도체 장치에 있어서, 상기 메모리 셀 어레이는 해당 메모리 셀 어레이상에 배선된 비트선을 프리차지하기 위한 프리차지 회로(예를 들면, 후술하는 프리차지 회로(PCC)에 상당하는 구성 요소)를 포함하고, 상기 전위 공급 수단은, 상기 프리차지 회로의 전원 노드의 전위를 공급하는 것을 특징으로 한다.
본 구성에 의하면 프리차지 회로에 의해 공급되는 비트선의 전위도 시프트되기 때문에 이 비트선에 접속되는 메모리 셀 내의 트랜지스터(트랜스퍼 게이트로서 기능하는 트랜지스터)에서의 리크 전류를 억제하는 것이 가능하게 된다.
또한, 상기 반도체 장치에 있어서, 상기 n형 MOS 전계효과 트랜지스터 또는 상기 p형 MOS 전계효과 트랜지스터는, 부임계 전류를 억제하도록 게이트 임계치 전압이 높게 설정된 것을 특징으로 한다.
이 구성에 의하면, 전위 공급수단을 이루는 MOS 전계효과 트랜지스터에서의부임계 전류가 억제되기 때문에 회로 블록을 흐르는 전류가 다이오드측으로 유효하게 흘러 들어간다. 따라서 전류 경로로서 다이오드가 지배적으로 되고, 이 다이오드의 장벽 전위분만큼 전원 전위 또는 접지 전위를 정확히 시프트시킴이 가능하게 된다.
또한, 상기 반도체 장치에 있어서, 상기 전위 공급수단은, 상기 상기 회로 블록을 구성하는 MOS 전계효과 트랜지스터중, 해당 회로 블록의 전원 노드 또는 접지 노드에 소스가 접속된 MOS 전계효과 트랜지스터의 기판 전위를 공급하는 것을 특징으로 한다.
이 구성에 의하면, 정적 동작 모드에 있어서, 내부 회로의 접지 노드 또는 전원 노드의 전위와 함께 MOS 전계효과 트랜지스터의 기판 전위가 시프트되기 때문에 기판 효과에 의한 게이트 임계치 전압의 이동이 생기지 않는다. 따라서, 정적 동작 모드에 있어서, 회로 블록의 회로 상태를 안정적으로 유지하는 것이 가능하게 된다.
또한, 상기 반도체 장치에 있어서, 상기 회로 블록은, 정적 동작 모드에 있어서 상기 N형 MOS 전계효과 트랜지스터 또는 P형 MOS 전계효과 트랜지스터의 도통 상태에 의존하지 않고 회로 상태가 일률적으로 정해지도록 논리 구성된 것을 특징으로 한다.
이 구성에 의하면, 정적 동작 모드에 있어서의 회로 블록 내부의 신호 레벨을 동적 동작모드에 있어서의 신호 레벨과 같은 상태로 유지할 수 있고, 따라서 회로 상태를 안정화 시키는 것이 가능하게 된다. 또한, 이 신호 레벨과, 시프트된 전원 전위 또는 접지 전위와의 관계에 따라서, 예를 들면, n형 MOS 전계효과 트랜지스터의 게이트 전위를 소스 전위보다 낮게 설정하는 것이 가능하게 되고, 부임계 전류를 제어하도록 회로 상태를 제어하는 것이 가능하게 된다.
도 1은 본 발명의 실시형태 1에 있어서 대책의 대상이 되는 리크 전류의 발생 메커니즘을 설명하는 도면.
도 2는 본 발명의 실시형태 1에 관한 반도체 장치의 특징부(메모리 셀 어레이 주변)의 구성을 도시한 회로도.
도 3은 본 발명의 실시형태 2에 관한 반도체 장치의 특징부(메모리 셀 어레이 주변)의 구성을 도시한 회로도.
도 4는 본 발명의 실시형태 3에 관한 반도체 장치의 특징부(메모리 셀 어레이 주변)의 구성을 도시한 회로도.
도 5는 본 발명의 실시형태 4에 관한 반도체 장치의 특징부(메모리 셀 어레이 주변)의 구성을 도시한 회로도.
도 6은 본 발명의 실시형태 5에 관한 반도체 장치의 특징부(메모리 셀 어레이 주변)의 구성을 도시한 회로도.
도 7은 본 발명의 실시형태 6에 관한 반도체 장치의 특징부(메모리 셀 어레이 주변)의 구성을 도시한 회로도.
<도면의 주요부분에 대한 부호의 설명>
BLa, BLb : 비트선DIG, DIV : 다이오드
GLa, GLb : 접지 배선VLa, VLb : 전원 배선
IV20 내지 IV23 : 인버터MARY1 내지 MARY3 : 메모리 어레이
MC : 메모리 셀Ma, Mb : 기억 노드
NG : 접지 노드NV : 전원 노드
이하, 도면을 참조하여, 본 발명의 실시형태를 설명한다.
본 발명은, 예를 들면, 반도체 메모리의 스탠바이 모드와 같은 정적 동작 모드에 있어서, 디바이스 구조의 미세화에 따라 현재화 하는 리크 전류에 기인한 소비 전류를 억제하는 것으로서, 그 리크 전류로서, 소위 밴드간 터널링 현상에 의한 밴드간 리크 전류, 오프상태에서의 드레인 전류인 부임계 전류, 게이트 산화막을 흐르는 터널 전류를 상정한 것이다.
본 실시형태를 설명하는데 앞서서, 상술한 리크 전류의 발생 메커니즘을 n형 MOS 전계효과 트랜지스터를 예로 하여 간단히 설명한다.
도 1(a)에, n형 MOS 전계효과 트랜지스터에 있어서의 밴드간 리크 전류의 경로를 도시한다. 이 밴드간 리크 전류는 게이트(G)와 드레인(D) 사이의 오버랩 영역에 있는 드레인 부근에 있어서, 전계 강도가 높게 된 경우에 밴드간 터널링 현상에 의해 발생하는 전류이다. 디바이스의 미세화가 진행하여, 게이트 산화막이 얇아지면, 게이트(G)와 드레인(D)과의 오버랩 영역에서의 전계 강도가 현저히 높아져 밴드간 터널현상이 발생하기 쉽게 된다.
동 도면에 도시한 바와 같이, 게이트(G)가 접지되고, 드레인(D)에 전원 전위가 인가된 바이어스 상태(트랜지스터가 오프상태)에서는, 드레인 부근에서의 전계강도가 높게 되고, 실리콘 기판 표면의 밴드의 구부러짐이 실리콘의 밴드 갭보다 크게 된다. 이로써, 밴드간 터널현상에 의거하는 일렉트론 홀 페어가 발생하여 밴드간 리크 전류가 흘러 나온다. 이 때, 일렉트론은 드레인측에 흡수되며, 홀은 기판 전류가 된다. 밴드간 리크 전류를 억제하기 위해서는, 게이트(G)와 드레인(D) 사이의 전위차를 작게 하여 전계 강도를 완화 하면 좋고, 기판 전위(Vsub)를 과도하게 낮게 하지 않는 편이 좋다.
도 1(b)에 n형 MOS 전계효과 트랜지스터에 있어서의 부임계 전류의 경로를 도시한다, 부임계 전류는 게이트(G)와 소스(S) 사이의 전위차가 실효 임계치를 초과한 경우에 발생하는 전류로서 정의되고, 소스와 드레인 사이를 흐르는 드레인 전류로서 나타난다. 이 부임계 전류를 억제하기 위해서는, 기판 전위(Vcub)를 낮게 하는 편이 좋다.
도 1(c)에, n형 MOS 전계효과 트랜지스터의 게이트 산화막을 흐르는 터널 전류의 경로를 도시한다. 게이트 산화막에서의 터널 전류는, 기판(SUB)에 대하여 게이트 산화막에 인가되는 전계 강도가 높아진 경우에 발생하고, 게이트(G)와 기판(SUB) 사이를 흐른다. 이 터널 전류를 억제하기 위해서는, 기판 전위를 과도하게 낮게 하지 않는 편이 좋다.
이상에 의해 각 리크 전류의 발생 메커니즘을 설명하였다.
<실시형태 1>
이하, 본 발명의 실시형태 1을 설명한다.
도 2에, 본 발명의 실시형태 1에 관한 반도체 장치 특징부를 도시한다. 이반도체 장치는, 예를 들면, SRAM(Static Random Access Memory)나 유사 SRAM 등과 같은, 스탠바이 모드를 갖는 반도체 메모리로서, MOS 전계효과 트랜지스터를 이용하여 회로 구성된 회로 블록을 갖는다. 또한, 이 회로 블록은, 예를 들면, CMOS 구성의 인버터와 같이, 전원과 접지 사이에 전류 경로가 접속된 전계효과 트랜지스터로 이루어진 게이트 회로를 포함하여 구성된다.
우선, 도 2에 도시한 회로 구성을 설명한다.
동 도면에 있어서, MARY1은 1비트의 데이터를 기억하기 위한 메모리 셀(MC)이 매트릭스상으로 배열된 메모리 셀 어레이이며, SUPG는 메모리 셀(MC)의 접지 노드(NG)의 전위를 공급하는 저전위 공급 회로(SUPG)이다. 이 메모리 셀(MC)은, 플립플롭을 주체로 구성되는, p형 MOS 전계효과 트랜지스터(TP1, TP2) 및 n형 MOS 전계효과 트랜지스터(TN1 내지 TN4)의 6개의 트랜지스터로 구성된다.
여기서, p형 MOS 전계효과 트랜지스터(TP1, TP2) 및 n형 MOS 전계효과 트랜지스터(TN1, TN2)는, 1쌍의 인버터가 교차 결합된 플립플롭을 구성한다. 이 플립플롭의 내부 노드는 메모리 셀(MC)의 기억 노드(Ma, Mb)가 되고, n형 MOS 전계효과 트랜지스터(TN3, TN4)를 통하여 비트선(BLa, BLb)에 각각 접속된다. n형 MOS 전계효과 트랜지스터(TN3, TN4)는, 기억 노드(Ma, Mb)와 비트선(BLa, BLb) 사이의 데이터 전송을 행하는 트랜스퍼 게이트로서 기능하고, 그 게이트는 워드선(WL)에 접속된다.
또한 메모리 셀(MC)의 전원 노드(부호 없음)를 이루는 p형 MOS 전계효과 트랜지스터(TP1, TP2)의 소스는 전원(VDD)에 접속되고, 이 메모리 셀(MC)의 접지 노드(NG)를 이루는 n형 MOS 전계효과 트랜지스터(TN1, TN2)의 소스는, 접지 배선(GLB)을 통하여 저전위 공급 회로(SUPG)에 접속된다. n형 MOS 전계효과 트랜지스터(TN1 내지 TN4)의 각 기판은 접지 노드(NG)를 통하여 접지 배선(GLB) 에 공통 접속되어, 그 소스와 동전위로 된다.
또한, 도 1에는 도시되어 있지 않지만, 비트선(BLa, BLb)에는, 프리차지 회로가 접속되어 있고, 메모리 셀로부터 데이터를 판독할 때에 비트선(BLa, BLb)의 전위를 전원 전위로 초기화 하게 되어 있다.
이러한 구성을 갖는 메모리 셀(MC)이, 매트릭스상으로 배열되어 메모리 셀 어레이(MARY1)가 구성되고, 동일 행에 속하는 각 메모리 셀은 동일한 워드선(WL)에 공통 접속되고, 동일 열에 속하는 각 메모리 셀은 동일한 비트선(BLa, BLb)에 공통 접속되어 있다.
또한, 트랜스퍼 게이트로서 기능하는 n형 MOS 전계효과 트랜지스터(TN3, TN4)는, 판독할 때에 메모리 셀 내의 데이터를 보호하는 관점에서, n형 MOS 전계효과 트랜지스터(TN1, TN2)에 비교하여 전류 구동 능력이 작게 설정되어 있어, 비트선의 전위가 메모리 셀 내에 크게 영향을 주지 않게 되어 있다.
다음에, 저전위 공급 회로(SUPG)의 구성을 설명한다
저전위 공급 회로(SUPG)는, 상술한 메모리 셀(MC)의 접지 노드(NG)의 전위를 공급하는 것으로서, n형 MOS 전계효과 트랜지스터(TNG)와 다이오드(DIG)로 구성된다. n형 MOS 전계효과 트랜지스터(TNG)의 게이트 임계치 전압은, 후술하는 바와 같이, 접지 배선(GLB)의 전위를 접지 전위에 대하여 다이오드(DIG)의 장벽 전위(Vf)분만큼 높은 전위로 정확하게 클램프하는 목적하에 높게 설정되어 있다.
n형 MOS 전계효과 트랜지스터(TNG)의 드레인은, 접지 배선(GLB)을 통하여 상술한 메모리 셀(MC)의 접지 노드(NG)에 접속되고, 그 소스는 접지 배선(GLA)에 접속된다. 이 접지 배선(GLA)은 접지 외부 단자(TG)에 접속되고, 이 접지 외부 단자(TG)는 규정의 접지 전위(0V)로 고정된다. 또한, n형 MOS 전계효과 트랜지스터(TNG)의 게이트에는, 도시하지 않은 제어 회로로부터, 스탠바이 모드 등의 정적 동작 모드에 있어서 로우레벨이 되는 신호(SGS)가 주어진다. 이하의 설명에서는, 정적 동작 모드로서 스탠바이 모드를 상정한다. 단지, 이에 한정되는 것이 아니고, 정적 동작 모도로서, 리드 모드나 라이트 모드에 있어서 동작 사이클이 긴 동작 상태를 정의하여도 좋다.
한편, 다이오드(DIG)의 애노드는 접지 배선(GLB)을 통하여 메모리 셀(MC)의 접지 노드(NG)에 접속되고, 그 캐소드는 접지 배선(GLA)을 통하여 접지 외부 단자(TG)에 접속된다. 이들 n형 MOS 전계효과 트랜지스터(TNG) 다이오드(DIG)는 메모리 셀 어레이(MARY1) 내의 메모리 셀(MC)에 접지 전위를 공급하는데 필요하게 되는 충분한 전류 공급 능력을 구비하고 있다. 또한, 도 2에서는, 메모리 셀 어레이(MARY1)만이 도시되어 있지만, 메모리 셀 어레이를 복수의 블록으로 분할하고, 각 블록마다 저전위 공급 회로(SUPG)를 설치하여도 좋다.
이하, 이 실시형태 1의 동작을 설명한다.
리드 모드나 라이트 모드와 같은 동적 동작 모드에 있어서는, 신호(SCS)는 하이레벨로 고정되고, n형 MOS 전계효과 트랜지스터(TNG)가 온상테로 된다. 이로써저전위 공급 회로(SUPC)는, 규정의 접지 전위를 메모리 셀(MC)에 공급하여 이 메모리 셀(MC)의 접지 노드(NG)를 규정의 접지 전위로 고정한다. 이 때, 메모리 셀(MC)에 기억된 데이터에 따라, 예를 들면, n형 MOS 전계효과 트랜지스터(TN2)가 오프상태이면, n형 MOS 전계효과 트랜지스터(TN1)가 온상태이다. 이 경우, 기억 노드(Ma)에 규정의 접지 전위가 나타나고, 기억 노드(Mb)에 전원 전위가 나타난다. 이하의 설명에서는, 동적 동작 모드로서 리드 모드 또는 라이트 모드를 상정한다.
여기서, 오프상태에 있는 n형 MOS 전계효과 트랜지스터(TN2)의 바이어스 상태를 예측하면, 그 소스에는 접지 전위가 인가되고, 그 게이트에는 기억 노드(Ma)의 전위로서 접지 전위가 인가되고, 그 드레인에는 기억 노드(Mb)의 전위로서 전원(VDD)의 전위(전원 전위)가 인가되어 있다. 즉, 이 n형 MOS 전계효과 트랜지스터(TN2)의 드레인 부근에서는, 고(高)전계가 형성되고, 밴드간 리크 전류가 발생할 수 있는 상태에 있다. 그렇지만, 가령 밴드간 리크 전류가 발생하였다 하더라도, 회로 동작에 수반하는 충방전 전류 등에 비교하여 충분히 작기 때문에 동적 동작 모드에서의 소비 전류로서는 거의 나타나지 않는다.
이에 대하여 스탠바이 모드와 같은 정적 동작 모드에서는, 저전위 공급 회로(SUPG)는, 메모리 셀(MC)에 공급되는 전원 전위와 접지 전위 사이의 전위차가 작게 되도록, 접지 외부 단자(TG)에 인가되는 규정의 접지 전위를 시프트하여 메모리 셀(MC)에 공급한다.
구체적으로 설명한다. 정적 동작 모드에서는 신호(SCS)가 로우레벨로 고정되면, n형 MOS 전계효과 트랜지스터(TNG)가 오프상태가 된다. 이 때, n형 MOS 전계효과 트랜지스터(TNG)의 게이트 임계치 전압은 높게 설정되어 있기 때문에 메모리 셀측으로부터의 전류는, 다이오드(DIG)측으로 유효하게 흘러 들어온다. 이로써, 접지 배선(GLB)의 전위는, 접지 배선(GLA)의 전위보다도, 다이오드(DIG)의 pn접합의 장벽 전위(Vf)만큼 높은 전위로 정확하게 클램프된다. 결국, 접지 배선(GLA)은, 규정의 접지 전위로 고정된 접지 단자(TG)에 접속되어 있기 때문에 접지 배선(GLB)은, 규정의 접지 전위보다도 장벽 전위(Vf)만큼 높은 전위로 고정되어 메모리 셀(MC)의 접지 노드(NG)의 전위가 장벽 전위(Vf)분만큼 높게 된다.
여기서, 접지 노드(NG)의 전위가 장벽 전위(Vf)분만큼 높게 되면, 이 접지 노드(NG)의 전위가, 온상태에 있는 n형 MOS 전계효과 트랜지스터(TN1)를 통하여 기억 노드(Ma)에 나타나며, 따라서 오프상태에 있는 n형 MOS 전계효과 트랜지스터(TN2)의 게이트의 전위가 장벽 전위(Vf)분만큼 높게 된다. 이 때, p형 MOS 전계효과 트랜지스터(TP2)를 통하여 기억 노드(Mb)에 나타나는 전원 전위는 일정하기 때문에 n형 MOS 전계효과 트랜지스터(TN23)의 게이트와 드레인 사이의 전위차가 작게 되어, 이들 사이의 전계 강도가 완화된다.
이 결과, n형 MOS 전계효과 트랜지스터(TN2)에서의 밴드간 리크가 억제된다.또한, 접지 노드(NG)의 전위가 높게 되면, n형 MOS 전계효과 트랜지스터(TN3, TN4)의 기판 전위도 높게 되기 때문에 이들 n형 MOS 전계효과 트랜지스터(TN3, TN4)에서의 밴드간 리크도 억제된다.
또한, n형 MOS 전계효과 트랜지스터(TNG)는, 소스와 드레인 사이에 장벽 전위(Vf) 분의 전위차가 인가된 상태로 오프되어 있어, 부임계 전류가 흐를 수 있는바이어스 상태에 있다. 그렇지만, 이 n형 MOS 전계효과 트랜지스터(TNG)의 게이트 임계치 전압은 높게 설정되어 있기 때문에 이 n형 MOS 전계효과 트랜지스터(TNG) 에서의 부임계 전류의 발생은 유효하게 억제된다.
따라서, 본 실시형태 1에 의하면, 메모리 셀(MC) 내의 오프상태에 있는 n형 MOS 전계효과 트랜지스터(TN2)에 있어서 밴드간 터널링 현상에 기인한 리크 전류의 발생이 유효하게 억제된다. 또한, 마찬가지로 오프상태에 있는 p형 MOS 전계효과 트랜지스터(TP1)도 밴드간 리크 전류가 발생할 수 있는 바이어스 상태에 있지만, 일반적으로 p형 MOS 전계효과 트랜지스터의 경우, n형 MOS 전계효과 트랜지스터에 비교하여 내성이 높아, 반드시 밴드간 리크 전류에 대한 대책을 요하지 않는 경우가 많다. 그러나 본 실시형태 1에 의하면, 결과적으로, p형 MOS 전계효과 트랜지스터(TP1)에 관해서도 게이트와 드레인 사이의 전계 강도가 완화되기 때문에 p형 MOS 전계효과 트랜지스터(TP1)에 있어서 밴드간 리크 전류는 발생할 수 없다.
또한, 본 실시형태 1에 의하면, 다이오드(DIG)의 순방향 특성을 이용하여 접지 전위를 시프트시키고 있어, 접지 배선(GLB)이 장벽 전위(Vf)를 초과하면, 다이오드에 순방향 전류가 발생하고, 접지 배선(GLB)의 전위 상승을 억제한다. 따라서, 접지 배선(GLB)과 접지 사이가 고 임피던스로 되지 않고, 이 접지 배선(GLB)의 전위가 일정하게 유지된다. 따라서, 예를 들면, 접지 배선(GLB)상의 그라운드 노이즈가 유효하게 억제되고, 메모리 셀 내에 데이터로서 보존된 전위가 크게 변동하는 일이 없어, 안정한 데이터 보존 특성을 얻을 수 있다.
또한, 다이오드(DIG)의 장벽 전위(Vf)는, 물리 정수로서, 예를 들면, 폴리실리콘의 저항치나 전계 효과 트랜지스터의 게이트 임계치 전압과는 달리 프로세스의 편차에 의존하지 않는 양이다. 이 때문에 접지 배선(GLB)의 전위에 편차가 없어진다. 따라서, 메모리 셀의 데이터 보존 특성이 안정한데다, 스탠바이 상태로부터 액티브 상태로의 복귀 시간도 개략 일정하게 된다.
또한, 다이오드(DIG)는, pn접합에 의해 반도체 기판상에 용이하게 형성할 수 있다. 더구나, 순방향의 전류 능력이 높기 때문에 작은 면적으로 충분하다.
또한, 다이오드의 장벽 전위(Vf)는 물리 정수이기 때문에 이 장벽 전위(Vf)를 발생시키기 위해서는, 특별한 전압 발생 회로를 필요로 하지 않다. 따라서, 그와 같은 전압 발생 회로에서의 소비전류가 발생하는 일이 없고, 그 전압 발생 회로를 배치하기 위한 스페이스를 확보할 필요도 없다.
또한, 본 실시형대 1에서는, 메모리 셀(MC) 내의 기억 노드(Ma) 및 기억 노드(Mb)에 각각 로우레벨 및 하이레벨이 유지된 경우를 설명하였지만, 역의 레벨이 각 기억 노드에 유지된 경우에는, p형 MOS 전계효과 트랜지스터(TP2) 및 n형 MOS 전계효과 트랜지스터(TN1)가이 오프상태로 되고, 마찬가지로 이들의 드레인 부근에 있어서의 밴드간 리크 전류의 발생이 유효하게 억제된다. 또한, 저전위 공급 회로(SUPG) 내의 n형 MOS 전계효과 트랜지스터(TNG)의 게이트 임계치 전압을 높게 설정하였지만, 부임계 전류의 발생 정도에 따라서는 반드시 이 게이트 임계치 전압을 높게 설정할 필요는 없다.
<실시형태 2>
이하, 본 발명에 관한 실시형태 2를 설명한다.
도 3에, 본 실시형태 2에 관한 반도체 장치의 특징부를 도시한다.
상술한 반도체 장치는 도 2에 도시한 실시형태 1에 관한 구성에 있어서, 메모리 셀(MC)을 구성하는 n형 MOS 전계효과 트랜지스터(TN1 내지 TN4) 대신에, 기판이 접지된 n형 MOS 전계효과 트랜지스터(TN10 내지 TN40)를 구비한다. 이들 트랜지스터(TN10 내지 TN40)의 기판에는 규정의 접지 전위(OV)가 인가된다
여기서, p형 MOS 전계효과 트랜지스터(TP1, TP2) 및 n형 MOS 전계효과 트랜지스터(TN10, TN20)는 플립플롭을 구성하고, 이 플립플롭의 내부 노드, 즉 메모리 셀의 기억 노드(Ma, Mb)는, n형 MOS 전계효과 트랜지스터(TN30, TN40)를 통하여 비트선(BLa, BLb)에 각각 접속된다. n형 MOS 전계효과 트랜지스터(TN30, TN40)는, 기억 노드(Ma, Mb)와 비트선(BLa, BLb) 사이의 데이터 전송을 행하는 트랜스퍼 게이트로서 기능하여, 그 게이트는 워드선(WL)에 접속된다, 그 위의 구성은 도 2에 도시한 구성과 같다.
다음에, 본 실시형태 2의 동작을 설명한다.
우선, 리드 모드나 라이트 모드와 같은 동적 동작 모드에 있어서는, 신호(SCS)는 하이레벨로 고정되고, 상술한 실시형태 1과 같이, 저전위 공급 회로(SUPG)는, 규정의 접지 전위를 메모리 셀(MC)에 공급하고, 이 메모리 셀(MC)의 접지 노드(NG)를 규정의 접지 전위로 고정한다. 이로써, 메모리 셀에는, 규정의 전원 전위 및 접지 전위가 공급되고, 리드 모드 또는 라이트 모드에서의 동작이 행하여진다.
이에 대하여, 스탠바이 모드와 같은 정적 동작 모드에서는, 상술한 실시형태1과 같이, 접지 배선(GLB)의 전위를, 접지 배선(GLA)의 전위보다도 다이오드(DIG)의 장벽 전위(Vf)만큼 높은 전위로 시프트시켜, 메모리 셀(MC)의 접지 노드(NG)의 전위를 그 몫만큼 높게 한다. 이 때, 메모리 셀(MC)을 구성하는 n형 MOS 전계효과 트랜지스터(TN10 내지 TN40)의 기판 전위가 규정의 접지 전위로 고정되기 때문에 이들의 트랜지스터의 소스 전위는 기판 전위(접지 전위)에 대해 장벽 전위(Vf)분만큼 높게 된다
그 결과, n형 MOS 전계효과 트랜지스터(TN10 내지 TN40)에 있어서, 기판 효과가 발휘되어 게이트 임계치 전압이 높게 되고, 이들의 트랜지스터의 부임계 리크 전류가 억제된다. 스탠바이 모드에서는, 모든 워드선이 로우레벨(접지 전위)로 고정되기 때문에 게이트가 워드선에 접속되는 n형 MOS 전계효과 트랜지스터(TN30, TN40)에서의 부임계 리크 전류가 유효하게 억제된다.
상술한 실시형태 1과 본 실시형태 2에서는, 메모리 셀을 구성하는 n형 MOS 전계효과 트랜지스터의 기판 전위의 설정이 다르지만, 밴드간 리크 전류 또는 부임계 리크 전류중 어느 것을 대책으로 하는지에 따라, 기판 전위를 선택하면 좋다. 즉, 예를 들면, 제품 사양이나 디바이스, 프로세스 기술에 따라서 소비 전류에 큰 영향을 주는 리크 성분을 유효하게 억제하도록, 메모리 셀을 구성하는 n형 MOS 전계효과 트랜지스터의 기판 전위를 설정하면 좋다.
<실시형태 3>
이하, 본 발명의 실시형태 3을 설명한다.
도 4에, 본 실시형태 3에 관한 반도체 장치의 특징부를 도시한다.
이 반도체 장치는 상술한 도 2에 도시한 실시형태 1에 관한 구성에 있어서, 저전위 공급 회로(SUPG) 대신에, 고전위 공급 회로(SUPV)를 구비한다. 이 고전위 공급 회로(SUPV)는, 메모리 셀 어레이(MARY2)의 메모리 셀(MC)의 전원 노드(NV)의 전위를 공급하는 것이다.
구체적으로 구성을 설명한다.
메모리 셀 어레이(MARY2)는, 메모리 셀(MC)의 전원 노드(NV)의 전위가 상술한 고전위 공급 회로(SUPV)로부터 공급되도록 구성되어 있는 점을 제외하고, 상술한 실시형태 1에 관한 메모리 셀 어레이(MARY1)와 같다. 즉, 메모리 셀(MC)을 구성하는 p형 MOS 전계효과 트랜지스터(TP1, TP2)의 소스, 즉 메모리 셀(MC)의 전원 노드(NV)는, 전원 배선(VLB)을 통하여 고전위 공급 회로(SUPV)에 접속된다. 또한, 이 메모리 셀(MC)을 구성하는 n형 MOS 전계효과 트랜지스터(TN1, TN2)의 소스, 즉 메모리 셀(MC)의 접지 노드는 접지되고, 규정의 접지 전위(0V)로 고정된다.
고전위 공급 회로(SUPV)는, p형 MOS 전계효과 트랜지스터(TPV)와 다이오드(DIV)로 구성된다. p형 MOS 전계효과 트랜지스터(TPV)의 게이트 임계치 전압은, 상술한 n형 MOS 전계효과 트랜지스터(TNG)와 같이, 전원 배선(VLA)의 전위와 전원 전위에 대하여 다이오드(DIV)의 장벽 전위(Vf)분만큼 낮은 전위로 정확하게 클램프할 목적하에 높게 설정되어 있다. p형 MOS 전계효과 트랜지스터(TNG)의 드레인은, 전원 배선(VLB)를 통하여 메모리 셀(MC)의 전원 노드(NV)에 접속되고, 그 소스는 전원 배선(VLA)에 접속된다. 이 전원 배선(VLA)은 전원 단자(TV)를 통하여 전원에 접속되어 있다. 또한, p형 MOS 전계효과 트랜지스터(TPV)의 게이트에는, 도시하지 않은 제어 회로로부터 스탠바이 모드 등의 정적 동작 모드에 있어서 하이레벨이 되는 신호(/SCS)가 주어진다.
한편, 다이오드(DIV)의 캐소드는 전원 배선(VLB)을 통하여 메모리 셀(MC)의 전원 노드(NV)에 접속되고, 그 애노드는, 전원 배선(VLA)을 통하여, 규정의 전원 전위로 고정된 전원 단자(TV)에 접속된다. 이들 p형 MOS 전계효과 트랜지스터(TPV) 및 다이오드(DIV)는, 메모리 셀 어레이(MARY2) 내의 각 메모리 셀(MC)에 전원 전위를 공급하는 데에 있어서 필요하게 되는 전류 공급 능력을 구비한다. 그 밖의 구성은, 상술한 도 2에 도시한 실시형태 1과 같다.
이하, 본 실시형태 3의 동작을 설명한다.
동적 동작 모드에 있어서는, 신호(/SCS)는 로우레벨로 고정되고, p형 MOS 전계효과 트랜지스터(TNG)가 온상태로 된다. 이로써 저전위 공급 회로(SUPV)는, 규정의 전원 전위를 메모리 셀(MC)에 공급하여, 이 메모리 셀(MC)의 전원 노드(NV)를 규정의 전원 전위로 고정한다. 따라서, 예를 들면, 기억 노드(Ma)에 로우레벨이 유지되고, 기억 노드(Mb)에 하이레벨이 유지되어 있는 경우, 이 기억 노드(Mb)의 하이레벨은 규정의 전원 전위 그 자체가 된다. 따라서, 상술한 실시형태 1과 같이, 메모리 셀(MC)에 전원 전위 및 접지 전위가 공급되어 데이터가 기억된다.
이에 대하여, 정적 동작 모드에서는, 신호/SCS가 하이레벨로 고정되고, p형 MOS 전계효과 트랜지스터(TPV)가 오프상태가 된다. 이로써, 전원 배선(VLB)의 전위는, 전원 배선(VLA)의 전위보다도, 다이오드(DIV)의 장벽 전위(Vf)분만큼 낮은 전위로 클램프되고, 메모리 셀(MC)의 전원 노드(NV)의 전위가 그 몫만큼 낮게 된다.전원 노드(NV)의 전위가 장벽 전위(Vf)분만큼 낮게 되면, 오프상태에 있는 n형 MOS 전계효과 트랜지스터(TN2)의 드레인의 전위가 장벽 전위(Vf)분만큼 낮게 된다. 여기서, n형 MOS 전계효과 트랜지스터(TN2)의 게이트에는, n형 MOS 전계효과 트랜지스터(TN1)를 통하여 접지 전위가 주어진다. 이 때문에 상술한 동적 동작 모드에 비교하여, n형 MOS 전계효과 트랜지스터(TN2)의 게이트와 드레인 사이의 전위차가 장벽 전위(Vf)분만큼 낮게 되고 이 드레인 부근에서의 전계 강도가 완화된다.
따라서, 본 실시형태 3에 의하면, 실시형태 1과 같이, n형 MOS 전계효과 트랜지스터(TN1, TN2) 및 p형 MOS 전계효과 트랜지스터(TP1, TP2)n의 드레인 부근에 있어서 밴드간 리크 전류의 발생이 억제되어, 밴드간 터널링 현상에 기인한 소비 전류가 유효하게 저감된다.
또한, 본 실시형태 3에 의하면, 상술한 실시형태 1 및 2와는 달리, 메모리 셀의 트랜스퍼 게이트를 구성하는 n형 MOS 전계효과 트랜지스터(TN3, TN4)의 밴드간 리크 대책으로서는 유효하지 않지만, 드라이버용의 n형 MOS 전계효과 트랜지스터(TN1, TN2)의 소스가 직접적으로 접지되어 있기 때문에 이 트랜지스터의 소스와 접지 사이에 여분의 저항 성분이 발생하지 않는다. 따라서, 메모리 셀의 전류 구동 능력을 저해하는 일 없이, 리드.라이트 모드의 동작 속도의 저하를 초래하지 않는다.
또한, 본 실시형태 3에서는, 메모리 셀을 구성하는 p형 MOS 전계효과 트랜지스터(TP1, TP2)의 기판 전위를 소스 전위와 동일하게 하였지만, 이 기판 전위를 규정의 전원 전위로 고정하여도 좋다, 이 경우, 상술한 실시형태 2와 같이, 기판 효과가 발휘되어, p형 MOS 전계효과 트랜지스터(TP1, TP2) 및 n형 MOS 전계효과 트랜지스터(TN1, TN2)의 부임계 리크가 유효하게 억제된다. 이 p형 MOS 전계효과 트랜지스터(TP1, TP2)의 기판 전위를 어느 전위로 하는지에 대해서는, 밴드간 리크 또는 부임계 리크중 어느 것을 대책으로 하는지에 따라 선택하면 좋다.
<실시형태 4>
이하, 본 발명의 실시형태 4를 설명한다
도 5에, 본 실시형태 4에 관한 반도체 장치의 특징부를 도시한다.
본 실시형태에 관한 반도체 장치는, 상술한 도 4에 도시한 실시형태 3에 관한 구성에 있어서, 비트선(BLa, BLb)을 프리차지하기 위한 프리차지 회로(PCC)의 전원을, 상술한 고전위 공급 회로(SUPV)로부터 공급하도록 한 것이다.
여기서 프리차지 회로(PCC)는, p형 MOS 전계효과 트랜지스터(TP1 내지 TPP3)로 구성된다. p형 MOS 전계효과 트랜지스터(TPP1 및 TPP2)의 소스는 전원 배선(VLB)에 공통으로 접속되고, 그 드레인은 비트선(BLa, BLb)에 각각 접속된다.또한 p형 MOS 전계효과 트랜지스터로는 비트선 BLa와 BLb와의 사이에 접속된다. 이들 p형 트랜지스터(TPP1 내지 TPP3)의 게이트에는, 프리차지 신호(φ)가 공통으로 주어지고, 그것들의 기판은 전원 배선(VLB)에 공통 접속되어 있다.
이 프리차지 회로(PCC)에 의하면, 프리차지 신호(φ)가 로우레벨이 되면, p형 MOS 전계효과 트랜지스터(TPP3)에 의해, 비트선(BL1, BLb)이 이퀄라이즈된 상태에서, p형 MOS 전계효과 트랜지스터(TPP1, TPP2)에 의해 비트선(ELa, ELb)이 전원 배선(VLB)의 전위로 프리차지된다. 본 실시형태 3에서는, 프리차지 신호(φ)는, 정적 동작 모드에서는 로우레벨로 고정되고, 비트선(BLa, BLb)이 프리차지된 상태로 고정되는 것으로 한다. 그 외의 다른 구성은, 상술한 실시형태 2와 같다.
이하, 본 실시형태 4의 동작을 설명한다.
동적 동작 모드인 경우, 신호/SCS가 로우레벨이 되고, n형 MOS 전계효과 트랜지스터(TPV)가 온상태로 되고, 상술한 실시형태 2와 같이 동작한다. 또한, 상술한 실시형태 2에서는, 비트선(BLa, BLb)을 프리차지 하기 위한 프리차지 회로를 생략하였지만, 실시형태 2에 관한 프리차지 회로는, 본 실시형태 3에 관한 프리차지 회로(PCC)에 있어서 p형 MOS 전계효과 트랜지스터(TPP1, TPP2)의 소스를 전원에 직접 접속한 구조를 갖고 있다. 따라서, 동적 동작 모드에 있어서 메모리 셀 어레이(MARY3)의 구성은 상술한 실시형태 2에 관한 메모리 셀 어레이(MARY2)와 등가가 된다.
이에 대하여, 정적 동작 모드에서는, 신호/SCS는 하이레벨이 되고, p형 MOS 전계효과 트랜지스터(TPV)는 오프상태가 된다. 이 경우, 각 메모리 셀의 전원 노드(NV)의 전위가 다이오드(DIV)의 장벽 전위(Vf)분만큼 저하하는 동시에, 프리차지 회로(PCC)에 공급되는 전원 전위도 장벽 전위(Vf)분만큼 저하한다. 따라서, 이 정적 동작 모드에서는, 비트선(BLa, BLb)이 전원 전위보다도 다이오드(DIV)의 장벽 전위(Vf)분만큼 저하한 전위로 프리차지 되고, 이 상태가 유지된다.
여기서, 메모리 셀의 트랜스퍼 게이트로서 기능하는 n형 MOS 전계효과 트랜지스터(TN3, TN4)의 바이어스 상태를 검토한다. 지금, 기억 노드(Ma)에 로우레벨이 유지되고, 전계효과 트랜지스터(TN3)의 소스 및 드레인중에서, 비트선(BLa)에 접속되는 기억 노드(Mb)에 하이레벨이 유지되고 있는 것으로 하면, n형 MOS 전계효과 트랜지스터(TN3)에 대해서는, 드레인 또는 소스의 한쪽은 규정의 전원 전위보다 장벽 전위(Vf)분만큼 낮은 전위로 바이어스되고, 기억 노드(Ma)에 접속된 다른쪽은 규정의 접지 전위로 바이어스된다. 또한, n형 MOS 전계효과 트랜지스터(TN4)에 대해서는, 소스 및 드레인의 어느 것도 규정의 전원 전위보다 장벽 전위(Vf)분만큼 낮은 전위에 바이어스된다.
이 때문에 n형 MOS 전계효과 트랜지스터(TN3, TN4)에 있어서, 게이트와 소스/드레인 사이의 전계 강도는, 상술한 실시형태 2에 관한 회로 구성에 비교하여 완화된다.
따라서, 본 실시형태 4에 의하면, 메모리 셀(MC)에 있어서, 트랜스퍼 게이트로서 기능하는 n형 MOS 전계효과 트랜지스터(TN3, TN4)에 있어서의 밴드간 리크 전류의 발생을 억제할 수 있고, 정적 동작 모드에 있어서의 소비 전류를 더한층 억제할 수 있다.
<실시형태 5>
이하, 본 발명에 관한 실시형태 5를 설명한다.
도 6에, 본 실시형태 5에 관한 반도체 장치의 특징도를 도시한다.
상술한 실시형태 1 내지 4에서는, 밴드간 리크 전류에 기인한 소비 전류의 억제를 주목적으로 하여 회로 구성을 하였지만, 본 실시형태 5에서는, 부임계 전류에 기인하는 소비 전류의 억제를 주목적으로 한다.
도 6(a)에, 본 발명이 적용된 인버터 체인을 도시한다. 동 도면에 있어서, n형 MOS 전계효과 트랜지스터(TNG) 및 다이오드(DIG)는, 상술한 실시형태 1에 관한 것과 같고, p형 MOS 전계효과 트랜지스터(TPV) 및 다이오드(DIV)는 상술한 실시형태 3에 관한 것과 같다. 이들 n형 MOS 전계효과 트랜지스터(TNG) 및 p형 MOS 전계효과 트랜지스터(YPV)의 게이트 임계치 전압은, 인버터(IV20, IV22)의 접지 노드의 전위를 규정의 접지 전위에 대하여 다이오드(DIG)의 장벽 전위(Vf)분만큼 높은 전위로 정확하게 클맴프하고, 또한 인버터(IV21, IV22)의 전원 노드의 전위를 전원 전위에 대해 다이오드(DIG)의 장벽 전위(Vf)분만큼 낮은 전위로 정확하게 클맴프할 목적하에 높게 설정되어 있다.
IV20부터 IV23은 CMOS 구성의 인버터로서, 인버터(IV20)를 초단으로 하는 인버터 체인을 구성한다. 초단의 인버터(IV20)에는 정적 동작 모드에서 로우레벨(규정의 접지 전위)이 되는 신호(X)가 입력된다. 인버터(IV20, IV22)의 접지 노드는 n형 MOS 전계효과 트랜지스터(TNG)의 드레인 및 다이오드(DIG)의 애노드에 접속된다. 또한, 인버터(IV21, IV23)의 전원 노드는, p형 MOS 전계효과 트랜지스터(TPV)의 드레인 및 다이오드(DIG)의 캐소드에 접속된다.
또한, 각 인버터를 구성하는 p형 MOS 전계효과 트랜지스터의 기판은 규정의 전원 전위로 고정되고, n형 MOS 전계효과 트랜지스터의 기판은 규정의 접지 전위에 고정된다.
이하, 도 6(a)에 도시한 인버터 체인의 동작을 설명한다.
동적 동작 모드에서는, 신호/SCS는 로우레벨로 고정되고, 신호(SCS)는 하이레벨로 고정된다.따라서, 인버터(IV20, IV22)의 접지 노드에는 n형MOS 전계효과 트랜지스터(TNG)를 통하여 접지 전위가 공급되는 동시에 인버터(IV21, IV23)의 전원 노드에는 p형 MOS 전계효과 트랜지스터(TPV)를 통하여 전원 전위가 공급되고, 이들 인버터(IV20 내지 IV22)로 이루어진 인버터 체인이 신호(X)에 응답하여 동작한다.
이에 대하여, 정적 동작 모드에서는, 신호/SCS는 하이레벨(규정의 전원 전위)에 고정되고, 신호(SCS)는 로우레벨(규정의 접지 전위)에 고정된다. 따라서, n형 MOS 전계효과 트랜지스터(TNG) 및 p형 MOS 전계효과 트랜지스터(TPV)는 오프상태로 된다. 이로써 인버터(IV20, IV22)의 접지 노드의 전위는, 규정의 접지 전위보다 다이오드(DIG)의 장벽 전위(Vf)분만큼 높은 전위로 고정되고, 또한 인버터(IV21, IV23)의 전원 노드의 전위는 규정의 전원 전위보다도 다이오드(DIG)의 장벽 전위(Vf)분만큼 낮은 전위로 고정된다.
여기서, 신호(X)는 정적 동작 모드에 있어서 로우레벨로 고정되기 때문에 이 신호(X)를 입력하는 인버터(IV20)의 p형 MOS 전계효과 트랜지스터 및 n형 MOS 전계효과 트랜지스터(도시하지 않음)는 각각 온상태 및 오프상태로 되어, 이 인버터(IV20)는 규정의 전원 전위의 하이레벨을 출력한다. 이 경우, 인버터(IV20)에 있어서, 오프상태에 있는 n형 MOS 전계효과 트랜지스터에 주목하면, 소스에는 접지 전위보다도 장벽 전위(Vf)분만큼 높은 전위가 주어지고, 기판은 접지 전위로 고정되어 있기 때문에 소스 전위보다 기판 전위가 상대적으로 낮게 된다.
이 때문에 인버터(IV20)를 구성하는 n형 MOS 전계효과 트랜지스터에 있어서 기판 효과가 발휘되고, 게이트 임계치 전압이 상승하는 결과, 그 부임계 전류가 억제된다. 인버터(IV22)에 대해서도 인버터(IV20)와 마찬가지다. 또한, 본 실시형태5에서는, 각 인버터를 구성하는 p형 MOS 전계효과 트랜지스터의 기판을 전원 전위로 고정하고, n형 MOS 전계효과 트랜지스터의 기판을 접지 전위로 고정하는 것으로 하였지만, 이들 p형 MOS 전계효과 트랜지스터 및 n형 MOS 전계효과 트랜지스터의 기판을 각 소스에 접속하는 것으로 하여도 좋다. 이 경우, 밴드간 리크 전류에 대한 유효한 대책으로 된다.
또한, 상술한 인버터(IV20)로부터 하이레벨을 입력하는 다음단의 인버터(IV21)에서는, p형 MOS 전계효과 트랜지스터 및 n형 MOS 전계효과 트랜지스터(도시하지 않음)각 각각 오프상태 및 온상태로 되어, 이 인버터(IV21)는 접지 전위인 로우레벨을 출력한다. 여기서 인버터(IV21)에 있어서, 오프상태인 p형 MOS 전계효과 트랜지스터에 주목하면, 소스 전위보다도 게이트 전위가 상대적으로 높게 된다. 이 때문에 이 인버터(IV21)에 있어서, 오프상태에 있는 p형 MOS 전계효과 트랜지스터의 부임계 전류가 억제된다. 인버터(IV23)에 관해서도 인버터(IV21)와 마찬가지다.
도 6(b)에, 본 발명이 적용된 다단 접속 게이트 회로를 도시한다. 상술한 도 6(a)에 도시한 예에서는, 정적 동작 모드에 있어서, 초단의 인버터(IV20)에 입력되는 신호(X)가 로우레벨로 고정되는 것으로 하고, 이에 의해 각 인버터의 회로 상태를 고정하는 것으로 하였지만, 도 6(b)에 도시한 예에서는, 신호(S)를 제어함에 의해, 신호(X)에 의하지 않고 회로 상태를 일률적으로 고정함에 의해 구성된다.
즉, 도 6(b)에 있어서, NA20, NA21은 CMOS 구성의 부정적 논리곱 게이트 회로이며, NR20, NR21은 CMOS 구성의 부정적 논리합 게이트 회로이다. 초단의 부정적논리곱 게이트 회로(NA20)의 한쪽의 입력부에는, 정적 동작 모드에 있어서 로우레벨이 되는 신호(S)가 입력되고, 다른쪽의 입력부에는, 동적 동작 모드에 있어서 의의를 갖는 신호(X)가 입력된다, 이 부정적 논리곱 게이트 회로(NA30)의 출력 신호는, 다음단의 부정적 논리합 게이트 회로(NR20)의 한쪽의 입력부에 주어진다.
또한, 부정적 논리합 게이트 회로(NR29)의 출력 신호는, 부정적 논리곱 게이트 회로(NA21)의 한쪽의 입력부에 주어지고, 이 부정적 논리곱 게이트 회로(NA21)의 출력 신호는, 최종단의 부정적 논리합 게이트 회로(NR21)의 한쪽의 입력부에 주어진다. 부정적 논리합 게이트 회로(NR20, NR21) 및 부정적 논리곱 게이트 회로(NA21)의 다른쪽의 입력부에는, 신호(X)와 마찬가지로 동적 동작 모드로 의의를 갖는 신호가 각각 주어진다. 또한, 부정적 논리곱 게이트 회로(NA20, NA21)의 접지 노드는, n형 MOS 전계효과 트랜지스터(TNG)의 드레인 및 다이오드(DIG)의 애노드에 접속된다. 또한, 부정적 논리합 게이트 회로(NR2O, NR21)의 전원 노드는, p형 MOS 전계효과 트랜지스터(TPV)의 드레인 및 다이오드(DIG)의 캐소드에 접속된다.
다음에, 도 6(b)에 도시한 게이트 회로의 동작을 설명한다.
정적 동작 모드에서는, 신호(S)가 로우레벨로 고정된다. 이로써 신호(X)의 논리치에 의하지 않고, 부정적 논리곱 게이트 회로(NA20)는, 하이레벨을 출력하고, 이것을 입력하는 부정적 논리합 게이트 회로(NR20)는 로우레벨을 출력한다. 또한 부정적 논리합 게이트 회로(NR20)로부터 로우레벨을 입력하는 부정적 논리곱 게이트 회로(NA21)는 하이레벨을 출력하고, 이것을 입력하는 부정적 논리합 게이트 회로(NR21)는 로우레벨을 출력한다. 즉, 신호(S)를 로우레벨로 고정하면, 다른 신호 상태에 의하지 않고, 이 회로 상태가 일률적으로 고정된다. 즉, 이 게이트 회로는, n형 MOS 전계효과 트랜지스터(TNG) 또는 p형 MOS 전계효과 트랜지스터(TPV)의 도통 상태에 의존하지 않고 회로 상태가 일률적으로 정해지도록 논리 구성되어 있다.
또한, 이 정적 동작 모드에서는, 신호/SCS는 하이레벨로 고정되고 신호(SCS)는 로우레벨로 고정되기 때문에 n형 MOS 전계효과 트랜지스터(TNG) 및 p형 MOS 전계효과 트랜지스터(TPV)는 오프상태로 된다. 이로써 부정적 논리곱 게이트 회로(NA2O, NA21)의 접지 노드의 전위는, 규정의 접지 전위보다도 다이오드(DIG)의 장벽 전위(Vf)분만큼 높은 전위로 고정되고, 또한 부정적 논리합 게이트 회로(NR20, NR21)의 전원 노드의 전위는, 규정의 전원 전위보다도 다이오드(DIG)의 장벽 전위(Vf)분만큼 낮은 전위로 고정된다. 이로써, 상술한 인버터(IV20 내지 IV23)와 같이, 각 게이트 회로에 있어서, 오프상태에 있는 MOS 전계효과 트랜지스터에서의 부임계 전류가 억제된다.
또한 p형 MOS 전계효과 트랜지스터(TPV) 및 n형 MOS 전계효과 트랜지스터(TNG)의 게이트 임계치 전압은 높게 설정되어 있기 때문에 상술한 바와 같은 다이오드(DIV, DIG)측으로 전류가 유효하게 흘러 들어가고, 각 게이트 회로의 전원 노드 및 접지 노드의 전위가 다이오드의 장벅 전위(Vf)분만큼 시프트되어 정확하게 클램프 된다.
<실시형태 6>
이하, 본 발명의 실시형태 6을 설명한다.
도 7에 본 실시형태 6에 관한 반도체 장치의 특징부를 도시한다.
상술한 실시형태 1에서는, 밴드간 리크 전류에 기인한 메모리 셀 어레이에서의 소비전류의 억제를 주목적으로 하여 회로를 구성하였지만, 본 실시형태 6에서는, 다시 논리 회로를 포함하는 전 회로계에서의 밴드간 리그 전류에 기인하는 소비 전류의 억제를 주목적으로 한다.
도 7(a)에, p형 MOS 전계효과 트랜지스터에서의 밴드간 리크 전류를 억제하기 위한 구성예를 모식적으로 도시한다. 동 도면에 있어서, p형 MOS 전계효과 트랜지스터(TP30) 및 n형 MOS 전계효과 트랜지스터(TN30)는, 외부로부터 입력 신호를 받는 초단의 인버터를 구성한다. 부정적 논리곱 게이트 회로(NA30) 및 부정적 논리합 게이트 회로(NR30)는, 예를 들면, 프리 디코더나 메인 디코더계를 구성한다.
메모리 셀(MC)은, 전단(前段)의 부정적 논리합 게이트 회로(NR30)에 의해 선택되고, 도시하지 않은 경로를 통하여 외부로부터 입력되는 데이터를 기억하는 것이다. 센스 앰프(SA)는, 메모리 셀(MC)에서 출력된 데이터 신호를 증폭하도록 구성된다. 이 센스 앰프(SA)에 의해 증폭된 데이터 신호는, p형 MOS 전계효과 트랜지스터(TP31) 및 n형 MOS 전계효과 트랜지스터(TN31)로 이루어진 출력 버퍼를 통하여 외부로 출력된다. 이들 일련의 회로계를 구성하는 각 요소 회로의 전원 노드는 전원 배선(VL)에 접속되고, 이 전원 배선(VL)의 전위는, 상술한 p형 MOS 전계효과 트랜지스터(TPV) 및 다이오드(DIV)에 의해 공급된다.
또한, p형 MOS 전계효과 트랜지스터의 기판(n 웰)은, 소스와 함께 전원 배선(VL)에 접속된다.
이 구성에 의하면, 정적 동작 모드에 있어서, 전 회로계에 걸쳐서 일률적으로 전원 노드의 전위가 다이오드(DIV)의 장벽 전위(Vf)분만큼 저하하기 때문에 이 회로계의 내부 신호의 진폭이 작게 된다. 따라서, p형 및 n형을 막론하고, 오프상태에 있는 MOS 전계효과 트랜지스터의 드레인 부근에서의 전계 강도가 완화되고, 밴드간 리크 전류의 발생이 억제되어, 이 밴드간 리크 전류에 기인한 소비 전류를 억제할 수 있다.
도 7(b)에 도시한 예는, 상술한 회로계의 접지 노드를 접지 배선(GL)에 접속하고, 이 접지 배선(GL)의 전위를, 상술한 n형 MOS 전계효과 트랜지스터(TNG) 및 다이오드(DIG)에 의해 공급하도록 한 것이다. n형 MOS 전계효과 트랜지스터의 기판은, 소스와 함께 접지 배선(GL)에 접속된다. 이 구성에 의하면, 상술한 도 7(a)에 도시한 구성과 같이, 전 회로계에 걸쳐서 일률적으로 접지 노드의 전위가 다이오드(DIV)의 장벽 전위(Vf)분만큼 상승하기 때문에 이 회로계의 내부 신호의 진폭이 작게 된다. 따라서, 마찬가지로 드레인 부근에서의 전계 강도가 완화되어, 밴드간 리크 전류에 기인한 소비 전류를 억제할 수 있다.
본 실시형태 6에 의하면, 반도체 장치를 구성하는 내부 회로 전체에 공급되는 전원 전위 또는 접지 전위를 일률적으로 시프트시키는 것으로 하였기 때문에 전계효과 트랜지스터의 게이트 산화막에 인가되는 전계가 일률적으로 완화된다. 이로써, 상술한 밴드간 리크 전류의 억제에 더하여, 게이트 산화막을 흐르는 터널 전류도 억제하는 것이 가능하게 된다.
또한, 본 실시형태 6에 의하면, 입력 초단을 구성하는 p형 MOS 전계효과 트랜지스터(TP30) 및 n형 MOS 전계효과 트랜지스터(TN30) 제외하고, 부정적 논리곱 게이트 회로(NA30), 부정적 논리합 게이트화 게이트 회로(NR30), 메모리 셀(MC), 센스 앰프(SA) 등의 내부 회로에 있어서, 전계효과 트랜지스터의 게이트 산화막을 흐르는 터널 전류 성분(도 1(c)에 도시한 전류 성분)에 의한 리크 전류를 저감하는 것이 가능하게 된다.
예를 들면, 도 7(a)에 있어서, 입력 초단에 외부로부터 하이레벨이 입력되어 있는 경우, n형 MOS 전계효과 트랜지스터(TN30)의 소스와 게이트 사이에는, 외부 신호의 신호 레벨에 따른 전압이 그대로 인가되기 때문에 이 n형 MOS 전계효과 트랜지스터(TN30)의 게이트 산화막에 고(高)전계가 인가된다. 이 결과, 게이트 산화막을 터널 전류가 흐른다. 이에 대하여, 예를 들면, 다음단의 부정적 논리곱 게이트 회로(NA30)의 입력 신호의 진폭은, 다이오드(DIV)의 장벽 전위(Vf)분만큼 감소한 것으로 되기 때문에 이 부정적 논리곱 게이트 회로(NA30)를 구성하는 전계효과 트랜지스터의 게이트 산화막에 인가되는 전계가 완화된다. 이 결과, 이 부정적 논리곱 게이트 회로(NA30)의 게이트 산화막을 흐르는 터널 전류가 저감된다. 부정적 논리합 게이트 회로(NR30) 등에 관해서도 마찬가지다.
상술한 도 7(a)에 도시한 구성과 같은 것이, 동 도 (b)에 도시한 구성에 대해서도 말할 수 있다. 단지, 도 7(a), (b)에 도시한 예의 효과상의 차이는, 외부로부터 입력되는 신호 레벨에 의해, 입력 초단을 구성하는 p형 MOS 전계효과 트랜지스터(TP30) 및 n형 MOS 전계효과 트랜지스터(TN30)의 어느 것에서 터널 전류가 발생하는지에 있다.
또한, 본 실시형태 6에서는, 전 회로계에 걸쳐서 일률적으로 전원 노드 또는 접지 노드의 전위를 시프트시키여, 밴드간 리크 대책을 강구한 것으로 하였지만, 상술한 실시현태 1 내지 6과 같이, 각 회로 블록을 구성하는 전계효과 트랜지스터의 기판 정위를 적절히 설정함에 의해, 밴드간 리크 대책과 부임계 전류 대책을 조합시켜 대책하는 것도 가능하다.
즉, 각 회로 블록에서는, 그 회로 기능에 따른 특성의 전계효과 트랜지스터가 이용되고, 그 트랜지스터 파라미터는 최적화 되어 있어, 따라서, 리크 전류 대책은 각 회로 블록에 따라 다르다. 예를 들면, 메모리 셀에서는, 데이터 보존 특성을 우선적으로 확보할 필요상, 전계효과 트랜지스터의 게이트 임계치 전압이 높게 설정되어, 부임계 리크가 억제되어 있다. 따라서, 본 발명을 메모리 셀에 적용하는 경우, 밴드간 리크 대책을 주체로 한 회로 구성을 채용하면 좋다.
또한, 주변의 논리회로 부분에서는, 동작 속도를 우선적으로 확보할 필요상, 전계효과 트랜지수터의 게이트 임계치 전압이 낮게 설정된다. 따라서, 이 발명을 주변의 논리 회로 부분에 적용하는 경우, 부임계 리크 대책을 주체로 한 회로 구성을 채용하면 좋다.
또한, 논리 회로나 메모리 셀 이외의 회로 블록에도 본 발명을 적용할 수 있다. 예를 들면, 플립플롭을 주체로 하여 구성된 래치 회로에 대해서는, 마찬가지로 플립플롭을 주체로 하여 구성된 메모리 셀과 같은 리크 대책이 가능하다. 밴드간 리크대책을 주체로 할지 부임계 리크 대책을 주체로 할지에 관해서는, 각 회로 블록의 특질(예를 들면, 그 회로 블록를 구성하는 전계효과 트랜지스터의 게이트 임계치 전압의 고저, 또는 드레인과 게이트 사이의 전위차의 대소 등)에 따라 선택하면 좋다.
또한, 고전위 공급 회로(SUPV) 및 저전위 공급 회로(SUPG)에 대해서는, 각 회로 블록에서 공용 가능하여, 회로 블록마다 마련할 필요는 없다.
이상, 본 발명의 실시형태 및 실시예를 설명하였는데, 본 발명은, 이들의 실시형태 및 실시예에 한정되는 것이 아니라, 본 발명의 요지를 일탈하지 않는 범위의 설계 변경 등이 있더라도 본 발명에 포함된다.
본 발명에 의하면, 이하의 효과를 얻을 수 있다.
즉, 본 발명에 의하면, MOS 전계효과 트랜지스터로 구성된 회로 블록을 포함하는 반도체 장치에 있어서, 상기 회로 블록에 대하여, 동적 동작 모드에 있어서 규정의 전원 전위 또는 접지 전위를 공급하는 동시에, 정적 동작 모드에 있어서 상기 회로 블록에 공급되는 전원 전위와 접지 전위 사이의 전위차가 작게 되도록 상기 규정의 전원 전위 또는 상기 규정의 접지 전위를 시프트하여 상기 회로 블록에 공급하는 전위 공급 수단을 구비하였기 때문에 디바이스 구조의 미세화에 따른 전원 전압이 저하하더라도 동적 동작 모드에 있어서의 회로의 동작 속도가 저해되는 일이 없고, 정적 동작 모드에 있어서의 소비 전류를 유효하게 억제할 수 있다.

Claims (9)

  1. MOS 전계효과 트랜지스터를 포함하여 구성된 회로 블록을 갖는 반도체 장치에 있어서,
    동적 동작 모드에 있어서 규정의 전원 전위 또는 규정의 접지 전위를 상기 회로 블록에 공급하는 동시에, 정적 동작 모드에 있어서 상기 회로 블록에 공급되는 전원 전위와 접지 전위 사이의 전위차가 작게 되도록 상기 규정의 전원 전위 또는 상기 규정의 접지 전위를 시프트하여 상기 회로 블록에 공급하는 전위 공급 수단을 구비한 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서
    상기 전위 공급 수단은,
    상기 회로 블록을 구성하는 MOS 전계효과 트랜지스터중에서 정적 동작 모드에 있어서 오프상태로 되는 MOS 전계효과 트랜지스터의 소스 전위를 선택적으로 시프트시키는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 전위 공급 수단은,
    상기 회로 블록 내의 접지 노드와 외부 접지 단자 사이에 전류 경로가 접속되고, 상기 정적 동작 모드에 있어서 오프상태로 제어되는 동시에 상기 동적 동작모드에 있어서 온상태로 제어되는 n형 MOS 전계효과 트랜지스터와,
    애노드가 상기 접지 노드에 접속되는 동시에 캐소드가 상기 외부 접지 단자에 접속된 다이오드를 구비한 것을 특징으로 하는 반도체 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 전위 공급 수단은,
    상기 회로 블록 내의 전원 노드와 외부 전원 단자 사이에 전류 경로가 접속되고, 상기 정적 동작 모드에 있어서 오프상태로 제어되는 동시에 상기 동적 동작 모드에 있어서 온상태로 제어되는 p형 MOS 전계효과 트랜지스터와,
    애노드가 상기 외부 전원 단자에 접속되는 동시에 캐소드가 상기 전원 노드에 접속된 다이오드를 구비한 것을 특징으로 하는 반도체 장치.
  5. 제 1 항 내지 제 4 항중 어느 한 항에 있어서,
    상기 회로 블록은 스태틱형의 메모리 셀을 매트릭스상으로 배열하여 이루어진 메모리 셀 어레이이며,
    상기 전위 공급 수단은, 상기 메모리 셀의 전원 노드 또는 접지 노드의 전위를 공급하는 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 메모리 셀 어레이는, 해당 메모리 셀 어레이상에 배선된 비트선을 프리차지하기 위한 프리차지 회로를 포함하고,
    상기 전위 공급 수단은, 상기 프리차지 회로의 전원 노드의 전위를 공급하는 것을 특징으로 하는 반도체 장치.
  7. 제 3 항 내지 제 6 항중 어느 한 항에 있어서,
    상기 n형 MOS 전계효과 트랜지스터 또는 상기 p형 MOS 전계효과 트랜지스터는 부임계 전류를 억제함에 의해 게이트 임계치 전압이 높게 설정된 것을 특징으로 하는 반도체 장치,
  8. 제 1 항 내지 제 7 항중 어느 한 항에 있어서,
    상기 전위 공급 수단은, 상기 회로 블록을 구성하는 MOS 전계효과 트랜지스터중, 해당 회로 블록의 전원 노드 또는 접지 노드에 소스가 접속된 MOS 전계효과 트랜지스터의 기판 전위를 공급하는 것을 특징으로 하는 반도체 장치.
  9. 제 2 항 내지 제 8 항중 어느 한 항에 있어서,
    상기 회로 블록은, 정적 동작 모드에 있어서 상기 n형 MOS 전계효과 트랜지스터 또는 p형 MOS 전계효과 트랜지스터의 도통 상태에 의존하지 않고 회로 상태가 일률적으로 정해지도록 논리 구성된 것을 특징으로 하는 반도체 장치.
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