CN1929307A - 多米诺输出锁存器 - Google Patents

Abstract

一种多米诺锁存器，包括：多米诺级、写入级、反相器、第一电平维持通道、第二电平维持通道和输出级。所述多米诺级被连接到近似对称时钟信号，并且根据至少一个数据信号和近似对称时钟信号的状态来估算逻辑函数，当近似对称时钟信号为第二电平时，所述多米诺级对一预充电节点预充电至第一电平；当近似对称时钟信号为第一电平而逻辑函数成立时，则将该预充电节点放电到第二电平状态；当近似对称时钟信号为第一电平而逻辑函数不成立时，则维持该被充电节点在第一电平；其中当近似对称时钟信号为第一电平时，其至少一个数据信号的锁存状态被提供给多米诺级。

Description

多米诺输出锁存器

技术领域

本发明涉及动态逻辑电路和寄存器(register)功能，尤其涉及一种多米诺输出锁存器(domino output latch)，其处理以速度和尺寸作为重要因素的复杂逻辑电路的输出锁存(latch)的问题。

背景技术

集成电路，特别是具有同步流水线(synchronous pipeline)架构者，使用大量寄存器。寄存器逻辑被用来将装置和电路的输出维持一段时间，以使得这些输出可被其他的装置和电路所接收。在诸如流水线微处理器的时钟系统(clocked system)中，寄存器被用来将特定流水线级(stage)的输出维持一个时钟周期的时间，以使得其后级的输入电路在此期间可接收该输出，同时此特定流水线级同步产生新的输出。

以往，实务上经常在诸如多重输入多路复用器(mux)，多比特编码器(multi-bit encoders)等复杂逻辑估算电路(evaluation circuit)之前和之后加入寄存器，以维持此估算电路的输入和输出值。一般而言，这些寄存器有其相关的建立时间和维持时间(setup and hold time)的需求，此二值皆对前级的估算电路有所限制。另外，寄存器有其对应的数据至输出时间(data-to-output time)特性，其限制了后级的估算电路。寄存器的「速度」通常以其数据输出时间来判断，即其建立时间和时钟至输出时间(clock-to-output time)的总和。

在逻辑估算电路之前后加入传统寄存器电路会将延迟引入流水线系统，其累积的效应导致其运作速度明显变慢。更明确地说，这些延迟的一明显来源是逻辑估算电路必须满足数据至输出时间的需求以确保稳定的寄存器输出。降低这些延迟以在每一级增加额外的时间，进而增进此流水线系统整体的速度是有必要的。

与本说明书相关的另一美国申请(美国申请第10/640369号，代理人档案编号CNTR.2200，标题为“Non-inverting Domino Register”(非反相多米诺寄存器))的相关现有公开即处理前述的问题，本说明书参照其为本文的一部分。该现有公开描述一非反相多米诺寄存器结合逻辑估算功能和对应的寄存器以获得比传统方法快速的时钟至输出时间，而不必牺牲其输出的稳定性。公开于其中的非反相多米诺寄存器，相对于传统反相多米诺寄存器的较慢的转移响应(transition response)，其响应时钟信号转移的输出信号转移被证明极为快速。然而，此现有公开的非反相多米诺寄存器对于需要建立于N型沟道逻辑(N-channel logic)架构上的估算逻辑电路并不特别合适。同时，此现有公开的非反相多米诺寄存器若以诸如90纳米绝缘体上硅(silicon-on-insulator，SOI)等高漏电或高噪声制程实施时，可能会发生漏电效应。

因此，有必要提出一种改进的多米诺寄存器，其具有现有公开的非反相多米诺寄存器的所有优点，并且就多米诺级(domino stage)而言更灵活而极适用于高漏电或高噪声的环境。

此外，也有必要提出一种改进的N型多米诺输出锁存器，当其做为锁存电路时，具有现有公开的非反相多米诺寄存器的所有优点，并且就多米诺级而言更灵活而极适用于高漏电或高噪声的环境。

同时，又有必要提出一种改进的P型多米诺电路，当其做为锁存电路时，具有现有公开的非反相多米诺寄存器的所有优点，并且极适用于高漏电或高噪声的环境。

另外，又有必要提出一种改进的P型多米诺电路，当其做为寄存器时，具有现有公开的非反相多米诺寄存器的所有优点，并且极适用于高漏电或高噪声的环境。

发明内容

本发明一实施例提出一种多米诺锁存器。此多米诺锁存器包含多米诺级，其连接至近似对称的时钟信号，并且依据至少一数据信号的状态和此近似对称的时钟信号以估算一逻辑函数，其中多米诺级于近似对称的时钟信号是第二电平时将预充电节点预充电至第一电平，而于近似对称的时钟信号是第一电平且逻辑函数成立(evaluates)时，将预充电节点放电至第二电平状态，且于近似对称的时钟信号是第一电平且逻辑函数不成立时，维持预充电节点于第一电平，其中当近似对称的时钟信号是第一电平时，至少一数据信号的锁存状态被提供给多米诺级；写入级，其连接至所述多米诺级并响应所述近似对称的时钟信号，假如所述预充电节点转变为第二电平则将第一初级输出节点拉至第一电平，假如预充电节点维持于第一电平则将第一初级输出节点拉至第二电平；反相器，其输入端连接至所述第一初级输出节点，输出端连接至第二初级输出节点；第一电平维持通道，当被致能时，其维持所述第一初级输出节点于第一电平，其中当所述近似对称的时钟信号和所述第二初级输出节点皆为第二电平时，第一电平维持通道被致能，否则其被禁能；第二电平维持通道，当被致能时，其维持所述第一初级输出节点于第二电平，其中当所述第二初级输出节点和所述预充电节点皆为第一电平时，第二电平维持通道被致能，否则其被禁能；以及输出级，其基于所述预充电节点和所述第二初级输出节点的状态提供输出信号。

本发明的另一实施例提出一种多米诺锁存电路。此多米诺锁存电路具有估算电路，其接收来自信号源的对称时钟信号，并于对称时钟信号为第二电平时将第一节点预充电至第一电平，且于对称时钟信号为第一电平时估算一逻辑函数以控制第一节点的状态，其中逻辑函数基于一个以上数据信号而进行估算，该一个以上数据信号于对称时钟信号为第一电平时被估算，而于对称时钟信号为第二电平时被锁存；写入电路，其连接至所述第一节点并接收所述对称时钟信号，并于对称时钟信号转变为第一电平时，若第一节点为第二电平则将第二节点驱动至第一电平，若第一节点维持于第一电平则将第二节点驱动至第二电平；反相器，其具有连接至所述第二节点的输入端、和连接至第三节点的输出端；维持电路，其连接至所述第二和第三节点以及写入电路，并于第三节点和所述对称时钟信号皆为第二电平时维持第二节点于第一电平，且于第三节点和所述第一节点皆为第一电平时维持第二节点于第二电平；以及输出电路，其依据所述第一和第三节点的状态提供输出信号。

本发明的又一实施例提出一种锁存一个以上输入数据信号的方法，其包含：当近似对称的时钟信号是第二电平时将第一节点预充电至第一电平；当近似对称的时钟信号是第一电平时，依据一个以上输入数据信号估算一逻辑函数以控制第一节点的状态；当近似对称的时钟信号是第一电平时，配合第一节点的状态控制第二节点的状态；将第三节点的状态定义为第二节点的状态的反相；当第一和第三节点皆为第一电平时，致能第二电平状态维持通道以维持第二节点于第二电平，否则禁能第二电平状态维持通道；当近似对称的时钟信号和第三节点皆为第二电平时，致能第一电平状态维持通道以维持第二节点于第一电平，否则禁能第一电平状态维持通道；以及当近似对称的时钟信号是第二电平时，依据第一和第三节点的状态锁存输出节点的状态。

附图说明

本发明的益处、特征和优点参照下面的描述和附图，将变得更好理解，在附图中：

图1是根据应用现有公开所实现的非反相多米诺寄存器的电路图；

图2是图示图1、3、4和5的非反相多米诺寄存器的操作的时序图；

图3是根据本发明的一示范性实施例实现的无管脚(footless)非反相多米诺寄存器的电路图；

图4是利用改进的存储级根据本发明的一示范性实施例所实现的另一个非反相多米诺寄存器的电路图；

图5是利用图4图示的改进的存储级并且根据本发明的一示范性实施例实现的另一个无管脚非反相多米诺寄存器的电路图；

图6是根据适于最小化维持时间的脉冲时钟实施例，应用于图1、3、4和5图示的操作的时序图；

图7是图1、3、4和5的N型多米诺锁存器的操作的时序图；

图8是根据本发明的另一示范性实施例实现的P型多米诺电路的电路图；

图9是说明图8的P型多米诺电路应用于本发明的P型多米诺寄存器实施例的操作的时序图；以及

图10是说明图8的P型多米诺电路应用于本发明的P型多米诺锁存器实施例的操作的时序图。

具体实施方式

以下的实施例说明用以让本领域的普通技术人员得以制造和使用本发明公开的内容。较佳实施例的修改对于本领域的技术人员将是显而易见的，且此处描述的普遍原理可应用于其他实施例。因此，本发明并未局限于此处提出和说明的特定实施例，其应涵盖所有符合公开于此的原理和新颖特征的最大范围。

本发明人认识到，对于速度、尺寸、和稳定性均为关键因素的逻辑电路，需要提出能灵活配合其估算逻辑且适用于高漏电或高噪声环境的锁存和/或寄存器输出。因此发展出一种非反相多米诺寄存器及其相关的N型多米诺和P型多米诺锁存器，其将如以下参照图1至图5的说明所示，在不牺牲输出稳定性的前提下具有快速的数据输出时间，且既能灵活配合其估算逻辑的实施，也能适用于高漏电或高噪声环境。当高度依赖寄存器和多米诺逻辑以逐级转移数据时，依据本发明实施例的非反相多米诺寄存器或多米诺锁存器将使得整体装置的运作速度显著提升。整体装置可在一高漏电或高噪声制程中使用较快且较小的元件实现，无需牺牲速度或使用大尺寸元件以压制维持器(keeper)元件。

图1是依据现有的公开CNTR.2200所实现的一非反相多米诺寄存器100的电路图。该非反相多米诺寄存器100包含逻辑估算输入级，或称为多米诺级，其由堆迭式P型沟道和N型沟道器件P1和N2以及估算逻辑104所组成。元件P1和N2是估算装置互补对，其于此堆迭中分别连接至估算逻辑104的两端。估算逻辑104可简单到仅含有单一N型沟道器件或者是极为复杂的设计，以便估算任何需要的逻辑函数。P1的源极连接至电压源VDD而其漏极连接至输出信号TOP的节点105。估算逻辑104连接于节点105和N2的漏极之间，N2的源极则接地。输入时钟信号CLK于节点101输入P1和N2的栅极。一组N重节点103提供N个数据信号DATA给估算逻辑104，其中N为任意的正整数。

非反相多米诺寄存器100的多米诺级接续至包含元件P2、N3、N4和弱维持电路(weak keeper circuit)109的储存级。在此储存级内，元件P2、N3、和N4可视为“写入级”而维持电路109可视为维持级。节点101连接至N3的栅极而节点105连接至P2和N4的栅极。P2的源极连接至VDD而其漏极连接至第一初级输出节点107，其提供第一初级输出信号QII。节点107连接至N3的漏极，且连接至一反相器109A的输入和另一反相器109B的输出。反相器109A的输出连接至提供第二初级输出信号QI的第二初级输出节点111，节点111连接至反相器109B的输入。反相器109A和109B于节点107和111交互耦接而共同构成弱维持电路109。N3的源极连接至N4的漏极，N4的源极则接地。

非反相多米诺寄存器100的储存级后又接续一输出级，其包含P型沟道器件P3和P4以及N型沟道器件N5和N6。节点105连接至P4和N6的栅极，而节点111连接至P3和N5的栅极。P3和P4的源极连接至VDD而其漏极一起连接至节点113，节点113提供输出信号Q。输出节点113连接至N5的漏极，N5的源极连接至N6的漏极，N6的源极则接地。P型沟道器件通常做为上拉(pull-up)元件而N型沟道器件通常做为下拉(pull-down)元件。

图2为说明非反相多米诺寄存器100运作的时序图，其中CLK、DATA N、TOP、QII、QI、和Q信号均相对于时间描绘变化。相对的信号转移时间为预估值并忽略延迟时间。DATAN以单一信号代表N个DATA信号整体。当数据信号整体状态使得估算逻辑104的逻辑成立时，DATAN信号于图中显示被设为高电平而使得TOP信号拉至低电平，当估算逻辑104的逻辑不成立时，DATA N信号显示被设为低电平，其将TOP信号维持于高电平。因此，当估算逻辑104的逻辑“成立”时，其使得信号TOP从预充电的高电平状态转移至一低电平状态。当估算逻辑“不成立”时，TOP停留于预充电的高电平状态。在时间T0，CLK信号初始为低电平，N2被关闭而P1导通，其使得多米诺级将TOP信号预充电至高电平。TOP信号预充电至高电平是为了在CLK信号的上升沿时使得估算逻辑104为估算DATAN信号作准备，其中的DATAN信号初始为高电平。预充电的TOP信号导通N4和N6。QII信号停留于其前一状态(图中显示其初始值为逻辑低电平状态)且通过维持电路109维持其状态。QI信号初始为将N5导通的高电平，其使得输出信号Q经由N5和N6元件于初始时下拉为低电平。

时间在T1时，CLK信号变成高电平，其使得TOP信号放电至低电平，因为DATAN信号是高电平。尤其此时N2被导通而估算逻辑104成立，经由N2接地将TOP拉至低电平。QII信号经由P2拉至高电平而Q输出信号经由P4拉至高电平。QII和Q信号大约在时间T1同时拉至高电平，而QI信号经由反相器109A拉至低电平。位于维持电路109输出端的反相状态QI信号驱动元件P3和N5。当QI在高电平，P3关闭而N5导通；而当QI在低电平，P3导通而N5关闭。随后在时间T2，CLK信号变成低电平，TOP信号又再一次预充电至高电平。P2和N3关闭使得节点107不被驱动至任何状态。但是，通过维持电路109的运作，QII和QI信号各自停留于原来的状态，因此，在剩余的半个CLK周期，QII信号停留于高电平而QI信号停留于低电平。

在T3的时刻，DATAN于图中显示变成低电平而CLK信号仍是低电平；在T4的时刻，CLK信号被设为高电平而DATA N为低电平。估算逻辑104不成立，因此当DATA N在低电平而CLK为高电平时TOP停留于高电平。CLK和TOP信号分别导通元件N3和N4，因此QII信号大约在T4时被设为低电平，其又经由反相器109A将QI信号拉至高电平。高电平的TOP信号使N6维持导通。QI信号导通N5而关闭P3，其使得信号Q经由N5和N6拉至低电平。CLK信号随后于时间T5变成低电平再次将TOP拉至高电平。QII和QI信号各自的状态通过维持电路109的运作维持不变。由于QI使N5维持导通而TOP使N6维持导通，信号Q在CLK残余的周期均停留于低电平。

当估算逻辑104成立而将TOP信号放电至低电平，信号Q响应CLK信号的上升沿而相当快速地由低电平转移至高电平。造成输出转移的元件N2和P4有一可忽略的延迟。当估算逻辑104不成立而将TOP信号维持于高电平，响应CLK信号的上升沿，信号Q经由元件N3，N5和反相器109A的一可忽略的延迟后，由高电平转移至低电平。通过以一相当小的元件(有极小的电容)制成反相器109A而最小化经过反相器109A的延迟，因为其既不需要太大的尺寸也不必有缓冲器的功能。在另一实施例中，可利用以比例逻辑(ratioed logic，即大尺寸P型元件和小尺寸N型元件)制作反相器109A而将该延迟减到最小。本领域的技术人员应能领会，非反相多米诺寄存器100的输出信号Q响应CLK信号变化的信号转移是相当快速的。对于需要非反相输出的应用，非反相多米诺寄存器100在众多优势中提供比传统技术更佳的数据输出速度。只要在非反相多米诺寄存器100加入输出反相器/缓冲器(未显示于图中)即可将其转变为反相多米诺寄存器。

由图1电路100运作的说明，本领域的技术人员应能领会，由于估算逻辑104的功能是将信号TOP由其预充电的高电平快速地转移至低电平，因此本发明的一实施例利用成比例的P型和N型元件来配置估算逻辑。此实施例中，强N型元件配合弱P型元件以实现快速的运作。

现有公开的CNTR.2200中举出适用于估算逻辑104的示范性AND逻辑和OR逻辑(本文未提及)。其描述指出本发明可考虑任何AND和OR逻辑线路的适当结合，以及任何其他复杂的逻辑估算电路来实现估算逻辑104，包括多重输入多路复用器与多比特编码器等等。无论其简单或复杂，任何估算逻辑均可替代估算逻辑104，而不至于严重影响非反相多米诺寄存器100的速度或相关的耗电限制。上述AND和OR逻辑电路仅是示范性质，其被举出以说明估算逻辑104可以是本领域的技术人员所了解的任何复杂程度的逻辑估算电路。然而，非反相多米诺寄存器100的一个潜在缺点在于其通常必须以N型沟道逻辑实施的估算逻辑104的选择并不特别灵活。N型沟道逻辑的输入电平噪声裕度(noise margin)并不是很好。

图3是依据本发明的一示范性实施例实现的另一非反相多米诺寄存器300的电路图。非反相多米诺寄存器300基本上类似非反相多米诺寄存器100，但是其包含堆迭式P型通道和N型沟道器件P1和N2以及估算逻辑104的逻辑估算输入级，或称为多米诺级，其被重新安排成为“无管脚”(footless)的配置且估算逻辑104置换为估算逻辑301。元件P1和N2是估算元件互补对，其连接于输出TOP信号的节点105。此例中，N2的漏极连接至节点105而其源极连接至估算逻辑301的顶端或上方。估算逻辑301的底端或下方接地。此连接方式，估算逻辑301位于P1/N2堆迭的底部而非在P1和N2之间。其运作基本上类似图1，且图2的时序图对于非反相多米诺寄存器300也成立。

估算逻辑301基本上可与估算逻辑104有相同的配置。但是，如同本领域的技术人员理解的，估算逻辑301可采用互补金属氧化物半导体(CMOS，Complementary Metal Oxide Semiconductor)逻辑以取代N型沟道逻辑，而同样地，图2的时序图仍然成立。CMOS逻辑比N型沟道逻辑有明显较佳的输入电平噪声裕度，因此，在多米诺级使用CMOS逻辑使得非反相多米诺寄存器300的输入电平噪声裕度明显优于非反相多米诺寄存器100。

非反相多米诺寄存器100和300若在诸如90纳米SOI或类似的高漏电或高噪声制程中实施，则二者皆会有漏电效应。当电路缩小至90纳米时会引入漏电相关问题。缩小化的制程因通道长度缩短而会有较高的漏电效应。因此，为了在寄存器100和300的储存级的节点107写入一新的状态，必须压制反馈反相器内的一个弱元件(例如，在反相器109B内，用以改变至低电平状态的一弱P型沟道器件和用以改变至高电平状态的一弱N型沟道器件)。压制元件的代价是减慢速度和消耗电流。此外，在高漏电或高噪声的制程中，反馈反相器109B内的弱N型和弱P型元件必须做得较大，以在漏电或噪声情况下维持输出节点的状态。

请注意，储存节点107(信号QII)在CLK信号是低电平时被与输入级隔离。除了维持电路反馈反相器109B(其包含内部的弱N型和弱P型元件(未显示于图中))以外，并无任何驱动QII信号的装置。但是，由于缩小制程所造成的较大漏电效应，大量的漏电流流过P2和N3元件。因此，反相器109B内的N型和P型元件必须够大以克服该漏电。例如，假如QII信号是高电平，漏电发生于N3和N4到接地的通道，则反相器109B内的P型元件必须大到足以供应足够的电流，以克服该漏电而维持QII信号于高电平。在高漏电或高电流的制程中有元件关闭时，需要使用更大的元件以维持状态。基本上使用较大的元件即降低其性能，因为当写入一新状态时，需要压制维持状态的较大元件以转换状态。为了补偿速度的降低，也须增大储存级元件P2、N3和N4，以驱动新状态而压制由维持电路反馈反相器109B内的大元件所维持的原状态。较大的元件在集成电路中耗费可观的空间。

图4是依据本发明的一示范性实施例实现、运用改进维持电路的另一非反相多米诺寄存器400的电路图。非反相多米诺寄存器400包含接续至储存级和输出级的多米诺级。寄存器400的多米诺级和储存级的初始部分类似寄存器100相对的部分。寄存器400的维持电路则被修改以增进性能，其消除了压制元件的需要并降低速度和电流的牺牲。该多米诺级包含堆迭式P型通道和N型沟道器件P1和N2以及估算逻辑104。如同前例，元件P1和N2是估算装置互补对，其于电压源VDD和地之间分别连接估算逻辑104的两端。P1的源极连接至VDD而其漏极连接至输出TOP信号的节点105。估算逻辑104连接于节点105和N2的漏极之间，N2的源极接地。输入时钟信号由节点101输入P1、N2和N3的栅极。一组N重节点103提供N个输入数据信号至估算逻辑104。如同前例，输出TOP信号的节点105连接至元件P2和N4的栅极。储存级的初始部分基本上一样是含堆迭式元件P2、N3和N4的写入级。P2的源极连接至VDD而漏极连接至输出第一初级输出信号QII的节点107。N3的漏极连接至节点107而源极连接至N4的漏极，N4的源极接地。

非反相多米诺寄存器400的储存级包括：含有元件P3、P4和N5的写入级，和含有元件P3、P4、N3和反相器401的维持级。储存级接续至输出级，其包含如实施例所示的双输入与非门(NAND gate)403。此例中，P3的源极连接至VDD而漏极连接至P4的源极，P4的漏极于节点107连接N5的漏极。N5的源极连接至N4的漏极和N3的源极。提供CLK信号的节点101连接至P4的栅极。发出信号QII的节点107连接至反相器401的输入端，反相器401的输出端连接至发出第二初级输出信号QI的节点111。节点111连接至P3和N5的栅极且接至与非门403的一输入端。输出TOP信号的节点105连接至与非门403的另一输入端，与非门403的输出为输出信号Q。

图2的时序图基本上适用于非反相多米诺寄存器400，仅在时序上有极小的差异，于此处忽略此时序上的差异和一些小延迟(譬如忽略通过反相器401和与非门403的延迟)。同样地，假设信号QII初始为低电平而将被设为高电平。参见图2，在T0时，CLK、Q、和QII信号初始为低电平而信号QI为高电平。由于CLK信号为低电平，P1导通而TOP信号预充电至高电平而导通N4。因为QI和TOP信号二者均为高电平，在与非门403输出端的信号Q初始为低电平。CLK信号为低电平而QI信号为高电平，所以N5导通，P3关闭，而P4导通。因此，此例中，N5和N4均导通，提供节点107一“低电平”状态的维持通道至地，其将信号QII维持于低电平。当第二初级输出节点111和预充电节点105二者皆为高电平时，该低电平维持通道被致能，否则被禁能。

当CLK信号于时间T1变成高电平时，N2导通而估算逻辑104得以开始估算其DATA运算对象。如同前例，代表输入DATA运算对象的DATAN信号显示起始值为高电平，其使得估算逻辑104将节点105连接至N2的漏极。其又使得信号TOP经由N2被拉至低电平。TOP信号变成低电平致使与非门403大约于T1时将Q设为高电平(经过与非门403的短暂延迟)。同时，TOP信号变成低电平而关闭N4，因此禁能自N5经由N4至地的低电平维持通道。且TOP信号变成低电平导通P2，使得信号QII大约于T1时被拉至高电平。当信号QII于T1被变成高电平时，反相器401将信号QI拉至低电平，导通P3并关闭N5。信号QI为低电平时，输出信号Q维持在低电平。

此例中，经由N5的低电平维持通道被禁能，因为TOP信号为低电平时N4被关闭。且由于N4被关闭，P2无须压制N5以将信号QII拉至高电平。当信号QII是低电平而为了响应估算(将TOP信号拉至低电平)被拉至高电平时，低电平维持通道一定被禁能(因为N4是关闭的)，其使得储存级的写入级不需压制一维持元件。

CLK信号在时间T2变成低电平，TOP信号再次预充电至高电平。同时，在时间T2，P4被导通，而提供从节点107经由P4和P3到VDD的一“高电平”状态维持通道，由此将信号QII维持于高电平。当预充电节点105和第二初级输出节点111二者皆为低电平时，高电平维持通道被致能，否则其被禁能。因此，信号QII维持于高电平，其又维持QI于低电平，以使得TOP信号于时间T2变成高电平时维持输出信号Q的状态。TOP信号的高电平于大约T2时又将N4导通，但是因为信号QI是低电平，N5关闭，因此在此周期的剩余期间，该低电平维持通道被关闭或禁能。

DATAN信号于时间T3变成低电平，CLK信号于时间T4变成高电平而DATAN信号仍是低电平，因此估算逻辑不成立。因此TOP信号于时间T4维持于高电平使得N4维持导通。CLK信号变成高电平后关闭P4且导通N3。从节点107至VDD的高电平维持通道被禁能，因为P4关闭，而N3和N4皆导通使得信号QII拉至低电平。由于P4关闭，N3和N4无须压制包括弱维持元件在内的任何元件，以将QII拉至低电平。因为估算逻辑不成立而QII信号从高电平被拉回低电平时(此时TOP信号停留于高电平)，高电平维持通道必定被禁能(因为P4关闭)，其使得储存级的写入级无需压制一维持元件。QII信号变成低电平使得反相器401大约于时间T4时将QI拉至高电平。由于QI和TOP信号皆为高电平，与非门403大约于时间T4时将Q拉至低电平。同时，QI的高电平导通N5而关闭P3，使得高电平维持通道被禁能，而经由N5和N4的低电平维持通道则重新被致能。当CLK信号于时间T5变成低电平，N3被关闭，但QII信号通过低电平维持通道被维持于低电平，因为N5和N4维持导通。TOP和QI信号皆维持于高电平，其使得CLK周期残余期间，Q信号维持于低电平。

非反相多米诺寄存器400运用改进的技术以禁能弱维持反馈元件，其使得当写入一新的状态时，维持元件内部的强势元件无需被压制。因此，P3和N5元件尺寸较大，以克服漏电来维持状态，但是并不影响速度，因为当写入一新的状态至储存节点107(信号QII)时，P3和N5被禁能。当写入一新的状态于信号QII时，不需压制反馈维持电路，故元件P2和N3可以是正常尺寸的元件。非反相多米诺寄存器400的“维持”元件仅被致能以储存状态。更确切地说，反馈元件仅被致能以维持状态，而写入新状态时则被禁能。

图5是另一无管脚非反相多米诺寄存器500的电路图，其运用寄存器400的改进式维持级并依据本发明的另一示范性实施例进行实现。非反相多米诺寄存器500基本上类似非反相多米诺寄存器400，但是其包含堆迭式P型沟道和N型沟道器件P1和N2、以及估算逻辑104的逻辑估算输入级，或称为多米诺级，其被重新安排成“无管脚”形式且估算逻辑104置换为估算逻辑301。寄存器400到500的改变类似寄存器100到300的改变。以此方式，非反相多米诺寄存器500的估算逻辑301可采用互补金属氧化物半导体逻辑以取代N型沟道逻辑，同样地仍然适用图2的时序图。如前所述，互补金属氧化物半导体逻辑具有明显优于N型沟道逻辑的输入电平噪声裕度，因此，当使用互补金属氧化物半导体逻辑于其多米诺级时，非反相多米诺寄存器500具有稍优于非反相多米诺寄存器400的输入电平噪声裕度。

依据本发明的一实施例实现的非反相多米诺寄存器具有比传统技术快速的时钟至输出时间，且未牺牲输出信号Q的稳定性。此外，储存级可进一步改进以允许在高漏电环境中应用较小较快的元件，否则需使用较大较慢的元件来压制强势维持元件。这使得非反相多米诺寄存器可实施于诸如90纳米SOI或类似的高漏电或高噪声制程，而不会因漏电因素导致性能的降低。因此，缩小制程的好处，包括尺寸、电压、功率消耗的降低等等，均可在不导致性能降低的前提下获得。

本领域的技术人员应可自上述参照图2至5的本发明的各种实施例注意到，所有实例的数据维持时间均为在节点101的时钟信号CLK的占空比(dutycycle)的函数。更明确地说，在节点103的数据信号DATAN在时钟信号CLK维持于高电平的时间内必需维持在特定的电平。若信号DATAN在信号CLK高电平期间改变状态，该状态的改变将传递至输出端Q。本发明人也注意到，在某些寄存器的应用需要用到本发明实施例的对于DATAN有极小维持时间的需求。因此，本发明的一脉冲时钟实施例将在以下配合图6说明，其中该实施例设计成有极小的数据维持时间。

参见图6，其依据具有极小维持时间的实施例以说明图1、3、4和5的非反相多米诺寄存器的运作时序图600。如同参照图2的讨论，CLK、DATAN、TOP、QII、QI、和Q信号均相对于时间的变化描绘。图中的相对信号转移时间为预估值并且延迟时间已被忽略。DATAN以单一信号代表N个DATA信号整体。当数据信号整体状态使得估算逻辑104的逻辑成立时，DATAN信号于图中显示被设为高电平而使得TOP信号拉至低电平，当估算逻辑104的逻辑不成立时，DATAN信号显示被设为低电平，其将TOP信号维持于高电平。在时间T0，CLK信号初始为低电平，N2被关闭而P1导通，其使得多米诺级将TOP信号预充电至高电平。TOP信号预充电至高电平是为了在CLK信号的上升沿时使得估算逻辑104准备估算DATAN信号，其中的DATAN信号初始为高电平。预先充电的TOP信号导通N4和N6。QII信号停留于其前一状态(图中显示其初始值为逻辑低电平状态)且通过维持电路109维持其状态。QI信号初始为将N5导通的高电平，其使得输出信号Q经由N5和N6元件于初始时下拉为低电平。

时间在T1时，CLK信号变成高电平，其使得TOP信号放电至低电平，因为DATA N信号是高电平。具体地，此时N2被导通而估算逻辑104成立，经由N2接地将TOP拉至低电平。QII信号经由P2拉至高电平而Q输出信号经由P4拉至高电平。QII和Q信号大约在时间T1同时拉至高电平，而QI信号经由反相器109A拉至低电平。位于维持电路109输出端的反相状态QI信号驱动元件P3和N5。当QI信号在高电平，P3关闭而N5导通；而当QI信号在低电平，P3导通而N5关闭。随后在时间T2，CLK信号变成低电平，TOP信号又再一次预充电至高电平。P2和N3关闭使得节点107不被驱动至任何状态。但是，通过维持电路109的运作，QII和QI信号各自停留于原来的状态，因此，在剩余的半个CLK周期，QII信号停留于高电平而QI信号停留于低电平。

于时间T3，DATA N信号于图中显示变成低电平而CLK信号仍是低电平；于时间T4，CLK信号被设为高电平而DATAN信号为低电平。估算逻辑104不成立，因此当CLK为高电平时TOP停留于高电平。CLK和TOP信号分别导通元件N3和N4，因此QII信号大约在T4时被设为低电平，其又经由反相器109A将QI信号拉至高电平。高电平的TOP信号使N6维持导通。QI信号导通N5而关闭P3，其使得信号Q经由N5和N6拉至低电平。CLK信号随后于时间T5变成低电平而再次将TOP信号拉至高电平。通过维持电路109的运作，QII和QI信号各自的状态维持不变。由于QI信号使N5维持导通而TOP信号使N6维持导通，信号Q在CLK信号残余的周期均停留于低电平。

当估算逻辑104成立而将TOP信号放电至低电平，信号Q响应CLK信号的上升沿而相当快速地由低电平转移至高电平。造成输出转移的元件N2和P4之间具有一可忽略的延迟。当估算逻辑104不成立而将TOP信号维持于高电平时，信号Q响应CLK信号的上升沿而经由元件N3、N5和反相器109A之间的可忽略延迟后，信号Q由高电平转移至低电平。通过以相当小的元件(有极小的电容)制成反相器109A，来最小化反相器109A的延迟，因为其既不需要太大的尺寸也不必有缓冲器的功能。本领域的技术人员应能领会，非反相多米诺寄存器100的输出信号Q响应CLK信号变化的信号转移是相当快速的。对于需要非反相输出的应用，非反相多米诺寄存器100的众多优势中包含比传统技术更佳的数据输出速度。只要在非反相多米诺寄存器100加入输出反相器/缓冲器(未显示于图中)，即可将其转变为反相多米诺寄存器。

图2和图6的时序图的唯一差异在于，图1、3、4和5的非反相多米诺寄存器的节点101连接至脉冲时钟信号CLK，而不是连接至近似对称的时钟信号CLK。因此，相对于图2的实施例，数据信号DATA N的维持时间需求明显较低。在一实施例中，脉冲时钟信号CLK的占空比小于或等于百分之10。比较图2和图6的实施例可发现，图6中T1(此时CLK信号变高电平)到T3(此时DATA N信号的状态可开始改变)之间的时间比图2相对应的时间显著地减少。本发明的此实施例适用于维持时间的极小化。

还可发现，由于DATA N信号的状态允许被传递至输出端Q，当节点101连接至近似对称的锁存时钟CLK时，如图1、3、4和5的配置也可作为N型多米诺锁存器的实施例，其中节点103接收锁存数据DATAN。锁存数据DATAN可由前置的多米诺电路提供，该电路需要锁存功能。由于经由节点105至输出信号Q的加速放电通道，图1、3、4和5的电路有利于被用做N型多米诺锁存器实施例，其允许有到目前为止最多的多米诺电路串联于节点103之前。以下将配合图7说明此N型多米诺锁存器实施例。

参见图7，其显示本发明的N型多米诺锁存器实施例的时序图。为了运用图1、3、4和5的电路做为N型多米诺锁存器的实施例，必须将节点101连接至近似对称的锁存时钟信号CLK。在一实施例中，该锁存时钟信号CLK具有40％至60％的占空比。概言之，CLK信号为高电平期间，开启一估算窗口(evaluation window)，其中可以改变DATAN信号且输出Q将跟随DATAN信号变化。但是当CLK信号变为低电平时，DATAN信号的状态被锁存，直到CLK回到高电平为止。因此，在T0时，CLK信号为低电平而TOP信号被预先充电。DATAN信号现有的状态(即其在CLK信号变为低电平之前的状态)经由信号QII、QI至输出信号Q，被锁存住。时间T1时，CLK信号回到高电平以开启一窗口，其允许DATAN信号的状态传递至输出端Q。由于DATAN信号是低电平，输出Q维持于低电平。在时间T2，DATAN信号变成高电平使得信号TOP进行放电，因此导通P2并使得输出信号Q升至高电平。但是在时间T3，CLK信号回到低电平，关闭估算窗口并锁存DATAN的状态，而在此期间维持信号Q于高电平。DATA N信号在时间T3回到低电平，以反映前一多米诺级的状态。TOP信号在时间T3预充电，为CLK信号在时间T4回到高电平的下一个估算窗口做准备。由于DATA N信号在时间T4是低电平，因此TOP信号不放电。因此于时间T4时，N3和N4导通，驱动信号QII至低电平而驱动信号QI至高电平。因为信号QI和TOP在时间T4均为高电平，所以信号Q被驱动至低电平。在时间T5，因为DATA N信号仍是低电平(多米诺级估算不成立)，所以TOP信号维持于高电平而输出端Q维持于低电平。在时间T6，CLK回到低电平，DATAN信号的状态在CLK信号的低电平期间被锁存于输出端Q。

本领域技术人员也应理解，因为DATAN信号通常在CLK信号变成低电平时回到低电平，在一N型多米诺锁存器实施例中，元件N2可自电路中移除，其可增进该电路的速度。

接着参见图8，其显示依据本发明的P型多米诺电路800的电路图。P型多米诺电路800可作为一优于现有技术的锁存或寄存器，其细节将配合图9和图10详细说明。本发明人同时也认识到，解决关于P型多米诺输出锁存器和寄存器的较慢时钟至输出时间问题的需要。因此，基于其连接的时钟信号和数据输入的形式，发展出可用作为锁存器或寄存器的P型多米诺输出电路800。

P型多米诺电路800的配置和运作类似前述配合图1-7说明的N型多米诺电路的运作，只是一些信号和信号状态以反相运作，详见后述。P型多米诺电路800包含三级，即估算级、锁存级和输出级。估算级由P型沟道器件P1、N型沟道器件N1和反相器U1所构成。锁存级由连接成堆迭架构的P型沟道器件P2和P3以及N型沟道器件N2所构成。输出级由P型沟道器件P4、N型沟道器件N3和N4、反相器U2和双输入或非门(NOR gate)U3所构成。时钟或相位信号PH1B在节点801输入P1、N1、P3和N3的栅极。N1的源极接地(相对于电压源VDD)且其漏极连接至预充电节点805，节点805上的预充电信号为TOPB。P1的漏极连接至节点805且其源极连接至反相器U1的输出，反相器U1的输入连接至节点803，节点803提供数据信号DB至反相器U1的输入。

元件P1和N1形成估算元件的互补对，反相器U1构成估算数据信号DB的估算逻辑。本领域的技术人员应可理解，输入估算元件U1可置换为较复杂的P型逻辑，当一个或多个数据输入信号DB的估算为真时(此时节点803包含一组节点，其提供对应的数据信号给较复杂的估算逻辑)，将P1的源极极拉至高电平。为方便说明，在不脱离本发明的精神和范围的前提下，本公开仅以单一数据输入信号DB和其相对的估算逻辑门U1做示范。此外，如同图1-4的N型多米诺实施例，反相器U1(或更复杂的互补式CMOS估算逻辑)可与元件P1交换位置，以允许更复杂的互补式估算逻辑架构。在此类架构中，P1的源极将连接至电压源VDD。此外，本领域的技术人员应理解，由于反相器U1(或更复杂的估算逻辑)用来将信号TOPB快速地由预充电低电平转移至一高电平，因此本发明的一实施例运用比例式P型和N型元件(强P型和弱N型元件)，实现更快的运作。因此，当U1“估算成立”时，将使得信号TOPB从其预充电的低电平状态转移至一高电平状态。当U1“估算不成立”时，信号TOPB则维持于其预充电的低电平状态。

输出TOPB信号的节点805连接至元件P2和N2的栅极和或非门U3的一输入端。P2的源极连接至VDD而其漏极连接至P3的源极，P3的漏极连接至节点807，节点807发出第一初级输出信号QIIB。N2的漏极连接至节点807而其源极接地。P4的源极连接至VDD而其漏极连接至N3的漏极，N3的源极连接至N4的漏极。N4的源极接地。节点807连接至由P4和N3的漏极连成的节点以及反相器U2的输入，而反相器U2的输出连接至节点811，节点811发出第二初级输出信号QIB。信号QIB为信号QIIB经过反相器U2的门延迟后的反相逻辑状态。节点811连接至P4和N4的栅极和或非门U3的另一输入端。或非门U3的输出为输出信号QB。

接着参见图9，其为P型多米诺电路800应用于P型多米诺锁存器的运作时序图，其中信号PH1B、DB、TOPB、QIIB、QIB和QB均针对时间描绘。时序图中有许多简化。因为其彼此约略相等，所以将每个元件(N型元件、P型元件、逻辑门、多路复用器等等)的延迟时间视为相等，而所有上升和下降时间(rise and fall times)也视为相等。此时序图包含两个PH1B信号周期。如前所述，为了将P型多米诺电路800用作为P型多米诺寄存器，其需要将节点801连接至脉冲时钟信号PH1B。在一实施例中，PH1B信号具有小于或等于10％的占空比。

在初始时间T0，信号QIIB初始为高电平，由于信号DB为低电平，在PH1B信号转变为低电平时，信号QIIB将被设为低电平。同时，在时间T0，PH1B信号初始为高电平而信号QIB为低电平。因为PH1B为高电平，N1导通而TOPB预充电至低电平，所以P2和N3皆导通。由于QIB和TOPB皆为低电平，所以或非门U3输出端的QB信号初始为高电平。此时PH1B为高电平而QIB为低电平，故N4关闭，N3导通且P4导通。因此，此例中，P4和N3的导通为节点807提供到VDD的一“高电平”状态维持通道，其维持信号QIIB于高电平。

代表一个或多个输入数据运算对象的DB信号初始为低电平，其使得反相器U1将P1的源极拉至高电平。当信号PH1B在时间T1变成低电平时，DB信号为低电平，P1被导通。当P1导通，信号TOPB经由P1被拉至高电平。信号TOPB变成高电平致使或非门U3将QB设为低电平。同时，TOPB在时间T1变成高电平将N2导通，使得信号QIIB被拉至低电平。信号QIIB变成低电平使得反相器U2将信号QIB拉至高电平。QIB的高电平导通N4且关闭P4。在此PH1B周期的残余期间，信号QIB的高电平有效地将QB输出信号锁存于低电平。

在时间T2，PHIB变成高电平时，TOPB信号经由N1而再次预充电至低电平。信号QIB的高电平维持N4导通，其维持QIIB的低电平和QIB的高电平，以在TOPB变成低电平时维持QB输出信号的状态。TOPB变成低电平使P2回到导通状态，但是因为信号PH1B为高电平，P3关闭以至于信号QIIB并未拉至高电平。

信号DB在时间T3变成高电平以为PH1B信号的下一个波形边缘作准备，其使得反相器U1将P1的源极拉至低电平。信号PH1B随后在时间T4变成低电平而导通P1。由于DB仍在高电平而P1的源极为低电平，TOPB在时间T4维持于低电平。信号PH1B的低电平关闭N3而导通P3。因为N2仍关闭而P2和P3二者皆导通，所以信号QIIB被拉至高电平。QIIB的高电平使得反相器U2将QIB拉至低电平。由于QIB和TOPB信号皆为低电平，因此或非门U3将QB信号拉至高电平。

图8的P型多米诺寄存器电路800实施例即适合估算状态的关键时序通道(critical timing path)，因为用于数据至输出时间的估算期间(此时PH1B为低电平)仅经过两级逻辑门(U1和U3)的延迟。如本文所述将节点801连接至脉冲时钟源PH1B，则连接数据信号DB至节点803的维持时间需求将被极小化。例如，图9的时序图中，因为DB信号的状态被暂存于QB信号到下一个PH1B估算期间，所以DB信号可在时间T2(或时间T5)后的任何时刻改变状态。

由于信号DB的状态在PH1B低电平时可以一路传递至输出端QB，因此P型多米诺电路800也可以通过连接节点801至近似对称的锁存时钟信号PH1B并连接节点803至锁存数据DB，将其实施为P型多米诺锁存器。锁存数据DB可以由前级需要锁存功能的多米诺电路提供。由于经由节点805至输出信号QB的加速放电通道，图8的电路有利于被用作为P型多米诺锁存器实施例，其允许有到目前为止最多的多米诺电路串联于节点803之前。以下将配合图10说明此P型多米诺锁存器实施例。

参见图10，其显示本发明的P型多米诺锁存器实施例的时序图。为了运用图8的电路用作为P型多米诺锁存器的实施例，必须将节点801连接至近似对称的锁存时钟信号PH1B。在一实施例中，该锁存时钟信号PH1B具有40％至60％的占空比。概言之，当PH1B信号为低电平期间，一估算窗口被开启，其中DB信号可以改变，而输出信号QB将跟着DB信号变化。但是当PH1B信号变为高电平时，信号DB的状态被锁存，直到PH1B信号回到低电平。因此，在时间T0，PH1B信号为高电平而TOPB信号被预充电至低电平。信号DB现有的状态(即其在PH1B信号变为高电平之前的状态)经由信号QIIB、QIB至输出QB，而被锁存住。在时间T1时，PH1B信号回到低电平，开启一窗口，其允许DB的状态传递至输出端QB。由于DB是高电平，故输出QB维持于高电平。在时间T2，DB变成低电平使得信号TOPB放电至高电平，因此导通N2并使得输出QB变成低电平。但是在时间T3，PH1B信号回到高电平，关闭估算窗口并锁存DB的状态，而PH1B信号于此半周期内维持QB信号于低电平。DB信号在时间T3回到高电平，反映连接至节点803之前多米诺级的状态。TOPB信号在时间T3预充电至低电位，为PH1B信号在时间T4回到低电平的下一个估算窗口做准备。由于DB信号在时间T4是高电平，因此TOPB信号不放电。因此在时间T4，P2和P3导通，驱动QIIB信号至高电平及QIB信号至低电平。因为QIB和TOBP信号在时间T4时均为低电平，所以QB信号被驱动至高电平。在时间T5，因为DB信号仍是高电平(前一多米诺级估算不成立)，所以TOPB信号维持于低电平而输出端QB维持于高电平。在时间T6，PH1B信号回到高电平，信号DB的状态在PH1B信号处于高电平期间锁存于输出端QB。

本领域的技术人员也应理解，因为DB信号通常在PH1B信号变成高电平时回到高电平，所以在P型多米诺锁存器实施例中，可自电路800中去除元件P1，进而增进电路800的速度。

虽然本发明通过较佳实施例被详细说明，但其他变异的实施例是可能的。并且，虽然本公开的实现均通过金属氧化物半导体(MOS)型的元件(包括CMOS及诸如N型沟道MOS(NMOS)和P型沟道MOS(PMOS)晶体管的类似元件)实施，但也可以类似方式应用于不同或类似的技术和架构，例如双极(bipolar)或类似元件。最后，本领域技术人员应了解，以本说明书所公开的概念和特定实施例为基础，在不偏离由权利要求所限定的本发明的精神和范围的情况下，其可容易地进行设计或修改而提出其他结构以实现本发明的目的。

Claims (21)

1.一种多米诺锁存器，包括：

多米诺级，其连接至一近乎近似对称的时钟信号，并且依据至少一数据信号的状态和该近似对称的时钟信号以估算一逻辑函数，其中该多米诺级于该近似对称的时钟信号是第二电平时将一预充电节点预充至第一电平，而于该近似对称的时钟信号是第一电平且该逻辑函数成立时，将该预充电节点放电至第二电平状态，且于该近似对称的时钟信号是第一电平且该逻辑函数不成立时，维持该预充电节点在第一电平，其中当该近似对称的时钟信号是第一电平时，该至少一数据信号的锁存状态被提供给该多米诺级；

写入级，其连接至所述多米诺级并响应所述近似对称的时钟信号，假如所述预充电节点转变为第二电平，则将第一初级输出节点拉至第一电平，假如该预充电节点维持于第一电平，则将该第一初级输出节点拉至第二电平；

反相器，其输入端连接至所述第一初级输出节点，输出端连接至第二初级输出节点；

第一电平维持通道，当被致能时，其维持所述第一初级输出节点于第一电平，其中当所述近似对称的时钟信号和所述第二初级输出节点皆为第二电平时，该第一电平维持通道被致能，否则其被禁能；

第二电平维持通道，当被致能时，其维持所述第一初级输出节点于第二电平，其中当所述第二初级输出节点和所述预充电节点皆为第一电平时，该第二电平维持通道被致能，否则其被禁能；以及

输出级，其基于所述预充电节点和所述第二初级输出节点的状态提供输出信号。

2.如权利要求1所述的多米诺锁存器，其中所述多米诺级包含下列电路其中之一：

第一电路，其包含：

P型沟道器件，其具有一连接至所述近似对称的时钟信号的栅极、和一连接于电压源和所述预充电节点之间的源极和漏极；

连接至上述预充电节点的估算逻辑；以及

N型沟道器件，其具有一连接至所述近似对称的时钟信号的栅极、和一连接于所述估算逻辑和接地端之间的漏极和源极；以及

第二电路，其包含：

N型沟道器件，其具有一连接至所述近似对称的时钟信号的栅极、和一连接于接地端和所述预充电节点之间的源极和漏极；

连接至上述预充电节点的估算逻辑；以及

P型沟道器件，其具有一连接至所述近似对称的时钟信号的栅极、和一连接于所述估算逻辑和电压源之间的漏极和源极。

3.如权利要求1所述的多米诺锁存器，其中所述多米诺级包含下列电路其中之一：

第一电路，其包含：

P型沟道器件，其具有一连接至所述近似对称的时钟信号的栅极、和一连接于电压源和所述预充电节点之间的源极和漏极；

N型沟道器件，其具有一连接至所述近似对称的时钟信号的栅极、和一连接于所述预充电节点的漏极和一源极；以及

连接于一电压源和该P型沟道器件的该源极间的估算逻辑；以及

第二电路，其包含：

N型沟道器件，其具有一连接至所述近似对称的时钟信号的栅极、和一连接于接地端和所述预充电节点之间的源极和漏极；

P型沟道器件，其具有一连接至所述近似对称的时钟信号的栅极、一连接于所述预充电节点的漏极和一源极；以及

连接于一电压源和该P型沟道器件的该源极间的估算逻辑。

4.如权利要求1所述的多米诺锁存器，其中所述写入级包括：

第一N型沟道器件，其具有一连接至所述预充电节点的栅极、和一连接于接地端和所述第一初级输出节点间的源极和漏极；

第一P型沟道器件，其具有一接收所述近似对称的时钟信号的栅极、一连接至所述第一初级输出节点的漏极和一源极；以及

第二P型沟道器件，其具有一连接至所述预充电节点的栅极、一连接至该第一P型沟道器件的该源极的漏极和一连接至电压源的源极。

5.如权利要求4所述的多米诺锁存器，其中所述第一电平维持通道包含：

第二N型沟道器件，其具有一连接至所述第二初级输出节点的栅极、一连接至接地端的源极和一漏极；以及

第三N型沟道器件，其具有一接收所述近似对称的时钟信号的栅极、和一连接于该第二N型沟道器件的该漏极和所述第一初级输出节点间的源极和漏极。

6.如权利要求5所述的多米诺锁存器，其中所述第二电平维持通道包含所述第一N型沟道器件和第三P型沟道器件，该第三P型沟道器件具有一连接至所述第二初级输出节点的栅极、和一连接于所述第一初级输出节点和所述电压源间的漏极和源极。

7.如权利要求1所述的多米诺锁存器，其中所述写入级包含：

第一P型沟道器件，其具有一连接至所述预充电节点的栅极、和一连接于电压源和所述第一初级输出节点间的源极和漏极；

第一N型沟道器件，其具有一接收所述近似对称的时钟信号的栅极、一连接至所述第一初级输出节点的漏极和一源极；以及

第二N型沟道器件，其具有一连接至所述预充电节点的栅极、一连接至该第一P型沟道器件的该源极的漏极和一连接至接地端的源极。

8.如权利要求7所述的多米诺锁存器，其中所述第二电平维持通道包含：

第二P型沟道器件，其具有一连接至所述第二初级输出节点的栅极、一连接至该电压源的源极和一漏极；以及

第三P型沟道器件，其具有一接收所述近似对称的时钟信号的栅极、和一连接于该第二P型沟道器件的该漏极和所述第一初级输出节点间的源极和漏极。

9.如权利要求8所述的多米诺锁存器，其中所述第一电平维持通道包含所述第二N型沟道器件和第三N型沟道器件，该第三N型沟道器件具有一连接至所述第二初级输出节点的栅极、和一连接于所述第一初级输出节点和所述N型沟道器件的漏极间的漏极和源极。

10.如权利要求1所述的多米诺锁存器，其中下列元件之一及其任意组合使用90纳米绝缘体上硅制程被制成集成电路：

所述多米诺级；

所述写入级；

所述反相器；

所述第一与第二电平维持通道；以及

所述输出级。

11.一种多米诺锁存电路，包括：

估算电路，其接收来自信号源的对称时钟信号，并于该对称时钟信号为第二电平时将第一节点预充电至第一电平，且于该对称时钟信号为第一电平时估算逻辑函数以控制该第一节点的状态，其中该逻辑函数基于一个以上数据信号进行估算，该一个以上数据信号于该对称时钟信号为第一电平时被估算，而于该对称时钟信号为第二电平时被锁存；

写入电路，其连接至所述第一节点并接收所述对称时钟信号，并于该对称时钟信号转变为第一电平时，若该第一节点为第二电平则将第二节点驱动至第一电平，若该第一节点维持于第一电平则将该第二节点驱动至第二电平；

反相器，其具有连接至所述第二节点的输入端、和连接至第三节点的输出端；

维持电路，其连接至所述第二和第三节点以及该写入电路，并于该第三节点和所述对称时钟信号皆为第二电平时维持该第二节点于第一电平，且于该第三节点和所述第一节点皆为第一电平时维持该第二节点于第二电平；以及

输出电路，其依据所述第一和第三节点的状态提供输出信号。

12.如权利要求11所述的多米诺锁存电路，其中所述估算电路包含下列电路之一：

第一电路，其包含：

P型沟道器件，其连接至所述第一节点并接收所述对称时钟信号，且于该对称时钟信号是第一电平时将该第一节点预充电至第二电平；

逻辑电路，其连接至该第一节点，并依据所述一个以上数据信号估算所述逻辑函数；以及

N型沟道器件，其连接于该逻辑电路和接地端之间，并接收该对称时钟信号；

其中该P型沟道器件和该N型沟道器件共同致能该逻辑电路，以于该对称时钟信号变为第二电平时控制该第一节点的状态；以及

第二电路，其包含：

N型沟道器件，其连接至所述第一节点并接收所述对称时钟信号，且于该对称时钟信号是第二电平时将该第一节点预充电至第一电平；

逻辑电路，其连接至该第一节点，并依据所述一个以上数据信号估算所述逻辑函数；以及

P型沟道器件，其连接于该逻辑电路和电压源之间，并接收该对称时钟信号；

其中该N型沟道器件和该P型沟道器件共同致能该逻辑电路，以于该对称时钟信号变为第一电平时控制该第一节点的状态。

13.如权利要求11所述的多米诺锁存电路，其中所述估算电路包含下列电路之一：

第一电路，其包含：

P型沟道器件，其连接至所述第一节点并接收所述对称时钟信号，且于该对称时钟信号是第一电平时将该第一节点预充电至第二电平；

N型沟道器件，其连接至该第一节点并接收该对称时钟信号；以及

逻辑电路，其连接于该N型沟道器件和接地端之间，并依据所述一个以上数据信号估算所述逻辑函数；

其中该P型沟道器件和该N型沟道器件共同致能该逻辑电路，以于该对称时钟信号变为第二电平时控制该第一节点的状态；以及

第二电路，其包含：

N型沟道器件，其连接至所述第一节点并接收所述对称时钟信号，且于该对称时钟信号是第二电平时将该第一节点预充电至第一电平；

P型沟道器件，其连接至该第一节点并接收该对称时钟信号；以及

逻辑电路，其连接于该P型沟道器件和电压源之间，并依据所述一个以上数据信号估算所述逻辑函数；

其中该N型沟道器件和该P型沟道器件共同致能该逻辑电路，以于该对称时钟信号变为第二电平时控制该第一节点的状态。

14.如权利要求11所述的多米诺锁存电路，其中所述写入电路包括：

第一N型沟道器件，其连接至所述第一和第二节点，并于该第一节点变为第二电平时将该第二节点拉至第一电平；

第一P型沟道器件，其连接至该第二节点，并接收所述对称时钟信号；以及

第二P型沟道器件，其连接至该第一P型沟道器件和该第一节点；

其中该第一和第二P型沟道器件于该对称时钟信号变成第一电平时，若该第一节点维持于第一电平则共同将该第二节点拉至第二电平。

15.如权利要求14所述的多米诺锁存电路，其中所述维持电路包括：

第二和第三N型沟道器件，其共同连接至所述第二和第三节点，并共同构成第一电平状态维持通道，在该第三节点和所述对称时钟信号皆为第二电平时，该第一电平状态维持通道被致能以将该第二节点拉至第一电平，否则被禁能；以及

第三P型沟道器件，其连接至该第二和第三节点以及该第二N型沟道器件，其中所述第一N型沟道器件和该第三P型沟道器件共同构成第二电平状态维持通道，在该第一和第三节点皆为第一电平时，该第二电平状态维持通道被致能以将该第二节点拉至第二电平，否则被禁能。

16.如权利要求11所述的多米诺锁存电路，其中所述写入电路包括：

第一P型沟道器件，其连接至所述第一和第二节点，并于该第一节点变为第一电平时将该第二节点拉至第二电平；

第一N型沟道器件，其连接至该第二节点，并接收所述对称时钟信号；以及

第二N型沟道器件，其连接至该第一N型沟道器件和该第一节点；

其中该第一和第二N型沟道器件于该对称时钟信号变成第二电平时，若该第一节点维持于第二电平则共同将该第二节点拉至第二电平。

17.如权利要求16所述的多米诺锁存电路，其中所述维持电路包括：

第二和第三P型沟道器件，其共同连接至所述第二和第三节点，并共同构成第二电平状态维持通道，在该第三节点和所述对称时钟信号皆为第一电平时，该第二电平状态维持通道被致能以将该第二节点拉至第二电平，否则被禁能；以及

第三N型沟道器件，其连接至该第二和第三节点以及该第二N型沟道器件，其中所述第二N型沟道器件和该第三N型沟道器件共同构成第二电平状态维持通道，在该第一和第三节点皆为第二电平时，该第二电平状态维持通道被致能以将该第二节点拉至第一电平，否则被禁能。

18.如权利要求11所述的多米诺锁存电路，下列元件之一及其任意组合利用90纳米绝缘体上硅制程被制成集成电路：

所述多米诺级；

所述写入级；

所述反相器；

所述第一与第二电平维持通道；以及

所述输出级。

19.一种锁存一个以上输入数据信号的方法，其包含：

当近似对称的时钟信号是第二电平时将第一节点预充电至第一电平；

当该近似对称的时钟信号是第一电平时，依据该一个以上输入数据信号估算一逻辑函数，以控制该第一节点的状态；

当该近似对称的时钟信号是第一电平时，配合该第一节点的状态控制第二节点的状态；

将第三节点的状态定义为该第二节点的状态的反相；

当该第一和第三节点皆为第一电平时，致能第二电平状态维持通道以维持该第二节点于第二电平，否则禁能该第二电平状态维持通道；

当该近似对称的时钟信号和该第三节点皆为第二电平时，致能第一电平状态维持通道以维持该第二节点于第一电平，否则禁能该第一电平状态维持通道；以及

当该近似对称的时钟信号是第二电平时，依据该第一和第三节点的状态锁存输出节点的状态。

20.如权利要求19所述的锁存一个以上输入数据信号的方法，其中所述估算一逻辑函数以控制该第一节点的状态包含：当该逻辑函数成立时，将该第一节点拉至第二电平，当该逻辑函数不成立时，则维持该第一节点于第一电平。

21.如权利要求19或20所述的锁存一个以上输入数据信号的方法，其中所述配合该第一节点的状态控制第二节点的状态包含：当该近似对称的时钟信号变为第一电平时，若该第一节点拉至第二电平则将该第二节点拉至第一电平，若该第一节点维持于第一电平则将该第二节点拉至第二电平。

Images