KR20170029700A - 시퀀셜 회로 및 그것의 동작 방법 - Google Patents
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Abstract
본 발명에 따른 시퀀셜 회로는, 클록에 응답하여 제 1 노드의 전압을 충전하거나, 상기 클록, 제 2 노드의 전압, 및 데이터에 응답하여 상기 제 1 노드의 전압을 방전하는 제 1 단, 상기 클록에 응답하여 상기 제 2 노드의 전압을 충전하거나, 상기 클록 및 논리 신호에 응답하여 상기 제 2 노드의 전압을 방전하는 제 2 단, 상기 제 1 노드의 전압, 상기 제 2 노드의 전압, 및 상기 데이터를 이용하여 상기 논리 신호를 발생하는 조합 논리, 및 상기 클록에 응답하여 상기 제 2 노드의 전압을 래치하는 래치 회로를 포함하고, 상기 조합 논리는, 상기 제 1 노드의 전압을 방전할 때 상기 제 2 노드의 전압을 방전시키지 않거나, 상기 제 2 노드의 전압을 방전할 때 상기 제 1 노드의 전압은 방전시키지 않도록 상기 논리 신호를 발생한다.
Description
본 발명은 시퀀셜 회로와 그것의 동작 방법에 관한 것이다.
시퀀셜 회로(sequential circuit), 예를 들어, 플립플롭(flip flop)은 반도체 집적 회로 중 디지털 회로에서 데이터 기억 소자로써 사용된다. 시퀀셜 회로는 클록 신호(clock signal)에 의해 결정되는 시점에서 입력 신호를 샘플링(sampling)하여 출력 신호로 변환시킨다. 시퀀셜 회로는 디램(DRAM)과 같은 반도체 메모리 장치(semiconductor memory device), 프로세서(processor), 및 컴퓨터에 널리 사용된다.
본 발명의 목적은 고속의 시퀀셜 회로 및 그것의 동작 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 시퀀셜 회로는, 클록에 응답하여 제 1 노드의 전압을 충전하거나, 상기 클록, 제 2 노드의 전압 및 데이터에 응답하여 상기 제 1 노드의 전압을 방전하는 제 1 단, 상기 클록에 응답하여 상기 제 2 노드의 전압을 충전하거나, 상기 클록 및 논리 신호에 응답하여 상기 제 2 노드의 전압을 방전하는 제 2 단, 상기 제 1 노드의 전압, 상기 제 2 노드의 전압, 및 상기 데이터를 이용하여 상기 논리 신호를 발생하는 조합 논리, 및 상기 클록에 응답하여 상기 제 2 노드의 전압을 래치하는 래치 회로를 포함하고, 상기 조합 논리는, 상기 제 1 노드의 전압을 방전할 때 상기 제 2 노드의 전압을 방전시키지 않거나, 상기 제 2 노드의 전압을 방전할 때 상기 제 1 노드의 전압은 방전시키지 않도록 상기 논리 신호를 발생한다.
본 발명의 다른 실시 예에 따른 시퀀셜 회로는, 클록에 응답하여 제 1 노드에 연결되는 제 1 피모스 트랜지스터, 제 2 노드의 전압에 응답하여 전원단과 상기 제 노드를 연결하는 제 2 피모스 트랜지스터, 스캔 입력에 응답하여 상기 전원단과 상기 제 1 피모스 트랜지스터의 일단을 연결하는 제 3 피모스 트랜지스터, 스캔 활성화 신호에 응답하여 상기 전원단과 상기 제 1 피모스 트랜지스터의 상기 일단을 연결하는 제 4 피모스 트랜지스터, 상기 제 클록에 응답하여 상기 제 1 노드와 제 1 연결 노드를 연결하는 제 1 엔모스 트랜지스터, 상기 스캔 입력에 응답하여 상기 제 1 노드에 연결되는 제 2 엔모스 트랜지스터, 및 상기 스캔 활성화 신호에 응답하여 상기 제 2 엔모스 트랜지스터의 일단과 제 2 연결 노드를 연결하는 제 3 엔모스 트랜지스터를 포함하는 제 1 단; 상기 클록에 응답하여 상기 전원단과 상기 제 2 노드를 연결하는 제 1 피모스 트랜지스터, 상기 제 1 노드의 전압에 응답하여 상기 전원단과 상기 제 2 노드를 연결하는 제 2 피모스 트랜지스터, 논리 신호에 응답하여 상기 제 2 노드에 연결되는 제 1 엔모스 트랜지스터, 상기 클록에 응답하여 상기 제 1 단의 제 1 엔모스 트랜지스터가 아닌 상기 제 1 엔모스 트랜지스터의 일단과 접지단을 연결하는 제 2 엔모스 트랜지스터를 포함하는 제 2 단; 데이터, 상기 제 1 노드의 전압, 상기 제 2 노드의 전압을 입력 받고, 상기 논리 신호를 발생하고, 상기 논리 신호를 출력하는 출력단이 상기 제 1 연결 노드에 연결되는 조합 논리; 및 상기 클록에 응답하여 상기 제 2 노드의 전압을 래치하는 래치 회로를 포함한다.
본 발명의 또 다른 실시 예에 따른 시퀀셜 회로는, 클록에 응답하여 전원단과 제 1 노드를 연결하는 제 1 피모스 트랜지스터, 제 2 노드의 전압에 응답하여 상기 전원단과 상기 제 1 노드를 연결하는 제 2 피모스 트랜지스터, 상기 클록에 응답하여 상기 제 1 노드와 제 1 연결 노드를 연결하는 제 1 엔모스 트랜지스터를 포함하는 제 1 단; 상기 클록에 응답하여 상기 전원단과 상기 제 2 노드를 연결하는 제 1 피모스 트랜지스터, 상기 제 1 노드의 전압에 응답하여 상기 전원단과 상기 제 2 노드를 연결하는 제 2 피모스 트랜지스터, 논리 신호에 응답하여 상기 제 2 노드에 연결되는 제 1 엔모스 트랜지스터, 상기 클록에 응답하여 상기 제 1 단의 제 1 엔모스 트랜지스터가 아닌 상기 제 1 엔모스 트랜지스터의 일단과 접지단을 연결하는 제 2 엔모스 트랜지스터를 포함하는 제 2 단; 상기 제 2 노드의 전압을 반전하는 인버터, 상기 인버터의 출력값, 상기 제 2 노드의 전압과 데이터를 입력 받고 상기 논리 신호를 발생하는 AOI(and-or-inverter) 게이트를 포함하는 조합 논리; 및 상기 클록에 응답하여 상기 제 2 노드의 전압을 래치하는 래치 회로를 포함한다.
본 발명의 실시 예에 따른 시퀀셜 회로의 동작 방법은: 클록에 응답하여 제 1 노드의 전압 및 제 2 노드의 전압을 충전하는 단계; 상기 클록에 응답하여 제 1 노드의 전압을 방전하는 단계; 및 상기 클록 및 논리 신호에 응답하여 상기 제 2 노드의 전압을 방전하는 단계를 포함하고, 상기 논리 신호는, 상기 제 1 노드의 전압, 상기 제 2 노드의 전압, 데이터의 논리 연산에 따라 발생되고, 상기 제 1 노드의 전압이 방전될 때 상기 제 2 노드의 전압은 방전되지 않고, 상기 제 2 노드의 전압이 방전될 대 상기 제 1 노드의 전압은 방전되지 않는다.
본 발명의 실시 예에 따른 프로세서는, 제 1 시퀀셜 회로; 및 상기 제 1 시퀀셜 회로에 직렬 연결된 제 2 시퀀셜 회로를 포함하고, 상기 제 1 및 제 2 시퀀셜 회로들 각각은, 제 1 노드의 전압, 제 2 노드의 전압, 및 데이터에 응답하여 논리 신호를 발생하고, 상기 논리 신호에 응답하여 상기 제 1 노드의 전압을 방전할지 혹은 상기 제 2 노드의 전압을 방전할지를 결정하고, 상기 제 1 노드의 전압이 방전할 때, 상기 제 2 노드의 전압은 방전되지 않고, 상기 제 2 노드의 전압이 방전할 때, 상기 제 1 노드의 전압은 방전되지 않는다.
본 발명의 시퀀셜 회로 및 그것의 동작 방법은 상보적인 노드들의 전압들과 데이터의 상태에 따른 논리 신호 및 클록에 응답하여 노드들의 방전 여부를 상보적으로 결정함으로써, 클록 변동의 영향을 최소화시킬 수 있다.
본 발명의 시퀀셜 회로 및 그것의 동작 방법은 노드를 방전하는데 2-스택 구조의 엔모스 트랜지스터들로 구성됨으로써, 방전 속도를 빠르게 하고 그 결과로써 고속의 래치 동작을 할 수 있다.
본 발명의 시퀀셜 회로 및 그것의 동작 방법은, 셋업 타임 혹은 클록 대 출력 지연을 매우 작게 함으로써, 클록 주파수를 향상시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 시퀀셜 회로를 예시적으로 보여주는 도면이다.
도 2는 도 1에 도시된 조합 논리를 예시적으로 보여주는 도면이다.
도 3은 도 1에 도시된 제 1 노드의 방전 패스를 예시적으로 보여주는 도면이다.
도 4는 도 1에 도시된 제 2 노드의 방전 패스를 예시적으로 보여주는 도면이다.
도 5는 도 1에 도시된 래치 회로에 대한 실시 예를 예시적으로 보여주는 도면이다.
도 6은 본 발명의 다른 실시 예에 따른 시퀀셜 회로를 예시적으로 보여주는 도면이다.
도 7은 본 발명의 또 다른 실시 예에 따른 시퀀셜 회로를 예시적으로 보여주는 도면이다.
도 8은 본 발명의 또 다른 실시 예에 따른 시퀀셜 회로를 예시적으로 보여주는 도면이다.
도 9는 도 8의 시퀀셜 회로에서 스캔 패스를 예시적으로 보여주는 도면이다.
도 10은 본 발명의 또 다른 실시 예에 따른 시퀀셜 회로를 예시적으로 보여주는 도면이다.
도 11은 도 8에 도시된 시퀀셜 회로의 AOI 게이트를 변형시킨 시퀀셜 회로에 대한 실시 예를 보여주는 도면이다.
도 12는 도 8에 도시된 시퀀셜 회로의 AOI 게이트를 변형시킨 시퀀셜 회로에 대한 다른 실시 예를 보여주는 도면이다.
도 13은 도 8에 도시된 시퀀셜 회로의 AOI 게이트를 변형시킨 시퀀셜 회로에 대한 또 다른 실시 예를 보여주는 도면이다.
도 14는 본 발명의 또 다른 실시 예에 따른 시퀀셜 회로를 예시적으로 보여주는 도면이다.
도 15는 본 발명의 실시 예에 따른 시퀀셜 회로의 동작 방법을 예시적으로 보여주는 흐름도이다.
도 16은 본 발명의 실시 예에 따른 시퀀셜 회로의 동작 타이밍을 예시적으로 보여주는 도면이다.
도 17은 본 발명의 실시 예에 따른 SSD를 예시적으로 보여주는 블록도이다.
도 18은 본 발명의 실시 예에 따른 전자 장치를 예시적으로 보여주는 블록도이다.
도 19는 본 발명의 실시 예에 따른 모바일 장치를 예시적으로 보여주는 블록도이다.
도 2는 도 1에 도시된 조합 논리를 예시적으로 보여주는 도면이다.
도 3은 도 1에 도시된 제 1 노드의 방전 패스를 예시적으로 보여주는 도면이다.
도 4는 도 1에 도시된 제 2 노드의 방전 패스를 예시적으로 보여주는 도면이다.
도 5는 도 1에 도시된 래치 회로에 대한 실시 예를 예시적으로 보여주는 도면이다.
도 6은 본 발명의 다른 실시 예에 따른 시퀀셜 회로를 예시적으로 보여주는 도면이다.
도 7은 본 발명의 또 다른 실시 예에 따른 시퀀셜 회로를 예시적으로 보여주는 도면이다.
도 8은 본 발명의 또 다른 실시 예에 따른 시퀀셜 회로를 예시적으로 보여주는 도면이다.
도 9는 도 8의 시퀀셜 회로에서 스캔 패스를 예시적으로 보여주는 도면이다.
도 10은 본 발명의 또 다른 실시 예에 따른 시퀀셜 회로를 예시적으로 보여주는 도면이다.
도 11은 도 8에 도시된 시퀀셜 회로의 AOI 게이트를 변형시킨 시퀀셜 회로에 대한 실시 예를 보여주는 도면이다.
도 12는 도 8에 도시된 시퀀셜 회로의 AOI 게이트를 변형시킨 시퀀셜 회로에 대한 다른 실시 예를 보여주는 도면이다.
도 13은 도 8에 도시된 시퀀셜 회로의 AOI 게이트를 변형시킨 시퀀셜 회로에 대한 또 다른 실시 예를 보여주는 도면이다.
도 14는 본 발명의 또 다른 실시 예에 따른 시퀀셜 회로를 예시적으로 보여주는 도면이다.
도 15는 본 발명의 실시 예에 따른 시퀀셜 회로의 동작 방법을 예시적으로 보여주는 흐름도이다.
도 16은 본 발명의 실시 예에 따른 시퀀셜 회로의 동작 타이밍을 예시적으로 보여주는 도면이다.
도 17은 본 발명의 실시 예에 따른 SSD를 예시적으로 보여주는 블록도이다.
도 18은 본 발명의 실시 예에 따른 전자 장치를 예시적으로 보여주는 블록도이다.
도 19는 본 발명의 실시 예에 따른 모바일 장치를 예시적으로 보여주는 블록도이다.
아래에서는 도면들을 이용하여 본 발명의 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 내용을 명확하고 상세하게 기재할 것이다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 혹은 대체물을 포함한다.
제 1 혹은 제 2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고 유사하게 제 2 구성 요소는 제 1 구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 혹은 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않은 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 혹은 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 혹은 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 혹은 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 혹은 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 혹은 이들을 조합한 것들의 존재 혹은 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 실시 예에 따른 시퀀셜 회로를 예시적으로 보여주는 도면이다. 도 1을 참조하면, 시퀀셜 회로(100)는 제 1 단(stage, 110), 제 2 단(120), 조합 논리(130), 및 래치 회로(140)를 포함할 수 있다. 예를 들어, 시퀀셜 회로(100)는 플립플롭(flip flop)일 수 있다.
제 1 단(110)은 2개의 피모스 트랜지스터들(P11, P12) 및 엔모스 트랜지스터(N11)를 포함할 수 있다. 제 1 단(110)의 제 1 피모스 트랜지스터(P11)는 전원단(VDD)과 제 1 노드(NET1) 사이에 연결되고, 클록(CLK)에 응답하여 턴 온/오프 될 수 있다. 제 1 단(110)의 제 2 피모스 트랜지스터(P12)는 전원단(VDD)과 제 1 노드(NET1) 사이에 연결되고, 제 2 노드(NET2)의 전압에 응답하여 턴 온/오프 될 수 있다. 제 1 단(110)의 엔모스 트랜지스터(N11)는 제 1 노드(NET1)와 제 1 연결 노드(SN1) 사이에 연결되고, 클록(CLK)에 응답하여 턴 온/오프 될 수 있다. 제 1 단(110)은 클록(CLK)과 제 2 노드(NET2)의 전압에 응답하여 제 1 노드(NET1)의 전압 및 제 1 연결 노드(CN1)의 전압을 결정할 수 있다. 여기서 제 1 연결 노드(CN1)는 조합 논리(130)의 출력단에 연결될 수 있다.
제 2 단(120)은 제 1 단(110)과 상보적인 관계에 있으며, 2개의 피모스 트랜지스터들(P21, P22) 및 2개의 엔모스 트랜지스터들(N21, N22)을 포함할 수 있다. 제 2 단(120)의 제 1 피모스 트랜지스터(P21)는 전원단(VDD)과 제 2 노드(NET2) 사이에 연결되고, 클록(CLK)에 응답하여 턴 온/오프 될 수 있다. 제 2 단(120)의 제 2 피모스 트랜지스터(P22)는 전원단(VDD)과 제 2 노드(NET2) 사이에 연결되고, 제 1 노드(NET1)의 전압에 응답하여 턴 온/오프 될 수 있다. 제 2 단(120)의 제 1 엔모스 트랜지스터(N21)는 제 2 노드(NET2)와 제 2 연결 노드(CN2) 사이에 연결되고, 논리 신호(LS)에 응답하여 턴 온/오프 될 수 있다. 제 2 단(120)의 제 2 엔모스 트랜지스터(N22)는 제 2 연결 노드(CN1)와 접지단(GND) 사이에 연결되고, 클록(CLK)에 응답하여 턴 온/오프 될 수 있다. 제 2 단(120)은 클록(CLK), 제 1 노드(NET1)의 전압 및 논리 신호(LS)에 응답하여 제 2 노드(NET2)의 전압을 결정할 수 있다. 실시 예에 있어서, 소정의 구간에서 제 2 노드(NET2)의 전압과 제 1 노드(NET1)의 전압은 상보적일 수 있다.
한편, 도 1에서, 직렬 연결된 제 1 엔모스 트랜지스터(N21)과 제 2 엔모스 트랜지스터(N22)의 위치는 본 발명을 제한하지 않는다고 이해되어야 할 것이다. 예를 들어, 클록(CLK)에 연관된 엔모스 트랜지스터가 제 2 노드(NET2)에 연결되고, 논리 신호(LS)에 연관된 엔모스 트랜지스터가 접지단(GND)에 연결될 수도 있다.
조합 논리(130)는 제 1 노드(NET1)의 전압, 제 2 노드(NET2)의 전압, 데이터(D)를 입력받고, 내부적으로 논리 연산을 수행함으로써 논리 신호(LS)를 발생하도록 구현될 수 있다. 조합 논리(130)는 다양한 종류의 적어도 하나의 논리 회로로 구현될 수 있다.
래치 회로(140)는 클록(CLK)에 응답하여 제 2 노드(NET2)의 전압을 래치하도록 구현될 수 있다. 래치 회로(140)는 래치된 데이터(Q 혹은 /Q)을 출력할 수 있다.
본 발명의 실시 예에 따른 시퀀셜 회로(100)의 개념적인 동작은 아래와 같다. 클록(CLK)이 로우 레벨일 때, 제 1 노드(NET1) 및 제 2 노드(NET2)는 하이 레벨의 전압(예, VDD)으로 충전될 수 있다. 즉, 로우 상태의 클록(CLK)일 때, 제 1 노드(NET1) 및 제 2 노드(NET2)는 데이터(D)와 상관없이 충전될 수 있다. 그 후에, 데이터(D) 및 클록(CLK)에 응답하여 제 1 노드(NET1)를 방전할지 혹은 제 2 노드(NET2)를 방전할 지가 결정되고, 이에 따른 제 2 노드(NET2)의 전압에 대응하는 데이터가 래치 회로(140)에 래치될 수 있다.
실시 예에 있어서, 제 1 노드(NET1)의 방전 동작과 제 2 노드(NET2)의 방전 동작은 상보적으로 수행될 수 있다. 예를 들어, 데이터(D)의 상태에 따라 제 1 노드(NET1) 및 제 2 노드(NET2) 중 어느 하나를 방전함으로써, 시퀀셜 회로(100)의 출력값(Q, /Q)이 결정될 수 있다.
실시 예에 있어서, 어느 하나의 노드(예, NET2)가 방전될 때, 다른 노드(NET1)의 방전 동작은 완전히 차단될 수 있다. 그 반대로 구현될 수 있다. 예를 들어, 제 1 및 제 1 노드들(NET1, NET2) 중 어느 하나가 방전될 때, 방전된 노드가 다시 충전될 때까지 조합 논리(130)는 나머지 노드의 방전을 완전하게 차단시킬 수 있다. 이때 피모스 트랜지스터(P12/ P22)는 턴 온되어 나머지 노드를 전원단(VDD)에 연결시킬 것이다.
일반적으로 펄스기반 시퀀셜 회로는, 로우 상태의 클록에 응답하여 노드를 충전하고, 클록을 이용하여 발생된 펄스, 하이 상태의 클록 및 데이터의 상태에 따라 노드를 유지할 지 혹은 방전할지를 결정한다. 이러한 펄스기반 시퀀셜 회로는 빠르게 동작하지만, 클록의 변동에 매우 취약한 단점을 갖는다.
반면에 본 발명의 실시 예에 따른 시퀀셜 회로(100)은 노드들(NET1, NET2)의 전압들과 데이터(D)의 상태에 따른 논리 신호(LS) 및 클록(CLK)에 응답하여 노드들(NET1, NET2)의 방전 여부를 상보적으로 결정할 수 있다. 이로써, 본 발명의 시퀀셜 회로(100)은 종래의 그것과 비교하여 클록 변동의 영향을 최소화시킬 수 있다.
또한, 일반적인 펄스기반 시퀀셜 회로는 노드를 방전하는데 3 스택 구조의 엔모스 트랜지스터들로 구성되었다. 반면에, 본 발명의 시퀀셜 회로(100)은 제 2 노드(NET2)를 방전하는데 2-스택 구조의 엔모스 트랜지스터들(N21, N22)로 구성될 수 있다. 이로써, 본 발명의 시퀀셜 회로(100)은 종래의 그것과 비교하여 방전 속도를 빠르게 함으로써, 고속의 래치 동작을 할 수 있다.
일반적으로 시퀀셜 회로는 셋업 타임(setup time), 클록 대 출력 지연(clock to output delay, CQ delay)를 통해서 시스템의 클록 주파수에 아주 큰 영향을 끼친다. 따라서 셋업 타임이나 CQ delay가 매우 작은 고성능 시퀀셜 회로를 사용할 경우 클록 주파수를 쉽게 향상시킬 수 있다. 본 발명의 시퀀셜 회로(100)은, 셋업 타임 혹은 클록 대 출력 지연을 매우 작게 함으로써, 클록 주파수를 향상시킬 수 있다.
도 2는 도 1에 도시된 조합 논리(130)를 예시적으로 보여주는 도면이다. 도 2를 참조하면, 조합 논리(130)는 인버터(131) 및 AOI 게이트(and-or-inverter, 132)를 포함할 수 있다.
인버터(131)는 제 1 노드(NET1)의 전압을 입력받고 반전하도록 구현될 수 있다. AOI 게이트(132)는 제 2 노드(NET2)의 전압, 데이터(D), 및 인버터(131)의 출력값을 AOI 게이트 연산함으로써, 논리 신호(LS)를 발생하도록 구현될 수 있다. 도 2에 도시된 바와 같이, AOI 게이트(132)의 출력단은 제 1 연결 노드(CN1)에 연결될 수 있다.
아래의 도 3 및 도 4에서는 조합 논리(130)에 논리 신호(LS)에 응답하여 제 1 및 제 2 노드(NET1, NET2)의 방전 패스들을 예시적으로 보여주고, 방전 동작을 설명하도록 하겠다.
도 3은 도 1에 도시된 제 1 노드(NET1)의 방전 패스를 예시적으로 보여주는 도면이다. 설명의 편의를 위하여, AOI 게이트(132)는 제 1 연결 노드(CN1)에 연결된 방전 패스를 포함할 수 있다. 실시 예에 있어서, 방전 패스는 제 1 연결 노드(CN1)에 직렬 연결된 엔모스 트랜지스터들(N12, N13)로 구성될 수 있다. 엔모스 트랜지스터(N12)는 데이터(D)에 응답하여 턴온되고, 엔모스 트랜지스터(N13)는 제 2 노드(NET2)의 전압에 응답하여 턴온될 수 있다. 여기서 도 3에 도시된 직렬 연결된 엔모스 트랜지스터들(N12, N13)의 순서는 실시 예에 불과하다고 이해되어야 할 것이다. 예를 들어, 제 2 노드(NET2)의 전압에 연관된 엔모스 트랜지스터가 제 1 연결 노드(CN1)에 연결되고, 데이터(D)에 연관된 엔모스 트랜지스터가 접지단(GND)에 연결될 수도 있다. 한편, 도 3에 도시된 제 1 노드(NET1)의 방전 패스는 본 발명을 제한하지 않는 실시 예에 불과하다고 이해되어야 할 것이다.
도 1 내지 도 3을 참조하면, 제 1 노드(NET1)의 방전 동작은 다음과 같이 구성될 수 있다. 데이터(D)가 하이 레벨이고 제 2 노드(NET2)의 전압이 하이 레벨일 때, 하이 레벨의 클록(CLK)에 응답하여 제 1 노드(NET1)의 전압이 방전될 수 있다. 또한, 이때, 도 2에 도시된 조합 논리(130)는 로우 레벨의 논리 신호(LS)를 발생할 수 있다. 제 1 연결 노드(CN1)의 전압이 로우 레벨이기 때문에, 제 1 노드(NET1)의 전압이 방전되는 동안에, 논리 신호(LS)가 로우 상태를 유지한다. 이에, 제 2 노드(NET2)의 전압은 원천적으로 방전될 수 없다.
도 4는 도 1에 도시된 제 2 노드(NET2)의 방전 패스를 예시적으로 보여주는 도면이다. 도 4를 참조하면, 제 2 노드(NET2)의 방전 패스는 제 2 노드(NET2)에 직렬 연결된 엔모스 트랜지스터들(N21, N22)로 구성될 수 있다.
도 1 내지 도 4를 참조하면, 제 2 노드(NET2)의 방전 동작은 다음과 같다. 제 1 노드(NET1)의 전압이 하이 레벨이고, 제 2 노드(NET2)의 전압이 로우 레벨이고, 데이터(D)가 로우 레벨일 때, 조합 논리(130)의 AOI 게이트(132)는 하이 레벨의 논리 신호(LS)를 발생할 수 있다. 도 1에 도시된 시퀀셜 회로(100)을 참조하면, 하이 레벨의 논리 신호(LS) 및 하이 레벨의 클록(CLK)에 응답하여 제 2 노드(NET1)의 전압은 방전될 수 있다. 동시에 제 1 노드(NET1)는 로우 레벨의 제 2 노드(NET2)의 전압에 응답하여 전원단(VDD)으로 충전될 수 있으며, 하이 레벨을 전압을 유지할 수 있다. 제 2 노드(NET2)가 방전되는 동안에, 제 1 노드(NET1)의 방전은 원천적으로 차단될 수 있다.
정리하면, 도 3 및 도 4에서 설명된 바와 같이, 제 1 노드(NET1) 및 제 2 노드(NET2) 중 어느 하나가 방전 동작을 수행할 때, 조합 논리(130)의 논리 신호(LS)에 의거하여 나머지 노드에 대한 방전 동작은 원천적으로 차단될 수 있다.
도 5는 도 1에 도시된 래치 회로(140)에 대한 실시 예를 예시적으로 보여주는 도면이다. 도 1 내지 도 5를 참조하면, 래치 회로(140)는, 피모스 트랜지스터(P41), 엔모스 트랜지스터들(N41, N42), 및 버퍼(BUF)를 포함할 수 있다. 피모스 트랜지스터(P41)는 제 2 노드(NET2)의 전압에 응답하여 전원단(VDD)과 출력 노드(OUT)를 연결할 수 있다. 엔모스 트랜지스터(N41)는 클록(CLK)에 응답하여 출력 노드(OUT)에 연결할 수 있다. 엔모스 트랜지스터(N42)는 제 2 노드(NET2)의 전압에 응답하여 엔모스 트랜지스터(N41)의 드레인단과 접지단(GND)을 연결할 수 있다. 버퍼(BUF)는 출력 노드(OUT)의 전압을 버퍼링할 수 있다. 실시 예에 있어서, 버퍼(BUF)는 클록(CLK)에 응답하고 활성화되거나, 제 2 노드(NET2)의 전압을 반전시킨 전압에 응답하여 활성될 수 있다.
한편, 도 5에 도시된 직렬 연결된 엔모스 트랜지스터들(N41, N42)의 순서는 본 발명을 제안하지 않는 실시 예로 이해되어야 할 것이다. 예를 들어, 직렬 연결된 엔모스 트랜지스터(N41, N42)의 순서는 서로 바뀔 수도 있다.
한편, 본 발명의 실시 예에 따른 시퀀셜 회로는 스캔 신호(scan signal)를 입력받을 수 있도록 구현될 수 있다. 이러한 시퀀셜 회로는 스캔 테스트의 스캔 체인의 일부로 사용될 수 있다.
도 6은 본 발명의 다른 실시 예에 따른 시퀀셜 회로를 예시적으로 보여주는 도면이다. 도 6을 참조하면, 시퀀셜 회로(200)은 제 1 단(210), 제 2 단(220), 조합 논리(230), 및 래치 회로(240)를 포함할 수 있다. 시퀀셜 회로(200)의 제 1 단(210)은, 도 1에 도시된 제 1 단(110)과 비교하여, 스캔 신호에 관련된 스캔 입력(SI) 및 스캔 활성화 신호(SE)를 입력받는 피모스 트랜지스터들(P13, P14) 및 엔모스 트랜지스터들(N12, N13), 제 2 노드(NET2)의 전압을 입력 받는 엔모스 트랜지스터(N14)를 더 구비할 수 있다. 한편, 이러한 제 1 단(210)의 구성은, 본 발명을 제한하지 않은 예시적인 실시 예에 불과하다고 이해되어야 할 것이다. 예를 들어, 직렬 연결된 제 1 피모스 트랜지스터(P11)와 제 3 및 제4 피모스 트랜지스터들(P13, P14)의 순서는 서로 바뀔 수도 있다.
또한, 시퀀셜 회로(200)의 조합 논리(230)는, 도 1 및 도 2에 도시된 조합 논리(130)와 비교하여, 스캔 활성화 신호(SE)를 반전시킨 반전 스캔 활성화 신호(/SE)를 추가적으로 입력 받는 AOI 게이트(232)를 포함할 수 있다.
한편, 도 6에 도시된 시퀀셜 회로(200)에서는 스캔 입력(SI) 및 스캔 활성화 신호(SE)는 제 1 단(210)에 입력되었다. 하지만, 본 발명이 여기에 제한될 필요는 없다. 본 발명의 시퀀셜 회로는 스캔 입력(SI) 및 스캔 활성화 신호(SE)가 조합 논리에 입력되도록 구현될 수도 있다.
도 7은 본 발명의 또 다른 실시 예에 따른 시퀀셜 회로를 예시적으로 보여주는 도면이다. 도 7을 참조하면, 시퀀셜 회로(300)은, 도 6의 그것과 비교하여, 스캔 입력(SI) 및 스캔 활성화 신호(SE)를 추가로 입력받고, 논리 신호(LS)를 발생하는 다른 구성의 조합 논리(330)를 포함할 수 있다.
조합 논리(330)는 인버터(331), AOI 게이트(332), 및 멀티플렉서(333)를 포함할 수 있다. 멀티플렉서(333)는 스캔 활성화 신호(SE)에 응답하여 데이터(D) 및 스캔 입력(SI) 중 어느 하나를 AOI 게이트(332)의 입력으로 선택하도록 구현될 수 있다. 한편, 도 7에 도시된 조합 논리(330)의 구성은 본 발명을 제한하지 않는 실시 예에 불과하다고 이해되어야 할 것이다.
한편, 도 7에서는 데이터 패스와 스캔 패스가 공유된 구조이지만, 본 발명의 시퀀셜 회로가 여기에 제한되지 않을 것이다. 본 발명의 시퀀셜 회로는 데이터 패스와 스캔 패스가 분리된 구조로 구현될 수도 있다.
도 8은 본 발명의 또 다른 실시 예에 따른 시퀀셜 회로를 예시적으로 보여주는 도면이다. 도 8을 참조하면, 시퀀셜 회로(400)은, 스캔 입력(SI)을 입력받는 다른 구성의 제 1 단(410) 및 데이터(D)를 입력받는 다른 구성의 조합 논리(430)를 포함할 수 있다.
제 1 단(410)은, 클록(CLK)에 응답하여 제 1 노드(NET1) 연결하는 제 1 피모스 트랜지스터(P11), 제 2 노드(NET2)의 전압에 응답하여 전원단(VDD)과 제 1 노드(NET1)를 연결하는 제 2 피모스 트랜지스터(P12), 스캔 입력(S1)에 응답하여 전원단(VDD)과 제 1 피모스 트랜지스터(P11)의 일단을 연결하는 제 3 피모스 트랜지스터(P13), 스캔 활성화 신호(SE)에 응답하여 전원단(VDD)과 제 1 피모스 트랜지스터(P11)의 일단을 연결하는 제 4 피모스 트랜지스터(P14), 클록(CLK)에 응답하여 제 1 노드(NET1)와 제 1 연결 노드(CN1)를 연결하는 제 1 엔모스 트랜지스터(N11), 스캔 입력(SI)에 응답하여 제 1 노드(NET1)에 연결되는 제 2 엔모스 트랜지스터(N12), 스캔 활성화 신호(SE)에 응답하여 제 3 엔모스 트랜지스터(N12)의 일단과 제 2 연결 노드(CN2)를 연결하는 엔모스 트랜지스터(N13)를 포함할 수 있다. 한편, 제 1 단(410)의 구성은 본 발명을 제한하지 않는 실시 예에 불과하다고 이해되어야 할 것이다. 예를 들어, 직렬 연결된 제 2 엔모스 트랜지스터(N12)와 제 3 엔모스 트랜지스터들(N13)의 순서는 서로 바뀔 수도 있다.
조합 논리(400)는, 제 1 노드(NET1)의 전압을 반전시키는 인버터(431), 반전된 제 1 노드(NET1)의 전압(/NET1)에 응답하여 제 1 연결 노드(CN1)에 연결되는 피모스 트랜지스터(P31), 데이터(D)에 응답하여 전원단(VDD)과 피모스 트랜지스터(P31)의 일단을 연결하는 피모스 트랜지스터(P32), 반전된 스캔 활성화 신호(/SE)에 응답하여 전원단(VDD)과 피모스 트랜지스터(P31)의 일단을 연결하는 피모스 트랜지스터(P33), 제 2 노드(NET2)의 전압에 응답하여 전원단(VDD)과 피모스 트랜지스터(P31)의 일단을 연결하는 피모스 트랜지스터(P34), 반전된 제 1 노드(NET1)의 전압(/NET1)에 응답하여 제 1 연결 노드(CN1)와 접지단(GND)을 연결하는 엔모스 트랜지스터(N31), 데이터(D)에 응답하여 제 1 연결 노드(CN1)에 연결하는 엔모스 트랜지스터(N32), 반전된 스캔 활성화 신호(/SE)에 응답하여 엔모스 트랜지스터(N32)와 제 2 연결 노드(CN2)를 연결하는 엔모스 트랜지스터(N33), 및 제 2 노드(NET2)의 전압에 응답하여 제 2 연결 노드(CN2)와 접지단(GND)을 연결하는 엔모스 트랜지스터(N34)를 포함할 수 있다. 한편, 조합 논리(430)의 구성은 본 발명을 제한하지 않는 실시 예에 불과하다고 이해되어야 할 것이다. 예를 들어, 직렬 연결된 피모스 트랜지스터(P31)와 피모스 트랜지스터들(P32, P33, P34)의 순서는 바뀔 수 있다. 또한, 직렬 연결된 엔모스 트랜지스터들(N32, N33, N34)의 순서는 서로 다양하게 바뀔 수도 있다.
상술한 바와 같이, 시퀀셜 회로(400)는, 도 7의 그것과 비교하여 스캔 패스와 데이터 패스를 분리시킨 구조로 구현될 수 있다.
도 9는 도 8의 시퀀셜 회로(400)에서 스캔 패스를 예시적으로 보여주는 도면이다. 도 8 및 도 9를 참조하면, 스캔 활성화 신호(SE)가 하이 레벨일 때, 스캔 패스가 형성될 것이다. 도 8의 시퀀셜 회로(400)의 구성들에서 하이 레벨의 스캔 활성화 신호(SE)에 응답하여, 의미가 없거나 동작하지 않는 피모스 트랜지스터들(P14, P33), 엔모스 트랜지스터들(N11, N13, N32, N33)가 제거된 도 8에 도시된 바와 같은 스캔 패스가 형성될 수 있다. 본 발명의 스캔 패스는 도 8의 트랜지스터들(P31, P32, P34, N31)으로 구성된 인버터(434)를 포함할 수 있다. 이러한 스캔 패스의 인버터(434)는, 데이터 패스에서 나타나지 않을 것이다. 따라서, 스캔 패스의 동작은, 데이터 패스의 동작보다 느리게 시퀀셜 회로(400)이 설계될 수 있다.
한편, 본 발명의 시퀀셜 회로는 리셋 신호를 입력받도록 구현될 수도 있다.
도 10은 본 발명의 또 다른 실시 예에 따른 시퀀셜 회로를 예시적으로 보여주는 도면이다. 도 10을 참조하면, 시퀀셜 회로(500)는, 도 8에 도시된 시퀀셜 회로(400)와 비교하여 리셋 신호(R)를 입력받기 위한 다른 구조의 제 2 단(520)을 포함할 수 있다.
제 2 단(520)은, 리셋 신호(R)에 응답하여 전원단(VDD)과 피모스 트랜지스터들(P21, P22)의 공통의 일단 사이를 연결하는 피모스 트랜지스터(P23) 및 리셋 신호(R)에 응답하여 제 2 노드(NET2)와 접지단(GND)을 연결하는 엔모스 트랜지스터(N23)를 포함할 수 있다. 여기서 리셋 신호(R)는 래치(541)의 리셋단(RST)에 입력될 수 있다.
한편, 본 발명의 시퀀셜 회로는 도 2 내지 도 10에 도시된 AOI 게이트가 다양한 형태로 변형된 구조로 구현될 수도 있다.
도 11은 도 8에 도시된 시퀀셜 회로(400)의 AOI 게이트를 변형시킨 시퀀셜 회로에 대한 실시 예를 보여주는 도면이다. 도 11을 참조하면, 시퀀셜 회로(600)은, 도 8의 그것과 비교하여, 다른 연결 관계를 갖는 피모스 트랜지스터(P34)를 구비할 수 있다. 피모스 트랜지스터(P34)는 제 2 노드(NET2)의 전압에 응답하여 전원단(VDD)과 제 1 연결 노드(CN1)를 연결할 수 있다.
도 12는 도 8에 도시된 시퀀셜 회로(400)의 AOI 게이트를 변형시킨 시퀀셜 회로에 대한 다른 실시 예를 보여주는 도면이다. 도 12를 참조하면, 시퀀셜 회로(700)은, 도 8의 그것과 비교하여, 다른 연결 관계를 갖는 엔모스 트랜지스터(P31)를 구비할 수 있다. 엔모스 트랜지스터(P31)는 반전된 제 1 노드(NET1)의 전압(/NET1)에 응답하여 제 1 연결 노드(CN1)와 제 2 연결 노드(CN2)를 연결할 수 있다.
도 13은 도 8에 도시된 시퀀셜 회로(400)의 AOI 게이트를 변형시킨 시퀀셜 회로에 대한 또 다른 실시 예를 보여주는 도면이다. 도 13을 참조하면, 시퀀셜 회로(800)은, 도 8의 그것과 비교하여, 다른 연결 관계를 갖는 피모스 트랜지스터(P34) 및 엔모스 트랜지스터(P31)를 구비할 수 있다. 피모스 트랜지스터(P34)는 제 2 노드(NET2)의 전압에 응답하여 전원단(VDD)과 제 1 연결 노드(CN1)를 연결할 수 있다. 엔모스 트랜지스터(P31)는 반전된 제 1 노드(NET1)의 전압(/NET1)에 응답하여 제 1 연결 노드(CN1)와 제 2 연결 노드(CN2)를 연결할 수 있다.
한편, 도 1 내지 도 13에 도시된 시퀀셜 회로들의 제 1 단의 방전 패스는 조합 논리를 일부 사용하고 있다. 하지만, 본 발명이 여기에 제한될 필요는 없다. 본 발명의 시퀀셜 회로는 조합 논리와 상관없이 제 1 단에서 방전 패스를 구현할 수도 있다.
도 14는 본 발명의 또 다른 실시 예에 따른 시퀀셜 회로를 예시적으로 보여주는 도면이다. 도 14를 참조하면, 시퀀셜 회로(900)은, 도 1의 그것과 비교하여, 제 1 연결 노드(CN1)와 접지단(GND) 사이의 연결된 방전 회로(192)를 더 구비할 수 있다. 제 1 단(910)의 제 1 노드(NET1)의 방전 동작은, 조합 논리(930)와 무관한 방전 회로(192)를 경유하여 수행될 수 있다.
도 14에 도시된 바와 같이, 방전 회로(192)는, 데이터(D)에 응답하여 제 1 연결 노드(CN1)에 연결되는 엔모스 트랜지스터(N15), 엔모스 트랜지스터(N15)에 병렬 연결된 엔모스 트랜지스터(N16), 및 제 2 노드(NET2)의 전압에 응답하여 트랜지스터(N15/N16)의 공동의 일단과 접지단(GND)를 연결하는 엔모스 트랜지스터(N17)를 포함할 수 있다. 실시 예에 있어서, 엔모스 트랜지스터(N16)의 게이트단은 조합 논리(930)의 출력단에 연결될 수 있다. 한편, 도 14에 도시된 방전 회로는 본 발명을 제안하지 않는 실시 예에 불과하다고 이해되어야 할 것이다.
도 15는 본 발명의 실시 예에 따른 시퀀셜 회로의 동작 방법을 예시적으로 보여주는 흐름도이다. 도 1 내지 도 15를 참조하면, 시퀀셜 회로의 동작 방법은 다음과같이 진행될 수 있다. 클록(CLK), 데이터(D), 혹은 논리 신호(LS)에 응답하여 제 1 노드(NET1)의 전압 혹은 제 2 노드(NET2)의 전압이 전원 전압으로 충전될 수 있다(S110). 클록(CLK)에 응답하여 제 1 노드(NET1)의 전압이 방전될 수 있다(S120). 데이터(D), 클록(CLK) 및 논리 신호(LS)에 따라 제 2 노드(NET1)의 전압이 방전될 수 있다. 여기서 논리 신호(LS)는, 도 1 내지 도 14에서 설명된 조합 논리에서 발생될 수 있다. 조합 논리는, 제 2 노드(NET2)의 전압이 방전될 때 제 1 노드(NET1)의 전압은 방전되지 않거나, 반대로 제 1 노드(NET1)의 전압이 방전될 때 제 2 노드(NET2)의 전압이 방전되지 않도록, 논리 신호(LS)를 발생하도록 구현될 수 있다.
이후, 제 2 노드(NET2)의 전압의 방전 여부에 대응하는 데이터가 래치되고, 시퀀셜 회로는 이를 결과 값(Q 혹은 /Q)으로 출력할 것이다. 실시 예 있어서, 래치된 데이터가 반전될 수 있다.
또한, 시퀀셜 회로는 리셋 신호(R)에 응답하여 제 1 노드(NET1)의 전압 혹은 제 2 노드(NET2)의 전압을 리셋시킬 수 있다.
한편, 도 15에서는 데이터의 래치 동작에 대하여 설명하였으나, 본 발명의 시퀀셜 회로는 스캔 활성화 신호(SE)에 응답하여 스캔 패스를 형성함으로써, 입력되는 스캔 입력(SI)을 래치할 수도 있다.
한편, 도 15에 설명된 시퀀셜 회로의 동작 방법은, 도시된 순서 혹은 동작의 개수가 본 발명을 제한하지 않는다고 이해되어야 할 것이다. 예를 들어, S120 단계와 S130 단계는 순차적으로 혹은 병렬적으로 수행될 수도 있다.
도 16은 본 발명의 실시 예에 따른 시퀀셜 회로의 동작 타이밍을 예시적으로 보여주는 도면이다. 도 15 내지 도 16을 참조하면, 시퀀셜 회로의 동작은 다음과 같은 순서로 진행될 수 있다.
T1(S110) 구간에서, 로우 레벨의 클록(CLK), 로우 레벨의 데이터(D), 및 하이 레벨의 논리 신호(LS)에 응답하여, 제 2 노드(NET2)의 전압이 충전될 수 있다. 이때 제 1 노드(NET1)의 전압은 하이 레벨을 유지하고 있다. T2(S130) 구간에서, 하이 레벨의 클록(CLK), 로우 레벨의 데이터(D), 및 하이 레벨의 논리 신호(LS)에 응답하여, 제 2 노드(NET2)의 전압이 방전될 수 있다. T3(S110) 구간에서, 데이터(D)의 상태가 천이된다고 가정할 때, 논리 신호(LS)는 하이 레벨에서 로우 레벨로 변경될 수 있다. 이 때, 로우 레벨의 클록(CLK), 천이 전의 로우 레벨의 데이터(D), 및 천이 전의 하이 레벨의 논리 신호(LS)에 응답하여 제 2 노드(NET2)의 전압은 충전될 수 있다. 그리고 제 1 노드(NET1)의 전압은 계속해서 하이 레벨을 유지하고 있다. T4(S130) 구간에서, 데이터(D)의 천이는 완료된 상태이다. 하이 레벨의 클록(CLK), 하이 레벨의 데이터(D), 및 로우 레벨의 논리 신호(LS)에 응답하여 제 1 노드(NET1)의 전압이 방전될 수 있다. 이 때, 제 2 노드(NET2)의 전압은 하이 레벨을 유지하고 있다. 이때, 출력단(Q)은 제 2 노드(NET2)의 전압에 대응하는 하이 레벨을 출력할 수 있다. T5(S110) 구간에서, 로우 레벨의 클록(CLK), 하이 레벨의 데이터(D), 로우 레벨의 논리 신호(LS)에 응답하여, 제 1 노드(NET1)의 전압이 충전될 수 있다. 이 때, 제 2 노드(NET2)의 전압은 하이 레벨을 유지하고 있으며, 출력단(Q)도 하이 레벨을 유지할 것이다. 한편, 도 16에 도시된 타이밍은, 본 발명을 제한하지 않는 실시 예에 불과하다고 이해되어야 할 것이다.
본 발명의 시퀀셜 회로는 SSD(solid state drive)의 적어도 하나의 구성에 적용 가능하다.
도 17은 본 발명의 실시 예에 따른 SSD를 예시적으로 보여주는 블록도이다. 도 17을 참조하면, SSD(1000)는 복수의 비휘발성 메모리 장치들(1100) 및 SSD 제어기(1200)를 포함할 수 있다.
비휘발성 메모리 장치들(1100)은 옵션적으로 외부 고전압(Vpp)을 제공받도록 구현될 수 있다. 복수의 채널들(CH1 ~ CHi, i는 2 이상의 정수)에 연결된 복수의 비휘발성 메모리 패키지들(NVM PCKG)을 포함할 수 있다.
SSD 제어기(1200)는 복수의 채널들(CH1 ~ CHi)을 통하여 비휘발성 메모리 장치들(1100)에 연결될 수 있다. SSD 제어기(1200)는 적어도 하나의 프로세서(1210), 버퍼 메모리(1220), 에러 정정 회로(1230), 호스트 인터페이스(1250) 및 비휘발성 메모리 인터페이스(1260)를 포함할 수 있다.
적어도 하나의 프로세서(1210)는 SSD 제어기(1200)의 전반적인 동작들을 처리하도록 구현될 수 있다. 적어도 하나의 프로세서(1210)는 복수의 시퀀셜 회로들(FF1, FF2)을 포함할 수 있다. 여기서 시퀀셜 회로들(FF1, FF2) 각각은 도 1 내지 도 16에서 설명한 시퀀셜 회로으로 구현될 수 있다. 도 17에서 직렬 연결된 시퀀셜 회로들(FF1, FF2)의 개수는 2이지만, 본 발명이 여기에 제한되지 않는다고 이해되어야 할 것이다.
버퍼 메모리(1220)는 SSD 제어기(1200)의 동작에 필요한 데이터를 임시로 저장할 것이다. 버퍼 메모리(1220)는 데이터 혹은 명령을 저장하는 복수의 메모리 라인들을 포함할 수 있다. 여기서 복수의 메모리 라인들은 캐시 라인들에 다양한 방법으로 맵핑 될 수 있다. 도 17에서 버퍼 메모리(1220)는 SSD 제어기(1200)의 내부에 배치되지만, 본 발명이 여기에 제한되지 않는다고 이해되어야 할 것이다. 본 발명의 버퍼 메모리는 SSD 제어기(1200)의 외부에 별도의 IP(intellectual property)로 위치할 수도 있다.
에러 정정 회로(1230)는 쓰기 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 읽기 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 비휘발성 메모리 장치(3100)로부터 복구된 데이터의 에러를 정정할 수 있다. 예를 들어, 에러 정정 회로(3230)는 섹터 단위로 에러를 검출 및 정정할 수 있다. 하지만, 상술한 에러 정정 단위는 본 발명을 제한하지 않는 실시 예에 불과하다고 이해되어야 할 것이다.
에러 정정 회로(1230)는 비휘발성 메모리 장치들(1100)로부터 수신된 데이터의 페일 비트(fail bit) 혹은 에러 비트를 정정하기 위한 에러 정정 코드(ECC; error correction code)를 생성한다. 에러 정정 회로(1230)는 비휘발성 메모리 장치들(1100)로 제공되는 데이터의 에러 정정 인코딩을 수행하여, 패리티(parity) 비트가 부가된 데이터를 형성한다. 패리티 비트는 비휘발성 메모리 장치(1100)에 저장될 수 있다. 또한, 에러 정정 회로(1230)는 비휘발성 메모리 장치들(1100)로부터 출력된 데이터에 대하여 에러 정정 디코딩을 수행할 수 있다. 에러정정 회로(1230)는 패리티(parity)를 사용하여 에러를 정정할 수 있다. 도시되지 않았지만, SSD 제어기(1200)를 동작하는 데 필요한 코드 데이터를 저장하는 코드 메모리가 더 포함될 수 있다. 코드 메모리는 비휘발성 메모리 장치로 구현될 수 있다.
호스트 인터페이스(1250)는 외부의 장치와 인터페이스 기능을 제공할 수 있다. 호스트 인터페이스(1250)는 PATA 버스(parallel AT attachment bus), SATA 버스(serial AT attachment bus), SCSI, USB, PCIe, SD, SAS, UFS, 낸드 인터페이스 등을 통해 호스트와 연결될 수 있다. 비휘발성 메모리 인터페이스(1260)는 비휘발성 메모리 장치들(1100)과 인터페이스 기능을 제공할 수 있다. 한편, 도시되지 않았지만, SSD 제어기(3200)는 무선 통신 기능(예를 들어, WiFi)을 탑재할 수 있다.
본 발명의 SSD(1000)는 고속의 시퀀셜 회로들(FF1, FF2)로 구성된 프로세서(1210)를 구비함으로써, 종래의 그것과 비교하여 더욱 빠른 클록 주파수에서 동작하도록 설계될 수 있다.
도 18은 본 발명의 실시 예에 따른 전자 장치(2000)를 예시적으로 보여주는 블록도이다. 도 18을 참조하면, 전자 장치(2000)는 적어도 하나의 프로세서(2100), 버퍼 메모리(2200), 코드 메모리(2300), 비휘발성 메모리 인터페이스(2600), 비휘발성 메모리 장치(2700) 및 호스트 인터페이스(2800)를 포함할 수 있다. 전자 장치(2100)는 데이터 저장 매체(SSD, 메모리 스틱, UFS 장치), 메모리 카드(SD, MMC, eMMC, 등), 스마트 카드, 모바일 기기(예를 들어, 스마트폰, 갤럭시 시리즈), 스마트 폰(smartphone), 태블릿 PC(tablet personal computer), 이동전화기(mobile phone), 화상전화기, 전자북 리더기(e-book reader), 데스크탑 PC(desktop personal computer), 랩탑 PC(laptop personal computer), 넷북 컴퓨터(netbook computer), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 모바일 의료기기, 전자 팔찌, 전자 목걸이, 전자 앱세서리(appcessory), 카메라(camera), 웨어러블 장치(wearable device), 전자 시계(electronic clock), 손목 시계(wrist watch), 가전 제품(home appliance)(예: 냉장고, 에어컨, 청소기, 오븐, 전자레인지, 세탁기, 공기 청정기 등), 인공 지능 로봇, TV, DVD(digital video disk) 플레이어, 오디오, 각종 의료기기(예: MRA(magnetic resonance angiography), MRI(magnetic resonance imaging), CT(computed tomography), 촬영기, 초음파기 등), 네비게이션(navigation) 장치, GPS 수신기(global positioning system receiver), EDR(event data recorder), FDR(flight data recorder), 셋톱 박스(set-top box), TV 박스(예를 들면, 삼성 HomeSyncTM, 애플TVTM, 또는 구글 TVTM), 전자 사전, 자동차 인포테인먼트(infotainment) 장치, 선박용 전자 장비(electronic equipment for ship, 예를 들면, 선박용 항법 장치, 자이로콤파스 등), 항공 전자기기(avionics), 보안 기기, 전자 의복, 전자 키, 캠코더(camcorder), 게임 콘솔(game consoles), HMD(head-mounted display), 평판표시장치(flat panel display device), 전자 액자, 전자 앨범, 통신 기능을 포함한 가구(furniture) 또는 건물/구조물의 일부, 전자 보드(electronic board), 전자 서명 입력장치(electronic signature receiving device) 혹은 프로젝터(projector) 등의 다양한 장치들 중 하나 혹은 그 이상의 조합일 수 있다.
프로세서(2100)는 전자 장치(2000)에 대한 전반적인 동작을 제어하도록 구현될 수 있다. 여기서 프로세서(2100)는 중앙 처리 장치, 어플리케이션 프로세서, 그래픽 프로세서 등일 수 있다. 실시 예에 있어서, 프로세서(2100)는 보안 프로세서(secure processor) 혹은 보안 칩(secure element, SE) 등을 포함할 수 있다. 예를 들어, 프로세서(2100)는 마이크로프로빙(Microprobing), 소프트웨어 공격(Software Attack), 도청(Eavesdropping), 오류 생성(Fault Generation) 등과 같은 부정 조작(Tampering) 공격으로부터 보호되도록 부정 조작 방지(Tamper-Resistant) 기능을 가질 수 있다. 실시 예에 있어서, 프로세서(2100)는 적어도 2개의 직렬 연결된 시퀀셜 회로(FF1, FF2)을 포함할 수 있다. 시퀀셜 회로(FF1, FF2)은 도 1 내지 도 15에서 상술한 시퀀셜 회로으로 구현될 수 있다. 실시 예에 있어, 시퀀셜 회로(FF1, FF2) 각각은 동일한 종류의 시퀀셜 회로으로 구현될 수 있다. 다른 실시 예에 있어서, 시퀀셜 회로들(FF1, FF2) 각각은 서로 다른 종류의 시퀀셜 회로으로 구현될 수 있다.
버퍼 메모리(2200)는 프로세서(2100)의 제어에 따라 동작하며, 프로세서(2100)에 의해서 처리되는 데이터가 임시 저장되거나, 비휘발성 메모리 장치(2700)로 전송되거나 데이터 혹은 비휘발성 메모리 장치(2700)로부터 읽어온 데이터 버퍼링할 수 있다. 실시 예에 있어서, 버퍼 메모리(2200)는 RAM(random access memory), SRAM (static random access memory), PRAM (phase-change random access memory) 일 수 있다.
코드 메모리(2300)는 전자 장치(2000)를 관리/운영하기 위한 코드(code) 및/혹은 어플리케이션을 저장하도록 구현될 수 있다. 실시 예에 있어서, 코드 메모리(2300)는 ROM(read only memory), PRAM 일 수 있다. NVM 인터페이스(2600)를 통해 비휘발성 메모리 장치(2700)와 데이터 등을 주고받도록 구현될 수 있다. 호스트 인터페이스(2800)는 PATA 버스(parallel AT attachment bus), SATA 버스(serial AT attachment bus), SCSI, USB, PCIe, SD, SAS, UFS, eMMC, MMC, 낸드 인터페이스 등을 통해 외부의 호스트와 연결될 수 있다.
도시되지 않았지만, 전자 장치(2000)는 무선 통신 기능(예를 들어, WiFi)을 탑재할 수 있다. 한편, 전자 장치(2000)는 도 18에 도시되지 않은 구성들을 더 포함할 수 있거나, 도 18에 도시된 구성들 중 적어도 하나(암호 처리 회로 제외)를 포함하지 않을 수도 있다.
도 19는 본 발명의 실시 예에 따른 모바일 장치(3000)를 예시적으로 보여주는 블록도이다. 도 19를 참조하면, 모바일 장치(3000)는 프로세서(AP/ModAP, 3100), 버퍼 메모리(3200), 디스플레이/터치 모듈(3300) 및 저장 장치(3400)를 포함할 수 있다.
프로세서(3100)는 모바일 장치(3000)의 전반적인 동작 및 외부와의 유선/무선 통신을 제어하도록 구현될 수 있다. 예를 들어, 프로세서(3100)는 어플리케이션 프로세서(AP, application processor), 통합 모뎀 어플리케이션 프로세서(ModAP) 등 일 수 있다. 프로세서(3100)는 도 1 내지 도 14에서 상술한 적어도 2개의 시퀀셜 회로들(FF1, FF2)을 포함할 수 있다.
실시 예에 있어서, 프로세서(3100)의 시퀀셜 회로들(FF1, FF2)은 도 1 내지 도 6에서 설명된 시퀀셜 회로으로 구현될 수 있다. 다른 실시 예에 있어서, 프로세서(3100)는, 스캔 신호에 응답하여 스캔 테스트를 수행하기 위한 직렬 연결된 제 1 시퀀셜 회로(FF1) 및 제 2 시퀀셜 회로(FF2)을 포함할 수 있다. 여기서 제 1 시퀀셜 회로(FF1) 및 제 2 시퀀셜 회로(FF2) 각각은, 도 6 내지 도 13에서 설명된 스캔 입력(SI) 및 스캔 활성화 신호(SE)를 입력 받는 시퀀셜 회로으로 구현될 수 있다.
버퍼 메모리(3200)는 모바일 장치(3000)의 처리 동작 시 필요한 데이터를 임시로 저장하도록 구현될 수 있다. 디스플레이/터치 모듈(3300)은 프로세서(3100)에서 처리된 데이터를 디스플레이하거나, 터치 패널로부터 데이터를 입력받도록 구현될 수 있다. 저장 장치(3400)는 사용자의 데이터를 저장하도록 구현될 수 있다. 저장 장치(3400)는 eMMC(embedded multimedia card), SSD(solid state drive), UFS(universal flash storage) 등 일 수 있다.
한편, 상술 된 본 발명의 내용은 발명을 실시하기 위한 구체적인 실시 예들에 불과하다. 본 발명은 구체적이고 실제로 이용할 수 있는 수단 자체뿐 아니라, 장차 기술로 활용할 수 있는 추상적이고 개념적인 아이디어인 기술적 사상을 포함할 것이다.
100 ~ 900: 시퀀셜 회로
110: 제 1 단
120: 제 2 단
130: 조합 논리
140: 래치 회로
131: 인버터
123: AOI 게이트
LS: 논리 신호
CLK: 클록
NET1: 제 1 노드
NET2: 제 2 노드
SI: 스캔 입력
SE: 스캔 활성화 신호
D: 데이터
110: 제 1 단
120: 제 2 단
130: 조합 논리
140: 래치 회로
131: 인버터
123: AOI 게이트
LS: 논리 신호
CLK: 클록
NET1: 제 1 노드
NET2: 제 2 노드
SI: 스캔 입력
SE: 스캔 활성화 신호
D: 데이터
Claims (20)
- 클록에 응답하여 제 1 노드의 전압을 충전하거나, 상기 클록, 제 2 노드의 전압, 및 데이터에 응답하여 상기 제 1 노드의 전압을 방전하는 제 1 단;
상기 클록에 응답하여 상기 제 2 노드의 전압을 충전하거나, 상기 클록 및 논리 신호에 응답하여 상기 제 2 노드의 전압을 방전하는 제 2 단;
상기 제 1 노드의 전압, 상기 제 2 노드의 전압, 및 상기 데이터를 이용하여 상기 논리 신호를 발생하는 조합 논리; 및
상기 클록에 응답하여 상기 제 2 노드의 전압을 래치하는 래치 회로를 포함하고,
상기 조합 논리는, 상기 제 1 노드의 전압을 방전할 때 상기 제 2 노드의 전압을 방전시키지 않거나, 상기 제 2 노드의 전압을 방전할 때 상기 제 1 노드의 전압은 방전시키지 않도록 상기 논리 신호를 발생하는 시퀀셜 회로. - 제 1 항에 있어서,
상기 제 1 단은,
상기 클록에 응답하여 전원단과 상기 제 1 노드를 연결하는 제 1 피모스 트랜지스터;
상기 제 2 노드의 전압에 응답하여 상기 전원단과 상기 제 1 노드를 연결하는 제 2 피모스 트랜지스터; 및
상기 클록에 응답하여 상기 제 1 노드와 제 1 연결 노드를 연결하는 제 1 엔모스 트랜지스터를 포함하는 시퀀셜 회로. - 제 2 항에 있어서,
상기 제 2 단은,
상기 클록에 응답하여 상기 전원단과 상기 제 2 노드를 연결하는 제 1 피모스 트랜지스터;
상기 제 1 노드의 전압에 응답하여 상기 전원단과 상기 제 2 노드를 연결하는 제 2 피모스 트랜지스터;
상기 논리 신호에 응답하여 상기 제 2 노드에 연결하는 제 1 엔모스 트랜지스터; 및
상기 클록에 응답하여 상기 제 2 단의 제 1 엔모스 트랜지스터의 일단과 접지단을 연결하는 제 2 엔모스 트랜지스터를 포함하고,
상기 제 1 연결 노드는 상기 제 2 단의 제 1 엔모스 트랜지스터의 게이트에 연결되는 시퀀셜 회로. - 제 2 항에 있어서,
상기 조합 논리는,
상기 제 1 노드의 전압을 반전시키는 인버터; 및
상기 제 2 노드의 전압, 상기 데이터, 및 상기 인버터의 출력값을 입력받고 상기 논리 신호를 발생하는 AOI(and-or-inverter) 게이트를 포함하는 시퀀셜 회로. - 제 4 항에 있어서,
상기 AOI 게이트는,
상기 논리 신호에 응답하여 상기 제 2 노드에 연결되는 제 1 엔모스 트랜지스터; 및
상기 클록에 응답하여 상기 AOI 게이트의 제 1 엔모스 트랜지스터의 일단과 접지단을 연결하는 제 2 엔모스 트랜지스터를 포함하는 시퀀셜 회로. - 제 1 항에 있어서,
상기 래치 회로는,
상기 제 2 노드의 전압에 응답하여 전원단과 출력 노드를 연결하는 제 1 피모스 트랜지스터;
상기 클록에 응답하여 상기 출력 노드에 연결되는 제 1 엔모스 트랜지스터;
상기 제 2 노드의 전압에 응답하여 상기 래치 회로의 제 1 엔모스 트랜지스터의 일단과 접지단을 연결하는 제 2 엔모스 트랜지스터; 및
상기 출력 노드의 전압을 버퍼링하는 버퍼를 포함하는 시퀀셜 회로. - 제 6 항에 있어서,
상기 래치 회로는 상기 출력 노드의 전압을 반전시키는 인버터를 더 포함하는 시퀀셜 회로. - 제 1 항에 있어서,
상기 제 1 단은, 상기 클록에 응답하여 상기 제 1 노드에 연결되는 제 1 피모스 트랜지스터; 상기 제 2 노드의 전압에 응답하여 전원단과 상기 제 1 노드를 연결하는 제 2 피모스 트랜지스터; 스캔 입력에 응답하여 상기 전원단과 상기 제 1 단의 제 1 피모스 트랜지스터의 일단을 연결하는 제 3 피모스 트랜지스터; 상기 스캔 활성화 신호에 응답하여 상기 전원단과 상기 제 1 단의 제 1 피모스 트랜지스터의 상기 일단을 연결하는 제 4 피모스 트랜지스터; 상기 클록에 응답하여 상기 제 1 노드와 상기 제 1 연결 노드를 연결하는 제 1 엔모스 트랜지스터; 상기 스캔 입력에 응답하여 상기 제 1 노드에 연결되는 제 2 엔모스 트랜지스터; 상기 스캔 활성화 신호에 응답하여 상기 제 1 단의 제 2 엔모스 트랜지스터의 일단에 연결되는 제 3 엔모스 트랜지스터; 및 상기 제 2 노드의 전압에 응답하여 상기 제 1 단의 제 3 엔모스 트랜지스터의 일단과 접지단을 연결하는 제 4 엔모스 트랜지스터를 포함하고,
상기 조합 논리는, 상기 제 1 노드의 전압을 반전시키는 인버터 및 상기 인버터의 출력값, 상기 반전된 스캔 활성화 신호, 상기 제 2 노드의 전압, 및 상기 데이터를 입력 받고 상기 논리 신호를 발생하는 AOI 게이트를 포함하고,
상기 제 1 연결 노드는 상기 AOI 게이트의 출력단에 연결되는 시퀀셜 회로. - 제 1 항에 있어서,
상기 제 1 단은, 상기 클록에 응답하여 전원단과 상기 제 1 노드를 연결하는 제 1 피모스 트랜지스터; 상기 제 2 노드의 전압에 응답하여 상기 전원단과 상기 제 1 노드를 연결하는 제 2 피모스 트랜지스터; 및 상기 클록에 응답하여 상기 제 1 노드와 제 1 연결 노드를 연결하는 제 1 엔모스 트랜지스터를 포함하고,
상기 조합 논리는, 상기 제 1 노드의 전압을 반전시키는 인버터; 스캔 활성화 신호에 응답하여 상기 데이터 및 스캔 입력 중 어느 하나를 선택하는 멀티플렉서; 및 상기 멀티플렉서의 출력값, 상기 제 2 노드의 전압, 상기 인버터의 출력값을 입력받고, 상기 논리 신호를 발생하는 AOI 게이트를 포함하고,
상기 제 1 연결 노드는 상기 AOI 게이트의 출력단에 연결되는 시퀀셜 회로. - 제 1 항에 있어서,
상기 제 1 단은, 상기 클록에 응답하여 상기 제 1 노드에 연결되는 제 1 피모스 트랜지스터; 상기 제 2 노드의 전압에 응답하여 전원단과 상기 제 1 노드를 연결하는 제 2 피모스 트랜지스터; 스캔 입력에 응답하여 상기 전원단과 상기 제 1 단의 제 1 피모스 트랜지스터의 일단을 연결하는 제 3 피모스 트랜지스터; 스캔 활성화 신호에 응답하여 상기 전원단과 상기 제 1 단의 제 1 피모스 트랜지스터의 상기 일단을 연결하는 제 4 피모스 트랜지스터; 상기 클록에 응답하여 상기 제 1 노드와 상기 제 1 연결 노드를 연결하는 제 1 엔모스 트랜지스터; 상기 스캔 입력에 응답하여 상기 제 1 노드에 연결되는 제 2 엔모스 트랜지스터; 및 상기 스캔 활성화 신호에 응답하여 상기 제 1 단의 제 2 엔모스 트랜지스터의 일단과 접지단을 연결하는 제 3 엔모스 트랜지스터를 포함하고,
상기 조합 논리는, 상기 제 1 노드의 전압을 반전시키는 인버터; 상기 인버터의 출력값에 응답하여 제 1 연결 노드에 연결되는 제 1 피모스 트랜지스터; 상기 데이터에 응답하여 상기 전원단과 상기 조합 논리의 제 1 피모스 트랜지스터의 일단을 연결하는 제 2 피모스 트랜지스터; 상기 반전된 스캔 활성화 신호에 응답하여 상기 전원단과 상기 조합 논리의 제 1 피모스 트랜지스터의 상기 일단을 연결하는 제 3 피모스 트랜지스터; 상기 제 2 노드의 전압에 응답하여 상기 전원단과 상기 조합 논리의 제 1 피모스 트랜지스터의 상기 일단을 연결하는 제 4 피모스 트랜지스터; 상기 인버터의 출력값에 응답하여 상기 제 1 연결 노드와 접지단을 연결하는 제 1 엔모스 트랜지스터; 상기 데이터에 응답하여 상기 제 1 연결 노드에 연결되는 제 2 엔모스 트랜지스터; 상기 반전된 스캔 활성화 신호에 응답하여 상기 조합 논리의 제 2 엔모스 트랜지스터의 일단과 상기 제 2 연결 노드를 연결하는 제 3 엔모스 트랜지스터; 및 상기 제 2 노드의 전압에 응답하여 상기 제 2 연결 노드와 상기 접지단을 연결하는 제 4 엔모스 트랜지스터를 포함하는 시퀀셜 회로. - 클록에 응답하여 제 1 노드에 연결되는 제 1 피모스 트랜지스터, 제 2 노드의 전압에 응답하여 전원단과 상기 제 1 노드를 연결하는 제 2 피모스 트랜지스터, 스캔 입력에 응답하여 상기 전원단과 상기 제 1 피모스 트랜지스터의 일단을 연결하는 제 3 피모스 트랜지스터, 스캔 활성화 신호에 응답하여 상기 전원단과 상기 제 1 피모스 트랜지스터의 상기 일단을 연결하는 제 4 피모스 트랜지스터, 상기 클록에 응답하여 상기 제 1 노드와 제 1 연결 노드를 연결하는 제 1 엔모스 트랜지스터, 상기 스캔 입력에 응답하여 상기 제 1 노드에 연결되는 제 2 엔모스 트랜지스터, 및 상기 스캔 활성화 신호에 응답하여 상기 제 2 엔모스 트랜지스터의 일단과 제 2 연결 노드를 연결하는 제 3 엔모스 트랜지스터를 포함하는 제 1 단;
상기 클록에 응답하여 상기 전원단과 상기 제 2 노드를 연결하는 제 1 피모스 트랜지스터, 상기 제 1 노드의 전압에 응답하여 상기 전원단과 상기 제 2 노드를 연결하는 제 2 피모스 트랜지스터, 논리 신호에 응답하여 상기 제 2 노드에 연결되는 제 1 엔모스 트랜지스터, 상기 클록에 응답하여 상기 제 1 단의 제 1 엔모스 트랜지스터가 아닌 상기 제 1 엔모스 트랜지스터의 일단과 접지단을 연결하는 제 2 엔모스 트랜지스터를 포함하는 제 2 단;
데이터, 상기 제 1 노드의 전압, 상기 제 2 노드의 전압을 입력받고, 상기 논리 신호를 발생하고, 상기 논리 신호를 출력하는 출력단이 상기 제 1 연결 노드에 연결되는 조합 논리; 및
상기 클록에 응답하여 상기 제 2 노드의 전압을 래치하는 래치 회로를 포함하는 시퀀셜 회로. - 제 11 항에 있어서,
상기 조합 논리는,
상기 제 1 노드의 전압을 반전시키는 인버터; 상기 인버터의 출력값에 응답하여 상기 제 1 연결 노드에 연결되는 제 1 피모스 트랜지스터; 상기 데이터에 응답하여 상기 전원단과 상기 조합 논리의 제 1 피모스 트랜지스터의 일단을 연결하는 제 2 피모스 트랜지스터; 상기 스캔 활성화 신호를 반전시킨 반전된 스캔 활성화 신호에 응답하여 상기 전원단과 상기 조합 논리의 제 1 피모스 트랜지스터의 상기 일단을 연결하는 제 3 피모스 트랜지스터; 상기 제 2 노드의 전압에 응답하여 상기 전원단과 상기 조합 논리의 제 1 피모스 트랜지스터의 상기 일단을 연결하는 제 4 피모스 트랜지스터; 상기 인버터의 출력값에 응답하여 상기 제 1 연결 노드와 상기 접지단을 연결하는 제 1 엔모스 트랜지스터; 상기 데이터에 응답하여 상기 제 1 연결 노드에 연결되는 제 2 엔모스 트랜지스터; 상기 반전된 스캔 활성화 신호에 응답하여 상기 조합 논리의 제 2 엔모스 트랜지스터의 일단과 상기 제 2 연결 노드를 연결하는 제 3 엔모스 트랜지스터; 및 상기 제 2 노드의 전압에 응답하여 상기 제 2 연결 노드와 상기 접지단을 연결하는 제 4 엔모스 트랜지스터를 포함하는 시퀀셜 회로. - 제 11 항에 있어서,
상기 제 2 단은,
리셋 신호에 응답하여 상기 전원단과 상기 제 2 단의 제 1 피모스 트랜지스터의 일단을 연결하고, 상기 리셋 신호에 응답하여 상기 전원단과 상기 제 2 단의 제 2 피모스 트랜지스터의 일단을 연결하는 제 3 피모스 트랜지스터; 및
상기 리셋 신호에 응답하여 상기 제 2 노드와 상기 접지단을 연결하는 제 3 엔모스 트랜지스터를 더 포함하는 시퀀셜 회로. - 제 11 항에 있어서,
상기 조합 논리는,
상기 제 1 노드의 전압을 반전시키는 인버터; 상기 인버터의 출력값에 응답하여 상기 제 1 연결 노드에 연결되는 제 1 피모스 트랜지스터; 상기 데이터에 응답하여 상기 전원단과 상기 조합 논리의 제 1 피모스 트랜지스터의 일단을 연결하는 제 2 피모스 트랜지스터; 상기 스캔 활성화 신호를 반전시킨 반전된 스캔 활성화 신호에 응답하여 상기 전원단과 상기 조합 논리의 제 1 피모스 트랜지스터의 상기 일단을 연결하는 제 3 피모스 트랜지스터; 상기 제 2 노드의 전압에 응답하여 상기 전원단과 상기 제 1 연결 노드를 연결하는 제 4 피모스 트랜지스터; 상기 인버터의 출력값에 응답하여 상기 제 1 연결 노드와 상기 접지단을 연결하는 제 1 엔모스 트랜지스터; 상기 데이터에 응답하여 상기 제 1 연결 노드에 연결되는 제 2 엔모스 트랜지스터; 상기 반전된 스캔 활성화 신호에 응답하여 상기 조합 논리의 제 2 엔모스 트랜지스터의 일단과 상기 제 2 연결 노드를 연결하는 제 3 엔모스 트랜지스터; 및 상기 제 2 노드의 전압에 응답하여 상기 제 2 연결 노드와 상기 접지단을 연결하는 제 4 엔모스 트랜지스터를 포함하는 시퀀셜 회로. - 제 11 항에 있어서,
상기 조합 논리는,
상기 제 1 노드의 전압을 반전시키는 인버터; 상기 인버터의 출력값에 응답하여 상기 제 1 연결 노드에 연결되는 제 1 피모스 트랜지스터; 상기 데이터에 응답하여 상기 전원단과 상기 조합 논리의 제 1 피모스 트랜지스터의 일단을 연결하는 제 2 피모스 트랜지스터; 상기 스캔 활성화 신호를 반전시킨 반전된 스캔 활성화 신호에 응답하여 상기 전원단과 상기 조합 논리의 제 1 피모스 트랜지스터의 상기 일단을 연결하는 제 3 피모스 트랜지스터; 상기 제 2 노드의 전압에 응답하여 상기 전원단과 상기 조합 논리의 제 1 피모스 트랜지스터의 상기 일단을 연결하는 제 4 피모스 트랜지스터; 상기 인버터의 출력값에 응답하여 상기 제 1 연결 노드와 상기 제 2 연결 노드를 연결하는 제 1 엔모스 트랜지스터; 상기 데이터에 응답하여 상기 제 1 연결 노드에 연결되는 제 2 엔모스 트랜지스터; 상기 반전된 스캔 활성화 신호에 응답하여 상기 조합 논리의 제 2 엔모스 트랜지스터의 일단과 상기 제 2 연결 노드를 연결하는 제 3 엔모스 트랜지스터; 및 상기 제 2 노드의 전압에 응답하여 상기 제 2 연결 노드와 상기 접지단을 연결하는 제 4 엔모스 트랜지스터를 포함하는 시퀀셜 회로. - 제 11 항에 있어서,
상기 조합 논리는,
상기 제 1 노드의 전압을 반전시키는 인버터; 상기 인버터의 출력값에 응답하여 상기 제 1 연결 노드에 연결되는 제 1 피모스 트랜지스터; 상기 데이터에 응답하여 상기 전원단과 상기 조합 논리의 제 1 피모스 트랜지스터의 일단을 연결하는 제 2 피모스 트랜지스터; 상기 스캔 활성화 신호를 반전시킨 반전된 스캔 활성화 신호에 응답하여 상기 전원단과 상기 조합 논리의 제 1 피모스 트랜지스터의 상기 일단을 연결하는 제 3 피모스 트랜지스터; 상기 제 2 노드의 전압에 응답하여 상기 전원단과 상기 제 1 연결 노드를 연결하는 제 4 피모스 트랜지스터; 상기 인버터의 출력값에 응답하여 상기 제 1 연결 노드와 상기 제 2 연결 노드를 연결하는 제 1 엔모스 트랜지스터; 상기 데이터에 응답하여 상기 제 1 연결 노드에 연결되는 제 2 엔모스 트랜지스터; 상기 반전된 스캔 활성화 신호에 응답하여 상기 조합 논리의 제 2 엔모스 트랜지스터의 일단과 상기 제 2 연결 노드를 연결하는 제 3 엔모스 트랜지스터; 및 상기 제 2 노드의 전압에 응답하여 상기 제 2 연결 노드와 상기 접지단을 연결하는 제 4 엔모스 트랜지스터를 포함하는 시퀀셜 회로. - 클록에 응답하여 전원단과 제 1 노드를 연결하는 제 1 피모스 트랜지스터, 제 2 노드의 전압에 응답하여 상기 전원단과 상기 제 1 노드를 연결하는 제 2 피모스 트랜지스터, 상기 클록에 응답하여 상기 제 1 노드와 제 1 연결 노드를 연결하는 제 1 엔모스 트랜지스터를 포함하는 제 1 단;
상기 클록에 응답하여 상기 전원단과 상기 제 2 노드를 연결하는 제 1 피모스 트랜지스터, 상기 제 1 노드의 전압에 응답하여 상기 전원단과 상기 제 2 노드를 연결하는 제 2 피모스 트랜지스터, 논리 신호에 응답하여 상기 제 2 노드에 연결되는 제 1 엔모스 트랜지스터, 상기 클록에 응답하여 상기 제 1 단의 제 1 엔모스 트랜지스터가 아닌 상기 제 1 엔모스 트랜지스터의 일단과 접지단을 연결하는 제 2 엔모스 트랜지스터를 포함하는 제 2 단;
상기 제 2 노드의 전압을 반전하는 인버터, 상기 인버터의 출력값, 상기 제 2 노드의 전압과 데이터를 입력받고 상기 논리 신호를 발생하는 AOI(and-or-inverter) 게이트를 포함하는 조합 논리; 및
상기 클록에 응답하여 상기 제 2 노드의 전압을 래치하는 래치 회로를 포함하는 시퀀셜 회로. - 제 17 항에 있어서,
상기 제 1 연결 노드는 상기 AOI 게이트의 출력단에 연결되는 시퀀셜 회로. - 제 17 항에 있어서,
상기 제 1 연결 노드와 상기 접지단 사이에 상기 제 1 노드의 전압을 방전시키기 위한 방전 회로를 더 포함하는 시퀀셜 회로. - 제 17 항에 있어서,
상기 래치 회로의 출력값을 반전시키는 인버터를 더 포함하는 시퀀셜 회로.
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