KR20180111502A - 제어된 반전된 클럭을 사용하는 저전력 집적 클럭 게이팅 셀 - Google Patents

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Abstract

일 실시 예에 따라 집적 클럭 게이팅(ICG) 셀이 개시된다. 저전력 ICG 셀은 일시적 반전된 클럭 신호 및 반전된 출력 신호를 생성하도록 구성되는 입력 조건 결정 회로를 포함할 수 있다. 저전력 ICG 셀은 입력 조건 결정 회로로부터 일시적 반전된 클럭 신호 및 반전 출력 신호를 수신하도록 구성된 인에이블 제어 논리 회로를 포함할 수 있다. 저전력 ICG 셀은 인에이블 제어 논리 회로에 결합되어, 적어도 반전된 출력 신호 및 일시적 반전된 클럭 신호에 의존하는 입력 값을 래치하도록 구성된 래치 회로를 포함할 수 있다. 입력 조건 결정 회로는 필요한 때에만 일시적으로 반전된 클럭 신호를 생성하도록 구성될 수 있다.

Description

제어된 반전된 클럭을 사용하는 저전력 집적 클럭 게이팅 셀 {LOW POWER INTEGRATED CLOCK GATING CELL USING CONTROLLED INVERTED CLOCK}
본 발명은 디지털 회로에 관한 것으로, 보다 상세하게는 제어된 반전된 클럭을 사용하는 저전력 집적 클럭 게이팅 셀(low power integrated clock gating cell)에 관한 것이다.
클럭 게이팅(clock gating)은 클럭 인에이블 신호에 의해 디지털 회로 모듈로의 클럭을 차단함으로써 클럭 전력을 감소시키는 일반적인 기술이다. 집적 클럭 게이팅 셀 (ICG)과 같은 종래의 접근법은 ICG가 인에이블 될 때만 클럭 신호를 통과시킴으로써 클럭 전력을 감소시킨다. 종래의 ICG는 래치(latch)를 제어하기 위해 클럭 신호를 사용하고, 따라서 클럭 스위칭 전력을 상당히 소비한다. 종래의 ICG는 인에이블 데이터 신호를 래치로 전달하기 위해 클럭 및 반전된 클럭 신호를 사용할 수 있다. 반전된 클럭을 사용하면 클럭이 바뀔 때마다 ICG가 토글(toggle)되므로 클럭 전력이 증가할 수 있다.
제어된 반전된 클럭을 사용하는 저전력 집적 클럭 게이팅 셀(low power integrated clock gating cell)이 제공될 수 있다.
본 실시 예가 이루고자 하는 기술적 과제는 상기된 바와 같은 기술적 과제로 한정되지 않으며, 이하의 실시 예들로부터 또 다른 기술적 과제들이 유추될 수 있다.
일 실시 예에 따라 집적 클럭 게이팅(ICG) 셀이 개시된다. 저전력 ICG 셀은 일시적 반전된 클럭 신호 및 반전된 출력 신호를 생성하도록 구성되는 입력 조건 결정 회로를 포함할 수 있다. 저전력 ICG 셀은 입력 조건 결정 회로로부터 일시적 반전된 클럭 신호 및 반전 출력 신호를 수신하도록 구성된 인에이블 제어 논리 회로를 포함할 수 있다. 저전력 ICG 셀은 인에이블 제어 논리 회로에 결합되어, 적어도 반전된 출력 신호 및 일시적 반전된 클럭 신호에 의존하는 입력 값을 래치하도록 구성된 래치 회로를 포함할 수 있다. 입력 조건 결정 회로는 필요한 때에만 일시적으로 반전된 클럭 신호를 생성하도록 구성될 수 있다.
본 개시의 상술된 및 추가적인 특징 및 이점은 첨부된 도면을 참조하여 설명된 다음의 상세한 설명으로부터 더욱 명백해질 것이다.
도1은 일 실시 예에 따른 저전력 집적 클럭 게이팅 셀의 예시적인 블록도이다.
도2a는 일 실시 예에 따라, 도1의 저전력 ICG 셀의 입력 조건 결정 회로의 예시적인 회로도이다.
도2b는 도 1의 저전력 집적 클럭 게이팅 셀의 인에이블 논리 및 래치 회로의 예시적인 회로도이다.
도3은 도2의 저전력 집적 클럭 게이팅 셀의 입력 조건 결정 회로의 다른 예시적인 회로도이다.
도4는 일 실시 예에 따라, 도1의 저전력 ICG 셀의 인에이블 논리 및 래치 회로의 또 다른 예시적인 회로도이다.
도5는 도3및 4의 예시적인 회로도와 관련된 다양한 신호들의 예시적인 파형 다이어그램이다.
도6은, 특정한 상태의 도 3의 예시적인 회로도이다.
도7은, 특정한 상태의 도 4의 예시적인 회로도다.
도8은 특정한 다른 상태의 도3의 회로도의 예시를 나타낸다.
도9는 특정한 다른 상태의 도4의 회로도의 예시를 나타낸다.
도10은 도 1의 저전력 ICG 셀을 포함하는 컴퓨터 시스템의 예시적인 블록도이다.
이하 첨부된 도면을 참조하여 본 발명의 다양한 실시 예를 상세히 설명한다. 다음의 상세한 설명에서, 다수의 특정 세부 사항들이 실시 예들의 완전한 이해를 가능하게 하기 위해 제시된다. 그러나, 당업자는 이러한 특정 세부 사항 없이 실시 예를 실행할 수 있음을 알아야 한다. 다른 예들에서, 잘 알려진 방법, 절차, 구성 요소, 회로 및 네트워크는 실시 예들의 측면을 불필요하게 불명료하지 않도록 하기 위해, 상세하게 설명되지 않았다.
제 1, 제 2 등의 용어는 다양한 요소를 설명하기 위해 본 명세서에서 사용될 수 있지만, 이들 요소는 이들 용어에 의해 제한되어서는 안됨을 이해할 것이다. 이러한 용어는 하나의 요소를 다른 요소와 구별하기 위해서만 사용될 수 있다. 예를 들어, 제 1 회로는 제 2 회로로 지칭될 수 있고, 유사하게, 제 2 회로는 실시 예의 범위를 벗어나지 않고 제 1 회로로 지칭될 수 있다.
본 명세서의 실시 예의 설명에 사용된 용어는 특정 실시 예만을 설명하기 위한 것이며, 실시 예를 제한하려는 것은 아니다. 실시 예 및 첨부된 청구 범위의 설명에 사용되는 바와 같이, 단수 형태는 문맥에 달리 명시되지 않는 한 복수 형태를 포함하는 것으로 의도된다. 본 명세서에서 사용되는 "및/는"이라는 용어는 하나 이상의 관련 열거된 항목의 임의의 그리고 모든 가능한 조합을 가리키거나 포함할 수 있다. 본 명세서에서 사용되는 "포함한다" 및/또는 "포함하는"이라는 용어는 명시된 특징, 정수, 단계, 동작, 엘리먼트(element) 및/또는 컴포넌트의 존재를 나타내지만, 하나 이상의 다른 특징, 정수, 단계, 동작, 엘리먼트, 컴포넌트 및/또는 그룹의 존재 또는 추가를 배제하지는 않는 것으로 더 이해될 수 있다. 도면의 구성 요소 및 특징은 반드시 일정한 비율로 그려지는 것은 아니다.
도 1은 일 실시 예에 따른 저전력 집적 클럭 게이팅(ICG) 셀(100)의 예시적인 블록도이다. 저전력 ICG 셀(100)은, 입력 조건 결정 회로(105) 및 인에이블 제어 논리 회로(125) 및 래치 회로(130)를 갖는 인에이블 논리 및 래치 회로(120)를 포함할 수 있으며, 그 예가 하기에 상세히 설명된다. 입력 조건 결정 회로(105), 인에이블 제어 논리 회로(125) 및 래치 회로(130)는 서로 연결될 수 있고 서로 통신 할 수 있다.
도 2a는 일 실시 예에 따라, 도1의 저전력 ICG 셀(100)의 입력 조건 결정 회로(105)의 예시적인 회로도이다. 도2b는 도1의 저전력 ICG 셀(100)의 인에이블 논리 및 래치 회로(120)의 예시적인 회로도이다. 이제 도2a 및 2b를 참조한다.
입력 조건 결정 회로(105)는 인버터 논리 회로(205) 및 입력 조건 회로(210)를 포함할 수 있다. 인버터 논리 회로(205)는 인에이블 신호(E)를 수신하고 반전된 인에이블 신호(EN)를 생성하는 제1인버터(INV1)를 포함할 수 있다. 인버터 논리 회로(205)는 스캔 인에이블(SE) 신호를 수신하고 반전된 SE 신호 (SEN)를 생성하는 제2인버터(INV2)를 더 포함할 수 있다. 입력 조건 회로(210)는 게이트에서 EN 신호를 수신하는 제 1 P-형 금속 산화물 반도체(PMOS) 트랜지스터(P1)를 포함할 수 있다. 입력 조건 회로(210)는 게이트에서 SEN 신호를 수신하는 제2 PMOS 트랜지스터(P2)를 더 포함할 수 있다. 입력 조건 회로(210)는 제1및 제2PMOS 트랜지스터(P1, P2)에 연결된 제3 PMOS 트랜지스터(P3)를 더 포함할 수 있다. 제 3 PMOS 트랜지스터(P3)는 게이트에서 클럭 신호(CK)를 수신할 수 있다.
입력 조건 결정 회로(105)는 클럭 신호(CK)를 게이트에 수신하는 제4 PMOS 트랜지스터(P4)를 더 포함할 수 있다. 입력 조건 결정 회로(105)는 게이트에서 반전된 래치 인에이블 신호(e_lat)를 수신하는 제 5 PMOS 트랜지스터(P5)를 더 포함할 수 있다. 입력 조건 결정 회로(105)는 게이트에서 e_lat 신호를 수신하는 제 1 N 형 금속 산화물 반도체(NMOS) 트랜지스터(N1)를 더 포함할 수 있다. 입력 조건 결정 회로(105)는 게이트에서 클럭 신호 (CK)를 수신하는 제 2 NMOS 트랜지스터(N2)를 더 포함할 수 있다. 입력 조건 결정 회로(105)는 반전 출력(ECKN) 신호 및 반전된 클럭 신호(TCKB)를 생성할 수 있다. 일부 실시 예에서, ECKN가 인버터(INV3)를 사용하여 반전됨으로써, 비 반전 출력(ECK) 신호가 생성될 수 있다.
인에이블 논리 및 래치 회로(120)는 인에이블 제어 논리 회로(125) 및 래치 회로(130)를 포함할 수 있다. 인에이블 제어 논리 회로(125)는 제 7 PMOS 트랜지스터(P7)와 직렬로 연결된 제 6 PMOS 트랜지스터(P6)를 포함할 수 있다. PMOS 트랜지스터(P6)는 게이트에서 SE 신호를 수신할 수 있다. PMOS 트랜지스터(P7)는 게이트에서 E 신호를 수신할 수 있다. 인에이블 제어 논리 회로(125)는 제 4 NMOS 트랜지스터(N4)와 병렬로 연결된 제 3 NMOS 트랜지스터(N3)를 더 포함할 수 있다. NMOS 트랜지스터(N3)는 게이트에서 SE 신호를 수신할 수 있다. NMOS 트랜지스터(N4)는 게이트에서 E 신호를 수신할 수 있다. 제3 NMOS 트랜지스터(N3) 및 제4 NMOS 트랜지스터(N4)의 드레인은 제7 PMOS 트랜지스터(P7)의 드레인에 전기적으로 연결되어 반전 내부 래치 신호(nm 신호)를 출력한다. 인에이블 제어 논리 회로(125)는 게이트에서 TCKB 신호를 수신할 수 있는 제 5 NMOS 트랜지스터(N5)를 더 포함할 수 있다.
래치 회로(130)는 게이트에서 TCKB 신호를 수신할 수 있는 제 8 PMOS 트랜지스터(P8)를 포함할 수 있다. 제 8 PMOS 트랜지스터(P8)는 소스에서 ECKN 신호를 수신한다. 래치 회로(130)는 PMOS 트랜지스터(P8) 및 인버터(INV4)에 연결된 제6 NMOS 트랜지스터(N6)를 포함할 수 있다. 제8 PMOS 트랜지스터(P8)의 드레인은 제6 NMOS 트랜지스터(N6)의 드레인과 전기적으로 연결되어 nm 신호를 출력한다. 인버터(INV4)는 nm 신호를 수신하여 e_lat 신호를 생성할 수 있다. 래치 회로(130)는 제9 PMOS 트랜지스터(P9) 및 제7 NMOS 트랜지스터(N7)를 더 포함할 수 있다. PMOS 트랜지스터(P9) 및 NMOS 트랜지스터(N7)의 게이트는 ECKN 신호를 수신할 수 있다. NMOS 트랜지스터(N6)의 게이트는 PMOS 트랜지스터(P9)의 드레인 및 NMOS 트랜지스터(N7)의 드레인에 연결될 수 있다.
입력 조건 결정 회로(105)는 인버터 논리 회로(205) 및 입력 조건 회로(210)에 의존하는 입력 조건에 기초하여 TCKB 신호를 생성한다. TCKB 신호는 인에이블 신호(E) 또는 스캔 인에이블 신호(SE)가 논리 하이 값을 가질 때 충전된다. 인에이블 제어 논리 회로(125)는 클럭(CK)이 낮을 때 입력을 통과(전달)시킨다. 반전 출력 신호(ECKN) 및 TCKB 신호는 클럭 신호(CK)가 논리 하이 값일 때 입력이 래치 회로(130)의 래치를 붕괴시키지 않도록 보장하기 위해 사용된다. 래치 회로(130)를 참조하면, ECKN 신호 및 TCKB 신호는 래치를 유지하는데 사용된다. 클럭 신호(CK)가 논리 하이 값일 때 ECKN 신호가 논리 하이 값으로 유지되면, 반전 내부 래치(nm) 신호는 논리 하이 값으로 풀링(pulling)된다. ECKN 신호가 논리 로우 값으로 풀링되면, 반전 래치 신호 (nm)는 논리 로우 값으로 풀링된다.
도 3은 일부 실시 예들에 따른, 도 1의 저전력 ICG 셀(100)의 입력 조건 결정 회로(105)의 다른 예시 회로도이다. 도4는 일부 실시 예들에 따라, 도 1의 저전력 ICG 셀(100)의 인에이블 논리 및 래치 회로(120)의 또 다른 예시적인 회로도이다. 이제 도 3 및 도 4를 참조한다.
입력 조건 결정 회로(105)는 NOR 논리 회로(305)와 입력 조건 회로(310)를 포함할 수 있다. NOR 논리 회로(305)는 인에이블 신호(E)와 스캔 인에이블(SE) 신호를 수신하고, 반전된 인에이블 신호(EN)를 생성하는 NOR 게이트를 포함할 수 있다. 입력 조건 회로(310)는 게이트에서 EN 신호를 수신하는 PMOS 트랜지스터(P1)를 포함할 수 있다. 입력 조건 회로(310)는 게이트에서 클럭 신호(CK)를 수신하는 PMOS 트랜지스터(P3)를 더 포함할 수 있다.
입력 조건 결정 회로(105)는 게이트에서 클럭 신호(CK)를 수신하는 PMOS 트랜지스터(P4)를 더 포함할 수 있다. 입력 조건 결정 회로(105)는 PMOS 트랜지스터(P5)를 더 포함할 수 있으며, PMOS 트랜지스터(P5)는 게이트에서 반전 된 래치 인에이블 신호(e_lat)를 수신한다. 입력 조건 결정 회로(105)는 게이트에서 e_lat 신호를 수신하는 NMOS 트랜지스터(N1)를 더 포함할 수 있다. 입력 조건 결정 회로(105)는 게이트에서 클럭 신호(CK)를 수신하는 NMOS 트랜지스터(N2)를 더 포함할 수 있다. 입력 조건 결정 회로(105)는 게이트에서 EN 신호를 수신하는 NMOS 트랜지스터(N8)를 더 포함할 수 있다. 입력 조건 결정 회로(105)는 반전 출력(ECKN) 신호 및 반전된 클럭 신호 (TCKB)를 생성할 수 있다. 일부 실시 예에서, ECKN은 비 반전 출력(ECK) 신호를 생성하기 위해 인버터(INV3)를 사용하여 반전될 수 있다.
인에이블 논리 및 래치 회로(120)는 인에이블 제어 논리 회로(125) 및 래치 회로(130)를 포함할 수 있다. 인에이블 제어 논리 회로(125)는 PMOS 트랜지스터(P7)와 직렬로 연결된 PMOS 트랜지스터(P6)를 포함할 수 있다. PMOS 트랜지스터(P6)는 게이트에서 SE 신호를 수신할 수 있다. PMOS 트랜지스터(P7)는 게이트에서 E 신호를 수신할 수 있다. 인에이블 제어 논리 회로(125)는 게이트에서 TCKB 신호를 수신할 수 있는 NMOS 트랜지스터(N4)를 더 포함할 수 있다. NMOS 트랜지스터(N4)는 PMOS 트랜지스터(P6 및 P7)와 직렬로 연결될 수 있다. NMOS 트랜지스터(N4)의 드레인은 PMOS 트랜지스터(P7)의 드레인에 전기적으로 연결되어 반전된 내부 래치 신호(nm 신호)를 출력한다.
래치 회로(130)는 게이트에서 TCKB 신호를 수신할 수 있는 PMOS 트랜지스터(P8)를 포함할 수 있다. PMOS 트랜지스터(P8)는 소스에서 ECKN 신호를 수신한다. 래치 회로(130)는 PMOS 트랜지스터(P8) 및 인버터(INV4)에 연결된 NMOS 트랜지스터(N6)를 포함할 수 있다. PMOS 트랜지스터(P8)의 드레인은 NMOS 트랜지스터(N6)의 드레인에 전기적으로 연결되어 nm 신호를 출력한다. 인버터(INV4)는 nm 신호를 수신하여 e_lat 신호를 생성할 수 있다. 래치 회로(130)는 PMOS 트랜지스터(P9) 및 NMOS 트랜지스터(N7)를 더 포함할 수 있다. PMOS 트랜지스터(P9) 및 NMOS 트랜지스터(N7)의 게이트는 ECKN 신호를 수신할 수 있다. NMOS 트랜지스터(N6)의 게이트는 PMOS 트랜지스터(P9)의 드레인 및 NMOS 트랜지스터(N7)의 드레인에 연결될 수 있다.
도 3의 입력 조건 결정 회로(105) 및 도4의 래치 회로(130)를 갖는 저전력 저전력 ICG 셀(100)은 도2A 및 2B의 ICG 셀(105)과 비교하여 트랜지스터의 개수를 감소시키고 면적을 절약할 수 있다. 입력 조건 결정 회로(105)는 NOR 논리 회로(305) 및/또는 입력 조건 회로(310)에 의존하는 입력 조건에 기초하여 TCKB 신호를 생성한다. TCKB 신호는 인에이블 신호 E 또는 스캔 인에이블 신호 SE가 논리 하이 값을 가질 때에만 충전 된다. 인에이블 제어 논리 회로(125)에 표시된 바와 같이, 일련의 PMOS 및 NMOS 트랜지스터는 ECKN 신호 및 EN 신호를 래치 회로(130)에 전달하는 패스 게이트(pass gate)로서 동작한다. TCKB 신호는 NMOS 트랜지스터(N4)를 제어한다. 래치 회로(130)에 표시된 바와 같이, ECKN 신호 및 TCKB 신호는 래치를 유지하는데 사용된다. 클럭 신호(CK)가 논리 하이 값일 때 ECKN 신호가 논리 하이 값으로 유지되면, nm 신호는 논리 하이 값으로 풀링된다. ECKN 신호가 논리 로우 값으로 풀링되면 nm 신호는 논리 로우 값으로 풀링된다.
도 5는 도3및 4의 예시적인 회로도와 관련된 다양한 신호들의 예시적인 파형 다이어그램이다. 도 6은, 특정한 상태의 도 3의 예시적인 회로도이다. 도7은, 특정한 상태의 도 4의 예시적인 회로도다. 이제 도 5, 6 및 7를 참조한다.
도 6 및 도 7에서, 턴 오프 된 컴포넌트는 십자 마크로 표시되고, 턴 온 된 컴포넌트는 원으로 표시된다. 일부 실시 예에서, 클럭 신호(CK)는 논리 로우 값을 가질 수 있고 E 신호는 논리 로우 값으로 유지될 수 있다. 입력 조건 결정 회로(105)에 나타낸 바와 같이, 클럭 신호(CK)가 논리 로우 값 일 때 E 신호가 논리 로우 값을 유지하면, TCKB 신호는 충전되지 않는다(즉, 도 5의 도면 부호 505 및 510에 도시 된 바와 같이 TCKB 신호가 논리 로우 값으로 유지된다). 잡음으로 인해 TCKB 신호가 논리 하이 값이 되더라도 입력은 방해 받지 않는다. 이러한 특정 상태에서의 입력 조건 결정 회로(105)에서 가리키는 바와 같이, PMOS 트랜지스터(P1)는 턴 오프되고, NMOS 트랜지스터(N8)는 턴 온되며, NMOS 트랜지스터(N1)는 턴 오프된다.
인에이블 제어 논리 회로(125)에 표시된 바와 같이, NOR 게이트는 E 신호 및 SE 신호가 논리 로우 값을 유지하는 한, ECKN 신호를 nm 신호로 전달한다. 다시 말해, E 신호 및 SE 신호가 논리 로우 값을 가질 때, ECKN 신호는 도 5의 515에 도시된 바와 같이 nm 신호로 전달된다. 래치 회로(130)에 표시된 바와 같이, TCKB 신호가 논리 로우 값을 가지기 때문에, nm 신호는 ECKN 신호를 추적하여 PMOS 트랜지스터(P8)를 턴온시킨다. TCKB 신호가 하이가 될지라도, nm 신호는 여전히 NOR 논리 회로(305)의 NOR 게이트로부터 출력되는 EN 신호로부터의 입력을 획득한다. 즉, 저전력 ICG 셀(100)은 EN 신호 및/또는 ECKN 신호를 래치 회로(130)의 래치에 대한 입력으로서 제공할 수 있다. 이러한 특정 상태에서 인에이블 제어 논리 회로(125)에 나타난 바와 같이, PMOS 트랜지스터(P6)가 턴 온되고, PMOS 트랜지스터(P7)가 턴온되며, NMOS 트랜지스터 N4가 턴오프 될 수 있다. 이러한 특정 상태에서의 래치 회로(130)에 나타난 바와 같이, PMOS 트랜지스터(P8)는 턴온되고 NMOS 트랜지스터(N6)는 턴 오프된다.
도 8은 특정한 다른 상태의 도3의 회로도의 예시를 나타낸다. 도 9는 특정한 다른 상태의 도4의 회로도의 예시를 나타낸다. 이제 도5,8, 및9를 참조한다. 이들 도면은 도 5의 520에 도시된 바와 같이, 클럭 신호(CK)가 논리 로우 값을 갖고 E 신호가 논리 하이 값을 유지할 때의 시나리오를 나타낸다. 입력 조건 결정 회로(105)에 의해 표시된 바와 같이, 클럭 신호(CK)가 논리 로우 값이 될 때 E 신호가 논리 하이 값을 가지면, EN 신호는 논리 로우 값이 되고 TCKB 신호는 충전된다.
인에이블 제어 논리 회로(125)에 의해 나타난 바와 같이, PMOS 트랜지스터(P7)는 오프되고 ECKN 신호는 래치 회로(130)의 래치로 전달되지 않는다. TCKB 신호는 NMOS 트랜지스터(N4)를 턴 온하여 EN 신호를 래치 회로(130)의 래치에 전달할 수 있다. 래치 회로(130)에 나타난 바와 같이, EN 신호는 논리 로우 값을 가지며 접지로서 동작한다. nm신호는 NMOS 트랜지스터(N4)만을 통해 방전된다. 이러한 특정 상태에서의 입력 조건 결정 회로(105)에 나타난 바와 같이, PMOS 트랜지스터(P1)가 턴 온되고, PMOS 트랜지스터(P3)가 턴 온되며, NMOS 트랜지스터(N1)가 턴 온되고, NMOS 트랜지스터(N8)가 턴 오프된다. 이러한 특정 상태에서의 인에이블 제어 논리 회로(125)에 나타난 바와 같이, PMOS 트랜지스터(P7)는 턴 오프되고 NMOS 트랜지스터(N4)는 턴온된다. 이러한 특정 상태에서의 래치 회로(130)에 나타난 바와 같이, PMOS 트랜지스터(P8)는 턴 오프되고 NMOS 트랜지스터(N6)는 턴 오프된다.
일부 실시 예에 따르면, 저전력 ICG 셀(100)은 반전 인에이블(EN) 신호 및 클럭 신호(CK)에만 의존하는 ECKN 신호 및 TCKB 신호를 생성할 수 있다. TCKB 신호는 클럭 신호(CK)가 논리 로우 값을 가지고 E 신호가 논리 하이 값을 가질 때, 일시적인 반전된 클럭 신호(CK)로서 동작할 수 있다. 종래의 트랜스미션 게이트 PMOS를 사용하여 입력을 래치로 전달하는 대신에, 저전력 ICG 셀(100)은 ECKN 신호를 PMOS 트랜지스터(P6 및 P7)를 통해 직접적으로 래치 회로(130)의 래치로 전달할 수 있다. 이는 클럭 핀 커패시턴스(clock pin capacitance)를 감소시킴으로써 클러킹 전력을 절약할 수 있다. 일단 클럭 신호 (CK)가 논리 하이 값이 되면, nm 신호는 TCKB 신호에 의존하여 ECKN으로 단락된다.
ECKN 신호는 반전 래치 인에이블(e_lat) 신호로서 동작하기 때문에, ECKN 신호는 클럭 신호(CK)가 논리 하이 값이 될 때 nm 신호로 단락될 수 있다. 일 실시 예에 따르면, 저전력 ICG 셀은 EN 신호 및 클럭 신호 (CK)에 따라 발생되는 TCKB 신호를 사용하여, EN 신호가 논리 로우 값을 가질 때에만 TCKB 신호를 충전한다. ECKN 신호는, 클럭 신호 (CK) 및 E_lat 신호를 사용하여 생성될 수 있다. 여기서, ECKN 신호 및 TCKB 신호는 래치 회로(130)의 래치를 제어하는데 사용될 수 있다.
저전력 ICG 셀(100)은 인에이블 및 ECKN 신호를 갖는 단순화 된 복잡한 내부 래치 제어 로직(simplified complex internal latch control logic)을 제공한다. 이것은 필요한 전력 및 면적을 감소시킬 수 있다. 래치 제어 로직은 새로운 내부적으로 생성된 추가 신호들을 요구하지 않으며, 존재하는 입력 및/또는 출력 신호만을 사용할 수 있다. 저전력 ICG 셀(100)은 입력 전용 및 회로를 제어하기 위한 내부 신호에 기초하여 반전된 클럭을 생성할 수 있다. 저전력 ICG 셀(100)은 반전된 인에이블 신호(예를 들어, EN) 및 클럭 신호 (CK)만을 사용하여 ECKN 신호 및 새로운 내부 제어 신호(예를 들어, TCKB)를 생성 할 수 있다.
TCKB 신호는 클럭 신호(CK)가 로우이고 인에이블이 하이일 때 반전된 클럭 신호(CK)로서 동작한다. 예를 들어, 저전력 ICG 셀(100)은 래치 회로(130)의 래치를 제어하기 위해, 제어된 반전된 클럭 신호(즉, TCKB) 및 ECKN 신호를 사용할 수 있다. 종래의 트랜스미션 게이트 PMOS가 래치로 입력을 전달하는 대신에, 저전력 ICG 셀(100)은 상술한 바와 같이 PMOS 트랜지스터(P6 및 P7)를 통해 래치로 기존의 ECKN 신호를 직접 전달할 수 있다. 이는 클럭 핀 커패시턴스를 감소시킴으로써 클럭킹(clocking) 전력을 절약함으로써 전반적인 성능을 향상시킨다. 일단 클럭 신호 (CK)가 하이가 되면, nm (즉, 반전된 내부 래치)는 TCKB (즉, 반전된 클럭) 신호를 통해 ECKN으로 단락된다.
ECKN 신호는 반전된 e_lat(즉, 래칭된 신호)로서 동작할 수 있기 때문에, 클럭 신호 (CK)가 하이로 될 때 nm(즉, 반전된 래칭된 신호)로 단락될 수 있다. 저전력 ICG 셀(100)은 필요할 때에만 반전된 클럭을 생성할 수 있다. ECKN 신호는, 내부 래치가 로우이면, 클럭 신호 CK가 하이 일지라도 하이일 수 있지만, ECKN 신호는 입력 트라이 스테이트(tristate)의 NMOS에 연결되기 때문에 데이터를 손상시키지 않는다. 저전력 ICG 셀(100)은 더 작은 영역으로 보다 좋은 셋 업 및 더 낮은 인에이블드 오프(enabled off) 클락킹 전력을 제공한다. 클럭 신호(CK)가 로우일 때마다 반전된 클럭을 충전하는 대신, 인에이블이 하이일 때만 하이로 충전할 수 있다. 즉, 일시적으로 반전된 CK는 디스에이블 될때 생성되지 않음으로서 불필요한 토글링(toggling) 전력을 절약할 수 있다.
도 2a, 2b, 3 및 4를 참조하면, 저전력 집적 클럭 게이팅 셀(100)은 일시적 반전된 클럭 신호(TCKB) 및 반전된 출력 신호(ECKN)를 생성하도록 구성된 입력 조건 결정 회로(105)를 포함할 수 있다. 저전력 ICG 셀(100)은 입력 조건 결정 회로(105)로부터의 일시적 반전된 클럭 신호(TCKB) 및 반전된 출력 신호 (ECKN)를 수신하도록 구성된 인에이블 제어 논리 회로(125)를 포함할 수 있다. 저전력 ICG 셀(100)은, 인에이블 제어 논리 회로(125)에 결합되고 적어도 반전 된 출력 신호(ECKN) 및 일시적 반전된 클럭 신호(TCKB)에 의존하는 입력 값을 래치하도록 구성되는 래치 회로(130)을 포함할 수 있다.
도3 및 도4를 참조하면, 인에이블 제어 논리 회로(125)는 스캔 인에이블 신호(SE)를 수신하는 제 1 트랜지스터(P6), 제 1 트랜지스터(P6)와 직렬로 연결되어 인에이블 신호(E)를 수신하도록 구성되는 제 2 트랜지스터(P7), 및 제 2 트랜지스터(P7)에 직렬로 연결되어 일시적 반전된 클럭 신호(TCKB)를 수신하도록 구성되는 제3트랜지스터(N4)를 포함할 수 있다. 제 1 트랜지스터는 PMOS 트랜지스터일 수 있다. 제 2 트랜지스터는 PMOS 트랜지스터일 수 있다. 제 3 트랜지스터는 NMOS 트랜지스터일 수 있다.
래치 회로(120)는 인버터(INV4)를 포함할 수 있다. 래치 회로(130)의 제 1 트랜지스터(P8)는 인버터(INV4)에 연결되고, 게이트에서 일시적 반전된 클럭 신호(TCKB)를 수신하고, 반전된 출력 신호(ECKN)를 전달하도록 구성될 수 있다. 제 2 트랜지스터(P9)는 게이트에서 반전된 출력 신호(ECKN)를 수신하도록 구성 될 수 있다. 제 3 트랜지스터(N7)는 게이트에서 반전된 출력 신호(ECKN)를 수신하도록 구성될 수 있다. 제 4 트랜지스터(N6)는 인버터(INV4) 및 제 2 및 제 3트랜지스터(P9, P7)에 연결될 수 있다. 제 1 트랜지스터(P8)는 PMOS 트랜지스터 일 수 있다. 제 2 트랜지스터(P9)는 PMOS 트랜지스터일 수 있다. 제 3 트랜지스터(N7)는 NMOS 트랜지스터일 수 있다. 제 4 트랜지스터(N6)는 NMOS 트랜지스터일 수 있다.
입력 조건 결정 회로(105)는 인에이블 신호 E 및 스캔 인에이블 신호 SE를 수신하고 인에이블 신호 E 및 스캔 인에이블 신호 SE에 따라 반전된 인에이블 신호 EN을 생성하도록 구성된 NOR 게이트를 포함할 수 있다. 입력 조건 결정 회로(105)의 제 1 트랜지스터(P1)는 반전된 인에이블 신호 (EN)를 수신하도록 구성될 수 있다. 제 2 트랜지스터(P3)는 제 1 트랜지스터(P1)에 직렬로 연결될 수 있으며, 클럭 신호 (CK)를 수신하도록 구성될 수 있다. 제 3 트랜지스터(N8)는 제 2 트랜지스터(P3)에 직렬로 연결되어 반전된 인에이블 신호 (EN)를 수신하도록 구성될 수 있다. 입력 조건 결정 회로(105)의 제 1 트랜지스터는 PMOS 트랜지스터일 수 있다. 입력 조건 결정 회로(105)의 제 2 트랜지스터(P3)는 PMOS 트랜지스터일 수 있다. 입력 조건 결정 회로(105)의 제 3 트랜지스터(N8)는 NMOS 트랜지스터일 수 있다.
입력 조건 결정 회로(105)는 클럭 신호(CK)를 수신하도록 구성된 제 4 트랜지스터(P4)를 더 포함할 수 있다. 제5트랜지스터(P5)는 제4트랜지스터(P4)에 병렬로 연결될 수 있다. 입력 조건 결정 회로(105)는 제 6 트랜지스터(N1)를 더 포함할 수 있다. 제7트랜지스터(N2)는 제6트랜지스터(N1)와 직렬로 연결되며, 클럭 신호(CK)를 수신하도록 구성될 수 있다. 입력 조건 결정 회로(105)의 제4트랜지스터(P4)는 PMOS 트랜지스터일 수 있다. 입력 조건 결정 회로(105)의 제5트랜지스터(P5)는 PMOS 트랜지스터일 수 있다. 입력 조건 결정 회로(105)의 제6트랜지스터(N1)는 NMOS 트랜지스터일 수 있다. 입력 조건 결정 회로(105)의 제 7 트랜지스터(N2)는 NMOS 트랜지스터일 수 있다. 입력 조건 결정 회로(105)는 필요할 때만 일시적 반전된 클럭 신호 (TCKB)를 생성하도록 구성될 수 있다.
도 2a 및 도 2b에 도시된 바와 같이, 입력 조건 결정 회로(105)는 래치 회로(130)가 필요할 때만 일시적 반전된 클럭 신호(TCKB)를 생성하도록 구성된다. 인에이블 제어 논리 회로(125)는 스캔 인에이블 신호 SE를 수신하도록 구성되는 제1트랜지스터(P6)를 포함할 수 있다. 제 2 트랜지스터(P7)는 제 1 트랜지스터(P6)에 직렬 연결되어 인에이블 신호(E)를 수신하도록 구성될 수 있다. 제 3 트랜지스터(N3)는 스캔 인에이블 신호(SE)를 수신하도록 구성될 수 있다. 제 4 트랜지스터(N4)는 제 3 트랜지스터(N3)에 병렬로 연결되어 인에이블 신호 (E)를 수신하도록 구성될 수 있다. 제 5 트랜지스터(N5)는 일시적 반전된 클럭 신호(TCKB)를 수신하도록 구성될 수 있다. 제 1 트랜지스터(P6)는 PMOS 트랜지스터일 수 있다. 제 2 트랜지스터(P7)는 PMOS 트랜지스터일 수 있다. 제 3 트랜지스터(N3)는 NMOS 트랜지스터일 수 있다. 제 4 트랜지스터(N4)는 NMOS 트랜지스터일 수 있다. 제 5 트랜지스터(N5)는 NMOS 트랜지스터일 수 있다.
입력 조건 결정 회로(105)는 인에이블 신호(E)를 수신하고 반전된 인에이블 신호(EN)를 생성하도록 구성된 제1인버터(INV1)를 포함할 수 있다. 제2인버터(INV2)는 스캔 인에이블 신호(SE)를 수신하고, 반전된 스캔 인에이블 신호(SEN)를 생성하도록 구성될 수 있다. 제 1 트랜지스터(P1)는 반전된 인에이블 신호(EN)를 수신하도록 구성될 수 있다. 제2트랜지스터(P2)는 반전된 스캔 인에이블 신호(SEN)를 수신하도록 구성될 수 있다. 제 3 트랜지스터(P3)는 클럭 신호(CK)를 수신하도록 구성될 수 있다. 제 4 트랜지스터(N2)는 제 3 트랜지스터(P3)에 직렬로 연결되어, 클럭 신호(CK)를 수신하도록 구성될 수 있다. 입력 조건 결정 회로(105)의 제 1 트랜지스터(P1)는 PMOS 트랜지스터일 수 있다. 입력 조건 결정 회로(105)의 제 2 트랜지스터(P2)는 PMOS 트랜지스터일 수 있다. 입력 조건 결정 회로(105)의 제 3 트랜지스터(P3)는 PMOS 트랜지스터일 수 있다. 입력 조건 결정 회로(105)의 제 4 트랜지스터(N2)는 NMOS 트랜지스터일 수 있다.
입력 조건 결정 회로(105)는, 클럭 신호(CK)를 수신하는 제 5 트랜지스터(P4), 제 5 트랜지스터(P4)와 병렬로 연결된 제 6 트랜지스터(P5), 및 제 5 트랜지스터(P4) 및 제 6 트랜지스터(P5)와 직렬로 연결된 제7트랜지스터(N1)을 더 포함할 수 있다. 입력 조건 결정 회로의 제 5 트랜지스터(P4)는 PMOS 트랜지스터일 수 있다. 입력 조건 결정 회로(105)의 제 6 트랜지스터(P5)는 PMOS 트랜지스터일 수 있다. 입력 조건 결정 회로(105)의 제 7 트랜지스터(N1)는 NMOS 트랜지스터일 수 있다.
도 10은, 일 실시 예에 따라, 도1의 저전력 ICG 셀(100)을 포함하는 컴퓨터 시스템(1000)의 예시적인 블록도이다. 도 10을 참조하면, 컴퓨팅 시스템(1000)은 또한 클럭(1010), 랜덤 액세스 메모리(RAM)(1015), 사용자 인터페이스(1020), 베이스 밴드 칩셋과 같은 모뎀(1025), SSD(solid state drive/disk), 메모리 컨트롤러(1045), 및/또는 배터리(1035)를 포함할 수 있으며 이들의 임의의 것 또는 모든 것은 시스템 버스(1005)에 전기적으로 결합될 수 있다. 저전력 ICG 셀(100)을 포함하는 컴퓨터 시스템(1000)은 상술한 실시 예들에 대응할 수 있고, 또한 시스템 버스(1005)에 전기적으로 결합될 수 있다.
컴퓨팅 시스템(1000)이 모바일 장치인 경우, 배터리(1035)는 컴퓨팅 시스템(1000)에 전력을 공급할 수 있다. 도10에 도시되지 않았지만, 컴퓨팅 시스템(1000)은 애플리케이션 칩셋, 카메라 이미지 프로세서(CIS), 모바일 DRAM, 등등을 더 포함할 수 있다.
일 실시 예에서, 컴퓨팅 시스템(1000)은 컴퓨터, 컴퓨터 서버, 서버 랙(server rack), 휴대용 컴퓨터, UMPC(Ultra Mobile PC), 워크 스테이션, 넷북, PDA, 웹 태블릿, 무선 전화, 이동 전화, 스마트 폰, 전자 책, PMP(휴대용 멀티미디어 플레이어), 디지털 카메라, 디지털 오디오 레코더/플레이어, 디지털 영상/비디오 레코더/플레이어, 휴대용 게임기, 네비게이션 시스템, 블랙 박스, 3 차원 텔레비전, 홈 네트워크를 구성하는 다양한 전자 장치 중 어느 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치 중 어느 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치 중 어느 하나, RFID 또는 컴퓨팅 시스템을 구성하는 다양한 전자 장치 중 어느 하나로서 사용될 수 있다.
일 실시 예는 기능 블록, 유닛 및/또는 모듈의 관점에서 본 명세서에 설명되고 도면에 도시된다. 당업자는 이러한 블록들, 유닛들 및/또는 모듈들이 논리 회로, 개별 구성요소들, 마이크로 프로세서들, 하드-와이어드 회로들, 메모리 소자들, 배선 연결들, 등등과 같은 전자(또는 광학) 회로들에 의해 물리적으로 구현될 수 있으며 그것은 반도체 기반의 제조 기술 또는 다른 제조 기술을 사용하여 구성될 수 있음을 인식할 것이다.
블록들, 유닛들 및/또는 모듈들이 마이크로 프로세서들 또는 이와 유사한 것들에 의해 구현되는 경우, 이들은 본 명세서에서 설명된 다양한 기능들을 수행하기 위한 소프트웨어(예를 들어, 마이크로 코드)를 사용하여 프로그래밍 될 수 있고 선택적으로 펌웨어 및/또는 소프트웨어에 의해 구동될 수 있다. 대안적으로, 각각의 블록, 유닛 및/또는 모듈은 전용 하드웨어에 의해, 또는 일부 기능을 수행하기 위한 전용 하드웨어 및 다른 기능을 수행하기 위한 프로세서(예를 들어, 하나 이상의 프로그램 된 마이크로 프로세서 및 관련 회로)의 조합으로서 구현될 수 있다. 또한, 실시 예들의 각각의 블록, 유닛 및/또는 모듈은 본 발명의 개념들의 범위를 벗어나지 않고 2 개 이상의 상호 작용하는 개별적인 블록들, 유닛들 및/또는 모듈들로 물리적으로 분리될 수 있다. 또한, 실시 예들의 블록들, 유닛들 및/또는 모듈들은 본 발명의 개념들의 범위를 벗어나지 않으면서 더 복잡한 블록들, 유닛들 및/또는 모듈들로 물리적으로 결합될 수 있다.
다음의 설명은 본 발명의 개념의 특정 양상이 구현될 수 있는 적절한 기계 또는 기계들의 간략하고 일반적인 설명을 제공하기 위한 것이다. 전형적으로, 기계 또는 기계들은 프로세서, 메모리, 예를 들어 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 또는 다른 상태 보존 매체, 저장 장치, 비디오 인터페이스 및 입력/출력 인터페이스 포트가 부착된 시스템 버스를 포함할 수 있다. 기계 또는 기계들은 적어도 부분적으로 키보드, 마우스 등과 같은 종래의 입력 디바이스로부터의 입력 뿐만 아니라 다른 기계로부터 수신된 지시, 가상 현실(VR) 환경과의 상호 작용, 생체 인식 피드백, 또는 다른 입력 신호에 의해 제어될 수 있다.
본 명세서에 사용된 바와 같이, "기계"라는 용어는 단일 기계, 가상 기계, 또는 통신적으로 결합된 머신들의 시스템, 가상 머신들, 또는 함께 동작하는 디바이스들을 광범위하게 포함하도록 의도된다. 예시적인 머신은 퍼스널 컴퓨터, 워크 스테이션, 서버, 휴대용 컴퓨터, 핸드 헬드 디바이스, 전화기, 태블릿 등과 같은 컴퓨팅 디바이스뿐만 아니라 자동차, 기차, 택시 등과 같은 사적 또는 공적인 교통과 같은 운송 디바이스를 포함한다.
기계(들)은 프로그램 가능 또는 비 프로그래머블 로직 디바이스 또는 어레이, ASIC(Application Specific Integrated Circuit), 임베디드 컴퓨터, 스마트 카드 등과 같은 내장형 컨트롤러를 포함할 수 있다. 기계(들)은 네트워크 인터페이스, 모뎀 또는 다른 통신 커플링과 같은 것을 통해 하나 이상의 원격 기계에 대한 하나 이상의 연결을 사용할 수 있다. 기계들은 인트라넷, 인터넷, 로컬 영역 네트워크, 광역 네트워크 등과 같은 물리적 및/또는 논리적 네트워크를 통해 상호 연결될 수 있다. 당업자는 네트워크 통신이 무선 주파수(RF), 위성, 마이크로파, Institute of Electrical and Electronics Engineers(IEEE) 545.11, Bluetooth®, 광학, 적외선, 케이블, 레이저 등을 포함한 다양한 유선 및/또는 무선의 근거리 또는 원거리 캐리어 및 프로토콜을 사용할 수 있음을 이해할 수 있을 것이다.
실시 예들은 기계에 의해 액세스 될 때 기계가 태스크를 수행하거나 추상적인 데이터 타입 또는 저-레벨의 하드웨어 컨텍스트를 정의하도록 하는 기능, 절차, 데이터 구조, 애플리케이션 프로그램 등을 포함하는 관련 데이터를 참조하거나 그와 관련하여 설명될 수 있다. 관련 데이터는 예를 들어, RAM, ROM 등과 같은 휘발성 및/또는 비 휘발성 메모리, 또는 하드 드라이브, 플로피 디스크, 광학 스토리지, 테이프, 플래시 메모리, 메모리 스틱, 디지털 비디오 디스크, 생물학적 스토리지 등을 포함하는 다른 저장 장치 및 관련 저장 매체에 저장될 수 있다. 관련된 데이터는 물리적 및/또는 논리적 네트워크를 포함한 전송 환경을 통해 패킷, 직렬 데이터, 병렬 데이터, 전파되는 신호 등의 형태로 전달될 수 있으며, 압축 또는 암호화 된 포맷으로 사용될 수 있다. 관련된 데이터는 분산 환경에서 사용될 수 있으며 머신 액세스를 위해 로컬 및/또는 원격으로 저장될 수 있다.
예시된 실시 예를 참조하여 본 발명의 개념의 원리를 설명하고 예시하였으나, 도시된 실시 예는 이러한 원리를 벗어나지 않고 배열 및 세부 사항을 수정할 수 있으며 임의의 원하는 방식으로 조합될 수 있음을 알 수 있을 것이다. 상술한 설명은 특정 실시 예에 초점을 맞추었지만, 다른 구성이 고려될 수 있다. 특히, "본 발명의 실시 예에 따른" 등과 같은 표현이 본 명세서에서 사용되는 경우에도, 이러한 문구는 일반적으로 실시 예의 가능성을 나타내기 위한 것이고, 본 발명의 개념을 특정 실시 예의 구성으로 제한하는 것은 아니다. 본 명세서에서 사용 된 바와 같이, 이들 용어는 다른 실시 예와 조합 가능한 동일하거나 상이한 실시 예를 나타낼 수 있다.
본 발명의 실시 예는 하나 이상의 프로세서에 의해 실행 가능한 명령어를 포함하는 비 일시적 기계-판독 가능한 매체를 포함할 수 있으며, 명령어는 본 명세서에서 설명 된 실시 예의 요소들을 수행하기 위한 명령어를 포함할 수 있다.
결론적으로, 본 명세서에 설명된 실시 예에 대한 다양한 변경의 관점에서, 이 상세한 설명 및 첨부된 자료는 단지 예시적인 것으로 의도되며, 실시 예들의 범위를 제한하는 것으로 간주되지 않는다. 그러므로, 본 발명으로서 청구되는 것은 이하의 청구 범위 및 그 균등물의 범위 및 사상 내에서 가능한 모든 변형이다.

Claims (19)

  1. 일시적 반전된 클럭 신호 및 반전된 출력 신호를 생성하도록 구성되는 입력 조건 결정 회로;
    상기 입력 조건 결정 회로로부터 상기 일시적 반전된 클럭 신호 및 상기 반전 출력 신호를 수신하도록 구성된 인에이블 제어 논리 회로; 및
    상기 인에이블 제어 논리 회로에 결합되어, 적어도 상기 반전된 출력 신호 및 상기 일시적 반전된 클럭 신호에 의존하는 입력 값을 래치하도록 구성된 래치 회로를 포함하는 집적 클럭 게이팅 셀(Integrated clock gating cell).
  2. 제 1 항에 있어서,
    상기 인에이블 제어 논리 회로는,
    스캔 인에이블 신호를 수신하도록 구성된 제1트랜지스터;
    상기 제1트랜지스터와 직렬로 연결되어, 인에이블 신호를 수신하도록 구성된 제2트랜지스터; 및
    상기 제2트랜지스터와 직렬로 연결되어, 상기 일시적 반전된 클럭 신호를 수신하도록 구성된 제 3 트랜지스터를 포함하는 집적 클럭 게이팅 셀.
  3. 제 2 항에 있어서,
    상기 제 1 트랜지스터는, P 형 금속 산화물 반도체(PMOS) 트랜지스터이고;
    상기 제 2 트랜지스터는 PMOS 트랜지스터이고,
    상기 제 3 트랜지스터는 N 형 금속 산화물 반도체(NMOS) 트랜지스터인 집적 클럭 게이팅 셀.
  4. 제 1 항에 있어서,
    상기 래치 회로는,
    인버터;
    상기 인버터에 연결되어, 게이트에서 상기 일시적 반전된 클럭 신호를 수신하고, 상기 반전된 출력 신호를 통과시키도록 구성된 제1트랜지스터;
    게이트에서 반전된 출력 신호를 수신하도록 구성된 제2트랜지스터;
    게이트에서 반전된 출력 신호를 수신하도록 구성된 제3트랜지스터; 및
    상기 인버터 및 상기 제2트랜지스터 및 상기 제3트랜지스터에 결합된 제4트랜지스터를 포함하는 집적 클럭 게이팅 셀.
  5. 제4항에 있어서,
    상기 제1트랜지스터는 P형 금속 산화물 반도체(PMOS) 트랜지스터이고;
    상기 제2트랜지스터는 PMOS 트랜지스터이고;
    상기 제3트랜지스터는 N형 금속 산화물 반도체(NMOS) 트랜지스터이고; 및
    제4트랜지스터는 NMOS 트랜지스터인 집적 클럭 게이팅 셀.
  6. 제2항에 있어서,
    상기 입력 조건 결정 회로는,
    상기 인에이블 신호 및 상기 스캔 인에이블 신호를 수신하고, 상기 인에이블 신호 및 상기 스캔 인에이블 신호에 의존하는 반전된 인에이블 신호를 생성하도록 구성된 NOR 게이트;
    상기 반전된 인에이블 신호를 수신하도록 구성된 제1트랜지스터;
    상기 제1트랜지스터에 직렬로 연결되어 클럭 신호를 수신하도록 구성되는 제2트랜지스터; 과
    상기 제2트랜지스터에 직렬로 연결되어, 상기 반전된 인에이블 신호를 수신하도록 구성된 제3트랜지스터를 포함하는 집적 클럭 게이팅 셀.
  7. 제6항에 있어서,
    상기 입력 조건 결정 회로의 제 1 트랜지스터는 P형 금속 산화물 반도체(PMOS) 트랜지스터이고;
    입력 조건 결정 회로의 제2트랜지스터는 PMOS 트랜지스터이고; 및
    입력 조건 결정 회로의 제3트랜지스터는 N형 금속 산화물 반도체(NMOS) 트랜지스터인 집적 클럭 게이팅 셀.
  8. 제6항에 있어서,
    상기 입력 조건 결정 회로는,
    상기 클럭 신호를 수신하도록 구성된 제4트랜지스터;
    상기 제4트랜지스터에 병렬로 연결된 제5트랜지스터;
    제6트랜지스터; 및
    상기 제6트랜지스터에 직렬로 연결되어, 상기 클럭 신호를 수신하도록 구성되는 제7트랜지스터를 더 포함하는 집적 클럭 게이팅 셀.
  9. 제8항에 있어서,
    상기 입력 조건 결정 회로의 상기 제4트랜지스터는 P형 금속 산화물 반도체(PMOS) 트랜지스터이고;
    상기 입력 조건 결정 회로의 상기 제5트랜지스터는 PMOS트랜지스터이고;
    상기 입력 조건 결정 회로의 상기 제6트랜지스터는 N형 금속 산화물 반도체(NMOS) 트랜지스터이고; 및
    상기 입력 조건 결정 회로의 상기 제7트랜지스터는 NMOS 트랜지스터인 집적 클럭 게이팅 셀.
  10. 제1항에 있어서,
    상기 입력 조건 결정 회로는, 필요시에만 상기 일시적 반전된 클럭 신호를 생성하도록 구성되는 집적 클럭 게이팅 셀.
  11. 일시적 반전된 클럭 신호 및 반전된 출력 신호를 생성하도록 구성된 구성되는 입력 조건 결정 회로;
    상기 입력 조건 결정 회로로부터 상기 일시적 반전된 클럭 신호 및 상기 반전된 출력 신호를 수신하도록 구성된 인에이블 제어 논리 회로; 및
    상기 인에이블 제어 논리 회로에 연결되어, 적어도 상기 반전된 출력 신호 및 상기 일시적 반전된 클럭 신호에 의존하는 입력 값을 래치하도록 구성된 래치 회로를 포함하고,
    상기 래치 회로는 상기 인에이블 제어 논리 회로에 결합되는 래치를 포함하고,
    상기 입력 조건 결정 회로는, 상기 래치 회로가 필요로 하는 경우에만, 상기 일시적 반전된 클럭 신호를 생성하도록 구성되는 집적 클럭 게이팅 셀(Integrated clock gating cell).
  12. 제 1 항에 있어서,
    상기 인에이블 제어 논리 회로는,
    스캔 인에이블 신호를 수신하도록 구성된 제1트랜지스터;
    상기 제1트랜지스터에 직렬로 연결되어, 인에이블 신호를 수신하도록 구성되는 제2트랜지스터;
    상기 스캔 인에이블 신호를 수신하도록 구성되는 제3트랜지스터;
    상기 제3트랜지스터에 병렬로 연결되어 상기 인에이블 신호를 수신하도록 구성되는 제4트랜지스터; 및
    상기 일시적 반전된 클럭 신호를 수신하도록 구성되는 제 5 트랜지스터를 포함하는 집적 클럭 게이팅 셀.
  13. 제 12 항에 있어서,
    상기 제1트랜지스터는 P형 금속 산화물 반도체(PMOS) 트랜지스터이고;
    상기 제2트랜지스터는 PMOS 트랜지스터이고;
    상기 제3트랜지스터는 N형 금속 산화물 반도체(NMOS) 트랜지스터이고;
    상기 제4트랜지스터는 NMOS 트랜지스터이고; 및
    상기 제5트랜지스터는 NMOS 트랜지스터인 집적 클럭 게이팅 셀.
  14. 제11항에 있어서,
    상기 래치 회로는,
    인버터;
    상기 인버터에 연결되어, 게이트에서 상기 일시적 반전된 클럭 신호를 수신하고, 상기 반전된 출력 신호를 통과시키도록 구성되는 제1트랜지스터;
    게이트에서 상기 반전된 출력 신호를 수신하도록 구성되는 제2트랜지스터;
    게이트에서 상기 반전된 출력 신호를 수신하도록 구성되는 제3트랜지스터; 및
    상기 인버터 및 상기 제2트랜지스터 및 상기 제3트랜지스터에 결합된 제4트랜지스터를 포함하는 집적 클럭 게이팅 셀.
  15. 제 14 항에 있어서,
    상기 제1트랜지스터는 P형 금속 산화물 반도체(PMOS) 트랜지스터이고;
    상기 제2트랜지스터는 PMOS 트랜지스터이고;
    상기 제3트랜지스터는 N형 금속 산화물 반도체(NMOS) 트랜지스터이고; 및
    상기 제4트랜지스터는 NMOS 트랜지스터인 집적 클럭 게이팅 셀.
  16. 제12항에 있어서,
    상기 입력 조건 결정 회로는,
    상기 인에이블 신호를 수신하고 반전된 인에이블 신호를 생성하도록 구성된 제1인버터;
    상기 스캔 인에이블 신호를 수신하고, 반전된 스캔 인에이블 신호를 생성하도록 구성되는 제2인버터;
    상기 반전된 인에이블 신호를 수신하도록 구성되는 제1트랜지스터;
    상기 반전된 스캔 인에이블 신호를 수신하도록 구성되는 제2트랜지스터;
    클럭 신호를 수신하도록 구성되는 제3트랜지스터; 및
    상기 제3트랜지스터에 직렬로 연결되어, 상기 클럭 신호를 수신하도록 구성되는 제4트랜지스터를 더 포함하는 집적 클럭 게이팅 셀.
  17. 제16항에 있어서,
    입력 조건 결정 회로의 제1트랜지스터는 P 형 금속 산화물 반도체(PMOS) 트랜지스터이고;
    상기 입력 조건 결정 회로의 제2트랜지스터는 PMOS 트랜지스터이고;
    상기 입력 조건 결정 회로의 제3트랜지스터는 PMOS 트랜지스터이고; 과
    상기 입력 조건 결정 회로의 제4트랜지스터는 N형 금속 산화물 반도체 (NMOS) 트랜지스터인 집적 클럭 게이팅 셀.
  18. 제16항에 있어서,
    상기 입력 조건 결정 회로는,
    상기 클럭 신호를 수신하도록 구성되는 제5트랜지스터;
    상기 제 5 트랜지스터에 병렬로 연결되는 제6트랜지스터; 및
    상기 제5트랜지스터 및 상기 제6트랜지스터에 직렬로 연결되는 제7트랜지스터를 더 포함하는 집적 클럭 게이팅 셀.
  19. 제18항에 있어서,
    상기 입력 조건 결정 회로의 상기 제5트랜지스터는 P형 금속 산화물 반도체(PMOS) 트랜지스터이고;
    상기 입력 조건 결정 회로의 상기 제6트랜지스터는 PMOS트랜지스터이고; 및
    상기 입력 조건 결정 회로의 상기 제7트랜지스터는 N형 금속 산화물 반도체(NMOS) 트랜지스터인 집적 클럭 게이팅 셀.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021040947A1 (en) * 2019-08-30 2021-03-04 Intel Corporation Low power clock gate circuit

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10784864B1 (en) * 2019-03-13 2020-09-22 Samsung Electronics Co., Ltd. Low power integrated clock gating system and method
KR20210051520A (ko) 2019-10-30 2021-05-10 삼성전자주식회사 저전력을 갖는 클락 게이팅 셀 및 이를 포함하는 집적 회로
KR20210057875A (ko) 2019-11-12 2021-05-24 삼성전자주식회사 집적 클럭 게이팅 회로
US11190186B2 (en) 2020-04-08 2021-11-30 Samsung Electronics Co., Ltd. Clock gating cell with low power and integrated circuit including the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013229926A (ja) * 2013-07-08 2013-11-07 Fujitsu Ltd ラッチ回路及びクロック制御回路
US9467120B1 (en) * 2013-12-19 2016-10-11 Altera Corporation Power management for PCI express

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3698657B2 (ja) * 2001-06-12 2005-09-21 シャープ株式会社 ゲーティッドクロック生成回路及び回路修正方法
KR100612417B1 (ko) * 2004-07-21 2006-08-16 삼성전자주식회사 펄스-기반 고속 저전력 게이티드 플롭플롭 회로
US7138842B2 (en) 2005-04-01 2006-11-21 Freescale Semiconductor, Inc. Flip-flop circuit having low power data retention
US7279935B2 (en) 2006-03-09 2007-10-09 Qualcomm Incorporated Method and apparatus for reducing clock enable setup time in a multi-enabled clock gating circuit
US8030982B2 (en) 2008-10-30 2011-10-04 Qualcomm Incorporated Systems and methods using improved clock gating cells
US9018995B2 (en) 2009-12-03 2015-04-28 Cadence Design Systems, Inc. Integrated clock gating cell for circuits with double edge triggered flip-flops
US8390328B2 (en) * 2011-05-13 2013-03-05 Arm Limited Supplying a clock signal and a gated clock signal to synchronous elements
US8502561B2 (en) * 2011-07-01 2013-08-06 Arm Limited Signal value storage circuitry with transition detector
US8890573B2 (en) * 2012-09-07 2014-11-18 Nvidia Corporation Clock gating latch, method of operation thereof and integrated circuit employing the same
US20140075091A1 (en) * 2012-09-10 2014-03-13 Texas Instruments Incorporated Processing Device With Restricted Power Domain Wakeup Restore From Nonvolatile Logic Array
US8643411B1 (en) * 2012-10-31 2014-02-04 Freescale Semiconductor, Inc. System for generating gated clock signals
US9362910B2 (en) 2012-12-28 2016-06-07 Texas Instruments Incorporated Low clock-power integrated clock gating cell
US8975949B2 (en) 2013-03-14 2015-03-10 Samsung Electronics Co., Ltd. Integrated clock gater (ICG) using clock cascode complimentary switch logic
US9331680B2 (en) 2013-09-10 2016-05-03 Texas Instruments Incorporated Low power clock gated flip-flops
JP2015149706A (ja) * 2014-02-07 2015-08-20 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 半導体回路及びその動作方法
EP2928082B1 (en) * 2014-04-03 2016-10-12 Dialog Semiconductor (UK) Limited Clock enabling circuit
US9450571B2 (en) * 2014-06-03 2016-09-20 Arm Limited Data and clock signal voltages within an integrated circuit
US20160077544A1 (en) 2014-09-17 2016-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Clock gating circuits and circuit arrangements including clock gating circuits
US9246489B1 (en) 2014-09-29 2016-01-26 Texas Instruments Incorporated Integrated clock gating cell using a low area and a low power latch
US9577635B2 (en) 2015-01-15 2017-02-21 Qualcomm Incorporated Clock-gating cell with low area, low power, and low setup time
KR102261300B1 (ko) 2015-06-22 2021-06-09 삼성전자주식회사 고속으로 동작하는 클록 게이팅 회로
US9564897B1 (en) 2015-10-06 2017-02-07 Samsung Electronics Co., Ltd Apparatus for low power high speed integrated clock gating cell
US9979381B1 (en) * 2016-10-28 2018-05-22 Qualcomm Incorporated Semi-data gated flop with low clock power/low internal power with minimal area overhead
US20180167058A1 (en) * 2016-12-08 2018-06-14 Qualcomm Incorporated Clock gating cell for low setup time for high frequency designs

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013229926A (ja) * 2013-07-08 2013-11-07 Fujitsu Ltd ラッチ回路及びクロック制御回路
US9467120B1 (en) * 2013-12-19 2016-10-11 Altera Corporation Power management for PCI express

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021040947A1 (en) * 2019-08-30 2021-03-04 Intel Corporation Low power clock gate circuit
US10996709B2 (en) 2019-08-30 2021-05-04 Intel Corporation Low power clock gate circuit

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