TW201904197A - 使用受控反相時脈之低電力整合時脈閘控單元 - Google Patents

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Abstract

實施例包括整合時脈閘控（ICG）單元。低電力整合時脈閘控單元可包括：輸入狀態確定電路，被配置成產生暫時反相時脈訊號及反相輸出訊號。所述低電力整合時脈閘控單元可包括：賦能控制邏輯電路，被配置成自所述輸入狀態確定電路接收所述暫時反相時脈訊號及所述反相輸出訊號。所述低電力整合時脈閘控單元可包括：栓鎖電路，耦合至所述賦能控制邏輯電路且被配置成栓鎖輸入值，所述輸入值相依於至少所述反相輸出訊號及所述暫時反相時脈訊號。所述輸入狀態確定電路被配置成僅當需要所述暫時反相時脈訊號時才產生所述暫時反相時脈訊號。

Description

使用受控反向時脈之低電力整合時脈閘控單元
本發明是有關於數位電路，且更具體而言，是有關於使用受控反相時脈之低電力整合時脈閘控單元。
時脈閘控（clock gating）是一種藉由利用時脈賦能訊號關斷至數位電路模組的時脈而減小時脈電力的常用技術。例如整合時脈閘控單元（integrated clock gating cell，ICG）等常規方式藉由僅在整合時脈閘控單元被賦能時才傳遞時脈訊號而減小時脈電力。傳統整合時脈閘控單元使用時脈訊號來控制栓鎖器，且因此消耗大量的時脈開關電力。傳統整合時脈閘控單元可使用時脈及反相時脈訊號來將賦能資料訊號傳遞至栓鎖器。由於每當整合時脈閘控單元使時脈開關便發生雙態觸變時使用反相時脈會，因此增大時脈電力。
實施例包括低電力整合時脈閘控（ICG）單元。所述低電力整合時脈閘控單元可包括：輸入狀態確定電路，被配置成產生暫時反相時脈訊號及反相輸出訊號。所述低電力整合時脈閘控單元可包括：賦能控制邏輯電路，被配置成自所述輸入狀態確定電路接收所述暫時反相時脈訊號及所述反相輸出訊號。所述低電力整合時脈閘控單元可包括：栓鎖電路，耦合至所述賦能控制邏輯電路且被配置成栓鎖輸入值，所述輸入值相依於至少所述反相輸出訊號及所述暫時反相時脈訊號。所述輸入狀態確定電路被配置成僅當需要所述暫時反相時脈訊號時才產生所述暫時反相時脈訊號。
現在將詳細參考各種實施例，所述實施例的實例在附圖中加以說明。在以下詳細說明中，闡述諸多具體細節以使得能夠透徹地理解實施例。然而，應理解，此項技術中具有通常知識者無需該些具體細節即可實踐所述實施例。在其他情形中，未對眾所習知的方法、程序、組件、電路、及網路予以詳細闡述，以避免使實施例的態樣不必要地模糊不清。
應理解，儘管本文中可能使用「第一」、「第二」等用語來闡述各種元件，然而該些元件不應受該些用語限制。該些用語僅用於區分各個元件。舉例而言，可將第一電路稱為第二電路，且類似地，可將第二電路稱為第一電路，而此並不背離實施例的範圍。
本文中在對實施例的說明中所使用的術語僅用於闡述具體實施例的目的，而並非旨在限制實施例。除非上下文中清楚地另外指明，否則在對實施例的說明及隨附申請專利範圍中所使用的單數形式「一（a/an）」及「所述（the）」旨在亦包括複數形式。亦應理解，本文所用用語「及/或（and/or）」指代且囊括相關聯列出項其中一或多個項的任意及所有可能組合。更應理解，當在本說明書中使用用語「包括（comprises及/或comprising）」時，是指明所陳述特徵、整數、步驟、操作、元件、及/或組件的存在，但不排除一或多個其他特徵、整數、步驟、操作、元件、組件、及/或其群組的存在或添加。圖式中的組件及特徵未必按比例繪製。
圖1是根據一些實施例的低電力整合時脈閘控（ICG）單元100的示例性方塊圖。低電力整合時脈閘控單元100可包括輸入狀態確定電路105及賦能邏輯及栓鎖電路120，賦能邏輯及栓鎖電路120具有賦能控制邏輯電路125及栓鎖電路130，其實例將在以下進行詳細闡述。輸入狀態確定電路105、賦能控制邏輯電路125以及栓鎖電路130可彼此耦合並可彼此通訊。
圖2A是根據一些實施例圖1所示的低電力整合時脈閘控單元100的輸入狀態確定電路105的示例性電路圖。圖2B是根據一些實施例圖1所示的低電力整合時脈閘控單元100的賦能邏輯及栓鎖電路120的示例性電路圖。現在參照圖2A及圖2B。
輸入狀態確定電路105可包括反相器邏輯電路205及輸入狀態電路210。反相器邏輯電路205可包括第一反相器INV1，第一反相器INV1接收賦能訊號E並產生反相賦能訊號EN。反相器邏輯電路205可更包括第二反相器INV2，第二反相器INV2接收掃描賦能（scan enable，SE）訊號並產生反相掃描賦能訊號SEN。輸入狀態電路210可包括第一P型金屬氧化物半導體（P-type metal-oxide-semiconductor，PMOS）電晶體P1，第一PMOS電晶體P1在其閘極處接收EN訊號。輸入狀態電路210可更包括第二PMOS電晶體P2，第二PMOS電晶體P2在其閘極處接收SEN訊號。輸入狀態電路210可更包括耦合至第一PMOS電晶體P1及第二PMOS電晶體P2的第三PMOS電晶體P3。第三PMOS電晶體P3可在其閘極處接收時脈訊號CK。
輸入狀態確定電路105可更包括第四PMOS電晶體P4，第四PMOS電晶體P4在其閘極處接收時脈訊號CK。輸入狀態確定電路105可更包括第五PMOS電晶體P5，第五PMOS電晶體P5在其閘極處接收反相栓鎖賦能訊號e_lat。輸入狀態確定電路105可更包括第一N型金屬氧化物半導體（N-type metal-oxide-semiconductor，NMOS）電晶體N1，第一NMOS電晶體N1在其閘極處接收e_lat訊號。輸入狀態確定電路105可更包括第二NMOS電晶體N2，第二NMOS電晶體N2在其閘極處接收時脈訊號CK。輸入狀態確定電路105可產生反相輸出（ECKN）訊號以及反相時脈訊號（TCKB）。在一些實施例中，ECKN可利用反相器INV3被反相以產生非反相輸出（ECK）訊號。
賦能邏輯及栓鎖電路120可包括賦能控制邏輯電路125及栓鎖電路130。賦能控制邏輯電路125可包括與第六PMOS電晶體P7串聯的第六PMOS電晶體P6。PMOS電晶體P6可在其閘極處接收SE訊號。PMOS電晶體P7可在其閘極處接收E訊號。賦能控制邏輯電路125可更包括與第四NMOS電晶體N4並聯的第三NMOS電晶體N3。NMOS電晶體N3可在其閘極處接收SE訊號。NMOS電晶體N4可在其閘極處接收E訊號。第三NMOS電晶體N3的汲極及第四NMOS電晶體N4的汲極電性連接至第六PMOS電晶體P7的汲極，並輸出反相內部栓鎖訊號（nm訊號）。賦能控制邏輯電路125可更包括第五NMOS電晶體N5，第五NMOS電晶體N5可在其閘極處接收TCKB訊號。
栓鎖電路130可包括第八PMOS電晶體P8，第八PMOS電晶體P8可在其閘極處接收TCKB訊號。第八PMOS電晶體P8在其源極處接收ECKN訊號。栓鎖電路130可包括耦合至PMOS電晶體P8並耦合至反相器INV4的第六NMOS電晶體N6。第八PMOS電晶體P8的汲極電性連接至第六NMOS電晶體N6的汲極以輸出nm訊號。反相器INV4可接收nm訊號並產生e_lat訊號。栓鎖電路130可更包括第九PMOS電晶體P9及第七NMOS電晶體N7。PMOS電晶體P9的閘極及NMOS電晶體N7的閘極可接收ECKN訊號。NMOS電晶體N6的閘極可耦合至PMOS電晶體P9的汲極並耦合至NMOS電晶體N7的汲極。
輸入狀態確定電路105基於輸入狀態而產生TCKB訊號，所述輸入狀態相依於反相器邏輯電路205及輸入狀態電路210。TCKB訊號僅當賦能訊號E或掃描賦能訊號SE具有邏輯高值時才被充電。當時脈（CK）為低時，賦能控制邏輯電路125傳遞輸入。反相輸出訊號ECKN及TCKB訊號用於確保在時脈訊號CK具有邏輯高值時，所述輸入不會破壞栓鎖電路130的栓鎖器。參照栓鎖電路130，ECKN訊號及TCKB訊號用以對栓鎖器進行保持。當ECKN訊號在時脈訊號CK具有邏輯高值時保持處於邏輯高值時，反相內部栓鎖‘nm’訊號被拉至邏輯高值。當ECKN訊號被拉至邏輯低值時，反相栓鎖訊號nm被拉至邏輯低值。
圖3是根據一些實施例圖1所示的低電力整合時脈閘控單元100的輸入狀態確定電路105的另一示例性電路圖。圖4是根據一些實施例圖1所示的低電力整合時脈閘控單元100的賦能邏輯及栓鎖電路120的另一示例性電路圖。現在參照圖3及圖4。
輸入狀態確定電路105可包括反或（NOR）邏輯電路305及輸入狀態電路310。反或邏輯電路305可包括反或閘，所述反或閘接收賦能訊號E及掃描賦能（SE）訊號並產生反相賦能訊號EN。輸入狀態電路310可包括PMOS電晶體P1，PMOS電晶體P1在其閘極處接收EN訊號。輸入狀態電路310可更包括PMOS電晶體P3，PMOS電晶體P3在其閘極處接收時脈訊號CK。
輸入狀態確定電路105可更包括PMOS電晶體P4，PMOS電晶體P4在其閘極處接收時脈訊號CK。輸入狀態確定電路105可更包括PMOS電晶體P5，PMOS電晶體P5在其閘極處接收反相栓鎖賦能訊號e_lat。輸入狀態確定電路105可更包括NMOS電晶體N1，NMOS電晶體N1在其閘極處接收e_lat訊號。輸入狀態確定電路105可更包括NMOS電晶體N2，NMOS電晶體N2在其閘極處接收時脈訊號CK。輸入狀態確定電路105可更包括NMOS電晶體N8，NMOS電晶體N8在其閘極處接收EN訊號。輸入狀態確定電路105可產生反相輸出（ECKN）訊號及反相時脈訊號（TCKB）。在一些實施例中，ECKN可利用反相器INV3被反相以產生非反相輸出（ECK）訊號。
賦能邏輯及栓鎖電路120可包括賦能控制邏輯電路125及栓鎖電路130。賦能控制邏輯電路125可包括與PMOS電晶體P7串聯的PMOS電晶體P6。PMOS電晶體P6可在其閘極處接收SE訊號。PMOS電晶體P7可在其閘極處接收E訊號。賦能控制邏輯電路125可更包括NMOS電晶體N4，NMOS電晶體N4可在其閘極處接收TCKB訊號。NMOS電晶體N4可與PMOS電晶體P6及PMOS電晶體P7串聯。NMOS電晶體N4的汲極電性連接至PMOS電晶體P7的汲極，以輸出反相內部栓鎖訊號（nm訊號）。
栓鎖電路130可包括PMOS電晶體P8，PMOS電晶體P8可在其閘極處接收TCKB訊號。PMOS電晶體P8在其源極處接收ECKN訊號。栓鎖電路130可包括耦合至PMOS電晶體P8並耦合至反相器INV4的NMOS電晶體N6。PMOS電晶體P8的汲極電性連接至NMOS電晶體N6的汲極以輸出nm訊號。反相器INV4可接收nm訊號並產生e_lat訊號。栓鎖電路130可更包括PMOS電晶體P9及NMOS電晶體N7。PMOS電晶體P9的閘極及NMOS電晶體N7的閘極可接收ECKN訊號。NMOS電晶體N6的閘極可耦合至PMOS電晶體P9的汲極並耦合至NMOS電晶體N7的汲極。
相較於在圖2A及圖2B中所述的整合時脈閘控單元105，具有圖3所示的輸入狀態確定電路105及圖4所示的栓鎖電路130的低電力整合時脈閘控單元100減少了電晶體的數目並節約了面積。輸入狀態確定電路105基於輸入狀態而產生TCKB訊號，所述輸入狀態相依於反或邏輯電路305及/或輸入狀態電路310。TCKB訊號僅當賦能訊號E或掃描賦能訊號SE具有邏輯高值時才被充電。如在賦能控制邏輯電路125中所表示，所述一系列PMOS電晶體及NMOS電晶體充當傳遞柵極（pass gate）以將ECKN訊號及EN訊號傳遞至栓鎖電路130。TCKB訊號控制NMOS電晶體N4。如在栓鎖電路130中所表示，ECKN訊號及TCKB訊號用以對栓鎖器進行保持。當ECKN訊號在時脈訊號CK具有邏輯高值時保持處於邏輯高值時，nm訊號被拉至邏輯高值。當ECKN訊號被拉至邏輯低值時，nm訊號被拉至邏輯低值。
圖5是與圖3及圖4所示的示例性電路圖相關聯的各種訊號的示例性波形圖。圖6示出在特定狀態中的圖3所示的示例性電路圖。圖7示出在特定狀態中的圖4所示的示例性電路圖。現在參照圖5、圖6及圖7。
應理解，在圖6及圖7中，被關斷的組件由交叉標記表示，而被接通的組件被圈起。在一些實施例中，時脈訊號CK可具有邏輯低值，且E訊號可保持處於邏輯低值。如在輸入狀態確定電路105中所表示，當E訊號在時脈訊號CK具有邏輯低值時保持處於邏輯低值時，TCKB訊號不被充電，即，TCKB訊號保持處於邏輯低值，如例如圖5中的505及510所示。即使在TCKB訊號因雜訊而變為邏輯高值時，亦不會破壞輸入。如在處於此特定狀態中的輸入狀態確定電路105中所表示，PMOS電晶體P1被關斷，NMOS電晶體N8被導通，且NMOS電晶體N1被關斷。
如在賦能控制邏輯電路125中所表示，只要E訊號及SE訊號保持具有邏輯低值，反或閘便將ECKN訊號傳遞至nm訊號。換言之，當E訊號及SE訊號具有邏輯低值時，ECKN訊號被傳遞至nm訊號，如圖5中的515處所示。如在栓鎖電路130中所表示，由於TCKB訊號具有邏輯低值從而使PMOS電晶體P8導通，因此nm訊號追蹤ECKN訊號。即使TCKB訊號變高，nm訊號仍自EN訊號得到輸入，所述EN訊號是自反或邏輯電路305的反或閘輸出。換言之，低電力整合時脈閘控單元100可將EN訊號及/或ECKN訊號作為輸入傳遞至栓鎖電路130的栓鎖器。如在處於此特定狀態中的賦能控制邏輯電路125中所表示，PMOS電晶體P6被導通、PMOS電晶體P7被導通，且NMOS電晶體N4被關斷。如在處於此特定狀態中的栓鎖電路130中所表示，PMOS電晶體P8被導通且NMOS電晶體N6被關斷。
圖8示出在特定不同狀態中的圖3所示的示例性電路圖。圖9示出在特定不同狀態中的圖4所示的示例性電路圖。現在參照圖5、圖8及圖9。該些圖闡述當時脈訊號CK具有邏輯低值且E訊號保持具有邏輯高值時的情景，如圖5中的520處所示。如由輸入狀態確定電路105所表示，當E訊號在時脈訊號CK變為邏輯低值時具有邏輯高值時，EN訊號變為邏輯低值，且TCKB訊號被充電。
如由賦能控制邏輯電路125所表示，PMOS電晶體P7被關斷且ECKN訊號不傳遞至栓鎖電路130的栓鎖器。TCKB訊號導通NMOS電晶體N4，以將EN訊號傳遞至栓鎖電路130的栓鎖器。如在栓鎖電路130中所表示，EN訊號具有邏輯低值且充當接地。nm訊號僅經由NMOS電晶體N4被放電。如在處於此特定狀態中的輸入狀態確定電路105中所表示，PMOS電晶體P1被導通、PMOS電晶體P3被導通、NMOS電晶體N1被導通、且NMOS電晶體N8被關斷。如在處於此特定狀態中的賦能控制邏輯電路125中所表示，PMOS電晶體P7被關斷且NMOS電晶體N4被導通。如在處於此特定狀態中的栓鎖電路130中所表示，PMOS電晶體P8被關斷且NMOS電晶體N6被關斷。
根據一些實施例，本文中所揭露的低電力整合時脈閘控單元100僅相依於反相賦能（EN）訊號及時脈訊號CK產生ECKN訊號及TCKB訊號。當時脈訊號CK具有邏輯低值且E訊號具有邏輯高值時，TCKB訊號充當暫時反相時脈訊號CK。本發明的低電力整合時脈閘控單元100可直接經由PMOS電晶體P6及P7將ECKN訊號傳遞至栓鎖電路130的栓鎖器，而不使用傳統傳輸閘極PMOS來將輸入傳遞至栓鎖器。此藉由減小時脈接腳電容（clock pin capacitance）而節約時控電力（clocking power）。一旦時脈訊號CK變為邏輯高值，nm訊號便根據TCKB訊號被短接至ECKN。
由於ECKN訊號充當反相栓鎖賦能（e_lat）訊號，因此當時脈訊號CK變為邏輯高值時，ECKN訊號可被短接至nm訊號。根據一個實施例，本發明的低電力整合時脈閘控單元使用相依於EN訊號及時脈訊號CK而產生的TCKB訊號，使得TCKB訊號僅在EN訊號具有邏輯低值時充電。ECKN訊號可利用時脈訊號CK及E_lat訊號而產生，其中ECKN訊號及TCKB訊號用於控制栓鎖電路130的栓鎖器。
本文中所揭露的低電力整合時脈閘控單元100利用賦能訊號及ECKN訊號提供簡化的複雜內部栓鎖控制邏輯。其減少所需的電力及面積。本文中所揭露的栓鎖控制邏輯不需要新的內部產生的額外訊號，且可僅使用存在的輸入及/或輸出訊號。本文中所揭露的低電力整合時脈閘控單元100可僅基於輸入而產生反相時脈並產生內部訊號以控制電路。本文中所揭露的低電力整合時脈閘控單元100可僅利用反相賦能訊號（例如，EN）及時脈訊號CK而產生ECKN訊號及新的內部控制訊號（例如，TCKB）。
當時脈訊號CK為低且賦能為高時，TCKB訊號充當反相時脈訊號CK。舉例而言，低電力整合時脈閘控單元100可使用受控反相時脈訊號（即，TCKB）及ECKN訊號來控制栓鎖電路130的栓鎖器。如上所述，本文中所揭露的低電力整合時脈閘控單元100可直接經由PMOS電晶體P6及P7將現有的ECKN訊號傳遞至栓鎖器，而非使傳統傳輸閘極PMOS將輸入傳遞至栓鎖器。此藉由減小時脈接腳電容而節約時控電力，藉此改善整體效能。一旦時脈訊號CK變高，nm（即，反相內部栓鎖）便經由TCKB（即，反相時脈）訊號被短接至ECKN。
由於ECKN訊號可充當反相e_lat（即，栓鎖訊號），因此當時脈訊號CK變高時，ECKN訊號可被短接至nm（即，反相栓鎖訊號）。本文中所揭露的低電力整合時脈閘控單元100可僅當需要反相時脈時才產生所述反相時脈。若內部栓鎖器為低，則即使在時脈訊號CK為高時ECKN訊號亦可為高，但由於ECKN訊號連接至輸入三態（tristate）的NMOS，因此不會損壞資料。本文中所揭露的低電力整合時脈閘控單元100以更小的面積達成更佳的設置（setup）及更低的賦能關斷時控電力（enabled off clocking power）。反相時脈可僅當賦能為高時充電為高，而非每當時脈訊號CK為低時對反相時脈進行充電。換言之，暫時反相CK在被去能時不會被產生，藉此節約不必要的雙態觸變電力。
參照圖2A、圖2B、圖3及圖4，低電力整合時脈閘控單元100可包括：輸入狀態確定電路105，被配置成產生暫時反相時脈訊號TCKB及反相輸出訊號ECKN。低電力整合時脈閘控單元100可包括：賦能控制邏輯電路125，被配置成自輸入狀態確定電路105接收暫時反相時脈訊號TCKB及反相輸出訊號ECKN。低電力整合時脈閘控單元100可包括：栓鎖電路130，耦合至賦能控制邏輯電路125且被配置成栓鎖輸入值，所述輸入值相依於至少反相輸出訊號ECKN及暫時反相時脈訊號TCKB。
參照圖3及圖4，賦能控制邏輯電125可包括：第一電晶體P6，被配置成接收掃描賦能訊號SE；第二電晶體P7，串聯耦合至第一電晶體P6並被配置成接收賦能訊號E；以及第三電晶體N4，串聯耦合至第二電晶體P7且被配置成接收暫時反相時脈訊號TCKB。所述第一電晶體可為PMOS電晶體。所述第二電晶體可為PMOS電晶體。所述第三電晶體可為NMOS電晶體。
栓鎖電路120可包括反相器INV4。栓鎖電路130的第一電晶體P8可耦合至反相器INV4且被配置成在第一電晶體P8的閘極處接收暫時反相時脈訊號TCKB，並傳遞反相輸出訊號ECKN。第二電晶體P9可被配置成在第二電晶體P9的閘極處接收反相輸出訊號ECKN。第三電晶體N7可被配置成在第三電晶體N7的閘極處接收反相輸出訊號ECKN。第四電晶體N6可耦合至反相器INV4並耦合至第二電晶體P9及第三電晶體P7。第一電晶體P8可為PMOS電晶體。第二電晶體P9可為PMOS電晶體。第三電晶體N7可為NMOS電晶體。第四電晶體N6可為NMOS電晶體。
輸入狀態確定電路105可包括：反或閘，被配置成接收賦能訊號E及掃描賦能訊號SE，並產生反相賦能訊號EN，反相賦能訊號EN相依於賦能訊號E及掃描賦能訊號SE。輸入狀態確定電路105的第一電晶體P1可被配置成接收反相賦能訊號EN。第二電晶體P3可串聯耦合至第一電晶體P1且被配置成接收時脈訊號CK。第三電晶體N8可串聯耦合至第二電晶體P3且被配置成接收反相賦能訊號EN。輸入狀態確定電路105的所述第一電晶體可為PMOS電晶體。輸入狀態確定電路105的第二電晶體P3可為PMOS電晶體。輸入狀態確定電路105的第三電晶體N8可為NMOS電晶體。
輸入狀態確定電路105可更包括：第四電晶體P4，被配置成接收時脈訊號CK。第五電晶體P5可並聯耦合至第四電晶體P4。輸入狀態確定電路105可更包括第六電晶體N1。第七電晶體N2可串聯耦合至第六電晶體N1，且被配置成接收時脈訊號CK。輸入狀態確定電路105的第四電晶體P4可為PMOS電晶體。輸入狀態確定電路105的第五電晶體P5可為PMOS電晶體。輸入狀態確定電路105的第六電晶體N1可為NMOS電晶體。輸入狀態確定電路105的第七電晶體N2可為NMOS電晶體。輸入狀態確定電路105可被配置成僅當需要暫時反相時脈訊號TCKB時才產生暫時反相時脈訊號TCKB。
參照圖2A及圖2B，輸入狀態確定電路105被配置成僅當栓鎖電路130需要暫時反相時脈訊號TCKB時才產生暫時反相時脈訊號TCKB。賦能控制邏輯電路125可包括：第一電晶體P6，被配置成接收掃描賦能訊號SE。串聯耦合至第一電晶體P6的第二電晶體P7可被配置成接收賦能訊號E。第三電晶體N3可被配置成接收掃描賦能訊號SE。第四電晶體N4可並聯耦合至第三電晶體N3且被配置成接收賦能訊號E。第五電晶體N5可被配置成接收暫時反相時脈訊號TCKB。第一電晶體P6可為PMOS電晶體。第二電晶體P7可為PMOS電晶體。第三電晶體N3可為NMOS電晶體。第四電晶體N4可為NMOS電晶體。第五電晶體N5可為NMOS電晶體。
輸入狀態確定電路105可包括：第一反相器INV1，被配置成接收賦能訊號E，且產生反相賦能訊號EN。第二反相器INV2可被配置成接收掃描賦能訊號SE，並產生反相掃描賦能訊號SEN。第一電晶體P1可被配置成接收反相賦能訊號EN。第二電晶體P2可被配置成接收反相掃描賦能訊號SEN。第三電晶體P3可被配置成接收時脈訊號CK。第四電晶體N2可串聯耦合至第三電晶體P3且被配置成接收時脈訊號CK。輸入狀態確定電路105的第一電晶體P1可為PMOS電晶體。輸入狀態確定電路105的第二電晶體P2可為PMOS電晶體。輸入狀態確定電路105的第三電晶體P3可為PMOS電晶體。輸入狀態確定電路105的第四電晶體N2可為NMOS電晶體。
輸入狀態確定電路105可更包括：第五電晶體P4，被配置成接收時脈訊號CK；第六電晶體P5，並聯耦合至第五電晶體P4；以及第七電晶體N1，串聯耦合至第五電晶體P4及第六電晶體P5。輸入狀態確定電路的第五電晶體P4可為PMOS電晶體。輸入狀態確定電路105的第六電晶體P5可為PMOS電晶體。輸入狀態確定電路105的第七電晶體N1可為NMOS電晶體。
圖10是根據一些實施例，包括圖1所示的低電力整合時脈閘控單元100的電腦系統1000的示例性方塊圖。參照圖10，計算系統1000亦可包括時脈1010、隨機存取記憶體（random access memory，RAM）1015、使用者介面1020、數據機1025（例如基頻晶片組）、固體狀態驅動機/磁碟（solid state drive/disk，SSD）1040、記憶體控制器1045、及/或電池1035，上述元件中的任意或全部可電性耦合至系統匯流排1005。包括低電力整合時脈閘控單元100的電腦系統1000可對應於以上詳細闡述的該些實施例，且亦可電性耦合至系統匯流排1005。
若計算系統1000為行動裝置，則電池1035可為計算系統1000提供電力。儘管在圖10中未示出，但計算系統1000可更包括應用程式晶片組、照相機影像處理器（camera image processor，CIS）及行動動態隨機存取記憶體（DRAM）等。
在示例性實施例中，計算系統1000可用作電腦、電腦伺服器、伺服器機架、可攜式電腦、超行動個人電腦（ultra-mobile PC，UMPC）、工作站、隨身型易網機（net-book）、個人數位助理（PDA）、網路平板（web tablet）、無線電話、行動電話、智慧型電話、電子書、可攜式多媒體播放器（portable multimedia player，PMP）、數位照相機、數位音訊記錄器/播放器、數位圖片/視訊記錄器/播放器、可攜式遊戲機、導航系統、黑盒子（block box）、3D電視、能夠在無線環境下傳輸及接收資訊的裝置、構成家庭網路的各種電子裝置中的一者、構成電腦網路的各種電子裝置中的一者、構成電傳網路（telematics network）的各種電子裝置中的一者、無線射頻識別（RFID）、或構成計算系統的各種電子裝置中的一者。
本文中論述實施例，且在圖式中根據功能塊、單元及/或模組對實施例進行說明。熟習此項技術者將理解，該些塊、單元及/或模組可由電子（或光學）電路（例如，邏輯電路、分立組件、微處理器、硬佈線電路、記憶體元件、佈線連接等）實體實作，所述電子（或光學）電路可利用基於半導體的製作技術或其他製造技術而形成。在所述塊、單元及/或模組由微處理器或類似物實作的情形中，其可利用軟體（例如，微碼）進行程式編程以執行本文中所論述的各種功能並可視需要由韌體及/或軟體驅動。作為另一選擇，每一塊、單元及/或模組可由專用硬體實作，或作為專用硬體的組合以執行一些功能以及作為處理器（例如，一或多個程式化微處理器及相關聯的電路系統）以執行其他功能。此外，實施例的每一塊、單元及/或模組在不背離本揭露內容的範圍的條件下可實體分離成二或更多個發生交互作用且分立的塊、單元及/或模組。另外，實施例的塊、單元及/或模組在不背離本揭露內容的範圍的條件下可實體組合成更多個複雜的塊、單元及/或模組。
以下論述旨在提供對可在其中實作本揭露內容的某些態樣的一或多個適當機器的簡要總體說明。通常，所述一或多個機器包括附接有處理器、記憶體（例如，隨機存取記憶體（RAM）、唯讀記憶體（read-only memory，ROM）、或其他狀態保存媒體）、儲存裝置、視訊介面、及輸入/輸出介面埠的系統匯流排。所述一或多個機器可至少部分地由來自傳統輸入裝置（例如，鍵盤、滑鼠等）的輸入、以及自另一機器接收的指示、與虛擬現實（virtual reality，VR）環境的交互、生物回饋、或其他輸入訊號進行控制。本文中所用的用語「機器」旨在廣泛地涵蓋單個機器、虛擬機器、或由以通訊方式耦合的機器、虛擬機器、或一起運作的裝置形成的系統。示例性機器包括計算裝置（例如個人電腦、工作台、伺服器、可攜式電腦、手持式裝置、電話、平板電腦等）以及運輸裝置（例如，私人或公共運輸工具，例如汽車、火車、計程車等）。
所述一或多個機器可包括嵌式控制器（例如可程式化或非可程式化邏輯裝置或陣列）、應用專用積體電路（Application Specific Integrated Circuit，ASIC）、嵌式電腦、智慧卡等。所述一或多個機器可利用與一或多個遠端機器的一或多個連接，例如經由網路介面、數據機、或其他通訊耦合。多個機器可藉由實體及/或邏輯網路（例如，內部網路、網際網路、局部區域網路、廣域網路等）而互連。熟習此項技術者應理解，網路通訊可利用各種有線及/或無線短程或長程載波及協定，包括射頻（radio frequency，RF）、衛星、微波、電氣及電子工程師協會（Institute of Electrical and Electronics Engineers，IEEE）545.11、Bluetooth®、光纖、紅外線、纜線、雷射等。
實施例可藉由參照或結合相關聯的資料來闡述，所述相關聯的資料包括當被機器存取時使得所述機器執行任務或定義抽象資料類型或低層階硬體配置（hardware context）的功能、程序、資料結構、應用程式等。相關聯的資料可儲存於例如揮發性及/或非揮發性記憶體（例如，隨機存取記憶體、唯讀記憶體等）中、或儲存於其他儲存裝置及其相關聯的儲存媒體（包括硬碟驅動機（hard drive）、軟碟、光學儲存器、磁帶、快閃記憶體、記憶條、數位視訊光碟、生物儲存器等）中。相關聯的資料可以封包、串列資料（serial data）、並列資料（parallel data）、傳播訊號（propagated signal）等的形式在傳輸環境（包括實體及/或邏輯網路）中遞送且可以壓縮或加密格式使用。相關聯的資料可用於分佈式環境中，並儲存於本地及/或遠端以供機器存取。
上文已參照所說明實施例闡述並說明瞭本揭露內容的原理，應認識到，可在不背離該些原理的條件下在排列及細節上對所說明實施例進行潤飾，且所說明實施例可以任意所需方式加以組合。且儘管上述論述側重於特定實施例，但應設想出其他配置。具體而言，儘管本文中使用例如「根據實施例」或類似表達，然而該些片語意在籠統地提及實施例可能性，而並非旨在將本揭露內容限制為特定實施例配置。本文所使用的該些用語可提及能夠組合成其他實施例的相同或不同實施例。
本揭露內容的實施例可包括非暫時性機器可讀取媒體，所述非暫時性機器可讀取媒體包括可由一或多個處理器執行的指令，所述指令包括用以執行本文中所述實施例的元件的指令。
因此，考慮到對本文所述實施例的眾多種排列方式，此詳細說明及隨附材料旨在僅為說明性的，而不應被視為限制實施例的範圍。因此，所主張的本發明系統及方法是可歸屬於以下申請專利範圍及其等效範圍的範圍內的所有此種潤飾。
100‧‧‧低電力整合時脈閘控單元
105‧‧‧輸入狀態確定電路
120‧‧‧賦能邏輯及栓鎖電路
125‧‧‧賦能控制邏輯電路
130‧‧‧栓鎖電路
205‧‧‧反相器邏輯電路
210‧‧‧輸入狀態電路
305‧‧‧反或（NOR）邏輯電路
310‧‧‧輸入狀態電路
505、510、515、520‧‧‧位置
1000‧‧‧計算系統
1005‧‧‧系統匯流排
1010‧‧‧時脈
1015‧‧‧隨機存取記憶體（RAM）
1020‧‧‧使用者介面
1025‧‧‧數據機
1035‧‧‧電池
1040‧‧‧固體狀態驅動機/磁碟（SSD）
1045‧‧‧記憶體控制器
CK‧‧‧時脈訊號
E‧‧‧賦能訊號
ECK‧‧‧非反相輸出訊號
ECKN‧‧‧反相輸出訊號
e_lat‧‧‧反相栓鎖賦能訊號
EN‧‧‧反相賦能訊號
INV1‧‧‧第一反相器
INV2‧‧‧第二反相器
INV3‧‧‧反相器
INV4‧‧‧反相器
N1‧‧‧第一NMOS電晶體/第六電晶體/第七電晶體
N2‧‧‧第二NMOS電晶體/第七電晶體/第四電晶體
N3‧‧‧第三NMOS電晶體/第三電晶體
N4‧‧‧第四NMOS電晶體/第三電晶體/第四電晶體
N5‧‧‧第五NMOS電晶體/第五電晶體
N6‧‧‧第六NMOS電晶體/第四電晶體
N7‧‧‧第七NMOS電晶體/第三電晶體
N8‧‧‧NMOS電晶體/第三電晶體
nm‧‧‧反相內部栓鎖訊號
NOR‧‧‧反或閘
P1‧‧‧第一PMOS電晶體/第一電晶體
P2‧‧‧第二PMOS電晶體/第二電晶體
P3‧‧‧第三PMOS電晶體/第二電晶體/第三電晶體
P4‧‧‧第四PMOS電晶體/第四電晶體/第五電晶體
P5‧‧‧第五PMOS電晶體/第五電晶體/第六電晶體
P6‧‧‧第六PMOS電晶體/第一電晶體
P7‧‧‧第六PMOS電晶體/第二電晶體
P8‧‧‧第八PMOS電晶體/第一電晶體
P9‧‧‧第九PMOS電晶體/第二電晶體
SE‧‧‧掃描賦能訊號
SEN‧‧‧反相掃描賦能訊號
TCKB‧‧‧暫時反相時脈訊號
藉由參照附圖閱讀以下詳細說明，本發明的上述及額外特徵及優點將變得更易於顯而易見，在附圖中：
圖1是根據一些實施例的低電力整合時脈閘控單元的示例性方塊圖。 圖2A是根據一些實施例圖1所示的低電力整合時脈閘控單元的輸入狀態確定電路的示例性電路圖。 圖2B是根據一些實施例圖1所示的低電力整合時脈閘控單元的賦能邏輯及栓鎖電路的示例性電路圖。 圖3是根據一些實施例圖1所示的低電力整合時脈閘控單元的輸入狀態確定電路的另一示例性電路圖。 圖4是根據一些實施例圖1所示的低電力整合時脈閘控單元的賦能邏輯及栓鎖電路的另一示例性電路圖。 圖5是與圖3及圖4所示的示例性電路圖相關聯的各種訊號的示例性波形圖。 圖6示出在特定狀態中的圖3所示的示例性電路圖。 圖7示出在特定狀態中的圖4所示的示例性電路圖。 圖8示出在特定不同狀態中的圖3所示的示例性電路圖。 圖9示出在特定不同狀態中的圖4所示的示例性電路圖。 圖10是根據一些實施例，包括圖1所示的低電力整合時脈閘控單元的電腦系統的示例性方塊圖。

Claims (19)

  1. 一種整合時脈閘控單元，包括： 輸入狀態確定電路，被配置成產生暫時反相時脈訊號及反相輸出訊號； 賦能控制邏輯電路，被配置成自所述輸入狀態確定電路接收所述暫時反相時脈訊號及所述反相輸出訊號；以及 栓鎖電路，耦合至所述賦能控制邏輯電路且被配置成栓鎖輸入值，所述輸入值相依於至少所述反相輸出訊號及所述暫時反相時脈訊號。
  2. 如申請專利範圍第1項所述的整合時脈閘控單元，其中所述賦能控制邏輯電路包括： 第一電晶體，被配置成接收掃描賦能訊號； 第二電晶體，串聯耦合至所述第一電晶體並被配置成接收賦能訊號；以及 第三電晶體，串聯耦合至所述第二電晶體且被配置成接收所述暫時反相時脈訊號。
  3. 如申請專利範圍第2項所述的整合時脈閘控單元，其中： 所述第一電晶體為P型金屬氧化物半導體（PMOS）電晶體； 所述第二電晶體為PMOS電晶體；且 所述第三電晶體為N型金屬氧化物半導體（NMOS）電晶體。
  4. 如申請專利範圍第1項所述的整合時脈閘控單元，其中所述栓鎖電路包括： 反相器； 第一電晶體，耦合至所述反相器且被配置成在所述第一電晶體的閘極處接收所述暫時反相時脈訊號，並傳遞所述反相輸出訊號； 第二電晶體，被配置成在所述第二電晶體的閘極處接收所述反相輸出訊號； 第三電晶體，被配置成在所述第三電晶體的閘極處接收所述反相輸出訊號；以及 第四電晶體，耦合至所述反相器以及所述第二電晶體及所述第三電晶體。
  5. 如申請專利範圍第4項所述的整合時脈閘控單元，其中： 所述第一電晶體為P型金屬氧化物半導體（PMOS）電晶體； 所述第二電晶體為PMOS電晶體； 所述第三電晶體為N型金屬氧化物半導體（NMOS）電晶體；且 所述第四電晶體為NMOS電晶體。
  6. 如申請專利範圍第2項所述的整合時脈閘控單元，其中所述輸入狀態確定電路包括： 反或閘，被配置成接收所述賦能訊號及所述掃描賦能訊號，並產生反相賦能訊號，所述反相賦能訊號相依於所述賦能訊號及所述掃描賦能訊號； 第一電晶體，被配置成接收所述反相賦能訊號； 第二電晶體，串聯耦合至所述第一電晶體且被配置成接收時脈訊號；以及 第三電晶體，串聯耦合至所述第二電晶體且被配置成接收所述反相賦能訊號。
  7. 如申請專利範圍第6項所述的整合時脈閘控單元，其中： 所述輸入狀態確定電路的所述第一電晶體為P型金屬氧化物半導體（PMOS）電晶體； 所述輸入狀態確定電路的所述第二電晶體為PMOS電晶體；且 所述輸入狀態確定電路的所述第三電晶體為N型金屬氧化物半導體（NMOS）電晶體。
  8. 如申請專利範圍第6項所述的整合時脈閘控單元，其中所述輸入狀態確定電路更包括： 第四電晶體，被配置成接收所述時脈訊號； 第五電晶體，並聯耦合至所述第四電晶體； 第六電晶體；以及 第七電晶體，串聯耦合至所述第六電晶體，且被配置成接收所述時脈訊號。
  9. 如申請專利範圍第8項所述的整合時脈閘控單元，其中： 所述輸入狀態確定電路的所述第四電晶體為P型金屬氧化物半導體（PMOS）電晶體； 所述輸入狀態確定電路的所述第五電晶體為PMOS電晶體； 所述輸入狀態確定電路的所述第六電晶體為N型金屬氧化物半導體（NMOS）電晶體；且 所述輸入狀態確定電路的所述第七電晶體為NMOS電晶體。
  10. 如申請專利範圍第1項所述的整合時脈閘控單元，其中所述輸入狀態確定電路被配置成僅當需要所述暫時反相時脈訊號時才產生所述暫時反相時脈訊號。
  11. 一種整合時脈閘控單元，包括： 輸入狀態確定電路，被配置成產生暫時反相時脈訊號及反相輸出訊號； 賦能控制邏輯電路，被配置成自所述輸入狀態確定電路接收所述暫時反相時脈訊號及所述反相輸出訊號；以及 栓鎖電路，耦合至所述賦能控制邏輯電路且被配置成栓鎖輸入值，所述輸入值相依於至少所述反相輸出訊號及所述暫時反相時脈訊號， 其中所述栓鎖電路包括耦合至所述賦能控制邏輯電路的栓鎖器；且 其中所述輸入狀態確定電路被配置成僅當所述栓鎖電路需要所述暫時反相時脈訊號時才產生所述暫時反相時脈訊號。
  12. 如申請專利範圍第1項所述的整合時脈閘控單元，其中所述賦能控制邏輯電路包括： 第一電晶體，被配置成接收掃描賦能訊號； 第二電晶體，串聯耦合至所述第一電晶體且被配置成接收賦能訊號； 第三電晶體，被配置成接收所述掃描賦能訊號； 第四電晶體，並聯耦合至所述第三電晶體且被配置成接收所述賦能訊號；以及 第五電晶體，被配置成接收所述暫時反相時脈訊號。
  13. 如申請專利範圍第12項所述的整合時脈閘控單元，其中： 所述第一電晶體為P型金屬氧化物半導體（PMOS）電晶體； 所述第二電晶體為PMOS電晶體； 所述第三電晶體為N型金屬氧化物半導體（NMOS）電晶體； 所述第四電晶體為NMOS電晶體；且 所述第五電晶體為NMOS電晶體。
  14. 如申請專利範圍第11項所述的整合時脈閘控單元，其中所述栓鎖電路包括： 反相器； 第一電晶體，耦合至所述反相器且被配置成在所述第一電晶體的閘極處接收所述暫時反相時脈訊號，並傳遞所述反相輸出訊號； 第二電晶體，被配置成在所述第二電晶體的閘極處接收所述反相輸出訊號； 第三電晶體，被配置成在所述第三電晶體的閘極處接收所述反相輸出訊號；以及 第四電晶體，耦合至所述反相器以及所述第二電晶體及所述第三電晶體。
  15. 如申請專利範圍第14項所述的整合時脈閘控單元，其中： 所述第一電晶體為P型金屬氧化物半導體（PMOS）電晶體； 所述第二電晶體為PMOS電晶體； 所述第三電晶體為N型金屬氧化物半導體（NMOS）電晶體；且 所述第四電晶體為NMOS電晶體。
  16. 如申請專利範圍第12項所述的整合時脈閘控單元，其中所述輸入狀態確定電路包括： 第一反相器，被配置成接收所述賦能訊號，且產生反相賦能訊號； 第二反相器，被配置成接收所述掃描賦能訊號，並產生反相掃描賦能訊號； 第一電晶體，被配置成接收所述反相賦能訊號； 第二電晶體，被配置成接收所述反相掃描賦能訊號； 第三電晶體，被配置成接收時脈訊號；以及 第四電晶體，串聯耦合至所述第三電晶體且被配置成接收所述時脈訊號。
  17. 如申請專利範圍第16項所述的整合時脈閘控單元，其中： 所述輸入狀態確定電路的所述第一電晶體為P型金屬氧化物半導體（PMOS）電晶體； 所述輸入狀態確定電路的所述第二電晶體為PMOS電晶體； 所述輸入狀態確定電路的所述第三電晶體為PMOS電晶體；且 所述輸入狀態確定電路的所述第四電晶體為N型金屬氧化物半導體（NMOS）電晶體。
  18. 如申請專利範圍第16項所述的整合時脈閘控單元，其中所述輸入狀態確定電路更包括： 第五電晶體，被配置成接收所述時脈訊號； 第六電晶體，並聯耦合至所述第五電晶體；以及 第七電晶體，串聯耦合至所述第五電晶體及所述第六電晶體。
  19. 如申請專利範圍第18項所述的整合時脈閘控單元，其中： 所述輸入狀態確定電路的所述第五電晶體為P型金屬氧化物半導體（PMOS）電晶體； 所述輸入狀態確定電路的所述第六電晶體為PMOS電晶體；且 所述輸入狀態確定電路的所述第七電晶體為N型金屬氧化物半導體（NMOS）電晶體。
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