JP2017502588A - データ受信器および集積回路にデータ受信器を実装する方法 - Google Patents

データ受信器および集積回路にデータ受信器を実装する方法 Download PDF

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Abstract

集積回路に実装されるデータ受信器が記載される。データ受信器は、データ信号を受信する入力端（３０５）と、データ信号を受信するように接続された第１の等化回路（３０４）と、データ信号を受信するように接続された第２の等化回路（３１０）とを含み、第１の等化回路は、データ信号のデータを受信するように構成され、第２の等化回路は、クロック位相オフセットを調整するように構成される。

Description

発明の分野
本発明は、一般的に集積回路装置に関し、特に、データ受信器、およびデータ受信器を集積回路装置に実装する方法に関する。
発明の背景
全体として電子機器の動作が集積回路装置の動作に依存するため、集積回路装置は、多くの電子機器の重要な部分となっている。データ伝送は、多くの集積回路装置の重要な要素である。データ伝送の速度および信頼度は、電子機器の動作に影響を与える。データは、シリアルデータまたはパラレルデータとして伝送することができる。シリアライザ−デシリアライザ（Serdes）送受信器は、マルチギガビット送受信器として知られており、極めて高速で、デジタルデータをバックプレーンの間に通信することに広く使用されている。Serdes送受信器の受信器は、データ信号のアイを開くための等化ブロックと、アイを最適にストローブすることができるように、データからクロックを再生するためのクロックおよびデータ再生（ＣＤＲ）ブロックとを含む２つの重要な機能ブロックを備える。
バックプレーンチャネルは、シンボル間干渉（ＩＳＩ）を与える周波数依存損失を有し、アイを閉じるため、等化をする必要がある。Serdes送受信器において、クロックタイミング情報がデータ自体に埋め込まれているため、ＣＤＲをする必要がある。この手法は、従来のパラレルバスの（データとクロックとの間の）遅延マッチングをする必要がない。しかしながら、Serdes送受信器を使用可能にする従来の技術は、実装上高価であり、いくつかの欠点を有する。
発明の概要
集積回路に実装されるデータ受信器が開示される。データ受信器は、データ信号を受信する入力端と、データ信号を受信するように接続された第１の等化回路と、データ信号を受信するように接続された第２の等化回路とを備え、第１の等化回路は、データ信号のデータを受信するのに用いられ、第２の等化回路は、クロック位相オフセットを調整するように構成される。
集積回路に実装される他のデータ受信器は、データ信号を受信する入力端と、データ信号のデータを受信するのに用いられた第１のクロックおよびデータ再生回路と、クロック位相オフセットを調整するのに用いられた第２のクロックおよびデータ再生回路を備える。
また、データ受信器を集積回路に実装する方法が開示される。方法は、データ信号を受信するステップと、データ信号のデータを再生するように、第１のクロックおよびデータ再生回路をデータ受信器に実装するステップと、クロック位相オフセットを調整するように、第２のクロックおよびデータ再生回路をデータ受信器に実装するステップとを備える。
これらのおよび他の局面および特徴は、以下の詳細な説明を読めば明白になるであろう。
データ信号のデータの検出を示すタイミング図である。 データ信号のデータの検出を示す別のタイミング図である。 集積回路においてデータの受信を可能にする回路を示すブロック図である。 集積回路においてデータの受信を可能にする回路を示す別のブロック図である。 位相補間器を示すブロック図である。 位相ロックループを示すブロック図である。 集積回路においてデータの受信を可能にする複数のデータ経路を有する回路を示すブロック図である。 プログラマブルリソースを有する装置をプログラムするためのシステムを示すブロック図である。 図１〜７の回路を実現することができる、プログラマブルリソースを有する装置を示すブロック図である。 図９の装置の構成可能なロジック素子を示すブロック図である。 集積回路内にデータを送信する方法を示すフローチャートである。 集積回路内にデータを送信する方法を示す別のフローチャートである。
図面の詳細な説明
以下に説明されるさまざまな回路および方法は、集積回路に実装されるデータ受信器に関するものである。これらの回路および方法は、異なる等化器およびＣＤＲ回路をデータ受信器に実装することによって、たとえば、データ受信器を集積回路に選択的に実装することによって、回路の要件を低減し、性能を向上させる。より具体的には、データを受信する機能およびクロック位相オフセットを調整する機能を別々に実行するように、別体のＣＤＲ回路を実装する。たとえば、データを受信するように、アレキサンダＣＤＲ回路を実装し、クロック位相オフセットを調整するように、ミューラー・ミュラー（Mueller-Muller）ＣＤＲ回路を同一の回路に実装することができる。別体の等化回路は、特定のＣＤＲ回路用に選択され、異なるＣＤＲ回路とともに実装される。
以下でより詳細に説明するように、回路構成は、データ受信器を実現するとともに、重要な利点を提供し、さまざまな問題を克服する。たとえば、別々のＣＤＲ回路が実装される場合、交差の展開（unrolling）を実行する必要がない。従来には、１ビット以上の展開を実行するために、非常に高速な設計が必要とされるため、この利点は、さらに重要である。また、スライサの総数が減らされるため、フロントエンドおよびクロックパワーが節約される。また、これらの回路および方法によって、強力な連続時間線形等化器（ＣＴＬＥ）を使用して、ペイロードデータの信号雑音比（ＳＮＲ）に影響を与えることなく、アイの交差を開くことができる。また、これらの回路および方法によって、非主要交差に基づく回路、たとえば、すべてのデータ遷移を使用しないミューラー・ミュラーＣＤＲ回路をデータ受信器に実装することに関連するＣＤＲ速度の問題を解決することができる。また、これらの回路および方法によって、ミューラー・ミュラーＣＤＲ回路を単独に実装する場合に満たすことのできないクロックパターン要件、たとえば、多くのデータ伝送プロトコルに送信される準拠ジッタトレランスパターン（ＣＪＴＰＡＴ）要件を満たすことができる。設計内の未展開の交差が良くないアイ開きを有する可能性があり、このような場合に、ファジー交差によってバックプレーン損失が高くなる。以下に記載するさまざまな回路および方法は、別々のチャネル反転ＣＴＬＥを使用することによって、良くないアイ開き問題を克服することができる。
本明細書は、本発明の１つ以上の実現例の新規と思われる特徴を規定する特許請求の範囲を含むが、図面に関連して詳細の説明から、回路および方法をより良く理解できると考えられる。理解すべきことは、さまざまな回路および方法を開示したが、これの回路および方法は、本発明の構成の例示のみであり、さまざまな形で具体化することができることである。したがって、本明細書に開示された特定の構造上および機能上の詳細は、限定として解釈されるべきではなく、単に特許請求の範囲の原理、また実質的に任意の適切な詳細構造に本発明の構成をさまざまな方法で適用することを当業者に教示するための基本原理として解釈されるべきである。さらに、本明細書に使用された用語および語句は、限定することではなく、回路および方法の理解可能な説明を提供することを意図している。
まず、図１を参照して、図１は、データ信号のデータの検出、より具体的には、アレキサンダＣＤＲ回路を用いたデータの検出を示すタイミング図である。アレキサンダＣＤＲ位相検出アルゴリズム（２Ｘオーバーサンプリングとも知られている）は、データビット間の「主要」交差を使用して、埋め込まれたクロックタイミング情報を抽出する。アレキサンダＣＤＲ回路は、捕捉された交差が遷移前のビットまたは遷移後のビットに等しい同様の確率（すなわち、５０％の確率）を有するタイミング点を検索する。アレキサンダＣＤＲは、すべてのデータ遷移を使用するため、データパターンに依存しない。図１に示すように、捕捉された交差ＸがＡ（Ｂの反対側に位置する）と同様である場合、クロックが進んでいる。捕捉された交差ＸがＢと同様である場合、クロックが遅れている。しかしながら、以下でより詳細に説明するように、受信器の回路機能、たとえばクロック位相制御を実現するように、アレキサンダＣＤＲ回路を実装することは、高価である。
図２を参照して、図２は、ミューラー・ミュラーＣＤＲ（ボーレートＣＤＲまたはタイミング勾配ＣＤＲとしても知られている）アルゴリズムを用いてデータ信号のデータ検出を示す別のタイミング図である。ミューラー・ミュラーＣＤＲは、図２に示された「非主要」交差を使用して、クロックを抽出する。非主要交差は、プレカーソルシンボル相互干渉（ＩＳＩ）およびポストカーソルシンボル相互干渉による波形弯曲によって、アイのピークに形成される。図２において、短い破線で示された波形は、ポストカーソルＩＳＩ（すなわち、ピークの前に発生したデータ遷移）によって曲げられる。長い破線で示された波形は、プレカーソルＩＳＩ（すなわち、ピークの後に発生したデータ遷移）によって曲げられる。換言すれば、ミューラー・ミュラーＣＤＲ実装は、等化後のアイから、同量のプレカーソルＩＳＩおよびポストカーソルＩＳＩを有するサンプリング点を求めている。留意すべきことは、図２のパターンの他の半分（すなわち、下部の遷移）が省略されていることである。短い破線の波形および長い破線の波形が同時に発生しないため、上記の「レベル比較」は、実際に、短い破線の波形または長い破線の波形を図２の水平破線と比較することによって行われる。図２においてＰとして標記されたピークの「期待値」として知られているこの水平破線レベルは、別のループによって、サンプリング点に位置する短い破線の波形および長い破線の波形の平均値に調整される。このレベルは、誤差スライサレベルとして知られている。
留意すべきことは、ミューラー・ミュラーＣＤＲアルゴリズムは、２単位区間（ＵＩ）のサイクルタイムクロック（たとえば、０１０１０１．．．タイミングパターン）のようなデータパターンで動作しないことである。このようなクロックパターンを支持できるＣＤＲ技術は、多くのプロトコルに必要されるＣＪＴＰＡＴテストに合格する必要がある。しかしながら、ミューラー・ミュラーＣＤＲアルゴリズムがプレカーソルＩＳＩによる波形の弯曲およびポストカーソルによる波形の弯曲を区別することができず、且つ両方が通常同時に存在するため、ミューラー・ミュラーＣＤＲ技術を使用して、このようなクロックパターンを検出することができない。ミューラー・ミュラーＣＤＲアルゴリズムに寄与できる遷移として、遷移の少なくとも一方側（すなわち、遷移前のビットまたは遷移後のビット）は、反復するビットでなければならない。したがって、ミューラー・ミュラーＣＤＲアルゴリズムは、すべての遷移を使用しないため、アレキサンダＣＤＲアルゴリズムに比べて、検出「ゲイン」が低い。
図３を参照して、図３は、集積回路においてデータの受信を可能にする回路を示すブロック図である。具体的には、たとえば判定帰還等化器（ＤＦＥ）データ径路であってもよいデータ経路３０２は、線形等化器３０４の出力を受信するように接続される。図示には、線形等化器３０４は、ＣＴＬＥとして、より具体的にはロングテール補正ＣＴＬＥとして示されている。データ経路３０２は、デシリアル化ユーザデータを生成する。受信器に入力されるデータ信号は、入力端３０５で受信され、線形等化器３０４にカップリングされる。ＣＤＲおよび適応ロジック回路３０６は、データ径路３０２の出力端に接続される。第２の経路３０８も、受信した入力データストリームにカップリングされる。この第２の経路は、以下でより詳細に説明するように、クロック位相オフセットを調整するように構成される。第２の経路３０８は、図面においてチャネル反転ＣＴＬＥとして示された第２の線形等化器３１０の出力端に接続されている非ＤＦＥ交差径路を含む。所定の時点で入力端３０５で入力された波形が、現在のビット前のさまざまなビットからのＩＳＩと現在のビットからの微弱信号と重畳したものを含むため、信号の等化によって、ＩＳＩが除去され、微弱の現在のビットが目立つようになる。その時点で、信号のアイを特定して、主要交差、非主要交差およびピークなどを決定する。以下でより詳細に説明するように、ＣＤＲおよび適応ロジック回路は、波形が展開操作の一部として、一定の量で上昇または下降した後に、捕捉フリップフロップの出力を受信する。
第１の位相補間器３１２は、第１のクロック信号をデータ経路３０２に提供するように接続され、第２の位相補間器３１４は、第２のクロック信号を第２の径路３０８に提供するように接続される。各々の位相補間器は、位相ロックループ（ＰＬＬ）回路からの多相クロック信号を受信するように、接続される。位相補間器およびＰＬＬ回路の更なる詳細は、図５および６にそれぞれ示される。
線形等化、たとえば、離散時間用に設計されたＣＴＬＥ回路またはフィードフォワード等化器（ＦＦＥ）により行われた等化は、単に高域通過フィルタを用いてバックプレーン損失の伝達関数を「反転」することによって、高周波領域の信号強度を増幅するため、低コスト（すなわち、低パワーおよび低複雑さ）の等化方式である。この処理は、必要な高周波信号を増幅すると同時に、不要な高周波ノイズも増幅してしまう。留意すべきことは、「ノイズ」という用語は、クロストークおよび反射などの他の非理想的ものを含むように意図していることである。この増幅効果は、「ノイズカラーリング」として知られている。ノイズカラーリングは、（等化器入力端の）ノイズインパルスを（等化器出力端で）ＣＴＬＥのインパルス応答である異なる形状の波形に変換する。ＣＴＬＥ回路のインパルス応答が単一のビットよりも長いため、変換後の「ノイズ」は、もはや「純粋な」ノイズではない。すなわち、ノイズは、従来の方法でノイズを観察することによって、「予測する」ことができる余分なエネルギー内容を含んでいる。したがって、ＣＴＬＥのみの設計は、準最適の信号対雑音比（ＳＮＲ）をもたらし、準最適のビット誤り率（ＢＥＲ）をもたらす。よって、線形等化は、増幅によるノイズカラーリングを許容できる低損失の環境のみに適する。
しかしながら、図３に示されたＤＦＥデータ径路を設けることによって、性能を向上することができる。ＤＦＥは、高損失の環境において有用である等化方式である。ＤＦＥ設計において、ポストカーソルＩＳＩは、過去判定のスケーリングされたバージョンからなるＩＳＩ補正信号によりキャンセルされる。したがって、上述した非理想的ものの影響は、「０」または「１」の判定処理に制限される。換言すれば、「０」または「１」の判定が正しく行われる場合、判定後のデータビットは、送信器内の汚染されていない元のデータビットと同様にクリーンになる。その後、この処理されたたビットを用いて、受信器内で、等化用の雑音のないＤＦＥ補正信号を合成することができる。過去のビットは、タップ重み付き出力端を有するデジタル遅延鎖であるＤＦＥ有限インパルス応答（ＦＩＲ）回路に格納される。このように、（「０」または「１」の決定を行う）捕捉レジスタまたはフリップフロップの入力端の非理想的もののスペクトルは、ＲＸ入力パッドのノイズのスペクトルと同様にすることができる（すなわち、「カラーリング」されていない）。ＤＦＥ等化のこの（非理想信号をカラーリングしない）特性は、ＤＦＥを備える回路に優れたＳＮＲ、したがって優れたＢＥＲ性能を与える。
図４を参照して、図４は、集積回路においてデータの受信を可能にする回路を示す別のブロック図である。図４の回路は、図３の回路に基づいたものであるが、さまざまな入力を受信するように接続されたＤＦＥＦＩＲフィルタ４０２を特別に開示している。具体的には、適応ロジック回路４０４は、デジタル−アナログ変換器（ＤＡＣ）４０６に接続され、ＤＡＣ４０６の出力端は、ＤＦＥＦＩＲフィルタ４０２に接続される。ＤＡＣ４０６は、Ａ〜Ｄで表記した信号を生成する。信号Ａ＝−ＵＴ、信号Ｂ＝＋ＵＴ、信号Ｃ＝＋／−ＵＴ＋Ｖｐｅａｋ、および信号Ｄ＝０。また、垂直アイ走査ロジック回路４０８は、ＤＡＣ４０９に接続される。ＤＡＣ４０９は、値Ｅ＝−／＋ＵＴ−／＋Ｖｓｃａｎを生成する。
留意すべきことは、ＤＦＥＦＩＲフィルタ４０２のｈ２〜ｈ１０は、（当該技術分野において周知であるように）「ピーク」情報を用いて、最小平均二乗誤差（ＭＭＳＥ）アルゴリズムによって自動的に設定され、ｈ１は、ＵＴとして指定される。ＭＭＳＥによって、過去のデータビットが平均として現在のビットのピークスライス結果と相関しないように、ＤＦＥフィードバックに関する値（すなわち、各タップの強度）を選択することができる。ＭＭＳＥアルゴリズムは、タップが真ではないことを検出した場合、このタップを真に調整する。ＵＴは、ｈ２〜ｈ１０値の調整と同様に調整されるが、第１のＤＦＥタップは、非常に等化し難いため、単独にＵＴとして指定される。（以下でより詳細に説明する）展開がｈ１に行われないと、タイミング要件を満たすことができない。したがって、ＵＴ値は、チャネル損失に調整される。送信器が受信器のすぐ隣りにある場合、ＵＴ値は、（自動的に）０に調整される。チャンネルが耐えられる最大の損失、たとえば３０ｄＢにある場合、ＵＴは、最大値（約１５０ｍＶ）に設定される。
比較器４１０は、信号Ａおよび加算回路４１１の出力を受信する。加算回路４１１は、ＤＦＥＦＩＲフィルタ４０２の出力および線形等化器３０４の出力を受信する。比較器４１０の出力端は、レジスタ４１２に接続される。比較器４１４は、信号Ｂおよび加算回路４１１の出力を受信するように接続される。比較器４１４の出力端は、レジスタ４１６に接続される。レジスタ４１２および４１６の各々の出力端は、マルチプレクサ４１８に接続される。マルチプレクサ４１８の出力は、data0信号である。同様に、比較器４２０は、信号Ａおよび加算回路４２１の出力を受信する。加算回路４２１は、ＤＦＥＦＩＲフィルタ４０２の出力および線形等化器３０４の出力を受信する。比較器４２０の出力端は、レジスタ４２２に接続される。比較器４２４は、信号Ｂおよび加算回路４２１の出力を受信するように接続される。比較器４２４の出力端は、レジスタ４２６に接続される。レジスタ４２２および４２６の各々の出力端は、マルチプレクサ４２８に接続される。マルチプレクサ４２８の出力は、data1信号である。したがって、data0およびdata1信号は、入力データストリームのデータを受信するために適切なタイミングを有するクロック信号を生成する２つのＣＤＲ回路のうちいずれか１つを用いて、生成される。
比較器４３０は、信号Ｃおよび加算回路４１１の出力を受信するように接続される。比較器４３０の出力端は、レジスタ４３２に接続される。レジスタ４３２の出力は、peak0信号である。同様に、比較器４３４は、信号Ｃおよび加算回路４２１の出力を受信するように接続される。比較器４３４の出力端は、レジスタ４３６に接続される。レジスタ４３６の出力は、peak1信号である。peak0信号およびpeak1信号は、ミューラー・ミュラーＣＤＲにタイミングを提供し、等化の最適な設定を見つけるように、適応ロジック４０４に「誤差」信号を提供する。したがって、peak0信号およびpeak1信号は、（アレキサンダＣＤＲ回路などを用いて）データの再生を可能にし、（ミューラー・ミュラーＣＤＲなどを用いて）すでにデータの再生に利用可能な情報を再利用することによって、位相オフセットの効率的な決定を可能にする二重機能を有する。
図面においてアレキサンダＣＤＲ回路として示された第１のＣＤＲ回路４３８は、位相補間器３１２に接続される。位相補間器３１２の出力は、クロック信号であり、図示のように、レジスタ４１２、４１６、４２２、４２６、４３２および４３６を制御するようにこれらのレジスタに提供される。アレキサンダＣＤＲ回路は、入力されたデータ信号を分析し、データを受信するように構成されたＰＬＬ４３９によって提供されたクロックの適切な位相を決定することによって、クロック信号を再生する。以下に説明する理由により、アレキサンダＣＤＲ回路を実装することができるが、理解すべきことは、非主要交差を検出する他のＣＤＲ回路を実装して、データからクロック信号を精確に抽出することもできることである。
第２のＣＤＲ回路を実装することによって、クロック位相オフセットを調整することができる。具体的には、比較器４６２は、信号Ｄおよび第２の線形等化器３１０の出力を受信するように接続される。比較器４６２の出力端は、レジスタ４６４に接続される。レジスタ４６４は、未展開のCrossing0信号を生成する。同様に、比較器４６６は、信号Ｄおよび第２の線形等化器３１０の出力を受信するように接続される。比較器４６６の出力端は、レジスタ４６８に接続される。レジスタ４６８は、未展開のCrossing1信号を生成する。図面においてアレキサンダＣＤＲ回路として示された第２のＣＤＲ回路４７２の出力端および第１のＣＤＲ回路４３８の出力端は、加算回路４７３に接続される。加算回路４７３の出力およびＰＬＬ４３９からのクロックは、位相補間器３１４に提供される。第２のＣＤＲ回路４７２は、ミューラー・ミュラーＣＤＲ回路として示されているが、理解すべきことは、他のＣＤＲ回路、特に非主要交差を用いてクロック信号を抽出するＣＤＲ回路を使用してもよいことである。
また、アイ走査に関連する走査値は、設定される。比較器４７４は、加算回路４１１の出力およびＤＡＣ４０９から生成された出力信号Ｅにカップリングされる。比較器４７４の出力は、scan0信号を生成するように、レジスタ４７６にカップリングされる。同様に、比較器４７８は、加算回路４２１の出力およびＤＡＣ４０９から生成された出力信号Ｅにカップリングされる。比較器４７８の出力は、scan1信号を生成するように、レジスタ４７９にカップリングされる。水平アイ走査ロジック回路４８０は、加算回路４８２に接続される。加算回路４８２も第１のＣＤＲ回路４３８の出力を受信する。位相補間器４８４は、加算回路４８２の出力を受信し、クロック信号を生成する。生成されたクロック信号は、レジスタ４７６および４７９に提供される。scan1信号およびscan0信号は、（data1信号およびdata0信号を用いて行われる）通常の捕捉動作に加えて、（通常動作に対して）一定量のオフセットをもってデータ捕捉結果を得るように、提供される。たとえば、オフセットｘを足すと、scan1信号とdata1信号とは、常に同様であり、誤差が存在しない。しかしながら、オフセットｙを足す場合、scan1信号とdata1信号とは、異なる可能性がある（すなわち、誤差が存在する）。したがって、ビット誤差を取得する許容範囲は、水平方向または垂直方向のｘとｙとの間にある。この知識は、単にアイ走査のときに使用され、通常動作中に必ずしも必要されない。
アレキサンダＣＤＲ回路は、２つの真のユーザデータの間の中間点で結果を取得する。換言すれば、取得された結果は、データから「位相ずれ」を有する必要がある。したがって、図４に示すように、「ピーク」クロックは、データを駆動するクロックと同様である。この場合、ピークとデータとの間の差は、垂直スライスレベルのみに存在する。ピークを検出するように、ピークに追加のオフセットを与える。アレキサンダＣＤＲ回路は、データの間に位置するクロック（すなわち、主要交差）を提供するために、別体の位相補間回路からの助けを必要とする。図４の重要な局面において、（第１のＣＤＲ回路４３８および第２のＣＤＲ回路４７２からの）「位相ずれ」要件は、９０°にする必要がない。すべて（データおよび交差の両方）が高価である同一の等化回路から得られたときに、９０°の位相差を適用することができる。また、（「平均値」で動作するＣＤＲは、交差にビット誤差を有することを許容可能であるため）交差でコーナーカットを行うことが望まれる場合、９０°はもう正しい値ではなくなる。したがって、ミューラー・ミュラー回路は、新しい値を選択して、図４の回路内の９０°という値を置き換える。ミューラー・ミュラー回路は、その初期−後期比が平均してアレキサンダの初期−後期比（すなわち、ロックで５０／５０）と一致するように、この新しい値を選択する。
したがって、図３および図４の回路は、集積回路に実装されたデータ受信器の異なる部分に異なる等化器および異なるクロックおよびデータ再生回路を選択的に実装することによって、回路の要件を低減し、性能を向上させる。より具体的には、データを受信する機能およびクロック位相オフセットを調整する機能を別々に実行するように、別々のＣＤＲ回路を実装することによって、回路の性能を最適化する。すなわち、別々のＣＤＲ回路および線形等化器は各々、最も適するタスクを実行するように実装される。チャネル反転ＣＴＬＥ３１０およびロングテール補正ＣＴＬＥ３０４は、増幅する周波数範囲に基づいて選択される。チャネル反転ＣＴＬＥ３１０は、ＤＣからデータレートの半分までの全周波数範囲内のすべての損失に対して等化を行う。ロングテール補正ＣＴＬＥ３０４は、ＤＣからデータレートの半分の１０分の一までの低周波損失に対して等化を行い、ＤＦＥは、残りの高周波損失を補正する。ＤＦＥは、十分な数のタップ、たとえば約５０個をもっていないため、低周波数の損失を等化することができない。
図４のＤＦＥＦＩＲフィルタ４０２を実装する場合、装置のＤＦＥタップの数（すなわち、ＤＦＥＦＩＲ長）は、加算ノードの寄生接合容量によって制限される。タップの数を制限する別の要因は、適応ロジック回路および補正強度を設定するＤＡＣの面積である。装置の総タップ数は、一般的に１４以下に維持される。その理由は、ＤＦＥフィルタを用いて、すべてのポストカーソルＩＳＩを等化することが現実的ではないので（高損失を等化するために、１００以上のタップが必要とされる）、ＤＦＥ装置の低周波数領域の損失（すなわち、ＤＦＥの範囲を越える単一ビット応答におけるロングテールＩＳＩ）は、（全体のチャネル損失を反転せず）ロングテールのみを補正する低増幅ゲインＣＴＬＥにより等化することができるためである。
超高速のSerdes回路において、ＤＦＥのコストは、判定帰還径路の第１のビットのタイミング制約を緩和する「展開」（または「推測」と呼ばれる）方式を使用する必要があるということによって、さらに高価になる。展開は、冗長リソースを加えること（たとえば、追加の捕捉フリップフロップを提供すること）によって、タイミング制約を破る。フリップフロップとして実現することができる捕捉レジスタは、二重に設けられ、２つの異なる識別閾値（展開閾値、またはその略ＵＴとして知られる）に配線される。一方の判定閾値は、前のビットが０である場合に専用され、他方の判定閾値は、前のビットが１である場合に専用される。事前にどの閾値が必要とされることが分からないため、両方の可能性が包含される。最終的な判定結果は、すべての決定が行われてから一定の時間の後、選択される。展開方式の使用によって、フロントエンド（すなわち、ＣＴＬＥ）のローディングを増加するため、フロントエンドのパワーが増加される。
１ビット展開を備えるＤＦＥ設計は、「右側交差」アレキサンダＣＤＲを用いて実現することができる。アレキサンダＣＤＲを使用するために、データを等化する（展開する）方法と同様の方法で、交差を等化する必要がある。本明細書において、「右側交差」は、データビットを展開するときと同様の「前のビット」情報を用いて展開された右手側（または時間的に遅い）交差を意味する。この時、ホールド時間問題を回避するために、交差の展開選択信号は、追加のラッチによって遅延させられる。ＣＪＴＰＡＴのクロックパターン要件を満たすために、未展開の交差を捕捉した。
ミューラー・ミュラーＣＤＲ回路は、交差を必要しないため、設計をより簡単にすることができる。しかしながら、ミューラー・ミュラーＣＤＲ回路は、クロックパターンで動作せず、非常に小さい位相検出ゲインを有するという制限がある。すなわち、すべてのデータ遷移の約７／８は、この設計のミューラー・ミュラーＣＤＲに利用することができない。遷移の少なくとも一方側が繰り返さなければならないルールを満たしていないため、遷移の半分は、使用できない。残りの遷移の半分も、ピークスライサ（すなわち、誤差スライサ）に冗長捕捉フリップフロップが存在しないため、使用できない。したがって、展開閾値に対して、時間多重化を行う必要がある。残りの４分の１の遷移において、最後の半分は、「ピーク」（すなわち、現在のデータは、１でなければならない）しか検出され、「谷」が検出されないため、使用できない。したがって、この方式は、殆どのプロトコルのジッタトレランス要件を満たしていない非常に遅いＣＤＲループにつながる。しかしながら、ミューラー・ミュラーＣＤＲは、図４の回路の基準クロックに沿って移動する遅い位相を追跡するときに、問題にならない。
良好なＳＮＲを確保するために、図４に展開ＤＦＥを用いてペイロードデータを等化するとともに、展開されていない２つの交差スライサは、別体の専用ＣＴＬＥ（たとえば、チャネル反転ＣＴＬＥ）を用いて等化される。このことは、ＣＴＬＥのみの設計を用いて、交差に展開回路を使用しないことによってパワーを節約し、（重平均化に基づき、不十分なＳＮＲを有する）チャネル反転ＣＴＬＥを用いて、交差スライサのみを駆動することによって、ＣＤＲの機能性を低下することなく、一定の低レベルのビット誤り率を維持することと類似している。ペイロードデータのＳＮＲは、影響されない。従来の装置とは異なり、図３および４の回路のデータ径路および交差経路は、（データクロックと交差クロックと間のクロック位相オフセットが従来の装置のように９０°に固定されていないため）、互いにタイミング上一致する必要がない。むしろ、そのクロック位相オフセットは、図４の回路内のミューラー・ミュラーＣＤＲ回路によって選択された最適な値に自動的に調整される。
留意すべきことは、「クロック位相オフセット」は、二種類、すなわち、各々のアドレスを指定できる系統的なクロック位相オフセットおよびランダムなクロック位相オフセットがある。クロックによってストローブされ、アレキサンダＣＤＲおよびミューラー・ミュラーＣＤＲ回路を駆動するデータ信号および交差信号が異なる等化回路によって生成されるため、回路間の系統的なクロック位相オフセットをアドレス指定しなければならない。すべてが一致すると仮定する場合、理想的なデータクロックと交差クロックとの間隔は、「できる限り遠い」である。データクロックは、１８０°毎に発する（よって、０°の位相でdata1を取得し、１８０°の位相でdata0を取得する）。したがって、Crossing1の理想的なクロスクロックの位置は、data1のクロックに比べて９０°で遅れた位置にある。データクロックの位相が移動する場合、（アレキサンダＣＤＲの追跡結果としての）交差クロックの位相も同様の量で移動する。
データを生成するための回路は、ＤＦＥ、展開回路、およびロングテールＣＴＬＥを有する。一方、交差回路は、ＤＦＥおよび展開回路を有しなく、チャンネルの全体反転を可能にする（低周波ロングテールのみを反転するデータ回路とは異なり、高周波損失および低周波損失の両方を反転する）ＣＴＬＥを有する。したがって、入力データの２つのコピーの間に未知の間隔（またはタイミングオフセット）が存在する場合、この差値をΔＴとして指定することができる（すなわち、ＤＦＥ径路がチャネル反転ＣＴＬＥ経路に比べて遅れている場合、ΔＴは、正の値をとる）。第１のコピーから「データ」を取得し、第２のコピーから交差を取得するため、データ用のクロックおよび交差用のクロックは、単に９０°で離されるのではなく、（９０°−ΔＴ）で離されなければならない。（データおよびピークに実行される）ミューラー・ミュラーＣＤＲの役目は、この（９０°−ΔＴ）値を見付けることである。この（９０°−ΔＴ）値は、チャネル損失、温度および電圧に依存する。ΔＴを事前に決定する信頼できる方法は、存在しない。これらの３つの要素が時間と共に急速に変化しないため、ミューラー・ミュラーは、このΔＴを追跡することできる。したがって、図７に示すように、アレキサンダループ回路およびミューラー・ミュラーループ回路の両方を使用する場合、データ経路および交差経路を同様にする必要がなく、交差経路をより安価に実現することができる。系統的クロック位相オフセット（すなわち、９０°−ΔＴ）は、（異なる等化回路を使用することによって生じた）データと交差との間のタイミング差と一致するように自動的に調整される。すなわち、図４の系統的クロック位相オフセットは、異なる生成回路によってデータおよび交差が異なるタイミングを有するということによって現れる。
図５を参照して、図５は、位相補間器を示すブロック図である。図５の回路によれば、第１のＤＡＣセット５０１は、入力クロックの第１の位相ＣＫＩとコモンモード電圧ＶＣＭとの両方を受信するように接続されたＩ−ＤＡＣ４０２を含む。以下でより詳細に説明するように、コモンモード電圧は、位相補間器の出力クロック信号に寄与しないように選択されたＤＡＣの出力端でコモンモード出力信号を生成するように使用される。第２のＤＡＣセット５０３は、Ｑ−ＤＡＣ５０４を含む。各Ｑ−ＤＡＣは、入力クロック信号の第２の位相ＣＫＱと、コモンモード電圧ＶＣＭとを受信する。
図５のＤＡＣの各々は、ＤＡＣに入力する２つの入力のうちいずれか１つを選択するように構成される。したがって、Ｉ−ＤＡＣおよびＱ−ＤＡＣは各々、ＣＫＩまたはＣＫＱクロック信号に基づいて、コモンモード出力（すなわち、差動出力ノードにおいて同様の電圧を有する出力、またはゼロ差動出力）またはＣＫ差動クロック信号を出力する。すべてのＤＡＣの出力は、加算回路５０８に提供される。加算回路５０８は、各々の出力クロック信号を加算することによって、位相補間器の出力クロック信号ＣＫＯＵＴを生成する。その後、必要に応じて、出力クロック信号の電圧を別の電圧に変換してもよい。たとえば、第１の電圧を有するクロック信号は、たとえばＣＫＬ−ＣＭＯＳ電圧変換器などの電圧変換器５１０によって、第２の電圧を有する出力クロック信号ＣＬＫＯＵＴに変換されてもよい。
図６を参照して、図６は、位相ロックループ（ＰＬＬ）を示すブロック図である。ＰＬＬ６００は、ループ帯域幅、減衰係数およびロック範囲などのさまざまな設計パラメータをデカップリングすることによって、柔軟なトレードオフ設計を容易にするＰＬＬ設計実装であるチャージポンプ系ＰＬＬの一例である。ＰＬＬ６００は、基準信号Ｆｒｅｆおよびフィードバック信号Ｆｆｅｅｄｂａｃｋを受信する位相／周波数検出器６０２、チャージポンプ６０４、および出力信号Ｆｏｕｔを生成する共振回路６０８に接続されたループフィルタ６０６から構成される。共振器回路６０８は、発振回路６１０および温度補償回路６１２を含む。
可変共振回路６０８の出力信号Ｆｏｕｔの周波数が高周波数範囲、たとえば５ギガヘルツ（ＧＨｚ）で動作しており、基準信号Ｆｒｅｆが比較的低い周波数範囲、たとえば１５６．２５メガヘルツ（ＭＨｚ）で動作する場合、クロックを分周する必要がある。したがって、当技術分野に周知であるように、分周器６１４によって、より低い周波数を有する信号を生成することができる。動作時に、位相／周波数検出器６０２は、たとえば、分周器６１４によって提供されるＦｒｅｆとＦｆｅｅｄｂａｃｋ出力との間の位相／周波数誤差に応じて、たとえば、デジタル信号ＵＰおよびＤＮならびにそれらの相補信号／ＵＰおよび／ＤＮを提供する。たとえば、Ｆｆｅｅｄｂａｃｋの位相／周波数がＦｒｅｆの位相／周波数より遅れている場合、信号ＵＰのパルス幅を増加し、信号ＤＮのパルス幅を減少することによって、共振回路６００の位相／周波数を前進させることができる。逆に、Ｆｆｅｅｄｂａｃｋの位相／周波数がＦｒｅｆの位相／周波数より進んでいる場合、信号ＵＰのパルス幅を減少し、信号ＤＮのパルス幅を増加することによって、共振器回路６０８の位相／周波数を遅延させることができる。
チャージポンプ６０４は、位相／周波数検出器６０２により出力された位相／周波数誤差信号に反応して、電流信号を出力する。たとえば、信号ＵＰのパルス幅が増加する場合、電流信号の大きさが増加する。逆に、信号ＤＮのパルス幅が増加する場合、電流信号の大きさが減少する。次いで、ループフィルタ６０６は、この電流信号を誤差電圧Ｖｅｒｒｏｒに変換し、共振回路６０８に供給し、共振回路６０８の出力周波数Ｆｏｕｔを設定する。Ｖｅｒｒｏｒは、共振回路６０８の１つ以上のコンデンサを制御することができる。負のフィードバックによって、ＦｒｅｆとＦｆｅｅｄｂａｃｋとの間の位相／周波数誤差は、共振回路６０８の動作により実質的にゼロに制御される。
図７を参照して、図７は、集積回路内にデータの伝送を可能にする複数のデータ経路を有する回路を示すブロック図である。図７の受信器は、２つの同様の自己完結型データ径路から構成される。２つの径路は、第１のデータ径路３０２および第２のデータ径路７０２を含み、共有しているロングテール補正ＣＴＬＥ３０４に接続される。各径路には、２つの加算ノード（すなわち、偶数加算ノードおよび奇数加算ノード）が使用される。各加算ノードにおいて、２つの捕捉フリップフロップ（すなわち、アップ展開およびダウン展開）がある。したがって、径路３０２および７０２の各々は、図４のように接続されている４つの捕捉フリップフロップ（すなわち、捕捉レジスタ４１２、４１６、４２２および４２６）を有する。径路のＤＦＥＦＩＲフィードバックデータは、その径路自体から取得される。制御回路７０４は、一対のマルチプレクサ７０６および７０８を含む。一対のマルチプレクサは、ランダムなクロック位相オフセットに対する補償を可能にするために、ピンポンロジックによって制御される。
２つの経路は、ユーザデータを提供する「ミッション」経路として交替する。ミッション径路ではない経路は、（「schmooze」モードにおいて）、ＤＦＥ調整情報（すなわち、誤差スライス出力）を提供し、データ捕捉範囲を最大化する最適なタイミング位置（すなわち、交差からのオフセット）を探索するタイミング径路として機能する。径路および機能のマッピングは、低速で切換するピンポンロジック回路７１０によって制御される。タイミング径路として機能するときに見付けた径路の最適なタイミング位置は、その経路がミッション経路として機能するときにも使用される。ピンポンロジック回路の状態に応じて、デシリアル化データは、各々の目的地に到達するように多重化される。したがって、高速（同期）多重化を行う必要がなく、（非ＤＦＥ交差によって駆動される）アレキサンダＣＤＲが両方の径路に共有される。各径路は、タイミングモードを使用して、最適なクロック位相オフセットを選択する。
本発明のこの形態の実現例は、前の部分に説明した利点と同様の利点を提供する。また、この設計は、動作中にクロック位相オフセットを追跡することができる。さらに、schmoozeモードにおいて、ＢＥＲ等高線（すなわち、垂直オフセット（すなわち、電圧）および水平オフセット（すなわち、クロックタイミング）の関数としてのＢＥＲ）を徹底的に検索することができる（すなわち、サンプル点のすべての可能な座標が検査される）。この手法によって得られた最終的許容範囲は、アイのリーディングエッジとテーリングエッジとが異なるスルーレートを有するときに生じるミューラー・ミュラーＣＤＲの水平オフセットに関する問題を有しない。
図７の回路は、系統的オフセット上に存在する「ランダム」オフセットの影響を軽減する。設計および配置上完全に一致する回路であっても、製造プロセスによって、いくつかの不一致を導入してしまう可能性もある。このような不一致は、その制御不能性を強調するため、通常「モンテカルロ」ミスマッチと呼ばれる。図７の回路構成において、上記のモンテカルロ効果によって２つのピークスライサが（データクロックに対して）クロックにいくつかの遅延を有することを除き、すべての要素が理想的であると仮定する場合、これらのモンテカルロミスマッチを検出し、補正することができる。より具体的には、（コードを生成するＣＤＲまたは調整ループを決定した後）、コードの手動オーバーライドを行い、（モンテカルロ効果が特定のチップの特定のチャンネルに焼き付けられた後に）シリコンの真のマージンを見付け出すことができる。上述したように、「理想よりも遅い」（later-than-ideal）ピークスライサの水平（タイミング）位置は、（アイの右側に比べて）アイの左側のマージンを縮小する。したがって、ミューラー・ミュラーＣＤＲコードをより小さい値に上書きする場合、マージンを元に戻すことができる。
しかしながら、マージンを元に戻すための上書き値を見付け出すために、試行錯誤処理を行う必要がある。一方側に失敗ビット（たとえば、コード「ａｂｃ」）を見付け、他方側に別の失敗ビット（たとえば、コード「ｘｙｚ」）を見付けるまで、ミューラー・ミュラーＣＤＲの出力コードを走査する。上記のモンテカルロミスマッチが存在しない場合、ミューラー・ミュラーＣＤＲは、（ａｂｃ＋ｘｙｚ）／２に非常に近いコードを選択する。実際に、モンテカルロミスマッチによって（すなわち、ピークスライサがバイアスされるため）、選択されたコードは、この（ａｂｃ＋ｘｙｚ）／２という最適値から離れている。「試行錯誤」処理は、一回しか実行しない場合に、その実装がそれ程難しくない。残念ながら、このミスマッチは、温度または電圧の変化とともに、時間的にドリフトすることができる。したがって、この較正処理（schmoozingとも呼ばれる）は、リアルタイムで実行される必要がある。ビット誤差の生成が避けられないため、２つの（同様の）ハードウェアを利用して、交代でユーザデータを取得することによって、一時的に「無効にした」経路に較正処理を行うと同様に、ビット誤差をユーザから隠すことができる。
図８を参照して、図８は、プログラマブルリソースを有する装置をプログラムするための一実現例のシステムを示すブロック図である。具体的には、コンピュータ８０２は、メモリ８０６から回路設計８０４を受け取るように接続され、コンフィギュレーションビットストリームを生成する。生成されたコンフィギュレーションビットストリームは、不揮発性メモリ８０６に格納される。以下でより詳細に説明するように、この回路設計は、ハードウェア記述言語（ＨＤＬ）で定義された高レベルの回路設計であってもよい。また、コンピュータは、コンフィギュレーションビットストリームを生成するソフトウェアを実行するように構成され、生成されたコンフィギュレーションビットストリームは、不揮発性メモリ８０８に格納され、集積回路８１０に供給されることができる。この集積回路８１０は、以下に説明される図９の集積回路のようなプログラマブル集積回路であってもよい。以下でより詳細に説明するように、コンフィギュレーションビットストリームのビットは、集積回路のプログラマブルリソースを設定するように使用される。
図９を参照して、図９は、図１〜７の回路を含み、プログラマブルリソースを有する装置を示すブロック図である。プログラマブルリソースを有する装置は、任意種類の集積回路装置、たとえばプログラマブルリソースを有する特定用途向け集積回路（ＡＳＩＣ）に実装することができるが、他の装置は、専用のプログラマブルロジック装置（ＰＬＤ）を含む。一種類のＰＬＤの例として、コンプレックス・プログラマブル・ロジック装置（ＣＰＬＤ）が挙げられる。ＣＰＬＤは、相互接続スイッチマトリックスによって、互いに接続され且つ入力／出力（Ｉ／Ｏ）リソースに接続された２つ以上の「機能ブロック」を含む。ＣＰＬＤの各機能ブロックは、プログラマブル・ロジック・アレイ（ＰＬＡ）またはプログラマブル・アレイ・ロジック（ＰＡＬ）装置に使用されたものと同様の２レベルＡＮＤ／ＯＲ構造を含む。他の種類のＰＬＤの例として、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）が挙げられる。典型的なＦＰＧＡにおいて、構成可能なロジックブロック（ＣＬＢ）のアレイは、プログラマブル入力／出力ブロック（ＩＯＢ）に接続される。これらのＣＬＢおよびＩＯＢは、プログラマブルルーティングリソースの階層体によって相互接続される。これらのＣＬＢ、ＩＯＢおよびプログラマブルルーティングリソースは、通常、オフチップメモリからコンフィギュレーションビットストリームをＦＰＧＡのコンフィギュレーションメモリセルにロードすることによって、カスタマイズされる。両種類のプログラマブルロジック装置の機能は、装置の機能を制御する目的のために装置に提供されたコンフィギュレーションビットストリームのコンフィギュレーションデータビットによって制御される。コンフィギュレーションデータビットは、揮発性メモリ（たとえば、ＦＰＧＡおよび一部のＣＰＬＤ内の静的メモリセル）、不揮発性メモリ（たとえば、一部のＣＰＬＤ内のフラッシュメモリ）、または他の種類のメモリセルに格納することができる。
図９の装置は、ＦＰＧＡアーキテクチャ９００を備える。ＦＰＧＡアーキテクチャ９００は、数多くの異なるプログラマブルタイル、たとえば、マルチギガビット送受信器（ＭＧＴ）９０１、ＣＬＢ９０２、ランダム・アクセス・メモリ・ブロック（ＢＲＡＭ）９０３、入力／出力ブロック（ＩＯＢ）９０４、コンフィギュレーションおよびクロックロジック（ＣＯＮＦＩＧ／ＣＬＯＣＫＳ）９０５、デジタル信号処理ブロック（ＤＳＰ）９０６、特殊入力／出力ブロック（Ｉ／Ｏ）９０７（たとえば、コンフィギュレーションポートおよびクロックポート）、およびデジタルクロック管理器、アナログデジタル変換器、システム監視ロジックなどのような他のプログラマブルロジック９０８を含む。一部のＦＰＧＡは、たとえば、ソフトウェアアプリケーションを実装するために使用できる専用のプロセッサブロック（ＰＲＯＣ）９１０を含む。
一部のＦＰＧＡにおいて、各プログラマブルタイルは、プログラマブル相互接続素子（ＩＮＴ）９１１を備える。ＩＮＴ９１１は、隣接する各タイル内の対応する相互接続素子への標準化接続およびそこからの標準化接続を含む。したがって、プログラマブル相互接続素子を互いに接続することによって、図示されたＦＰＧＡのプログラマブル相互接続構造を実現する。図９の上部例によって示すように、プログラマブル相互接続素子９１１は、同一タイル内のプログラマブルロジック素子への接続およびそこからの接続を含む。
たとえば、ＣＬＢ９０２は、ユーザロジックを実現するようにプログラムすることができる構成可能なロジック素子（ＣＬＥ）９１２と、単一のプログラマブル相互接続素子９１１とを含むことができる。ＢＲＡＭ９０３は、ＢＲＡＭロジック素子（ＢＲＬ）９１３の他に、１つ以上のプログラマブル相互接続素子を含むことができる。ＢＲＡＭは、コンフィギュレーションロジックブロックの分散ＲＡＭと別体の専用メモリを含む。一般的には、タイルに含まれる相互接続素子の数は、タイルの高さに依存する。図示された実装において、ＢＲＡＭタイルは、５つのＣＬＢと同様の高さを有するが、他の数のＣＬＢと同様の高さを有してもよい。ＤＳＰタイル９０６は、ＤＳＰロジック素子（ＤＳＰＬ）９１４の他に、適切な数のプログラマブル相互接続素子を含むことができる。ＩＯＢ９０４は、たとえば、２つの入力／出力ロジック素子（ＩＯＬ）９１５の他に、１つのプログラマブル相互接続素子９１１を含むことができる。装置の接続位置は、接続位置を制御する目的のために装置に供給されたコンフィギュレーションビットストリームのコンフィギュレーションデータビットによって制御される。プログラマブル相互接続によって、配線を含む接続は、コンフィギュレーションビットストリームのビットに応じて、さまざまな信号を、プログラマブルロジック回路に実装された回路、またはＢＲＡＭ、プロセッサなどの他の回路に供給することを可能にする。
図示された実装において、ダイの中央付近のコラム状領域は、コンフィギュレーション、クロックおよび他の制御ロジックに使用される。このコラムから延在するコンフィギュレーション／クロック分配領域９０９は、ＦＰＧＡの全幅に亘ってクロックおよびコンフィギュレーション信号を分配するように構成されている。図９に示されたアーキテクチャを利用する一部のＦＰＧＡは、ＦＰＧＡの大部分を構成する規則的なコラム状構造を乱す追加ロジックブロックを含む。追加ロジックブロックは、プログラマブルブロックおよび／または専用ロジックであってもよい。たとえば、図９に示されたプロセッサブロック（ＰＲＯＣ）９１０は、複数列のＣＬＢおよびＢＲＡＭを跨る。
なお、図９は、単に例示的なＦＰＧＡアーキテクチャを図示することを意図している。コラム内のロジックブロックの数、コラムの相対幅、コラムの数および順番、コラムに包含されたロジックブロックの種類、ロジックブロックの相対サイズ、および図９の上部に示された相互接続／ロジック実装は、単に例示的なものである。たとえば、実際のＦＰＧＡにおいて、ユーザロジックの効率的な実装を容易にするために、一般的に、ＣＬＢの２つ以上の隣接する列は、ＣＬＢの出現する箇所に含まれる。図９の実装がプログラマブルリソースを有する集積回路に関するものであるが、以下でより詳細に説明する回路および方法は、任意種類のＡＳＩＣに実装することができることを理解すべきである。
図１０を参照して、図１０は、図９の装置の構成可能なロジック素子を示すブロック図である。具体的には、図１０は、図９のコンフィギュレーションロジックブロック９０２の構成可能なロジック素子を簡略化して示している。図１０の実装において、スライスＭ１００１は、４つのルックアップテーブル（ＬＵＴＭ）１００１Ａ〜１００１Ｄを含む。４つのルックアップテーブルは、６つのＬＵＴデータ入力端Ａ１〜Ａ６、Ｂ１〜Ｂ６、Ｃ１〜Ｃ６およびＤ１〜Ｄ６によりそれぞれ駆動され、各々が２つのＬＵＴ出力信号Ｏ５、Ｏ６を提供する。ＬＵＴ１００１Ａ〜１００１Ｄからの出力信号Ｏ６は、スライス出力端Ａ〜Ｄをそれぞれ駆動する。ＬＵＴデータ入力信号は、ＦＰＧＡ相互接続構造によって、プログラマブル相互接続素子１０１１により実装され得る入力マルチプレクサを介して供給され、ＬＵＴ出力信号は、この相互接続構造に供給される。スライスＭは、出力端ＡＭＵＸ〜ＤＭＵＸを駆動する出力選択マルチプレクサ１０１１Ａ〜１０１Ｄと、メモリ素子１００２Ａ〜１００２Ｄのデータ入力端を駆動するマルチプレクサ１０１２Ａ〜１０１２Ｄと、組合マルチプレクサ１０１６、１０１８および１０１９と、バウンスマルチプレクサ回路１０２２〜１０２３と、（組み合わせると、入力クロック径路に任意の反転を提供する）インバータ１００５およびマルチプレクサ１００６によって表される回路と、マルチプレクサ１０１４Ａ〜１０１４Ｄ、１０１５Ａ〜１０１５Ｄ、１０２０〜１０２１および排他的ＯＲゲート１０１３Ａ〜１０１３Ｄを有するキャリアロジックとを含む。図１０に示すように、これらのすべての素子は、互いに接続される。図１０は、マルチプレクサの選択入力端を示していない。これらの選択入力端は、コンフィギュレーションメモリセルによって制御される。換言すれば、コンフィギュレーションメモリセルに記憶されたコンフィギュレーションビットストリームのコンフィギュレーションビットは、マルチプレクサの正しい入力端を選択するように、マルチプレクサの選択入力端に提供される。これらのコンフィギュレーションメモリセルは、周知であるため、図面を明瞭化にするために、図１０ならびに本明細書の他の選択図面から省略される。
図示された実装において、メモリ素子１００２Ａ〜１００２Ｄの各々は、同期または非同期のフリップフロップまたはラッチとして機能するようにプログラムすることができる。スライス内のすべての４つのメモリ素子の同期および非同期機能の選択は、同期／非同期選択回路１００３をプログラムすることによって行われる。Ｓ／Ｒ（セット／リセット）入力信号がセット機能を提供するようにメモリ素子をプログラムすると、ＲＥＶ入力端は、リセット機能を提供する。Ｓ／Ｒ入力信号がリセット機能を提供するようにメモリ素子をプログラムすると、ＲＥＶ入力端は、セット機能を提供する。メモリ素子１００２Ａ〜１００２Ｄは、たとえば、グローバルクロックネットワークによってまたは相互接続構造によって提供されるクロック信号ＣＫによってクロックされる。これらのプログラマブルメモリ素子は、ＦＰＧＡ設計分野に周知である。メモリ素子１００２Ａ〜１００２Ｄの各々は、相互接続構造に登録された出力信号ＡＱ〜ＤＱを提供する。各々のＬＵＴ１００１Ａ〜１００１Ｄが２つの出力信号Ｏ５およびＯ６を提供するため、各ＬＵＴは、５つの共有入力信号（ＩＮ１〜ＩＮ５）を有する２つの５入力ＬＵＴとしてまたは６つの入力信号ＩＮ１〜ＩＮ６を有する１つの６入力ＬＵＴとして機能するように構成されてもよい。
図１０の実装において、各ＬＵＴＭ１００１Ａ〜１００１Ｄは、いくつかのモードのうちいずれか１つで機能することができる。ルックアップテーブルモードの場合、各ＬＵＴは、ＦＰＧＡ相互接続構造から、入力マルチプレクサを介して供給される６つの入力信号ＩＮ１〜ＩＮ６を受け取る。プログラムによって、６４個のデータ値のうち１つが、信号ＩＮ１〜ＩＮ６の値に基づいて、コンフィギュレーションメモリセルから選択される。ＲＡＭモードの場合、各ＬＵＴは、単一の６４ビットＲＡＭまたは共有アドレスを有する２つの３２ビットＲＡＭとして機能する。ＲＡＭ書き込みデータは、入力端ＤＩ１を介して（ＬＵＴ１００１Ａ〜１００１Ｃの場合、マルチプレクサ１０１７Ａ〜１０１７Ｃを介して）６４ビットＲＡＭに供給され、または入力端ＤＩ１およびＤＩ２を介して２つの３２ビットＲＡＭに供給される。ＬＵＴ ＲＡＭ内のＲＡＭ書き込み操作は、マルチプレクサ１００６からのクロック信号ＣＫおよびマルチプレクサ１００７からの書き込みイネーブル信号ＷＥＮによって制御される。マルチプレクサ１００７は、クロックイネーブル信号ＣＥまたは書き込みイネーブル信号ＷＥのいずれかを選択的に通過させることができる。シフトレジスタモードにおいて、各ＬＵＴは、２つの１６ビットシフトレジスタとして、または２つの１６ビットシフトレジスタを直列に接続することによって作られた１つの３２ビットシフトレジスタとして機能する。シフトイン信号は、入力端ＤＩ１およびＤＩ２の１つまたは両方を介して提供される。１６ビットおよび３２ビットシフトアウト信号は、ＬＵＴ出力端を介して提供されてもよく、３２ビットシフトアウト信号は、ＬＵＴ出力端ＭＣ３１を介してより直接的に提供されてもよい。シフトレジスタを連鎖するために、ＬＵＴ１００１ＡのＭＣ３１からの３２ビットシフトアウト信号は、出力選択マルチプレクサ１０１１ＤおよびＣＬＥ出力端ＤＭＵＸを介して、相互接続構造に提供されてもよい。したがって、上記の回路および方法は、図９および図１０の装置または任意の他の適切な装置に実装されてもよい。
図１１を参照して、図１１は、集積回路内にデータ受信器を実装する方法を示すフローチャートである。具体的に、ステップ１１０２において、集積回路は、データ信号を受信する。ステップ１１０４において、データ信号のデータを再生するように、第１のクロックおよびデータ再生回路をデータ受信器に実装する。ステップ１１０６において、クロック位相オフセットを調整するように、第２のクロックおよびデータ再生回路をデータ受信器に実装する。
図１２を参照して、図１２は、集積回路内にデータ受信器を実装する方法を示すフローチャートである。具体的に、ステップ１２０２において、集積回路は、データ信号を受信する。ステップ１２０４において、データ信号のデータを再生するように、第１の等化回路をデータ受信器に実装する。ステップ１２０６において、クロック位相オフセットを調整するように、第２の等化回路をデータ受信器に実装する。
図１１および１２の方法のさまざまな素子は、図１〜１０に記載の回路または他の適切な回路を用いて実装することができる。この方法の特定の要素を説明したが、理解すべきことは、方法の追加素子またはこれらの素子に関連する追加詳細は、図１〜１０の開示に従って実装することができることである。
以下に、いくつかの例を紹介する。これらの例は、例示的な装置および／または方法を説明するが、他の例および更なる例は、特許請求の範囲およびその均等物によって決定される本明細書の範囲から逸脱することなく、本明細書に記載の１つ以上の態様に従って考案することができる。
集積回路に実装されたデータ受信器について説明する。データ受信器は、データ信号を受信する入力端と、入力端に接続された第１の線形等化回路と、データ信号のデータを受信するように構成された第１のクロックおよびデータ再生回路とを備え、第１のクロックおよびデータ再生回路は、第１の線形等化器回路に接続された第１のレジスタを制御するための第１のクロック信号の生成を可能にし、入力端に接続された第２の線形等化回路を備え、第２の線形等化器は、第１の線形等化器とは異なり、クロック位相オフセットを調整するように構成された第２のクロックおよびデータ再生回路を備え、第２のクロックおよびデータ再生回路は、第２の線形等化器に接続された第２のレジスタを制御するための第２のクロック信号の生成を可能にする。
いくつかのデータ受信器において、データ信号のデータを受信するように構成された第１のクロックおよびデータ再生回路は、データビットの間の主要交差を用いて、データ信号内のクロックタイミング情報を抽出する。
いくつかの受信器において、第１のクロックおよびデータ再生回路は、アレキサンダクロックおよびデータ再生回路を含むことができる。
いくつかの受信器において、クロック位相オフセットを調整するように構成された第２のクロックおよびデータ再生回路は、データビットの間の非主要交差を用いて、データ信号内のクロックタイミング情報を抽出する。
いくつかの受信器において、クロック位相オフセットを調整するように構成された第２のクロックおよびデータ再生回路は、ミューラー・ミュラー回路を含むことができる。
いくつかの受信器において、第１の線形等化回路は、ロングテール連続時間線形等化回路を含むことができる。
いくつかの受信器において、第２の線形等化回路は、チャネル反転連続時間線形等化回路を含むことができる。
いくつかの受信器は、第１の線形等化回路の出力端に接続された判定帰還等化器を含むことができる。
本明細書に記載の例示的な方法は、集積回路内にデータ受信器の実装に関する。方法は、データ信号を受信するステップと、データ信号を第１の線形等化回路にカップリングするステップと、データ信号のデータを再生するように、データ受信器に第１のクロックおよびデータ再生回路を実装するステップとを備え、第１のクロックおよびデータ再生回路は、第１の線形等化器回路に接続された第１のレジスタを制御するための第１のクロック信号の生成を可能にし、データ信号を第２の線形等化回路にカップリングするステップを備え、第２の線形等化回路は、第１の線形等化回路とは異なり、クロック位相オフセットを調整するように、データ受信器に第２のクロックおよびデータ再生回路を実装するステップを備え、第２の線形等化器に接続された第２のレジスタを制御するための第２のクロック信号の生成を可能にする。
いくつかの方法において、第１の線形等化回路は、ロングテール連続時間線形等化回路を含む。
いくつかの方法において、第２の等化回路は、チャネル反転連続時間線形等化回路を含むことができる。
いくつかの方法において、第２のクロックおよびデータ再生回路は、第１のクロックおよびデータ再生回路とは異なる。
いくつかの方法において、データ信号のデータを再生するように第１のクロックおよびデータ再生回路を実装するステップは、アレキサンダクロックおよびデータ再生回路の実装を含む。
いくつかの方法において、クロック位相オフセットを調整するように第２のクロックおよびデータ再生回路を実装するステップは、ミューラー・ミュラークロックおよびデータ再生回路の実装を含む。
いくつかの方法は、第１の線形等化回路の出力端に判定帰還等化器を接続するステップをさらに含むことができる。
したがって、集積回路内にデータ送受信器を実装するための新規回路および新規方法が記載されている。多数の代替物および等価物は、開示された本発明を組み込むことによって得られることは、当業者によって理解されるであろう。したがって、本発明は、上記の実現例によって限定されず、添付の特許請求の範囲によって規定される。

Claims (15)

  1. 集積回路に実装されるデータ受信器であって、
    前記データ受信器は、
    データ信号を受信する入力端と、
    前記入力端に接続された第１の線形等化回路と、
    前記データ信号のデータを受信するように構成された第１のクロックおよびデータ再生回路とを備え、前記第１のクロックおよびデータ再生回路は、前記第１の線形等化器回路に接続された第１のレジスタを制御するための第１のクロック信号の生成を可能にし、
    前記入力端に接続された第２の線形等化回路を備え、前記第２の線形等化器は、第１の線形等化器とは異なり、
    クロック位相オフセットを調整するように構成された第２のクロックおよびデータ再生回路を備え、前記第２のクロックおよびデータ再生回路は、前記第２の線形等化器に接続された第２のレジスタを制御するための第２のクロック信号の生成を可能にする、データ受信器。
  2. 前記データ信号のデータを受信するように構成された前記第１のクロックおよびデータ再生回路は、データビットの間の主要交差を用いて、前記データ信号内のクロックタイミング情報を抽出する、請求項１に記載のデータ受信器。
  3. 前記第１のクロックおよびデータ再生回路は、アレキサンダクロックおよびデータ再生回路を含む、請求項１または２に記載のデータ受信器。
  4. クロック位相オフセットを調整するように構成された前記第２のクロックおよびデータ再生回路は、データビットの間の非主要交差を用いて、前記データ信号内のクロックタイミング情報を抽出する、請求項１〜３に記載のデータ受信器。
  5. クロック位相オフセットを調整するように構成された前記第２のクロックおよびデータ再生回路は、ミューラー・ミュラー回路を含む、請求項１〜４に記載のデータ受信器。
  6. 前記第１の線形等化回路は、ロングテール連続時間線形等化回路を含む、請求項１〜５に記載のデータ受信器。
  7. 前記第２の線形等化回路は、チャネル反転連続時間線形等化回路を含む、請求項１〜６に記載のデータ受信器。
  8. 前記第１の線形等化回路の出力端に接続された判定帰還等化器をさらに含む、請求項１〜７に記載のデータ受信器。
  9. データ受信器を集積回路に実装する方法であって、
    前記方法は、
    データ信号を受信するステップと、
    前記データ信号を第１の線形等化回路にカップリングするステップと、
    前記データ信号のデータを再生するように、前記データ受信器に第１のクロックおよびデータ再生回路を実装するステップとを備え、前記第１のクロックおよびデータ再生回路は、前記第１の線形等化器回路に接続された第１のレジスタを制御するための第１のクロック信号の生成を可能にし、
    前記データ信号を第２の線形等化回路にカップリングするステップを備え、前記第２の線形等化回路は、前記第１の線形等化回路とは異なり、
    クロック位相オフセットを調整するように、前記データ受信器に第２のクロックおよびデータ再生回路を実装するステップを備え、前記第２の線形等化器に接続された第２のレジスタを制御するための第２のクロック信号の生成を可能にする、方法。
  10. 前記第１の線形等化回路は、ロングテール連続時間線形等化回路を含む、請求項９に記載の方法。
  11. 前記第２の等化回路は、チャネル反転連続時間線形等化回路を含む、請求項９および１０に記載の方法。
  12. 前記第２のクロックおよびデータ再生回路は、前記第１のクロックおよびデータ再生回路とは異なる、請求項９〜１１に記載の方法。
  13. 前記データ信号のデータを再生するように第１のクロックおよびデータ再生回路を実装するステップは、アレキサンダクロックおよびデータ再生回路の実装を含む、請求項９〜１２に記載の方法。
  14. クロック位相オフセットを調整するように第２のクロックおよびデータ再生回路を実装するステップは、ミューラー・ミュラークロックおよびデータ再生回路の実装を含む、請求項９〜１３に記載の方法。
  15. 前記第１の線形等化回路の出力端に判定帰還等化器を接続するステップをさらに含む、請求項９に記載の方法。
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