JP6697990B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、特に帰還型等化器を備えた半導体装置に関する。

時間的に前（過去）のデータを用いて、波形の等化を行う帰還型等化器が知られている。帰還型等化器としては、例えば判定帰還型等化器（Ｄｅｃｉｓｉｏｎ Ｆｅｅｄｂａｃｋ Ｅｑｕａｌｉｚｅｒ、以下、ＤＦＥとも称する）等の種々の構成のものが存在する。

ＤＦＥは、例えばシリアルデータとパラレルデータとの相互変換を行うＳｅｒＤｅｓ（ＳＥＲｉａｌｉｚｅｒ／ＤＥＳｅｒｉａｌｉｚｅｒ）回路に設けられ、シリアルデータの波形を等化するのに使われる。

ＳｅｒＤｅｓ回路は、半導体装置に内蔵され、例えばＰＣＩ Ｅｘｐｒｅｓｓのカードに搭載される。ＰＣＩ Ｅｘｐｒｅｓｓには、規格によって転送レートの異なるものが複数存在する。規格ＰＣＩ Ｅｘｐｒｅｓｓ１．１（以下、規格Ｇｅｎ１）では、転送レートが、２．５Ｇｂｐｓであり、規格ＰＣＩ Ｅｘｐｒｅｓｓ２．０（以下、規格Ｇｅｎ２）では、転送レートが、５Ｇｂｐｓである。また、規格ＰＣＩ Ｅｘｐｒｅｓｓ３．０（以下、規格Ｇｅｎ３）では、転送レートが、８Ｇｂｐｓであり、規格ＰＣＩ Ｅｘｐｒｅｓｓ４．０（以下、規格Ｇｅｎ４）では、転送レートが、１６Ｇｂｐｓであ。ＰＣＩ Ｅｘｐｒｅｓｓカードに搭載されたＳｅｒＤｅｓ回路におけるＤＦＥは、カードが採用する規格に合わせた転送レートで動作することが要求されることになる。

ＤＦＥは、例えば特許文献１に記載されている。

特開２０１１−１５１７６５号公報

ＤＦＥは、例えばアナログ回路とデジタル回路によって構成される。特許文献１の図１において、ＤＦＥ（８０）は、アナログ回路により構成され、タップ係数決定回路（９０）およびデータフィルタ回路（１０）は、デジタル回路によって構成される。このような構成のＤＦＥを、それぞれの規格Ｇｅｎ１〜Ｇｅｎ４に合わせて、複数種類設計または／および製造すると、設計に要する時間が増え、製造費用の低減も難しい。なお、上記した（）内の符合は、特許文献１の図１において用いられている符号を示している。

そこで、本発明者は、最も転送レートの高い規格Ｇｅｎ４に合わせたＤＦＥを用意し、転送レートの低い規格Ｇｅｎ１〜Ｇｅｎ３においても、用意したＤＦＥを用いることにより、設計に要する時間および製造費用の低減を図ることを考えた。しかしながら、このようにした場合、例えばＤＦＥを構成するアナログ回路において要求される遅延時間が、転送レートによって異なるため、適切な等化を行うことが難しくなると言う課題が生じる。

特許文献１には、ＤＦＥの構成が記載されているが、異なる転送レートで用いた場合に、適切な等化を行うことが難しくなることは、認識されておらず、勿論記載もされていない。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態による半導体装置は、帰還型等化器を備えている。帰還型等化器は、入力データと帰還データとを加算し、加算データを出力する加算回路と、加算回路からの加算データをサンプリングし、サンプリングデータを出力する第１サンプリング回路と、第１サンプリング回路からのサンプリングデータにタップ係数を乗算して、帰還データを形成する乗算回路と、第１サンプリング回路からのサンプリングデータに基づいて、タップ係数を決定するタップ係数決定回路と、キャリブレーション回路を備えている。キャリブレーション回路は、第１サンプリング回路がサンプリングデータを出力してから、当該サンプリングデータに対応する加算データが、第１サンプリング回路に供給されるまでの遅延時間、または第１サンプリング回路のサンプリングのタイミングを調整する。

一実施の形態によれば、シリアルデータの転送レート（転送速度）が変わっても、適切に等化を行うことが可能な半導体装置を提供することができる。

実施の形態１に係わるＤＦＥの構成を示すブロック図である。 実施の形態１に係わるキャリブレーションモードの動作を示すフローチャート図である。 実施の形態１に係わるＤＦＥの動作を模式的に示した説明図である。 実施の形態２に係わるＤＦＥの構成を示すブロック図である。 実施の形態２に係わるキャリブレーションモードの動作を示すフローチャート図である。 実施の形態２に係わるＤＦＥの動作を示す波形図である。 実施の形態３に係わるＤＦＥの構成を示すブロック図である。 実施の形態１に係わる受信ユニットの構成を示す模式的なブロック図である。 実施の形態１に係わる半導体装置の構成を示すブロック図である。 実施の形態１に係わる電子装置の構成を示す模式的な断面図である。 （Ａ）から（Ｃ）は、ＤＦＥの基本的な動作を示す説明図である。 （Ａ）から（Ｃ）は、ＤＦＥの課題を説明する説明図である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部分には原則として同一の符号を付し、その繰り返しの説明は、原則として省略する。

（実施の形態１）
実施の形態の理解を容易にするために、先ず、ＤＦＥの基本的な動作と、シリアルデータの転送レートが変わった場合の課題を説明する。

＜ＤＦＥの基本的な動作＞
図１１は、ＤＦＥの基本的な動作を示す説明図である。図１１（Ａ）は、ＤＦＥにおける波形の等化を模式的に示す説明図である。図１１（Ｂ）は、矩形状の波形を有する入力データが、信号配線の入力端子に供給されたときに、信号配線の出力端子から出力される出力データの波形を示す波形図である。図１１（Ｃ）は、信号配線の伝達特性をＤＦＥによって等化することにより整形された出力データの波形を示す波形図である。説明を容易にするために、矩形状の波形が信号配線の入力端子に供給され、インパルス応答の波形を等化する場合を説明する。

図１１（Ａ）において、Ｗ（０）は、現在の入力データの波形を示し、Ｗ（−１）は、現在よりも時間的に前（過去）の入力データの波形を示している。また、Ｗ（＋１）は、現在よりも時間的に後（未来）の入力データの波形を示している。ＤＦＥにおいては、現在の入力データに対して、過去の入力データにタップ係数を乗算して得た帰還データを加算（減算）することによって、現在の入力データに対応する出力データの波形を整形する。これにより、信号配線が有する伝達特性の等化が行われる。以下の説明では、帰還データを加算するとして説明するが、帰還データを反転して加算することにより、加算は、実質的に減算を意味する。なお、図１１（Ａ）において、入力データの波形Ｗ（−１）、Ｗ（０）およびＷ（＋１）は、アイパターンとして描かれている。

信号配線の入力端子に、図１１（Ｂ）に示すような矩形状の入力データの波形Ｗ（０）が供給された場合、信号配線の有する伝達特性に従って、信号配線の出力端子から出力される出力データの波形は劣化し、形状が、入力データの波形Ｗ（０）とは異なり、例えば図１１（Ｂ）においてＷＶで示すような波形となる。ＤＦＥにおいては、図１１（Ａ）において、過去の入力データの波形Ｗ（−１）を、所定のタイミングｔｓでサンプリングする。このサンプリングにより得られたサンプリングデータとタップ係数ＴＰ（１）との間で、乗算回路１５（１）により乗算を行い、帰還データを形成し、所定のタイミングｔｂ（−１）で、現在の波形Ｗ（０）に加算（減算）する。信号配線の伝達特性が時間的に一定であれば、サンプリングデータに適切なタップ係数ＴＰ（１）を乗算することにより得られた帰還データは、所定のタイミングｔｂ（−１）のときの波形ＷＶの値Ｗ（−１）ｔｓを示している。そのため、この帰還データが示す値Ｗ（−１）ｔｓを反転して、波形ＷＶに加算することにより、図１１（Ｃ）に示すように、所定のタイミングｔｂ（−１）においては、波形の歪が整形される。

同様にして、図示しないが、さらに過去の入力データの波形Ｗ（−２）、Ｗ（−３）についても、これらの波形が供給されたときに、サンプリングしておき、適切なタップ係数を乗算して、所定のタイミングｔｂ（−２）、ｔｂ（−３）のときの波形ＷＶの値Ｗ（−２）ｔｓ、Ｗ（−３）ｔｓを示す帰還データを形成する。これらの帰還データを、タイミングｔｂ（−２）、ｔｂ（−３）において、波形ＷＶに加算することにより、タイミングｔｂ（−２）、ｔｂ（−３）において、図１１（Ｃ）に示すように、波形が整形される。その結果、信号配線の伝達特性が等化され、図１１（Ｃ）に示すように、整形された波形ＷＶＥの出力データが得られることになる。

なお、図１１（Ａ）〜（Ｃ）において、横軸は時間を示し、縦軸は電圧を示している。

＜転送レートが変わった場合の課題＞
次に、転送レートが変わった場合、すなわち転送レートの異なるシリアルデータを等化する場合の課題を説明する。転送レートの異なるシリアルデータを等化する場合の例としては、最も転送レートの高い規格Ｇｅｎ４に合わせたＤＦＥを、所謂マクロ回路として用意し、他の規格Ｇｅｎ１〜規格Ｇｅｎ３のＤＦＥとしても流用する場合が挙げられる。

図１２は、課題を説明する説明図である。図１２（Ａ）〜図１２（Ｃ）は、図１１（Ａ）〜図１１（Ｃ）と類似しており、同じ部分には、同じ符合が付されている。図１２（Ａ）において、乗算回路１５（１）は、アナログ回路によって構成されている。この乗算回路１５（１）の遅延時間は、過去の入力データの波形Ｗ（−１）を所定のタイミングｔｓでサンプリングしてから、所定のタイミングｔｂ（−１）で現在の入力データと帰還データが加算されるように、設定される。図示しない過去の入力データの波形Ｗ（−２）、Ｗ（−３）に対応する乗算回路についても、それぞれの波形を所定のタイミングｔｓでサンプリングしてから、所定のタイミングｔｂ（−２）、ｔｂ（−３）で現在の入力データと帰還データが加算されるように、それぞれの遅延時間が設定される。

乗算回路１５（１）は、アナログ回路によって構成されているため、シリアルデータの転送レートが変化しても、遅延時間はほぼ一定である。すなわち、シリアルデータとして供給される入力信号の波形の周期は、転送レートが変わると、変わるが、乗算回路１５（１）の遅延時間はほぼ一定である。

規格Ｇｅｎ４用のＤＦＥでは、規格Ｇｅｎ４の転送レートのシリアルデータを等化することができるように、タイミングｔｓにおいてサンプリングしてから、タイミングｔｂ（−１）で入力データに帰還データが加算されるように、乗算回路１５（１）の遅延時間が設定される。この規格Ｇｅｎ４用のＤＦＥを規格Ｇｅｎ１〜Ｇｅｎ３用に流用すると、入力データに帰還データを加算するタイミングが速くなる。図１２（Ａ）では、時間ＤＬ分だけ、加算するタイミングが早くなり、タイミングｔｂ（−１）Ｒに変わってしまう。

加算するタイミングが早くなるため、規格Ｇｅｎ４ではタイミングｔｂ（−１）において加算していた帰還データの値Ｗ（−１）ｔｓが、図１２（Ｂ）に示すように、タイミングｔｂ（−１）Ｒにおいて、波形ＷＶに加算（×印）されることになる。帰還データは反転して加算されるため、等化された波形ＷＶＥは、図１２（Ｃ）に示すようになり、タイミングｔｂ（−１）では、波形ＷＶＥは、値ＥＲ（−１）を有しており、十分に整形されない。

乗算回路１５（１）について説明したが、過去の入力データＷ（−２）、Ｗ（−３）についても同様に、帰還データが、タイミングｔｂ（−２）、ｔｂ（−３）において、波形ＷＶに加算されるのではなく、タイミングｔｂ（−２）Ｒ、ｔｂ（−３）Ｒにおいて加算されることになり、図１２（Ｃ）に示すように、十分に等化されていない波形ＷＶＥが出力されることになる。

特に、乗算回路１５（１）については、現在の入力データの１個前に入力された入力データＷ（−１）を帰還データとして、現在に入力データＷ（０）へ加算することになるため、乗算回路１５（１）に許容される時間が、他の入力データＷ（−２）、Ｗ（−３）に対応する乗算回路に許容される時間よりも短くなる。そのため、特に乗算回路１５（１）は、遅延時間を短くすることが可能なアナログ回路によって構成される。また、図１１（Ｂ）および図１２（Ｂ）からも理解されるように、乗算回路１５（１）によって形成され、波形ＷＶに加算される値Ｗ（−１）ｔｓは大きい。そのため、乗算回路１５（１）によって形成された帰還データを加算するタイミングが、所定のタイミングから変わると、等化された波形の歪みは、他の帰還データを加算するタイミングが変わった場合に比べて大きくなる。従って、特に乗算回路１５（１）によって形成される帰還データを加算するタイミングは、他の帰還データに比べて、所定のタイミングｔｂ（−１）になるようにすることが重要である。

ここでは、規格Ｇｅｎ４に合わせたＤＦＥをマクロ回路として、他の規格用のＤＦＥに流用する例を述べたが、例えば規格Ｇｅｎ１に合わせたＤＦＥをマクロ回路として用意し、他の規格用のＤＦＥとして流用する場合も同様に、十分に等化されていない波形ＷＶＥが出力される。

さらに、加算するタイミングが、図１２（Ａ）に斜線で示した領域ＥＱ１、ＥＱ２まで変化すると、間違った等化が行われる可能性がある。

すなわち、シリアルデータの転送レート（転送速度）が変わると、適切に等化を行うことが困難になり、十分に整形されていない波形あるいは誤った波形が、出力されると言う課題が生じる。

＜電子装置＞
次に、実施の形態１に係わるＤＦＥを有する電子装置の一例を説明する。図１０は、実施の形態１に係わる電子装置ＥＰＰの構成を示す模式的な断面図である。電子装置ＥＰＰは、プリント基板ＢＰＳに搭載された複数の半導体装置および電子部品を備えている。また、プリント基板ＢＰＳには、特に制限されないが、複数個のソケットが搭載されている。図１０においては、プリント基板ＢＰＳに搭載された１個の半導体装置ＬＳ−ＣＰと２個のソケットＳＬ０、ＳＬ１のみが描かれている。また、図１０において、ＢＰＢは、プリント基板ＢＰＳに形成された信号配線を示している。

プリント基板ＢＰＳに搭載された半導体装置ＬＳ−ＣＰは、例えば中央処理装置であり、信号配線ＢＰＢに接続されている。また、ソケットＳＬ０、ＳＬ１も信号配線ＢＰＢに接続されている。この信号配線ＢＰＢを介して、半導体装置ＬＳ−ＣＰとソケットＳＬ０、ＳＬ１との間でデータの送受信が行われる。ソケットＳＬ０、ＳＬ１には、ＰＣＩ Ｅｘｐｒｅｓｓ規格に従ったカードＣＲＤ０、ＣＲＤ１が挿入される。カードＣＲＤ０、ＣＲＤ１にも、複数の半導体装置と電子部品が搭載されるが、図１０には、カードＣＲＤ０（ＣＲＤ１）に搭載された２個の半導体装置ＬＳ−ＤＦＥ、ＬＳ−０（ＬＳ−ＤＦＥ、ＬＳ−１）が例示されている。図１０において、カードＣＲＤ０、ＣＲＤ１に搭載された半導体装置ＬＳ−ＤＦＥは、ＤＦＥを内蔵した半導体装置であり、ＬＳ−０、ＬＳ−１は、半導体装置ＬＳ−ＤＦＥとの間でデータの送受信を行い、所望の処理を行う半導体装置である。

カードＣＲＤ０、ＣＲＤ１に搭載された半導体装置ＬＳ−ＤＦＥと、半導体装置ＬＳ−ＣＰとの間は、信号配線ＢＰＢを介して、シリアルデータが送受信される。そのため、半導体装置ＬＳ−ＤＦＥに搭載されたＤＦＥには、信号配線ＢＰＢの伝達特性に従って歪んだ波形のデータが入力データとして供給される。半導体装置ＬＳ−ＤＦＥにおいて、信号配線ＢＰＢの等化が行われ、整形された波形の出力データが、半導体装置ＬＳ−０、ＬＳ−１に供給され、半導体装置ＬＳ−０、ＬＳ−１において所望の処理が行われる。

スロットＳＬ０、ＳＬ１に挿入されるカードＣＲＤ０、ＣＲＤ１は、両方とも同じ規格Ｇｅｎ４に従ってカードであってもよいし、互いに異なる規格、例えばＧｅｎ４とＧｅｎ１に従ったカードであってもよい。

＜半導体装置ＬＳ−ＤＦＥの構成＞
図９は、実施の形態１に係わる半導体装置ＬＳ−ＤＦＥの構成を示すブロック図である。２点鎖線で囲んだ半導体装置ＬＳ−ＤＦＥは、特に制限されないが、１個の半導体基板と、この半導体基板に形成された複数の回路ブロックとを備えている。図９には、複数の回路ブロックのうち、説明に必要な回路ブロックのみが示されている。図９において、半導体装置ＬＳ−ＤＦＥは、ＳｅｒＤｅｓ回路ＳＥＤＣ、中央処理装置ＣＰＣ、揮発性メモリおよび不揮発性メモリを含むメモリＭＥＭおよびロジック回路ＬＯＧを備えており、これらの回路ブロックはバスＢＵＳを介して相互に接続され、相互間でデータ、制御信号等の送受信が行われる。

ＳｅｒＤｅｓ回路ＳＥＤＣは、物理層ＰＨＹ、リンク層ＬＩＮＫおよびインタフェースＰＩＰＥを備えている。リンク層ＬＩＮＫが、バスＢＵＳに接続され、ＳｅｒＤｅｓ回路ＳＥＤＣとバスＢＵＳとの間で、データ、制御信号の送受信が行われる。また、インタフェースＰＩＰＥは、ＰＣＳ（Ｐｈｙｓｉｃａｌ Ｃｏｄｉｎｇ Ｓｕｂｌａｙｅｒ）の機能を有する物理層ＰＨＹとリンク層ＬＩＮＫとの間のインタフェースを行う。物理層ＰＨＹは、送信ユニットＴＸＵと受信ユニットＲＸＵを有しており、パラレルデータとシリアルデータの変換を行う。

シリアルデータが、例えば、図１０に示したプリント基板ＢＰＳの信号配線ＢＰＢを伝達して、受信ユニットＲＸＵによって受信され、物理層ＰＨＹでパラレルデータに変換され、インタフェースＰＩＰＥおよびリンク層ＬＩＮＫを介してバスＢＵＳに供給される。中央処理装置ＣＰＣが、メモリＭＥＭに格納されたプログラムに従って、バスＢＵＳに供給されたパラレルデータを処理し、ロジック回路ＬＯＧ等に供給される。反対にロジック回路ＬＯＧ等からバスＢＵＳへ供給されたパラレルデータは、リンク層ＬＩＮＫおよびインタフェースＰＩＰＥを介して物理層ＰＨＹに供給される。物理層ＰＨＹに供給されたパラレルデータはシリアルデータに変換され、送信ユニットＴＸＵによって、信号配線ＢＰＢへ送信される。

これにより、図１０に示した電子装置ＥＰＰにおいては、半導体装置ＬＳ−ＣＰと半導体装置ＬＳ−ＤＦＥとの間で、シリアルデータが信号配線ＢＰＢを介して送受信されることになる。また、カードＣＲＤ０（ＣＲＤ１）に搭載された半導体装置ＬＳ−０（ＬＳ−１）は、例えば半導体装置ＬＳ−ＤＦＥ内のロジックＬＯＧによって接続されており、半導体装置ＬＳ−０（ＬＳ−１）と半導体装置ＬＳ−ＤＦＥとの間のデータ、制御信号の送受信は、ロジックＬＯＧを介して行われる。

ここでは、図１０に示した電子装置ＥＰＰを例にして説明したが、これに限定されるものではない。例えば、図９に示した半導体装置ＬＳ−ＤＦＥを、コネクタが搭載されたプリント基板に搭載し、コネクタに接続されたゲーブルを介して対応する電子装置または半導体装置に接続されるようにしてもよい。この場合には、コネクタに接続されたケーブルがデータを伝達する信号配線として機能することになる。また、図１０では、所望の機能を実現する半導体装置が、ＬＳ−ＤＦＥとは異なる半導体装置ＬＳ−０（ＬＳ−１）を用いる例を説明したが、半導体装置ＬＳ−ＤＦＥにおいて、所望の機能が達成されるようにしてもよい。

＜受信ユニットの構成＞
次に、実施の形態１に係わる受信ユニットＲＸＵの構成を説明する。受信ユニットＲＸＵが、信号配線ＢＰＢ（図９および図１０）の伝達特性を等化するＤＦＥを備えている。図８は、実施の形態１に係わる受信ユニットＲＸＵの構成を示す模式的なブロック図である。受信ユニットＲＸＵは、主としてアナログ回路によって構成された回路ブロックＡＮＧＣと、主としてデジタル回路によって構成された回路ブロックＤＩＧＣとを備えている。この実施の形態１においては、特に制限されないが、入力データであるシリアルデータは、差動信号で供給される。図８では、この差動信号が、符合ＲＸＩＮＮと符合ＲＸＩＮＰによって示されている。すなわち、互いに相補的に変化する差動信号ＲＸＩＮＮ、ＲＸＩＮＰが、信号配線ＢＰＢを伝達して、受信ユニットＲＸＵに供給されることになる。

回路ブロックＡＮＧＣは、入出力回路ＩＯＵ、線形増幅回路ＶＧＡ、セレクタＳＥＬ、ＤＦＥ１、サンプリング回路ＳＭＰ、デマルチプレクサＤＭＵＬ、ＣＤＲ回路ＣＤＲＣおよび位相補間回路ＰＨＩを備えている。

入出力回路ＩＯＵは、特に制限されないが、差動増幅回路ＤＡＰと検出回路ＤＥＴＣを備えている。差動増幅回路ＤＡＰおよび検出回路ＤＥＴＣには、差動信号ＲＸＩＮＮ、ＲＸＩＮＰが供給される。差動増幅回路ＤＡＰは、差動信号ＲＸＩＮＮ、ＲＸＩＮＰを増幅して、出力する。また、検出回路ＤＥＴＣは、シリアルデータが供給されたか否かを、差動信号ＲＸＩＮＮ、ＲＸＩＮＰによって検出する。これにより、入出力回路ＩＯＵにおいて、シリアルデータの供給が検出された場合、差動増幅回路ＤＡＰによって増幅された差動信号が、線形増幅回路ＶＧＡに供給される。

線形増幅回路ＶＧＡによって、線形に増幅された入力データは、特に制限されないが、この実施の形態１においては、セレクタＳＥＬに供給される。セレクタＳＥＬによって、線形増幅回路ＶＧＡによって増幅された入力データが選択されると、入力データは、ＤＦＥ１に供給される。ＤＦＥ１は、シリアルデータを伝達した信号配線（例えば、図９および図１０に示した信号配線ＢＰＢ）の伝達特性を等化して、供給された入力データの波形を整形する。このＤＦＥ１については、後で詳しく説明するので、ここではこれ以上の説明は省略する。

波形が整形されて、ＤＦＥ１から出力された出力データは、サンプリング回路ＳＭＰに供給される。このサンプリング回路ＳＭＰは、クロック入力端子ｃｋに供給されているクロック信号に同期して、ＤＦＥ１からの出力データをサンプリングし、サンプリングにより得られて２値のサンプリングデータを、ＣＤＲ回路ＣＤＲＣへ供給するとともに、デマルチプレクサＤＭＵＬへ供給する。

ＣＤＲ回路ＣＤＲＣは、クロックデータリカバリ回路であり、サンプリング回路ＳＭＰから出力された２値のサンプリングデータから、適切なクロック信号の位相に関する位相情報を抽出する。ＣＤＲ回路ＣＤＲＣによって抽出された位相情報は、位相補間回路ＰＨＩに供給される。位相補間回路ＰＨＩは、クロック発生回路ＣＧＣによって形成されたクロック信号ＣＣＫを受け、供給されているクロック信号ＣＣＫの位相を、ＣＤＲ回路ＣＤＲＣからの位相情報に基づいて調整し、調整によって得られたクロック信号ＳＣＣＫを、上記したサンプリング回路ＳＭＰのクロック入力端子ｃｋと、上記したＤＦＥ１へ供給する。これにより、サンプリング回路ＳＭＰは、適切に位相が調整されクロック信号ＳＣＣＫに基づいて、ＤＦＥ１からの出力データをサンプリングすることが可能となっている。また、ＤＦＥ１にも、適切な位相のクロック信号ＳＣＣＫが供給されることになる。位相補間回路は、位相を調整すると言う観点で見た場合、位相調整回路と見なすこともできる。

サンプリング回路ＳＭＰから出力された２値のサンプリングデータは、デマルチプレクサＤＭＵＬへ供給され、このデマルチプレクサＤＭＵＬでパラレルデータに変換される。

デマルチプレクサＤＭＵＬからのパラレルデータは、回路ブロックＤＩＧＣに供給される。この回路ブロックＤＩＧＣは、制御回路ＣＮＴＬを備えている。特に制限されないが、この制御回路ＣＮＴＬに、デマルチプレクサＤＭＵＬからのパラレルデータが供給され、制御回路ＣＮＴＬを介して、受信ユニットＲＸＵに供給されたシリアルデータに対応したパラレルデータが、出力データＲｘＤＴとして出力される。また、制御回路ＣＮＴＬは、ＤＦＥ１を制御する。この制御が、図８では模式的に制御信号ｃｎｔｒとして描かれている。後で詳しく説明するが、この実施の形態１に係わるＤＦＥ１は、２種類のモードを有し、制御回路ＣＮＴＬの制御によって、２種類のモードのうちのいずれかのモードで動作する。

この実施の形態１においては、特に制限されないが、セレクタＳＥＬには、上記した送信ユニットＴＸＵから送信されるべき送信シリアルデータも供給される。セレクタＳＥＬによって、送信シリアルデータが選択されることにより、送信シリアルデータは、送信されるとともに、ＤＦＥ１にも供給される。勿論、回路ブロックＡＮＧＣは、セレクタＳＥＬを有さずに、線形増幅回路ＶＧＡから出力されているデータが、ＤＦＥ１に入力データとして供給されるようにしてもよい。

＜ＤＦＥの構成＞
図１は、実施の形態１に係わるＤＦＥの構成を示すブロック図である。図１において、１は判定帰還型等化器（ＤＦＥ）、２はＤＦＥ１を制御する制御ユニットを示している。この制御ユニット２は、デジタル回路で構成されている。そのため、上記した図８を参照にすると、制御ユニット２は、回路ブロックＤＩＧＣに設けられている。勿論、制御ユニット２は、図８に示したＤＦＥ１と同じく、回路ブロックＡＮＧＣに設けてもよい。

ＤＦＥ１は、動作を停止することが可能なバッファ回路（以下、停止可能バッファ回路とも称する）１０、加算回路１１、第１サンプリング回路１２、第２サンプリング回路１３、遅延回路１４（１）〜１４（ｎ＋１）、乗算回路１５（１）〜１５（ｎ）および可変遅延回路１６（１）〜１６（ｎ）を備えている。

実施の形態１に係わるＤＦＥ１は、２個の動作モードを備えている。すなわち、入力データＤ０を等化して、整形された出力データＯＤを出力する等化モードと、転送レートに合わせて遅延時間を調整するキャリブレーションモードとを備えている。

入力データＤ０は、停止可能バッファ回路１０を介して加算回路１１に供給される。加算回路１１は、停止可能バッファ回路１０からの入力データＤ０と、後で説明する帰還データとを加算し、出力する。加算回路１１によって求められた加算データは、第１サンプリング回路１２および第２サンプリング回路１３に供給される。

第１サンプリング回路１２は、入力端子ＤＩ、出力端子Ｑおよびクロック入力端子ｃｋを備える。位相補間回路ＰＨＩから位相が調整された周期的なクロック信号ＳＣＣＫが、第１サンプリング回路１２のクロック入力端子ｃｋに供給され、加算回路１１からの加算データが入力端子ＤＩに供給されている。第１サンプリング回路１２は、クロック入力端子ｃｋに供給されているクロック信号ＳＣＣＫに同期して、入力端子ＤＩに供給されている加算データを取り込み、２値化して、出力端子Ｑから出力する。すなわち、第１サンプリング回路１２は、クロック信号ＳＣＣＫに同期して、加算データをサンプリングする。

また、第２サンプリング回路１３は、入力端子ＤＩ１、ＤＩ２、出力端子Ｑおよびクロック入力端子ｃｋを備えている。入力端子ＤＩ２には、オフセットＯＦＳが供給され、入力端子ＤＩ１には、加算回路１１からの加算データが供給される。第２サンプリング回路１３は、クロック入力端子ｃｋに供給されているクロック信号ＳＣＣＫに同期して、加算データを取り込む。このとき、第２入力端子ＤＩ２に供給されているオフセットＯＦＳを基準として、第１入力端子ＤＩ１に供給されている加算データを２値化する。すなわち、加算データが、オフセットＯＦＳよりも高いか低いかを判定することにより２値化し、クロック信号ＳＣＣＫに同期して取り込む。言い換えるならば、オフセットＯＦＳを基準として、第２サンプリング回路１３は、加算データをサンプリングする。

この第１サンプリング回路１２および第２サンプリング回路１３は、例えばクロック信号ＳＣＣＫの立ち上がりに同期して、加算データおよびオフセットＯＦＳを基準とした加算データを取り込む。すなわち、クロック信号ＳＣＣＫの立ち上がりに同期して、第１サンプリング回路１２および第２サンプリング回路１３のそれぞれが、加算データをサンプリングすることになる。第１サンプリング回路１２の出力端子Ｑからは、取り込まれた加算データに対応する２値のデータが、サンプリングデータＤ１および出力データＯＤとして出力される。

クロック信号ＳＣＣＫは、図８で述べたように、ＣＤＲ回路ＣＤＲＣによって求められた位相情報に基づいて、クロック信号ＣＣＫの位相を位相補間回路ＰＨＩが調整することにより形成される。

遅延回路１４（１）〜１４（ｎ＋１）のそれぞれは、クロック入力端子ｃｋ、入力端子ＤＩおよび出力端子Ｑを備えている。遅延回路１４（１）〜１４（ｎ＋１）のそれぞれも、第１サンプリング回路１２と同様に、クロック信号ＳＣＣＫに同期（例えば立ち上がりに同期）して、入力端子ＤＩに供給されているデータを取り込み、出力端子Ｑから出力する。遅延回路１４（１）の入力端子ＤＩは、第１サンプリング回路１２の出力端子Ｑに接続され、遅延回路１４（１）の出力端子Ｑは、図示しない遅延回路１４（２）の入力端子ＤＩに接続される。以降、同様にして、遅延回路の出力端子は、次段の遅延回路の入力端子に接続され、遅延回路１４（ｎ）の出力端子Ｑは、遅延回路１４（ｎ＋１）の入力端子ＤＩに接続されている。すなわち、遅延回路１４（１）〜１４（ｎ＋１）は直列接続され、遅延回路１４（１）〜１４（ｎ＋１）のそれぞれのクロック入力端子ｃｋには、クロック信号ＳＣＣＫが供給されている。これにより、遅延回路１４（１）〜１４（ｎ＋１）は、クロック信号ＳＣＣＫに同期して動作するシフトレジスタを構成している。

このシフトレジスタの初段となる遅延回路１４（１）の入力端子ＤＩに、第１サンプリング回路１２の出力端子ＱからサンプリングデータＤ１が供給される。クロック信号ＳＣＣＫが変化するごとに、第１サンプリング回路１２からのサンプリングデータＤ１は、シフトレジスタを構成する段（遅延回路１４（１）〜１４（ｎ＋１））を移動し、それぞれの段（遅延回路１４（１）〜１４（ｎ＋１））の出力端子ＱからサンプリングデータＤ２〜Ｄｎ＋１として出力される。

停止可能入力バッファ回路１０に供給されている入力データＤ０を、現時点のデータとした場合、第１サンプリング回路１２および第２サンプリング回路１３の出力端子Ｑからは、現時点よりも前（過去）の入力データに従ったサンプリングデータＤ１およびエラー信号Ｅ１が出力されていることになる。すなわち、現時点よりも前に、クロック信号ＳＣＣＫが１回変化したときに第１サンプリング回路１２および第２サンプリング回路１３に取り込まれた加算データに対応するサンプリングのデータが、出力端子ＱからサンプリングデータＤ１およびエラー信号Ｅ１として出力されていることになる。

クロック信号ＳＣＣＫが変化するたびに、第１サンプリング回路１２の出力端子Ｑから出力されているサンプリングデータが、順次遅延回路１４（１）〜１４（ｎ＋１）を伝達し、それぞれの遅延回路に格納され、出力されることになる。すなわち、第１サンプリング回路１２から遅延回路１４（ｎ＋１）に向かって、現時点の入力データに時間的に近い入力データに従ったサンプリングデータＤ１から、時間的により前（過去）の入力データに従ったサンプリングデータＤｎ＋１が、出力端子Ｑから出力されていることになる。なお、図１において、遅延回路１４（１）〜１４（ｎ＋１）に示した符合Ｚ_−１は、Ｚ変換表示で遅延回路を表したものである。

この実施の形態１において、第１サンプリング回路１２の出力端子Ｑは、可変遅延回路１６（１）を介して、乗算回路１５（１）に接続されている。可変遅延回路１６（１）の遅延時間は、遅延時間情報ＳＤ（１）によって定められる。これにより、第１サンプリング回路１２の出力端子Ｑから出力されたサンプリングデータＤ１は、遅延時間情報ＳＤ（１）で定められた時間だけ遅れて、乗算回路１５（１）に供給されることになる。乗算回路１５（１）は、供給されたサンプリングデータＤ１とタップ係数ＴＰ（１）との間で乗算を行い、帰還データを出力する。この実施の形態１においては、乗算回路１５（１）は、乗算結果を反転し、反転により得られた乗算結果を帰還データとして出力する。

また、遅延回路１４（１）の出力端子Ｑも、遅延時間情報ＳＤ（２）によって遅延時間が定められる可変遅延回路１６（２）を介して乗算回路１５（２）に接続されている。これにより、遅延回路１４（１）の出力端子Ｑから出力されたサンプリングデータＤ２は、遅延時間情報ＳＤ（２）によって定められた時間だけ遅延して、乗算回路１５（２）に供給されることになる。乗算回路１５（２）は、タップ係数ＴＰ（２）と供給されたサンプリングデータＤ２との間で乗算を行い、演算結果を反転して、帰還データとして出力する。残りの複数の遅延回路（図１では、例として１４（ｎ））についても同様に、遅延回路（１４（ｎ））から出力されたサンプリングデータ（Ｄｎ）は、遅延時間情報（ＳＤ（ｎ））によって定められた時間だけ遅延させられて、対応する乗算回路（１５（ｎ））に供給され、対応する乗算回路（１５（ｎ））において、タップ係数（ＴＰ（ｎ））との乗算が行われ、反転されて、帰還データとして出力される。

乗算回路１５（１）〜１５（ｎ）のそれぞれから出力されている帰還データは、加算回路１１に供給される。加算回路１１は、これらの帰還データと停止可能バッファ回路１０から供給されている入力データＤ０との間で加算の演算を行う。乗算回路１５（１）〜１５（ｎ）のそれぞれは、反転した帰還データを出力するため、加算回路１１は、実質的に減算回路として機能し、入力データＤ０から、帰還データを減算するように機能する。

制御ユニット２は、データエラー率判定回路３、遅延（Ｄｅｌａｙ）決定回路４、タップ（Ｔａｐ）係数決定回路５、制御回路６、タップ（Ｔａｐ）係数レジスタ７および遅延（Ｄｅｌａｙ）レジスタ８を備えている。データエラー率判定回路３、遅延決定回路４およびタップ係数決定回路５は、制御回路６によって制御される。制御回路６は、ＤＦＥ１が、等化モードで動作するのか、キャリブレーションモードで動作するのかに応じて、データエラー率判定回路３、遅延決定回路４およびタップ係数決定回路５のそれぞれの動作を定める。等化モードおよびキャリブレーションモードは後で詳しく説明するが、この実施の形態１では、キャリブレーションモードにおいて、遅延時間の調整が行われ、等化モードにおいて、調整された遅延時間を用いて入力データの等化が行われる。

制御回路６は、例えば半導体装置ＬＳ−ＤＦＥに電源が投入されたのを検出し、ＤＦＥ１がキャリブレーションモードで動作するように、データエラー率判定回路３、遅延決定回路４およびタップ係数決定回路５を動作させる。キャリブレーションモードで遅延時間の調整が完了すると、ＤＦＥ１が等化モードで動作するように、制御回路６は、データエラー率判定回路３、遅延決定回路４およびタップ係数決定回路５を動作させる。この制御回路６によるデータエラー率判定回路３、遅延決定回路４およびタップ係数決定回路５の制御が、図８に模式的に示した制御信号ｃｎｔｒに相当する。

データエラー率判定回路３には、第１サンプリング回路１２および遅延回路１４（１）〜１４（ｎ＋１）からのサンプリングデータＤ１〜Ｄｎ＋１が供給される。また、データエラー率判定回路３には、第２サンプリング回路１３の出力端子Ｑから出力されたサンプリングデータがエラー信号Ｅ１として供給される。遅延決定回路４は、キャリブレーションモードのとき、データエラー率判定回路３からの情報に基づいて、遅延時間情報ＳＤ（１）〜ＳＤ（ｎ）を形成し、遅延レジスタ８および可変遅延回路１６（１）〜１６（ｎ）へ供給する。遅延レジスタ８は、可変遅延回路１６（１）〜１６（ｎ）のそれぞれに対応した複数のビットを有している。図１では、遅延レジスタ８が有する複数のビットのうち、可変遅延回路１６（１）、１６（２）および１６（ｎ）に対応するビットＤＤ１、ＤＤ２およびＤＤｎのみが示されている。なお、それぞれのビットＤＤ１、ＤＤ２およびＤＤｎは、複数のビットによって構成されており、遅延時間の変更範囲が広くなるようにされている。

後で説明するが、キャリブレーションモードのとき、可変遅延回路１６（１）〜１６（ｎ）のそれぞれの遅延時間が適切な遅延時間となるように、遅延決定回路４は、遅延時間情報ＳＤ（１）〜ＳＤ（ｎ）の値を変更する。特に制限されないが、可変遅延回路１６（１）〜１６（ｎ）のそれぞれの遅延時間が適切な値になったとき、それぞれの遅延時間に対応する遅延情報ＳＤ（１）〜ＳＤ（ｎ）が、遅延レジスタ８の対応するビットＤＤ１〜ＤＤｎに格納される。この実施の形態１においては、遅延レジスタ８のビットＤＤ１〜ＤＤｎに格納された遅延時間情報はＳＤ（１）〜ＳＤ（ｎ）は、等化モードの期間においては、遅延レジスタに保持され続ける。

タップ係数決定回路５は、乗算回路１５（１）〜１５（ｎ）に供給されるタップ係数ＴＰ（１）〜ＴＰ（ｎ）を形成する。また、タップ係数決定回路５は、停止可能バッファ回路１０を制御するバッファ制御信号ＢＣＴを形成する。形成されたタップ係数ＴＰ（１）〜ＴＰ（ｎ）およびバッファ制御信号ＢＣＴは、タップ係数レジスタ７に格納される。タップ係数レジスタ７は、停止可能バッファ回路１０、乗算回路１５（１）〜１５（ｎ）のそれぞれに対応した複数のビットを備えており、タップ係数決定回路５によって形成されたバッファ制御信号ＢＣＴおよびタップ係数ＴＰ（１）〜ＴＰ（ｎ）は、対応するビットに格納され、停止可能バッファ回路１０および乗算回路１５（１）〜１５（ｎ）に供給される。図１においては、停止可能バッファ回路１０に対応するビットＷ０ｚ、乗算回路１５（１）、１５（２）および１５（ｎ）に対応するビットＷ１、Ｗ２およびＷｎが例示されている。

タップ係数決定回路５は、キャリブレーションモードのとき、タップ係数ＴＰ（１）〜ＴＰ（ｎ）を所定の値にするとともに、停止可能バッファ回路１０を制御するバッファ制御信号ＢＣＴによって、停止可能バッファ回路１０を停止状態にする。また、等化モードのときには、データエラー率判定回路３からの情報に基づいて、タップ係数ＴＰ（１）〜ＴＰ（ｎ）を決定するとともに、停止可能バッファ回路１０が動作するようなバッファ制御信号ＢＣＴを形成する。

次に、キャリブレーションモードおよび等化モードでの動作を説明する。

＜キャリブレーションモード＞
図２は、実施の形態１に係わるキャリブレーションモードの動作を示すフローチャート図である。図１および図２を参照して、キャリブレーションモードでのＤＦＥ１の動作を説明する。

図１に示した制御回路６は、半導体装置ＬＳ−ＤＦＥの電源の投入を検出すると、キャリブレーションモードを実行する。図２で述べると、ＤＦＥ１は、遅延量（Ｄｅｌａｙ量）を調整するキャリブレーションを開始する（ステップＳ１０）。次に、ＤＦＥ１は、ステップＳ１１を実行する。ステップＳ１１において、制御回路６は、タップ係数決定回路５に対して、停止可能バッファ回路１０を停止させるようなバッファ制御信号ＢＣＴを形成するように指示するとともに、所定の値を有するタップ係数ＴＰ（１）〜ＴＰ（ｎ）を形成するように指示する。ここでのタップ係数ＴＰ（１）〜ＴＰ（ｎ）の所定の値としては、例えば最も大きな値（第１の値）である。

上記した指示に応答して、タップ係数決定回路５は、ステップＳ１１において、停止可能バッファ回路１０を停止させるようなバッファ制御信号ＢＣＴを形成するとともに、最も大きな値を有するタップ係数ＴＰ（１）〜ＴＰ（ｎ）を形成する。形成されたバッファ制御信号ＢＣＴおよびタップ係数ＴＰ（１）〜ＴＰ（ｎ）は、タップ係数レジスタ７においてそれぞれ対応するビットＷ０ｚ、Ｗ１〜Ｗｎに格納される。これにより、ステップＳ１１において、停止可能バッファ回路１０は停止状態となり、乗算回路１５（１）〜１５（ｎ）のそれぞれには、最も大きな値のタップ係数ＴＰ（１）〜ＴＰ（ｎ）が供給されることになる。停止可能バッファ回路１０が停止することにより、加算回路１１には、停止可能バッファ回路１０からの入力データＤ０は供給されなくなり、乗算回路１５（１）〜１５（ｎ）からの帰還データのみが供給されることになる。

また、ステップＳ１１において、制御回路６は、データエラー率判定回路３および遅延決定回路４を動作させる。この場合、制御回路６は、遅延決定回路４に対して、所定の遅延時間を示す遅延時間情報ＳＤ（１）〜ＳＤ（ｎ）を形成するように指示する。この指示に応答して、遅延決定回路４は、それぞれ所定の遅延時間を示す遅延時間情報ＳＤ（１）〜ＳＤ（ｎ）を形成する。ここでの所定の遅延時間は、例えば可変遅延回路１６（１）〜１６（ｎ）のそれぞれにおいて設定することが可能な最も短い遅延時間である。形成された遅延時間情報ＳＤ（１）〜ＳＤ（ｎ）は、対応する可変遅延回路１６（１）〜１６（ｎ）に供給される。このとき、形成された遅延時間情報ＳＤ（１）〜ＳＤ（ｎ）は、遅延レジスタ８の対応するビットＤＤ１〜ＤＤｎに、格納されるようにしてもよいし、格納されないようにしてもよい。

ステップＳ１１において、クロック信号ＳＣＣＫが変化することにより、第１サンプリング回路１２および第２サンプリング回路１３は、加算回路１１からの加算データの波形をサンプリングする。このとき、停止可能バッファ回路１０は、停止状態にあるため、加算回路１１には、入力データＤ０の波形は供給されず、乗算回路１５（１）〜１５（ｎ）のそれぞれからの帰還データの波形のみが供給されることになる。その結果、加算回路１１は、乗算回路１５（１）〜１５（ｎ）からの帰還データを加算して、加算データを形成することになる。そのため、キャリブレーションモードにおいては、乗算回路１５（１）〜１５（ｎ）からの帰還データのみを加算することによって得られた加算データの波形が、第１サンプリング回路１２と第２サンプリング回路１３によってサンプリングされることになる。

第１サンプリング回路１２によるサンプリングによって得られたサンプリングデータＤ１は、遅延時間情報ＳＤ（１）によって指定された遅延時間だけ、可変遅延回路１６（１）によって遅延させられ、乗算回路１５（１）に供給される。乗算回路１５（１）においては、最も大きな値を有するタップ係数ＴＰ（１）と、可変遅延回路１６（１）からの遅延されたサンプリングデータとの演算が行われ、反転されて、加算回路１１に、帰還データとして供給されることになる。同様に、遅延回路１４（１）〜１４（ｎ）のそれぞれから出力されたサンプリングデータＤ２〜Ｄｎは、遅延時間情報ＳＤ（２）〜ＳＤ（ｎ）によって指定された遅延時間だけ、可変遅延回路１６（２）〜１６（ｎ）によって遅延させられ、乗算回路１５（２）〜１５（ｎ）において、最も大きなタップ係数ＴＰ（２）〜ＴＰ（ｎ）と乗算される。乗算の結果は、反転されて、加算回路１１に、帰還データとして供給されることになる。

クロック信号ＳＣＣＫが変化するたびに、乗算回路１５（１）〜１５（ｎ）は、反転した帰還データを出力する。そのため、可変遅延回路１６（１）〜１６（ｎ）の遅延時間が適切な値に設定されていれば、加算回路１１から出力される加算データは、クロック信号ＳＣＣＫの変化に同期して上下に変化する波形となり、この加算データを２値で見た場合には、クロック信号ＳＣＣＫの変化に同期して、論理値“１”と論理値“０”とが交互にトグルするデータとなる。なお、タップ係数ＴＰ（１）〜ＴＰ（ｎ）のそれぞれを最も大きな値とすることにより、加算回路１１から出力される加算データの波形の変化を大きくすることが可能となっている。

次に、ステップＳ１２において、制御回路６は、データエラー率判定回路３に対して、データエラー率を判定するように指示する。この指示に応答して、データエラー率判定回路３は、第１サンプリング回路１２および遅延回路１４（１）〜１４（ｎ＋１）のそれぞれから出力されているサンプリングデータＤ１〜Ｄｎ＋１または／および第２サンプリング回路１３から出力されているエラー信号Ｅ１に基づいて、エラー率を判定する。可変遅延回路１６（１）〜１６（ｎ）の遅延時間が適切に設定され、帰還データの加算のタイミングが適切に設定されていれば、加算データは、クロック信号ＳＣＣＫに同期して、論理値“１”と論理値“０”が交互に変化（トグル）するデータとなる。このように論理値が交互に変わる加算データを、クロック信号ＳＣＣＫに同期して、第１サンプリング回路１２でサンプリングすると、サンプリングデータＤ１も論理値“１”と論理値“０”とが交互に発生するデータとなる。

遅延回路１４（１）〜１４（ｎ＋１）によって構成されたシフトレジスタは、サンプリングデータＤ１をシフトして、サンプリングデータＤ２〜Ｄｎ＋１を形成している。そのため、これらのサンプリングデータＤ２〜Ｄｎ＋１のそれぞれも、可変遅延回路１６（１）〜１６（ｎ）の遅延時間が適切に設定されていれば、論理値“１”と論理値“０”とが交互に発生するデータとなる。

データエラー率判定回路３は、例えばサンプリングデータＤ１〜Ｄｎ＋１のそれぞれの値が、交互に論理値“１”と論理値“０”となっていない割合を、エラー率として把握する。交互に論理値“１”と論理値“０”となっていない割合（エラー率）が、高いほど、可変遅延回路１６（１）〜１６（ｎ）に設定した遅延時間が適切でない、すなわち加算するタイミングが適切でないと言うことになる。ここでは、サンプリングデータＤ１〜Ｄｎ＋１を例にして、エラー率の把握を説明したが、例えばエラー信号Ｅ１の論理値が交互に変化しない割合をエラー率として把握してもよいし、サンプリングデータＤ１〜Ｄｎ＋１とエラー信号Ｅ１の両方で、エラー率を把握するようにしてもよい。

この実施の形態１においては、エラー率に対して所定の閾値が設定される。データエラー率判定回路３は、ステップＳ１２において、所定の閾値と把握したエラー率とを比較することにより、エラー率の判定を行う。エラー率が、所定の閾値よりも大きい場合、データエラー率判定回路３は、遅延決定回路４に対して、遅延量の調整（ステップＳ１３）を指示する。

この指示を受けて遅延決定回路４は、遅延時間情報ＳＤ（１）〜ＳＤ（ｎ）を変更する。遅延時間情報ＳＤ（１）〜ＳＤ（ｎ）を変更することにより、可変遅延回路１６（１）〜１６（ｎ）における遅延時間が変更される。例えば、可変遅延回路１６（１）〜１６（ｎ）に設定可能な最も短い遅延時間から、遅延時間情報ＳＤ（１）〜ＳＤ（ｎ）を変更することにより、遅延時間は長くなる。この場合、遅延時間情報ＳＤ（１）〜ＳＤ（ｎ）の全てを変更してもよいし、一部の遅延時間情報のみを変更するようにしてもよい。遅延時間情報ＳＤ（１）〜ＳＤ（ｎ）を変更したあと、再び、クロック信号ＳＣＣＫが変化することにより、変更した遅延時間情報ＳＤ（１）〜ＳＤ（ｎ）に応じた新たなサンプリングデータＤ１〜Ｄｎ＋１と新たなエラー信号Ｅ１がデータエラー率判定回路３に供給される。なお、停止可能バッファ回路１０は、停止状態を維持している。

新たなサンプリングデータＤ１〜Ｄｎ＋１と新たなエラー信号Ｅ１とに基づいて、データエラー率判定回路３は、ステップＳ１２で再びエラー率を把握し、所定の閾値との比較を行う。エラー率が閾値よりも小さくなるまで、ステップＳ１２とステップＳ１３が繰り返される。

エラー率が、所定の閾値よりも小さくなると、データエラー率判定回路３は、そのとき遅延決定回路４が形成している遅延時間情報ＳＤ（１）〜ＳＤ（ｎ）を、遅延レジスタ８の対応するビットＤＤ１〜ＤＤｎに格納するように、ステップＳ１４において、遅延決定回路４へ指示する。この指示に応答して、遅延決定回路４は、エラー率が閾値よりも小さくなったときに、形成していた時間情報ＳＤ（１）〜ＳＤ（ｎ）を遅延レジスタ８の対応するビットＤＤ１〜ＤＤｎに格納する。

次に、ステップＳ１５において、データエラー率判定回路３は、タップ係数決定回路５に対して、停止可能バッファ回路１０を動作させるようなバッファ制御信号ＢＣＴを形成するように指示する。これにより、タップ係数決定回路５は、停止可能バッファ回路１０を動作させるバッファ制御信号ＢＣＴを形成し、タップ係数レジスタ７のビットＷ０ｚに格納する。ビットＷ０ｚに格納されたバッファ制御信号ＢＣＴによって、停止可能バッファ回路１０は動作を開始し、入力データＤ０を加算回路１１へ供給することが可能となる。

ステップＳ１５の次にステップＳ１６が実行される。遅延時間を調整するキャリブレーションは、ステップＳ１５で終了し、次に、ＤＦＥ１は等化モードへ移行する。等化モードへの移行に際して、遅延レジスタ８に格納されている遅延時間情報ＳＤ（１）〜ＳＤ（ｎ）は、維持され、タップ係数レジスタ７のビットＷ０ｚに格納されているバッファ制御信号ＢＣＴも維持される。

＜等化モード＞
等化モードは、ＤＦＥ１において、信号配線ＢＰＢ（図９）の伝達特性を等化し、ＤＦＥ１に供給された入力データＤ０（図８では、線形増幅回路ＶＧＡから供給された入力データ）に対応する出力データＯＤが出力されるように、入力データＤ０の波形を整形するモードである。

等化モードにおいて、制御回路６は、データエラー率判定回路３およびタップ係数決定回路５を動作させる。特に制限されないが、この実施の形態１においては、等化モードのとき、遅延決定回路４は非動作の状態にされる。遅延決定回路４は非動作の状態にされるが、遅延レジスタ８に格納された遅延時間情報ＳＤ（１）〜ＳＤ（ｎ）は、等化モードにおいても継続して出力される。同様に、タップ係数レジスタ７のビットＷ０ｚに格納されたバッファ制御信号ＢＣＴも継続して出力されている。

等化モードにおいては、入力データＤ０は、動作状態とされた停止可能バッファ回路１０を介して、加算回路１１に供給される。また、加算回路１１には、乗算回路１５（１）〜１５（ｎ）のそれぞれから帰還データが供給される。停止可能バッファ回路１０からの入力データＤ０と、乗算回路１５（１）〜１５（ｎ）のそれぞれからの帰還データとが、加算回路１１によって加算され、加算により得られた加算データが、第１サンプリング回路１２および第２サンプリング回路１３により、クロック信号ＳＣＣＫに同期してサンプリングされる。

第１サンプリング回路１２の出力端子Ｑから出力されるサンプリングデータＤ１および遅延回路１４（１）〜１４（ｎ）のそれぞれの出力端子Ｑから出力されるサンプリングデータＤ２〜Ｄｎは、遅延レジスタ８の対応するビットＤＤ１〜ＤＤｎから出力されている遅延時間情報ＳＤ（１）〜ＳＤ（ｎ）によって表された遅延時間だけ、可変遅延回路１６（１）〜１６（ｎ）によって遅延されて、乗算回路１５（１）〜１５（ｎ）に供給される。乗算回路１５（１）〜１５（ｎ）のそれぞれにおいて、遅延時間情報ＳＤ（１）〜ＳＤ（ｎ）によって表された遅延時間だけ遅延されたサンプリングデータＤ１〜Ｄｎが、対応するタップ係数ＴＰ（１）〜ＴＰ（ｎ）と乗算され、帰還データとして加算回路１１に供給される。

この実施の形態１においては、第１サンプリング回路１２の出力端子ＱからサンプリングデータＤ１が出力されてから、このサンプリングデータＤ１に対応する帰還データが、加算回路１１あるいは第１サンプリング回路１２の入力端子ＤＩに供給するまでの遅延時間を、可変遅延回路１６（１）に供給する遅延時間情報ＳＤ（１）によって変えることが可能である。同様に、遅延回路１４（１）〜１４（ｎ）のそれぞれの出力端子ＱからサンプリングデータＤ２〜Ｄｎが出力されてから、サンプリングデータＤ２〜Ｄｎに対応する帰還データが、加算回路１１または第１サンプリング回路１２の入力端子ＤＩに供給されるまでの遅延時間も、可変遅延回路１６（２）〜１６（ｎ）に供給されている遅延時間情報ＳＤ（２）〜ＳＤ（ｎ）によって変えることができる。

先に述べたキャリブレーションモードにおける調整によって、エラー率が低減するように、遅延時間情報ＳＤ（１）〜ＳＤ（ｎ）の値が設定されている。すなわち、この実施の形態１においては、エラー率が低減するタイミングで、加算回路１１にサンプリングデータＤ１〜Ｄｎのそれぞれに対応した帰還データが供給されるように、遅延時間情報ＳＤ（１）〜ＳＤ（ｎ）によって可変遅延回路１６（１）〜１６（ｎ）の遅延時間が定められている。これにより、転送レートが異なっても、先に説明したキャリブレーションモードを、転送レートごとに実行することにより、転送レートに適したタイミングで、帰還データが加算回路１１に供給されるようにすることが可能となり、適切な等化を行うことが可能となる。その結果、ＤＦＥ１は、入力データの波形により整合した波形を有する出力データを形成することが可能となる。

なお、等化モードにおいては、データエラー率判定回路３から、サンプリングデータＤ１〜Ｄｎ＋１または／およびエラー信号Ｅ１が、タップ係数決定回路５に供給される。このタップ係数決定回路５は、供給されたサンプリングデータＤ１〜Ｄｎ＋１または／およびエラー信号Ｅ１に基づいて、等化を行うのに適したタップ係数ＴＰ（１）〜ＴＰ（ｎ）を形成して、対応する乗算回路１５（１）〜１５（ｎ）へ供給する。

図３は、実施の形態１に係わるＤＦＥの動作を模式的に示した説明図である。図３は、図１２（Ａ）に類似している。図３を用いて、図１２（Ａ）の場合との相違を説明する。図１では、可変遅延回路からサンプリングデータを乗算回路に供給するようにしているが、図３では、図１２（Ａ）との整合を図るために、乗算回路１５（１）でタップ係数ＴＰ（１）を乗算した後、可変遅延回路１６（１）に供給され、入力データの波形Ｗ（０）に加算されている。乗算回路１５（１）によって入力データの波形Ｗ（−１）にタップ係数ＴＰ（１）が乗算され、乗算結果（帰還データ）が、可変遅延回路１６（１）により、遅延時間情報ＳＤ（１）によって表された遅延時間だけ遅延されて、入力データの波形Ｗ（０）に加算される。図１２で説明したように、対応する転送レートが変わった場合、乗算回路１５（１）の乗算結果が加算されるタイミングは、ｔｂ（−１）Ｒとなってしまう。

これに対して、実施の形態１では、変更した転送レートにおいて、キャリブレーションモードを実行することにより、その転送レートに適した遅延時間情報ＳＤ（１）が求められる。等化モードにおいては、この求めた遅延時間情報ＳＤ（１）によって表される遅延時間ＤＬだけ、乗算結果が加算されるタイミングが変更され、加算されるタイミングは適切なタイミングｔｂ（−１）となる。これにより、適切な等化を行うことが可能となる。また、加算するタイミングが、図３の斜線で示した領域ＥＱ１、ＥＱ２まで変化するのを防ぐことが可能となり、間違った等化が行われるのを防ぐことも可能となる。ここでは、可変遅延回路１６（１）および遅延時間情報ＳＤ（１）を例にして説明したが、他の可変遅延回路１６（２）〜１６（ｎ）および遅延時間情報ＳＤ（２）〜ＳＤ（ｎ）についても同様である。

図１に示したように、第１サンプリング回路１２、第２サンプリング回路１３および遅延回路１４（１）〜１４（ｎ＋１）は、クロック信号ＳＣＣＫに同期して動作する。このクロック信号ＳＣＣＫは、転送レートを変更すると、それに合わせて周波数が変更される。そのため、サンプリングデータＤ１〜Ｄｎ＋１およびエラー信号Ｅ１の周期も、転送レートの変更に合わせて変わる。しかしながら、高速な信号処理が要求される乗算回路１５（１）〜１５（ｎ）は、アナログ回路によって構成されている。特に、第１サンプリング回路１２が出力するサンプリングデータＤ１に対応した帰還データを生成する乗算回路１５（１）には、最も高速な信号処理が要求される。乗算回路１５（１）〜１５（ｎ）をアナログ回路で構成することにより、乗算回路１５（１）〜１５（ｎ）での遅延時間を短縮することが可能であるが、転送レートがかわっても、遅延時間はほぼ一定となるため、加算するタイミングが適切なタイミングでなくなることが危惧される。これに対して、実施の形態１においては、キャリブレーションモードで求めた遅延時間情報によって表される遅延時間で、加算するタイミングの変更が行われることになる。

図１では、可変遅延回路１６（１）〜１６（ｎ）の後段に乗算回路１５（１）〜１５（ｎ）を設ける例を説明したが、図３に示したように、乗算回路の後段に可変遅延回路を設けるようにしてもよい。

（実施の形態２）
図４は、実施の形態２に係わるＤＦＥの構成を示すブロック図である。図４は、図１に類似しているので、ここでは相違点を主に説明する。ＤＦＥ１は、図１では、可変遅延回路１６（１）〜１６（ｎ）を備えていたが、実施の形態２に係わるＤＦＥ１には、可変遅延回路１６（１）〜１６（ｎ）は設けられていない。第１サンプリング回路１２の出力端子Ｑおよび遅延回路１４（１）〜１４（ｎ）の出力端子Ｑから出力されるサンプリングデータＤ１〜Ｄｎが、対応する乗算回路１５（１）〜１５（ｎ）に供給されている。それぞれの乗算回路１５（１）〜１５（ｎ）において、対応するタップ係数ＴＰ（１）〜ＴＰ（ｎ）とサンプリングデータＤ１〜Ｄｎとの乗算が行われ、乗算の結果が、帰還データとして加算回路１１に供給されている。

また、制御ユニット２は、図１では、遅延決定回路４および遅延レジスタ８を備えていたが、実施の形態２では、遅延決定回路４および遅延レジスタ８を備えていない。実施の形態２においても、データエラー率判定回路２３を備えているが、図１に示したデータエラー率判定回路３と異なり、サンプリングデータＤ１〜Ｄｎまたは／およびエラー信号Ｅ１とに基づいて位相調整信号ＰＨＣを形成する。

また、実施の形態２においては、図１と比較すると、位相補間回路の構成が異なっている。図４に示す位相補間回路ＰＨＩ１は、２個の調整レジスタ２０および２１と、加算回路２２とを備えている。調整レジスタ２０には、ＣＤＲ回路（クロックデータリカバリ回路）ＣＤＲＣからの位相情報が格納される。また、調整レジスタ２１には、データエラー率判定回路２３からの位相制御信号ＰＨＣに基づいた位相情報が格納される。調整レジスタ２０に格納された位相情報と調整レジスタ２１に格納された位相情報との和が、加算回路２２によって求められる。位相補間回路ＰＨＩ１には、クロック発生回路ＣＧＣからクロック信号ＣＣＫが供給されている。このクロック信号ＣＣＫの位相が、加算回路２２によって求められた位相情報の和の値に従って、変更され、クロック信号ＣＣＫの位相が調整される。図４において、ＳＣＣＫ１は、調整された位相を有するクロック信号を示している。

ＣＤＲ回路ＣＤＲＣから調整レジスタ２０に供給される位相情報は、例えばクロック信号ＣＣＫの位相を変更する変更量であり、調整レジスタ２１に格納されている位相情報も、クロック信号ＣＣＫの位相を変更する変更量である。加算回路２２によって、これらの変更量の和を求める。クロック信号ＣＣＫの位相は、２つの変更量の和によって示された量だけ変更され、クロック信号ＳＣＣＫ１として、位相補間回路ＰＨＩ１から出力されることになる。

この実施の形態２において、調整レジスタ２１に格納されている変更量は、データエラー率判定回路２３から出力されている位相調整信号ＰＨＣに基づいて変化または維持される。例えば、位相調整信号ＰＨＣが第１状態を示していると、調整レジスタ２１に格納されている変更量は、減少または増加し、減少または増加した変更量が調整レジスタ２１に格納される。一方、位相調整信号ＰＨＣが第２状態を示していると、調整レジスタ２１に格納されている変更量は変化せずに維持される。すなわち、位相調整信号ＰＨＣが第１状態を示している場合には、クロック信号ＳＣＣＫ１の位相は進み（または遅れ）、進む位相の量（または遅れる位相の量）は、調整レジスタ２１に格納されている変更量によって定まる。これに対して、位相調整信号ＰＨＣが第２状態を示している場合には、クロック信号ＳＣＣＫ１の位相は変化しない。位相調整信号ＰＨＣの状態によって、調整レジスタ２１に格納される変更量を変更する構成としては、例えば、調整レジスタ２１に、位相調整信号ＰＨＣが第１状態のときにダウンまたはアップするカウンタを接続することにより、達成することが可能である。勿論、この構成に限定されるものではない。

位相補間回路ＰＨＩ１によって形成されたクロック信号ＳＣＣＫ１は、第１サンプリング回路１２および第２サンプリング回路１３のそれぞれのクロック入力端子ｃｋに供給されている。また、この実施の形態２においては、クロック信号ＳＣＣＫ１が、遅延回路１４（１）〜１４（ｎ＋１）のクロック入力端子ｃｋにも供給されている。

次に、実施の形態２で実施されるキャリブレーションモードを説明する。

＜キャリブレーションモード＞
図５は、実施の形態２に係わるキャリブレーションモードの動作を示すフローチャート図である。図５において、ステップＳ２０は、図２で説明したステップＳ１０と同じであるため、説明は省略する。また、ステップＳ２１は、ステップＳ１１と類似している。すなわち、ステップＳ１１で説明した遅延決定回路４、遅延レジスタ８および可変遅延回路１６（１）〜１６（ｎ）の動作を除いて、ステップＳ２１における動作は、ステップＳ１１と同じである。そのため、ステップＳ２１の詳しい説明は省略するが、このステップＳ２１において、停止可能バッファ回路１０が停止状態にされる。また、所定の値のタップ係数ＴＰ（１）〜ＴＰ（ｎ）が形成され、乗算回路１５（１）〜１５（ｎ）に供給される。また、クロック信号ＳＣＣＫ１は周期的に変化する。クロック信号ＳＣＣＫ１の変化に同期して、第１サンプリング回路１２の入力端子ＤＩに供給される加算データは、理想的には論理値“１”と論理値“０”とが交互に発生するデータとなる。

ステップＳ２２は、図２で説明したステップＳ１２と類似しているので、相違点を主に説明する。データエラー率判定回路２３は、データエラー率判定回路３と同様に、サンプリングデータＤ１〜Ｄｎ＋１または／およびエラー信号Ｅ１を基にして、エラー率を把握する。把握したエラー率が所定の閾値よりも大きい場合、データエラー率判定回路２３は、第１状態の位相調整信号ＰＨＣを形成し、把握したエラー率が所定の閾値よりも小さい場合、第２状態の位相調整信号ＰＨＣを形成する。位相調整信号ＰＨＣが第１状態のとき、ステップＳ２２の次にステップＳ２３が実行され、位相調整信号ＰＨＣが第２状態のとき、次にステップＳ２４が実行される。

ステップＳ２３においては、位相補間回路ＰＨＩ１内の位相量の調整が行われる。これにより、第１サンプリング回路１２、第２サンプリング回路１３および遅延回路１４（１）〜１４（ｎ＋１）のクロック入力端子ｃｋに供給されているクロック信号ＳＣＣＫ１の位相が調整されることになる。例えば、位相調整信号ＰＨＣが第１状態となることにより、調整レジスタ２１に格納されている変更量が減少する。これにより、加算回路２２によって求められた変更量が減少することになる。変更量が減少することにより、クロック信号ＳＣＣＫ１の位相が、進むことになる。

クロック信号ＳＣＣＫ１の位相が進むと、クロック信号ＳＣＣＫ１のハイレベルへの立ち上がりが早くなる。その結果、第１サンプリング回路１２が、その入力端子ＤＩに供給されている加算回路１１からの加算データの波形をサンプリングするタイミング（サンプリングのタイミング）が早くなる。反対に、調整レジスタ２１に格納されている変更量を増加させた場合、クロック信号ＳＣＣＫ１の位相が遅れるため、第１サンプリング回路１２が、その入力端子ＤＩに供給されている加算回路１１からの加算データの波形をサンプリングするタイミングが遅くなる。すなわち、データエラー率判定回路２３からの位相調整信号ＰＨＣによって、第１サンプリング回路１２が、その入力端子ＤＩに供給されている加算回路１１からの加算データをサンプリングするタイミングが調整されることになる。

＜＜加算データのアイパターン＞＞
実施の形態１で述べたように、キャリブレーションモードにおいては、停止可能バッファ回路１０が停止状態にされる。また、乗算回路１５（１）〜１５（ｎ）のそれぞれは、反転した乗算結果を帰還データとして形成する。そのため、加算回路１１から出力される加算データの波形は、理想的には、論理値”１”と論理値”０”とが交互に生じる（トグルする）データの波形となる。

図６は、実施の形態２に係わるＤＦＥ１の動作を示す波形図である。図６において、横軸は時間を示し、縦軸は電圧を示している。図６（Ａ）は、第１サンプリング回路１２の入力端子ＤＩにおける電圧の変化を、模式的にアイパターンで示している。また、図６（Ｂ）は、位相補間回路ＰＨＩ１から出力されるクロック信号ＳＣＣＫ１の波形を示している。図６では、早い転送レート（例えば、規格Ｇｅｎ４）に合わせたＤＦＥ１を、遅い転送レート（例えば、規格Ｇｅｎ１）のＤＦＥ１として流用する場合が示されている。この場合、規格Ｇｅｎ４に合わせて乗算回路１５（１）の遅延時間が設定され、第１サンプリング回路１２が、その入力端子ＤＩに供給されている加算データの波形をサンプリングするタイミングは、時刻ｔｆに設定されているものとする。

乗算回路１５（１）はアナログ回路によって構成されているため、転送レートが遅くなっても、遅延時間はほぼ一定である。そのため、乗算回路１５（１）によって形成された帰還データは、早いタイミングで加算回路１１に供給され、第１サンプリング回路１２の入力端子ＤＩに供給されることになる。図６（Ａ）で説明すると、乗算回路１５（１）は、時間的に前の入力データの波形Ｗ（−１）にタップ係数ＴＰ（１）を乗算して形成された帰還データを、時刻ｔｅのタイミングで加算回路１１に供給することになる。これにより、第１サンプリング回路１２の入力端子ＤＩにおける現在の入力データの波形Ｗ（０）の電圧は、早いタイミングで変化し、その後低下するような歪んだ形状となる（図６（Ａ））。

早い転送レート（規格Ｇｅｎ４）では、図６（Ｂ）において、時刻ｔｆでクロック信号ＳＣＣＫ１をハイレベルに立ち上げても、第１サンプリング回路１２は、入力端子ＤＩにおけるアイパターンが大きく開いたときに、サンプリングを行うことが可能である。しかしながら、転送レートが遅くなると、図６（Ａ）に示すように入力データの波形Ｗ（０）は、歪み、時刻ｔｆのタイミングでは、アイパターンが狭くなり始めている。そのため、時刻ｔｆのタイミングで、入力データの波形Ｗ（０）をサンプリングすると、等化が不十分あるいは誤った等化が行われる可能性がある。

この実施の形態２においては、ステップＳ２２において、エラー率が閾値よりも大きいと判定された場合、位相補間回路ＰＨＩ１内の位相量の調整がステップＳ２３において実行される。すなわち、位相調整信号ＰＨＣが第１状態となり、調整レジスタ２１に格納されている変更量が減少される。これにより、クロック入力端子ｃｋに供給されるクロック信号ＳＣＣＫ１の位相は進められる。すなわち、図６（Ｂ）に示すように、クロック信号ＳＣＣＫ１は、一点鎖線で示すように時刻ｔｆで立ち上がるのではなく、実線で示すように時刻ｔｅで立ち上がるようになる。この例では、ＰＨＤで示される量だけ、位相が進むことになる。この位相量ＰＨＤは、調整レジスタ２１において、位相調整信号ＰＨＣが第１状態になる前後における変更量の差分に相当する。これにより、アイパターンが開いた状態で、第１サンプリング回路１２は、サンプリングを行うことが可能となる。

ステップＳ２３の後、再びステップＳ２２が実行される。ステップＳ２２において、再び、エラー率が閾値よりも大きいと判定された場合には、位相調整信号ＰＨＣが第１状態を示すため、調整レジスタ２１の変更量が減少し、クロック信号ＳＣＣＫ１の位相がさらに進むことになる。すなわち、第１サンプリング回路１２のサンプリングのタイミングが早くなる。エラー率が閾値よりも小さくなるまで、ステップＳ２２とＳ２３が繰り返して実行される。ステップＳ２２において、エラー率が閾値よりも小さいと判定されると、データエラー率判定回路２３は、位相調整信号ＰＨＣを第２状態にする。これにより、調整レジスタ２１は、エラー率が閾値よりも小さいと判定されたときの変更量（遅延量）を格納し、保持することになる（ステップＳ２４）。

ステップＳ２５およびＳ２６は、図２のステップＳ１５およびＳ１６と同じであるので、説明を省略する。また、実施の形態２に係わるＤＦＥ１において実行される等化モードの動作は、可変遅延回路１６（１）〜１６（ｎ）による遅延がないことを除いて、実施の形態１で説明した等化モードの動作と同じであるため、説明は省略する。

実施の形態１においては、サンプリングデータに対応する帰還データが、第１サンプリング回路１２の入力端子ＤＩに到達するまでの遅延時間が、キャリブレーションモードにおいて、転送レートに合わせて調整され、調整された遅延時間が、等化モードにける波形の等化に用いられていた。すなわち、サンプリングデータに対応する帰還データの遅延時間を調整するようにしていた。これに対して、この実施の形態２においては、サンプリングデータに対応する帰還データの遅延時間を調整するのではなく、第１サンプリング回路１２においてサンプリングするタイミングが、キャリブレーションモードにおいて、転送レートに合わせて調整され、調整されたサンプリングのタイミングが、等化モードにおける波形の等化に用いられる。すなわち、キャリブレーションモードにおいては、第１サンプリング回路１２および遅延回路１４（１）〜１４（ｎ）から出力されるサンプリングデータが、理想的には論理値“１”と論理値“０”とを交互に示す加算データと対応するように、第１サンプリング回路１２のサンプリングのタイミングが調整され、等化モードでは、この調整されたサンプリングのタイミングを用いて等化が行われる。

また、この実施の形態２においては、転送レートに合わせて、アイパターンが大きく開いているタイミングでサンプリングを行うことが可能となるため、転送レートが異なっても、誤った等化が行われるのを防ぐことが可能であるとともに、波形等化の効果が大きいタイミングでサンプリングを行うことが可能となる。

さらに、この実施の形態２によれば、第１サンプリング回路１２から出力されているサンプリングデータを、加算回路１１を介して第１サンプリング回路１２へ帰還させるフィードバックのループに、可変遅延回路を設けなくて済む。最も転送レートの高い規格Ｇｅｎ４に合うように、ＤＦＥ１を設計する場合、このフィードバックのループ（特に、乗算回路１５（１）を含むフィードバックのループ）の遅延時間が、最も高い転送レートでも等化を行うことが可能なように、短くすることが要求される。実施の形態２によれば、フィードバックのループに可変遅延回路を設けることが要求されないため、コストの上昇を抑制することが可能である。また、フィードバックのループに含まれる乗算回路の設計も容易になる。

この実施の形態２において、調整レジスタ２１と加算回路２２は、サンプリング用のクロック信号の位相にオフセットを加えるオフセット回路を構成していると見なすことができる。この場合、オフセット回路は、デジタル回路によって構成することが可能であるため、小型化が可能であり、コストの上昇を抑制することが可能である。

（実施の形態３）
図７は、実施の形態３に係わるＤＦＥの構成を示すブロック図である。図７は、図４に類似しているので、ここでは相違点を主に説明する。図７において、ＤＦＥ１および制御ユニット２は、図４に示したＤＦＥ１および制御ユニット２と同じであるため、説明は省略する。

図７において、ＰＨＩ２は、位相補間回路を示している。この位相補間回路ＰＨＩ２は、図４に示した位相補間回路ＰＨＩ１と同様に、ＣＤＲ回路ＣＲＤＣからの位相情報を格納する調整レジスタ２０と、位相調整信号ＰＨＣに基づいた位相情報を格納する調整レジスタ２１を備えている。さらに、この実施の形態３において、位相補間回路ＰＨＩ２は、位相情報を格納する調整レジスタ３２と加算回路３３を備えている。調整レジスタ２０、２１および３２のそれぞれに格納される位相情報は、実施の形態２と同様に、位相の変更量である。

加算回路３３は、調整レジスタ２０、２１および３２のそれぞれに格納されている位相の変更量の和を算出する。算出された位相量の和に基づいて、位相補間回路ＰＨＩ２は、供給されているクロック信号ＣＣＫの位相を変更し、変更されたクロック信号をクロック信号ＳＣＣＫ１として出力する。

図７において、３０は温度センサーを示し、３１は温度遅延調整回路を示している。温度センサーは、例えば図９に示した半導体装置ＬＳ−ＤＦＥの半導体基板に形成されている。勿論、これに限定されるものではなく、温度センサー３０は、半導体装置ＬＳ−ＤＦＥの外部に設置してもよい。温度センサー３０は、周囲の温度に従って変化する温度データを形成し、温度遅延調整回路３１へ供給する。温度遅延調整回路３１は、温度データに対応した位相の変更量を出力する。この温度遅延調整回路３１から出力された位相の変更量が、調整レジスタ３２に格納される。

温度遅延調整回路３１は、特に制限されないが、テーブルを備えている。このテーブルには、複数の温度データと、それぞれの温度データに対応した変更量とを対として登録されている。温度遅延調整回路３１は、温度センサー３０から温度データが供給されたとき、テーブルから、供給された温度データと対を構成する変更量を求め、求めた変更量を位相の変更量として、調整レジスタ３２に格納する。

上記したテーブルには、例えば半導体装置ＬＳ−ＤＦＥを出荷する前のテストの段階で、温度データと、そのときの位相の変更量を測定して、温度データと対となる変更量を登録する。例えば、規格Ｇｅｎ４に合わせて設計したＤＦＥを、規格Ｇｅｎ１のＤＦＥとして用いる場合、実施の形態２で説明したキャリブレーションモードで動作させる。これにより、調整レジスタ２１には、規格Ｇｅｎ１に適した変更量が格納されることになる。次に、半導体装置ＬＳ−ＤＦＥの周囲温度を変化させて、そのときに温度センサー３０から出力される温度データを測定する。また、この周囲温度のときに、調整レジスタ３２に格納されている変更量を変化させながら、データエラー率判定回路２３から出力される位相調整信号ＰＨＣが、第１状態から第２状態へ変わったときの調整レジスタ３２の変更量を測定する。この測定した温度データと調整レジスタ３２の変更量を、上記したテーブルに対として登録する。周囲温度を変えながら、上記した測定と登録を繰り返すことにより、テーブルに複数の温度データと変更量が登録されることになる。

テーブルへの温度データと変更量の測定および登録は、上記した方法に限定されない。例えば、データエラー率判定回路２３を用いずに、所定の周囲温度のときに、ＤＦＥ１の等化効率が良くなる変更量を測定して、テーブルに登録するようにしてもよい。

半導体装置ＬＳ−ＤＦＥの周囲温度に従った温度データが温度センサー３０から出力され、そのときの周囲温度に対応した変更量が、温度遅延調整回路３１から調整レジスタ３２に格納されることになる。これにより、周囲温度が変化しても、等化効率の良いタイミングでサンプリングを行うことが可能となる。さらに、サンプリングのタイミングは、キャリブレーションモードにおいて調整レジスタ２１に格納された変更量にも基づいているため、転送レートが異なっても、実施の形態２で説明したように、等化効率の良いタイミングでサンプリングを行うことが可能となる。

上記したキャリブレーションモードの動作は、シリアルデータの受信を行う前に実施することが要求される。そのため、半導体装置ＬＳ−ＤＦＥを製造するときの製造プロセスのバラツキにより生じる乗算回路１５（１）〜１５（ｎ）等の遅延時間の変化または／およびそのときの周囲温度における遅延時間に対しては、適切なサンプリングのタイミングを求め、調整することが可能である。この実施の形態３によれば、シリアルデータの受信を行っているときに、周囲温度が変化し、遅延時間が変化した場合も、これに合わせてサンプリングのタイミングを微調整することが可能である。すなわち、シリアルデータを受信している等化モードでも、ＤＦＥ１を等化効率のよい状態に保つことが可能である。

図７では、サンプリングのタイミングを、周囲温度の変化に応じて微調整する例を示したが、実施の形態１で述べた可変遅延回路１６（１）〜１６（ｎ）の遅延時間を、温度センサーからの温度データで微調整するようにしてもよい。また、調整レジスタ３２として複数の調整レジスタを設け、それぞれの調整レジスタに、互いに異なる変更量を格納し、温度センサー３０からの温度データに基づいて、温度遅延調整回路３１により複数の調整レジスタから温度データに対応した調整レジスタを選択するようにしてもよい。この場合には、選択された調整レジスタに格納されている変更量が、加算回路３３に供給され、加算されることになる。

さらに、調整レジスタ２１には、半導体装置ＬＳ−ＤＦＥを出荷する前に、転送レートに対応した適切な変更値を格納するようにしてもよい。この場合には、キャリブレーションモードを実行することが要求されず、周囲温度の変化に応じて、サンプリングのタイミングを微調整することが可能である。そのため、シリアルデータを受信している等化モードのとき、周囲温度が変化しても、ＤＦＥ１を等化効率のよい状態に保つことが可能となる。

実施の形態１〜３において述べたキャリブレーションモードは、キャリブレーション回路によって実行されると見なすことができる。この場合、実施の形態１に係わるキャリブレーション回路は、第１サンプリング回路１２が、出力端子Ｑからサンプリングデータを出力してから、出力したサンプリングデータに対応する帰還データ（あるいは複数の帰還データの加算により求められた加算データ）が第１サンプリング回路１２の入力端子ＤＩに供給されるまでの遅延時間を調整することになる。また、実施の形態２および３に係わるキャリブレーション回路は、第１サンプリング回路１２がサンプリングを行うタイミング（サンプリングのタイミング）を調整することになる。

また、キャリブレーションモードがキャリブレーション回路によって実行されると見なす場合、キャリブレーション回路によって、停止可能バッファ回路（バッファ回路）１０が停止される。これにより、加算回路１１には、入力データが供給されなくなるため、加算回路１１は、帰還データをキャリブレーション用の加算データとして出力すると見なすことができる。

実施の形態１に係わるキャリブレーション回路は、可変遅延回路１６（１）〜１６（ｎ）と、この可変遅延回路における遅延を変える判定回路とを備えていると見なすことができる。図１を参照にして述べると、判定回路は、データエラー率判定回路３および遅延決定回路４を備えている。この判定回路は、第１サンプリング回路１２からのサンプリングデータが、キャリブレーションの加算データに対応したサンプリングデータとなるように、可変遅延回路における遅延を変更する。

実施の形態１〜３において、位相補間回路ＰＨＩ、ＰＨＩ１およびＰＨＩ２は、第１サンプリング回路１２、第２サンプリング回路１３および遅延回路１４（１）〜１４（ｎ＋１）に供給されるクロック信号ＳＣＣＫ、ＳＣＣＫ１を形成するクロック信号形成回路と見なすことができる。

実施の形態２および３においては、キャリブレーションモードのとき、加算回路１１から出力されている加算データは、第１サンプリング回路１２のサンプリングのタイミングを調整するデータ（基準データ）と見なすことができる。このように見なした場合、第１サンプリング回路１２から出力されるサンプリングデータが、サンプリングのタイミング（遅延時間）を調整するデータ（基準データ）に対応するように、第１サンプリング回路に供給されるサンプリング用の第１クロック信号ＳＣＣＫ１の位相が、位相補間回路ＰＨＩ１、ＰＨＩ２によって調整される。

実施の形態１〜３においては、ＤＦＥ１をアナログ回路で構成し、制御ユニット２をデジタル回路で構成する例を示したが、これに限定されるものではない。例えば、ＤＦＥ１および制御ユニット２の両方をアナログ回路によって構成してもよいし、両方をデジタル回路によって構成してもよい。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

１ ＤＦＥ
２ 制御ユニット
３ データエラー率判定回路
４ 遅延決定回路
５ タップ係数決定回路
６ 制御回路
７ タップ係数レジスタ
８ 遅延レジスタ
１０ 停止可能バッファ回路
１１ 加算回路
１２ 第１サンプリング回路
１３ 第２サンプリング回路
１４（１）〜１４（ｎ＋１） 遅延回路
１５（１）〜１５（ｎ） 乗算回路
１６（１）〜１６（ｎ） 可変遅延回路
ＣＤＲＣ クロックデータリカバリ回路
ＥＰＰ 電子装置
ＬＳ−ＤＦＥ 半導体装置
ＰＨＩ 位相補間回路

Claims (9)

1. 入力データが供給されるバッファ回路と、
   前記バッファ回路からの前記入力データと帰還データとを加算し、加算データを出力する加算回路と、
   前記加算回路からの加算データをサンプリングし、サンプリングデータを出力する第１サンプリング回路と、
   前記第１サンプリング回路からのサンプリングデータにタップ係数を乗算して、前記帰還データを形成する乗算回路と、
   前記第１サンプリング回路からのサンプリングデータに基づいて、前記タップ係数を決定するタップ係数決定回路と、
   前記第１サンプリング回路がサンプリングデータを出力してから、出力したサンプリングデータに対応する加算データが前記第１サンプリング回路に供給されるまでの遅延時間、または加算データを前記第１サンプリング回路がサンプリングするタイミングを調整するキャリブレーション回路と、
   を備え、
   前記キャリブレーション回路は、前記遅延時間またはサンプリングするタイミングの調整を行うとき、前記バッファ回路から前記加算回路に前記入力データが供給されるのを停止させ、前記帰還データを、前記加算データとする、半導体装置。
2. 請求項１に記載の半導体装置において、
   前記キャリブレーション回路は、前記乗算回路に結合された可変遅延回路と、前記第１サンプリング回路からのサンプリングデータに基づいて、前記可変遅延回路における遅延を変える判定回路とを備え、
   前記キャリブレーション回路は、前記遅延時間の調整を行うとき、前記加算データを、前記第１サンプリング回路に供給し、前記判定回路は、前記第１サンプリング回路からのサンプリングデータが、前記第１サンプリング回路に供給した前記加算データに対応したサンプリングデータとなるように、前記可変遅延回路における遅延を変える、半導体装置。
3. 請求項２に記載の半導体装置において、
   前記半導体装置は、前記第１サンプリング回路からのサンプリングデータが供給される直列接続された複数の遅延回路を備え、
   前記判定回路は、前記第１サンプリング回路からのサンプリングデータと前記複数の遅延回路からの出力とに基づいて、前記可変遅延回路における遅延を変える、半導体装置。
4. 請求項３に記載の半導体装置において、
   前記半導体装置は、クロック信号を形成するクロック信号形成回路を備え、
   前記複数の遅延回路のそれぞれは、前記クロック信号形成回路によって形成されたクロック信号に同期して動作し、前記第１サンプリング回路は、前記クロック信号形成回路によって形成されたクロック信号に同期して、サンプリングを行う、半導体装置。
5. 請求項１に記載の半導体装置において、
   前記遅延時間の調整のとき、前記タップ係数は、所定の値にされる、半導体装置。
6. 入力データと帰還データとを加算し、加算データを出力する加算回路と、
   前記加算回路からの加算データを、第１クロック信号に同期して、サンプリングし、サンプリングデータを出力する第１サンプリング回路と、
   前記第１サンプリング回路からのサンプリングデータにタップ係数を乗算して、前記帰還データを形成する乗算回路と、
   前記第１サンプリング回路からのサンプリングデータに基づいて、前記タップ係数を決定するタップ係数決定回路と、
   前記加算回路から、前記加算データとして、前記第１サンプリング回路のサンプリングのタイミングを調整する基準データが出力されているとき、前記第１サンプリング回路から出力されるサンプリングデータが、前記基準データに対応するように、前記第１クロック信号の位相を調整する位相調整回路と、
   直列的に接続され、それぞれ前記第１クロック信号に同期して動作する複数の遅延回路と、
   を備え、
   前記第１サンプリング回路の出力は、直列的に接続された前記複数の遅延回路の初段の遅延回路に供給され、
   前記位相調整回路は、前記第１サンプリング回路の出力と前記複数の遅延回路の出力とに基づいて、前記第１クロック信号の位相を調整する、半導体装置。
7. 請求項６に記載の半導体装置において、
   前記半導体装置は、入力データが供給され、供給された入力データを前記加算回路へ供給するバッファ回路を備え、
   遅延時間の調整のとき、前記バッファ回路から前記加算回路への入力データの供給が停止され、前記帰還データが、前記サンプリングのタイミングを調整する前記基準データとされる、半導体装置。
8. 請求項６に記載の半導体装置において、
   前記半導体装置は、温度を検出する温度センサーを備え、
   前記位相調整回路は、温度センサーからの温度データに基づいて、前記第１クロック信号の位相を調整する、半導体装置。
9. 入力データと帰還データとを加算し、加算データを出力する加算回路と、
   前記加算回路からの加算データをサンプリングし、サンプリングデータを出力する第１サンプリング回路と、
   前記第１サンプリング回路からのサンプリングデータにタップ係数を乗算して、前記帰還データを形成する乗算回路と、
   前記第１サンプリング回路からのサンプリングデータに基づいて、前記タップ係数を決定するタップ係数決定回路と、
   温度を検出する温度センサーと、
   前記第１サンプリング回路のサンプリングのタイミングを、前記温度センサーからの温度データに基づいて変える位相調整回路と、
   を備えている、半導体装置。

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