JP2011151765A - データフィルタ回路及び判定帰還型等化器 - Google Patents
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Abstract
【課題】判定帰還型等化器(DFE)において、タップ係数を決定する回路に入力されるビット列が有するビットパターンに偏りがある場合であっても、タップ係数を素早く収束させること。
【解決手段】データフィルタ回路は、判定帰還型等化回路から出力されたビット列を受けて、当該ビット列の取り得るビットパターンのそれぞれの出現回数を均一化するようにフィルタリングを行い、フィルタリング後のビット列を当該判定帰還型等化回路のタップ係数及びオフセットを決定するタップ係数決定回路に出力する。
【選択図】図1
【解決手段】データフィルタ回路は、判定帰還型等化回路から出力されたビット列を受けて、当該ビット列の取り得るビットパターンのそれぞれの出現回数を均一化するようにフィルタリングを行い、フィルタリング後のビット列を当該判定帰還型等化回路のタップ係数及びオフセットを決定するタップ係数決定回路に出力する。
【選択図】図1
Description
本発明は、データフィルタ回路及び判定帰還型等化器に関し、特に、判定帰還型等化回路のタップ係数の決定に用いられるデータをフィルタリングするデータフィルタ回路、及び、かかるデータフィルタ回路を有する判定帰還型等化器に関する。
図10は、第1の従来例に係る判定帰還型等化器(DFE:Decision Feedback Equalizer)の構成を示すブロック図である。図10を参照すると、DFEは、判定帰還型等化回路(以下「DFE回路」という。)80及びタップ係数決定回路(アダプテーション(Adaptation)回路ともいう。)90を有する。
DFE回路80は、サンプラA84、サンプラB85、シフトレジスタ86、増幅器A0〜An及び加算回路(Summer回路)88を有する。サンプラA84は、オフセットを用いることなく入力データのサンプリングを行い、サンプリング結果をビットD1として出力する。一方、サンプラB85は、オフセットを用いて入力データのサンプリングを行い、エラービットE1を出力する。シフトレジスタ86は、サンプラA84からビットD1を受けて、ビット列D1〜Dn+1を出力する。アンプA0〜Anは、入力信号D0及びフィードバック信号D1〜Dnをそれぞれタップ係数w0〜wn倍する。加算回路88は、タップ係数倍された入力信号D0及びフィードバック信号を足し合わせる。
タップ係数決定回路90は、DFE回路80のシフトレジスタ86からデータD1〜Dn+1を受けるとともに、サンプラB85からエラー信号E1を受ける。タップ係数決定回路90は、DFE回路80から出力されたD1〜Dn+1及びE1、並びに現在のタップ係数w0〜wnに基づいて、タップ係数及びオフセットを更新し、更新後のタップ係数w0〜wn及びオフセット値をDFE回路80に出力する。
図11は、第2の従来例に係る判定帰還型等化器(DFE)の構成を示すブロック図である。図11を参照すると、第2の従来例のDFEは、第1の従来例のDFEの構成(図10)に加えて、デマルチプレクサ(DEMUX回路)60を有する。
タップ係数決定回路90は、DFE回路82の後段のデマルチプレクサ60から出力されたパラレルデータを用いて、タップ係数及びオフセットを決定する。DEMUX後のパラレルデータを用いることで、タップ係数決定回路90を低速で動作させることができる。
図12は、第3の従来例に係る判定帰還型等化器(DFE)の構成を示すブロック図である。図12を参照すると、第3の従来例のDFEは、第2の従来例のDFEの構成(図11)に加えて、ビットシフト制御回路32を有する。
受信トレーニングパターンのパターン長がパラレルビット数(DEMUX比)の整数倍の関係にある場合には、タップ係数の決定に使用される特定のビット列DP1〜DPn+1に出現するビットパターンが固定化して出現しないビットパターンが生じてしまい、データのランダム性が損なわれる(すなわち、ビット列のビットパターンの出現頻度に偏りが生じる)場合がある。これを回避するために、ビットシフト制御回路32は、DFE回路82から出力されたビット列に対するビットシフトを、デマルチプレクサ62に行わせる。ビットシフトによると、ビット列DP1〜DPn+1に出現しないビットパターンを減らすことができる。
図13は、第4の従来例(特許文献1参照)に係る判定帰還型等化器(DFE)の構成を示すブロック図である。図13を参照すると、第4の従来例のDFEは、第2の従来例のDFEの構成(図11)に加えて、自己相関処理回路70及びタップ係数更新制御回路72を有する。
デマルチプレクサ60は、ビット列を分岐させて、タップ係数決定回路90及び自己相関処理回路70とに出力する。自己相関処理回路70は、データの相関の強さ(ランダム性)を判定する。自己相関処理回路70は、相関が強い(ランダム性が低い)と判定した場合には、そのデータを用いて決定されたタップ係数及びオフセットを廃棄するようにタップ係数更新制御回路72に通知し、相関が弱い(ランダム性が高い)と判定した場合には、タップ係数及びオフセットを更新するようにタップ係数更新制御回路72に通知する。
以下の分析は、本発明者によってなされたものである。
第1の従来例のDFEによると、受信回路に入力されるデータ自体のランダム性が低く、そのランダム性の低いデータをタップ係数決定処理に用いた場合には、タップ係数が正しい値に収束せず、又はタップ係数の収束過程が安定しないという問題がある。
一方、第2及び第3の従来例のDFEによると、DEMUX比ごとに特定ビットが抜き出されるためにランダム性が損なわれる場合があり、ランダム性が損われたデータでタップ係数を決定すると、タップ係数が正しい値に収束せず、又はタップ係数の収束過程が安定しないという問題がある。
第3の従来例のDFEによると、DEMUX後の特定ビットのデータが固定化した場合において、ビットシフト機能によって、D1〜Dn+1に出現しないビットパターンが減り、ランダム性を高めることができる。しかしながら、ビットシフトを行った場合であっても、ビット列D1〜Dn+1のビットパターンの出現回数には依然として偏りがあり、タップ係数の収束特性を安定化させるのに十分なランダム性が得られない場合がある。
ビットシフト後にもビットパターンの出現回数に偏りがある場合として、DEMUX前のデータのランダム性が低い場合が考えられる。かかる場合には、ビットシフトを行ったとしても、DEMUX前の信号が持っているデータの偏り(非ランダム性)を取り除くことはできない。
例えば、OIF−CEI−2.0及びSAS−2規格のトレーニングパターンのように、ヘッダ部分にLFP(Low Frequency Pattern)又はHFP(High Frequency Pattern)のような規則性のあるデータ列が含まれる場合、ビットシフトを行った後のビット列D1〜Dn+1のビットパターンにおいては、LFP又はHFPに含まれるビットパターンの出現回数が多くなる。また、データがデータパターンの周期においてはランダムであっても、限られた区間においてはランダム性が低い場合がある。例えば、PRBS(Pseudo−Random Binary Sequence)パターンは、ランダムなデータであって、パターン周期においてはビット列D1〜Dn+1にすべてのビットパターンが同じ回数出現する。しかし、パターン周期の中で各ビットパターンの出現する順序には偏りがあるため、パターン周期よりも短い限られた区間においては、各ビットパターンの出現する回数には偏りが生じ、ランダム性が低いビット列となる場合がある。
第4の従来例のように、自己相関処理により相関が強いと判定された場合にタップ係数及びオフセットが更新されないようにすると、規格に基づいて規定されたトレーニングパターンの相関が強いと判断された場合には、いつまでもタップ係数及びオフセットの更新が行われないという問題がある。また、相関の判定基準を緩和した場合には、タップ係数及びオフセットの更新は行われるものの、ランダム性の低いデータでタップ係数が決定されることになるため、タップ係数の収束特性が不安定になるという問題がある。
以上より、従来の判定帰還型等化器(DFE)によると、タップ係数を決定する回路に入力されるビット列が有するビットパターンに偏りがある場合には、タップ係数の収束性が悪化する。そこで、判定帰還型等化器(DFE)において、タップ係数を決定する回路に入力されるビット列が有するビットパターンに偏りがある場合であっても、タップ係数を素早く収束させることが課題となる。本発明の目的は、かかる課題を解決するデータフィルタ回路及び判定帰還型等化器(DFE)を提供することにある。
本発明の第1の視点に係るデータフィルタ回路は、判定帰還型等化回路から出力されたビット列を受けて、該ビット列の取り得るビットパターンのそれぞれの出現回数を均一化するようにフィルタリングを行い、フィルタリング後のビット列を該判定帰還型等化回路のタップ係数を決定するタップ係数決定回路に出力する。
本発明の第2の視点に係るデータフィルタ回路は、判定帰還型等化回路から出力されたビット列を受けて、該ビット列がトレーニングパターンに含まれる所定のヘッダパターンと一致するか否かを判定し、ヘッダパターンと一致する場合には該ビット列を廃棄するとともに、それ以外の場合には該ビット列を通過させるフィルタリングを行い、フィルタリング後のビット列を該判定帰還型等化回路のタップ係数及びオフセットを決定するタップ係数決定回路に出力する。
本発明に係るデータフィルタ回路及び判定帰還型等化器(DFE)によると、タップ係数を決定する回路に入力されるビット列が有するビットパターンに偏りがある場合であっても、タップ係数を素早く収束させることができる。
本発明の第1の展開形態によると、上記第1の視点に係るデータフィルタ回路が提供される。
本発明の第2の展開形態によると、前記フィルタリングにおいて、出現回数が所定の第1の閾値以上となったビットパターンから成るビット列を除去するとともにそれ以外のビット列を通過させる、データフィルタ回路が提供される。
本発明の第3の展開形態によると、前記フィルタリングを所定の回数行った場合に、出現回数が前記所定の第1の閾値以上となったビットパターンの数が所定の第2の閾値以上であるときにはタップ係数及びオフセットの更新を行うように前記タップ係数決定回路を制御し、それ以外のときにはタップ係数及びオフセットの更新を行わないように前記タップ係数決定回路を制御する、データフィルタ回路が提供される。
本発明の第4の展開形態によると、判定帰還型等化回路から出力されたビット列を、デマルチプレクサを介して受ける、データフィルタ回路が提供される。
本発明の第5の展開形態によると、判定帰還型等化回路から出力されたビット列にビットシフトを施したものを、デマルチプレクサを介して受ける、データフィルタ回路が提供される。
本発明の第6の展開形態によると、前記第1の閾値、及び/又は、前記第2の閾値を、ユーザによって指定された任意の値に設定する設定部をさら有する、データフィルタ回路が提供される。
本発明の第7の展開形態によると、
判定帰還型等化回路と、
上記第1乃至第6のいずれかの展開形態に係るデータフィルタ回路とを有し、
前記データフィルタ回路は、前記判定帰還型等化回路のタップ係数及びオフセットを決定するタップ係数決定回路に入力されるビット列のフィルタリングを行う、判定帰還型等下器が提供される。
判定帰還型等化回路と、
上記第1乃至第6のいずれかの展開形態に係るデータフィルタ回路とを有し、
前記データフィルタ回路は、前記判定帰還型等化回路のタップ係数及びオフセットを決定するタップ係数決定回路に入力されるビット列のフィルタリングを行う、判定帰還型等下器が提供される。
本発明の第8の展開形態によると、前記データフィルタ回路からフィルタリング後のビット列を受けて、該ビット列に基づいてタップ係数及びオフセットを決定し、決定したタップ係数及びオフセットを、前記判定帰還型等化回路に出力するタップ係数決定回路をさらに有する、判定帰還型等化器が提供される。
本発明の第9の視点によると、前記判定帰還型等化回路から出力されたビット列を受けて前記データフィルタ回路に出力するデマルチプレクサをさらに有する、判定帰還型等化器が提供される。
本発明の第10の展開形態によると、
前記タップ係数決定回路から出力された制御信号に応じて、前記判定帰還型等化回路から出力されたビット列のビットシフトを前記デマルチプレクサに行わせるビットシフト制御回路をさらに有し、
前記タップ係数決定回路は、前記データフィルタ回路から出力されたビット列を参照して、前記制御信号を生成し、前記ビットシフト制御回路に出力する、判定帰還型等化器が提供される。
前記タップ係数決定回路から出力された制御信号に応じて、前記判定帰還型等化回路から出力されたビット列のビットシフトを前記デマルチプレクサに行わせるビットシフト制御回路をさらに有し、
前記タップ係数決定回路は、前記データフィルタ回路から出力されたビット列を参照して、前記制御信号を生成し、前記ビットシフト制御回路に出力する、判定帰還型等化器が提供される。
本発明の第11の展開形態によると、上記第2の視点に係るデータフィルタ回路が提供される。
本発明の第12の展開形態によると、判定帰還型等化回路から出力されたビット列がトレーニングパターンに含まれる所定のヘッダパターンと一致した場合にはカウント値を更新し、それ以外の場合にはカウント値をリセットするヘッダ判定回路と、
カウント値が所定の閾値以上となった場合には、判定帰還型透過回路から出力されたビット列を廃棄するとともに、それ以外の場合にはビット列を通過させるデータ削除回路と、を備えている、データフィルタ回路が提供される。
カウント値が所定の閾値以上となった場合には、判定帰還型透過回路から出力されたビット列を廃棄するとともに、それ以外の場合にはビット列を通過させるデータ削除回路と、を備えている、データフィルタ回路が提供される。
本発明の第13の展開形態によると、判定帰還型等化回路から出力されたビット列を、デマルチプレクサを介して受ける、データフィルタ回路が提供される。
本発明の第14の展開形態によると、判定帰還型等化回路と、判定帰還型等化回路のタップ係数を決定するタップ係数決定回路に入力されるビット列のフィルタリングを行う、第11乃至第13のいずれかの展開形態に係るデータフィルタ回路とを備えている、判定帰還型等化器が提供される。
本発明の第15の展開形態によると、データフィルタ回路からフィルタリング後のビット列を受けて、該ビット列に基づいてタップ係数及びオフセットを決定し、決定したタップ係数及びオフセットを、判定帰還型等化回路に出力するタップ係数決定回路をさらに備えている、判定帰還型等化器が提供される。
本発明の第16の展開形態によると、判定帰還型等化回路から出力されたビット列を受けて、データフィルタ回路に出力するデマルチプレクサをさらに備えている、判定帰還型等化器が提供される。
本発明に係るデータフィルタ回路及び判定帰還型等化器(DFE)によると、タップ係数を決定する回路に入力されるビット列が有するビットパターンに偏りがある場合であっても、タップ係数を素早く収束させることができる。
(実施形態1)
本発明の第1の実施形態に係る判定帰還型等化器(DFE)について、図面を参照して説明する。図1は、本実施形態のDFEの構成を示すブロック図である。図1を参照すると、DFEは、判定帰還型等化回路(DFE回路)80、タップ係数決定回路(アダプテーション回路)90及びデータフィルタ回路10を有する。
本発明の第1の実施形態に係る判定帰還型等化器(DFE)について、図面を参照して説明する。図1は、本実施形態のDFEの構成を示すブロック図である。図1を参照すると、DFEは、判定帰還型等化回路(DFE回路)80、タップ係数決定回路(アダプテーション回路)90及びデータフィルタ回路10を有する。
DFE回路80は、サンプラA84、サンプラB85、シフトレジスタ86、増幅器A0〜An及び加算回路88を有する。サンプラA84は、オフセットを用いることなく入力データのサンプリングを行い、サンプリング結果をビットD1として出力する。一方、サンプラB85は、オフセットを用いて入力データのサンプリングを行い、エラービットE1を出力する。シフトレジスタ86は、サンプラA84からビットD1を受けて、ビット列D1〜Dn+1を出力する。アンプA0〜Anは、入力信号D0及びフィードバック信号D1〜Dnをそれぞれタップ係数w0〜wn倍する。加算回路88は、タップ係数倍された入力信号D0及びフィードバック信号を足し合わせる。なお、DFE回路80の構成は、かかる構成に限定されない。
データフィルタ回路10は、DFE回路80のシフトレジスタ86から出力されたビット列D1〜Dn+1を受けるとともに、サンプラB85からビットD1に対応するエラービットE1を受ける。データフィルタ回路10は、入力されたビット列D1〜Dn+1をモニタし、ビット列D1〜Dn+1をタップ係数決定回路90に出力すべきか、又は棄却すべきかを判定し、ビット列D1〜Dn+1及びエラー信号E1のフィルタリングを行う。
タップ係数決定回路90は、データフィルタ回路10から出力されたビット列DPa1〜DPan+1及びビットEPa1、並びに現在のタップ係数w0〜wnに基づいて、タップ係数及びオフセットを更新し、更新後のタップ係数w0〜wn及びオフセットをDFE回路80に出力する。
データフィルタ回路10によるフィルタリング動作は、一例として、次のような動作としてもよい。まず、データフィルタ回路10は、タップ係数及びオフセットを更新してから次にタップ係数及びオフセットを更新するまでの期間のビット列D1〜Dn+1をモニタし、ビット列D1〜Dn+1のビットパターンごとに出現回数をカウントする。データフィルタ回路10は、設定した回数以上出現したビットパターンから成るビット列を棄却する。このとき、タップ係数決定回路90で処理されるビットパターンの出現回数は均一化され、データのランダム性を確保することができる。
本実施形態のDFEでは、データフィルタ回路10において、タップ係数決定処理に使用されるデータのランダム性を確保するように入力データをフィルタリングする。データフィルタ回路10によると、タップ係数を決定するために用いられるビット列に現れるビットパターンの偏りが消失し、タップ係数決定回路90におけるタップ係数の収束性が向上する。また、タップ係数の収束性が向上することにより、タップ係数を収束させるのに必要とされる期間も短縮される。
特に、タップ係数を最小二乗平均(LMS)アルゴリズムを用いて決定する方式において、タップ係数の収束が安定して行われるためには、タップ係数決定回路に入力されるビット列D1〜Dn+1は規則性のないランダムなデータであることが求められる。これは、ランダムでない固定化したビットパターンからなるビット列に基づいてタップ係数を決定した場合、タップ係数は固定化したデータの受信を容易にするような係数に最適化されてしまい、異なるデータが入力されたときに正しく信号を受信することができなくなるからである。
OIF−CEI−2.0及びSAS−2規格の受信装置のトレーニングパターンは、ランダムなデータ部分以外に、クロックデータリカバリ(CDR:Clock Data Recovery)の引き込みを安定化させるために、LFP(Low Frequency Pattern)又はHFP(High Frequency Pattern)のような規則性を有するデータをヘッダ部分に含む。このようなヘッダ部分は、DFEにおけるタップ係数の収束動作を妨げる要因となり得る。
本実施形態のDFEによると、かかるトレーニングパターンに対するタップ係数の収束特性を改善することができる。データフィルタ回路10により、タップ係数決定回路90に入力されるデータのランダム性を高める処理を行うからである。
データフィルタ回路10は、具体的なフィルタリングの動作として、タップ係数決定処理に用いられるビット列D1〜Dn+1の取りうる0と1から成るビットパターンのすべてが均一に含まれるように、各ビットパターンの出現回数を制限するようにしてもよい。これにより、ビット列のビットパターンの出現頻度の偏りを無くする(すなわち、ランダム性を確保する)ことができる。
第4の従来例のDFEは入力データのランダム性を判定する機能を有するものの、入力データがランダム性を有するようにフィルタリングを行う機能を有していないことから、トレーニングデータの相関が強いと判定された場合には、タップ係数及びオフセットの更新が滞るという問題がある。一方、本実施形態のDFEによると、かかる場合においても、フィルタリングによってデータのランダム性を確保し、タップ係数及びオフセットを継続的に更新することができる。
(実施形態2)
本発明の第2の実施形態に係る判定帰還型等化器(DFE)について、図面を参照して説明する。図2は、本実施形態のDFEの構成を示すブロック図である。図2を参照すると、DFEは、DFE回路82、タップ係数決定回路90、デマルチプレクサ(DEMUX回路)60及びデータフィルタ回路20を有する。すなわち、本実施形態のDFEは、第1の実施形態のDFEの構成(図1)に加えて、デマルチプレクサ60を有する。
本発明の第2の実施形態に係る判定帰還型等化器(DFE)について、図面を参照して説明する。図2は、本実施形態のDFEの構成を示すブロック図である。図2を参照すると、DFEは、DFE回路82、タップ係数決定回路90、デマルチプレクサ(DEMUX回路)60及びデータフィルタ回路20を有する。すなわち、本実施形態のDFEは、第1の実施形態のDFEの構成(図1)に加えて、デマルチプレクサ60を有する。
データフィルタ回路20は、DFE回路82の後段のデマルチプレクサ60から出力されたパラレルデータDP1〜DPn+1及びエラー信号EP1のフィルタリングを行い、フィルタリング後のデータを、パラレルデータDPa1〜DPan+1及びエラービットEPa1としてタップ係数決定回路90に出力する。本実施形態のDFEにおいては、DEMUX後のパラレルデータを用いることで、データフィルタ回路20及びタップ係数決定回路90を低速で動作させることができる。
一方、デマルチプレクサ60を用いると、DEMUX比ごとにパラレルデータの特定ビットが抜き出されて使用されることから、データのランダム性が損なわれる場合がある。特に、トレーニングパターンのパターン長がDEMUX比の整数倍となる場合にデータが固定化されやすい。本実施形態のDFEにおいては、DEMUX後のデータをデータフィルタ回路20に入力することにより、データのランダム性が確保される(すなわち、ビット列DP1〜DPn+1のビットパターンの出現頻度の偏りを取り除くことができる)。
(実施形態3)
本発明の第3の実施形態に係る判定帰還型等化器(DFE)について、図面を参照して説明する。図3は、本実施形態のDFEの構成を示すブロック図である。図3を参照すると、DFEは、DFE回路82、タップ係数決定回路92、デマルチプレクサ(DEMUX回路)62、データフィルタ回路30及びビットシフト制御回路32を有する。すなわち、本実施形態のDFEは、第2の実施形態のDFEの構成(図2)に加えて、ビットシフト制御回路32を有する。
本発明の第3の実施形態に係る判定帰還型等化器(DFE)について、図面を参照して説明する。図3は、本実施形態のDFEの構成を示すブロック図である。図3を参照すると、DFEは、DFE回路82、タップ係数決定回路92、デマルチプレクサ(DEMUX回路)62、データフィルタ回路30及びビットシフト制御回路32を有する。すなわち、本実施形態のDFEは、第2の実施形態のDFEの構成(図2)に加えて、ビットシフト制御回路32を有する。
受信トレーニングパターンのパターン長がパラレルビット数(DEMUX比)の整数倍の関係にある場合には、タップ係数の決定に使用される特定のビット列D1〜Dn+1に出現するビットパターンが固定化して出現しないビットパターンが生じてしまい、データのランダム性が損なわれる場合がある。これを回避するために、ビットシフト制御回路32は、DFE回路82から出力されたビット列に対するビットシフトを、デマルチプレクサ62に行わせる。ビットシフトによると、ビット列D1〜Dn+1に出現しないビットパターンを削減することができ、ランダム性を高めることができる。しかしながら、ビットシフトを行った場合であっても、ビット列D1〜Dn+1のビットパターンの出現回数には依然として偏りがあり、タップ係数の収束特性を安定化させるには不十分な場合がある。
本実施形態のDFEによると、かかる場合においても、データフィルタ回路30によってビット列D1〜Dn+1のビットパターンの出現回数を均一化し、データのランダム性をさらに向上させることで、タップ係数の収束特性を安定化させ得る。本実施形態のDFEによると、データフィルタ回路30によるフィルタリングのみでは十分なランダム性が得られない場合においても、ビットシフト制御回路32によるビットシフトと組み合わせることで、タップ係数の収束特性を向上させることができる。
(実施形態4)
本発明の第4の実施形態に係るデータフィルタ回路について、図面を参照して説明する。図4は、本実施形態のデータフィルタ回路40の構成を示すブロック図である。図4を参照すると、データフィルタ回路40は、データ受信回路42、タイミング調整回路44、判定回路46、記憶回路M_1〜M_22−1、XORゲートXOR_1_1〜XOR_22−1_n+1、ORゲートOR_1〜OR_22−1、NOTゲートNOT_1〜NOT_22−1、及びカウンタ回路C_1〜C_2n−1を有する。
本発明の第4の実施形態に係るデータフィルタ回路について、図面を参照して説明する。図4は、本実施形態のデータフィルタ回路40の構成を示すブロック図である。図4を参照すると、データフィルタ回路40は、データ受信回路42、タイミング調整回路44、判定回路46、記憶回路M_1〜M_22−1、XORゲートXOR_1_1〜XOR_22−1_n+1、ORゲートOR_1〜OR_22−1、NOTゲートNOT_1〜NOT_22−1、及びカウンタ回路C_1〜C_2n−1を有する。
データ受信回路42は、ビット列D1〜Dn+1を受信して、ビットDi(i=1〜n+1)をXORゲートXOR_j_iに出力する(j=1〜2n−1)。記憶回路M_j(j=1〜2n−1)は、ビット列D1〜Dn+1の取りうる互いに異なるビットパターンをそれぞれ保持するとともに、保持するビットパターンを、XORゲートXOR_j_i(i=1〜n+1)に出力する。
ORゲートOR_j(j=1〜2n−1)は、XORゲートXOR_j_1〜XOR_j_n+1の出力を受けて、論理和演算した結果をNOTゲートNOT_jに出力する。NOTゲートNOT_j(j=1〜2n−1)は、ORゲートOR_jの出力を論理反転して、カウンタ回路C_jに出力する。カウンタ回路C_j(j=1〜2n−1)は、NOTゲートNOT_jから出力された真値(例えば1)の数をカウントする。このとき、カウンタ回路C_j(j=1〜2n−1)は、ビット列D1〜Dn+1の取りうる複数のビットパターンの各ビットパターンの出現回数をカウントすることになる。
タイミング調整回路44は、データ受信回路42からビット列D1〜Dn+1を受けて、出力タイミングを調整して判定回路46に出力する。
判定回路46は、タイミング調整回路44からビット列D1〜Dn+1を受けるとともに、カウンタ回路C_j(j=1〜2n−1)からビット列D1〜Dn+1の出現回数を受け、ビット列D1〜Dn+1の出現回数が所定の第1の閾値以上である場合にはビット列D1〜Dn+1を棄却し、それ以外の場合には、ビット列D1〜Dn+1をタップ係数決定回路90に出力する。
(実施形態5)
本発明の第5の実施形態に係るデータフィルタ回路について、図面を参照して説明する。図5は、本実施形態のデータフィルタ回路50の構成を示すブロック図である。図5を参照すると、データフィルタ回路50は、実施形態4のデータフィルタ回路40の構成(図4)に加えて、タップ係数更新制御回路52を有する。
本発明の第5の実施形態に係るデータフィルタ回路について、図面を参照して説明する。図5は、本実施形態のデータフィルタ回路50の構成を示すブロック図である。図5を参照すると、データフィルタ回路50は、実施形態4のデータフィルタ回路40の構成(図4)に加えて、タップ係数更新制御回路52を有する。
タップ係数更新制御回路52は、カウンタ回路C_j(j=1〜2n−1)からビット列D1〜Dn+1の各ビットパターンの出現回数を受ける。タップ係数更新制御回路52は、判定回路46による上記のフィルタリング(実施形態4)を所定の回数行った場合に、出現回数が所定の第1の閾値以上となったビットパターンの数が所定の第2の閾値以上であるときにはタップ係数の更新を行うようにタップ係数決定回路90を制御し、それ以外のときにはタップ係数の更新を行わないようにタップ係数決定回路90を制御する。また、タップ係数更新制御回路52は、判定回路46によるフィルタリングを所定の回数行った場合には、カウンタ回路C_j(j=1〜2n−1)のカウント値をリセットする。
(実施形態6)
判定帰還型等化器(DFE:Decision Feedback Equalizer)では、受信回路に入力されるランダム性の低いデータを、タップ係数決定処理に用いる場合、タップ係数が正しい値に収束せず、又は、収束過程が安定しないという問題がある。
判定帰還型等化器(DFE:Decision Feedback Equalizer)では、受信回路に入力されるランダム性の低いデータを、タップ係数決定処理に用いる場合、タップ係数が正しい値に収束せず、又は、収束過程が安定しないという問題がある。
DFEのタップ係数を最小二乗平均(LMS)アルゴリズムを用いて決定する方式において、タップ係数の収束が安定して行われるためには、タップ係数決定回路に入力されるビット列D1〜Dn+1は規則性のないランダムなデータであることが求められる。ランダムでない固定化したビットパターンからなるビット列に基づいてタップ係数を決定した場合、タップ係数は固定化したデータの受信を容易にするような係数に最適化されてしまい、異なるデータが入力されたときに正しく信号を受信することができなくなるからである。
OIF−CEI−2.0及びSAS−2規格で規定されているトレーニングパターン(Training Pattern)は、ヘッダパターンと疑似ランダムパターンとで構成される。ここで、ヘッダ部分にはLFP(Low Frequency Pattern)又はHFP(High Frequency Pattern)のような規則性を有する繰り返しデータ列が含まれる。したがって、タップ係数決定回路に入力されるビット列の組み合せには、LFP又はHFPが含まれる組み合わせの出現回数が多くなり、出現するビット列の組み合わせに偏りが生じ、結果として、ランダム性が低下してしまう。特に、疑似ランダムパターンの長さが短いトレーニングパターンの場合に、ランダム性が顕著に低下する。
上記の第1〜第5の実施形態に係る判定帰還型等化器(DFE)では、タップ係数の決定に用いられるデータのフィルタリングを行い、ランダム性を高めたデータでタップ係数の最適化を行う。
すなわち、これらの実施形態では、判定帰還型等化回路(DFE回路)から出力されるビット列を確認し、そのビット列が取り得る各組合せの出現回数を均一化するようにフィルタリングを行う。また、フィルタリングされたデータをタップ係数の最適化に用いることで、収束特性を改善する。
図1は、第1の実施形態に係る判定帰還型等化器(DFE)の構成を示すブロック図であり、DFEにおけるデータフィルタ回路10の配置場所を示している。DFEは、DFE回路80、タップ係数決定回路(Adaptation回路)90、及び、データフィルタ回路10を有する。また、DFE回路80は、オフセット無しサンプラA84とオフセット有りサンプラB85、シフトレジスタ86、フィードバック信号をタップ係数倍する増幅器(アンプ)A0〜An、入力信号とフィードバック信号を足し合わせる加算回路(Summer回路)88を有する。
DFE回路80の内部のシフトレジスタ86から出力されるD1,…,Dn+1と、D1に対応するエラー信号E1がデータフィルタ回路10へ入力される。
データフィルタ回路10では、入力されたD1,…,Dn+1をモニタし、D1、…,Dn+1をタップ係数決定回路90へ出力するか、又は、リジェクトするかを判定することで、データのフィルタリングを行う。タップ係数決定回路90は、データフィルタ回路20から出力されるDPa1,…DPan+1、EPa1、及び、現在のタップ係数w0,…,wnに基づいてタップ係数を更新し、更新後のタップ係数をDFE回路80へ出力する。
図2は、第2の実施形態に係る判定帰還型等化器(DFE)の構成を示すブロック図である。第2の実施形態のDFEは、デマルチプレクサ(DEMUX)60から出力されるDP1、…,DPn+1と、D1に対応するエラー信号EP1がデータフィルタ回路20へ入力される点において、第1の実施形態に係るDFE(図1)と相違する。
図4は、第4の実施形態に係る判定帰還型等化器(DFE)のデータフィルタ回路40の構成を示すブロック図である。
フィルタリング動作は次のようにして行なわれる。すなわち、タップ係数を更新後、次にタップ係数を更新するまでの期間のデータをモニタし、D1,…,Dn+1の各組み合わせの出現回数をカウントする。判定回路46は、設定した回数以上出現した組み合わせのデータをリジェクト(除去)する。これにより、タップ係数決定回路90で処理される各組み合わせの出現回数を均一化し、データのランダム性を確保する。
図4を参照すると、第4の実施形態のデータフィルタ回路40は、D1〜Dn+1の取り得る組合せごとに出現回数をカウントするために、D1〜Dn+1の組合せの数に応じた個数のカウンタ回路を必要とする。したがって、DFEのタップ数が増えるに従ってデータフィルタ回路40の回路規模が増大し、LSIに実装した際の回路のレイアウトサイズが増大するとともに、消費電力も増大する。
図14は、本実施形態(第6の実施形態)に係る判定帰還型等化器(DFE)の構成を示すブロック図である。
図14を参照すると、本実施形態のDFEは、DFE回路80、タップ係数決定回路(Adaptation回路)90、及び、データフィルタ回路12を備えている。また、DFE回路80は、オフセット無しサンプラA84とオフセット有りサンプラB85、シフトレジスタ86、フィードバック信号をタップ係数倍する増幅器(アンプ)A0〜An、入力信号とフィードバック信号を足し合わせる加算回路(Summer回路)88を有する。
図15は、本実施形態に係る判定帰還型等化器(DFE)の他の構成を示すブロック図である。図15に示したDFEの構成は、デマルチプレクサ(DEMUX)60から出力されるDP1,…,DPn+1と、D1に対応するエラー信号EP1がデータフィルタ回路12へ入力される点において、図14に示したDFEの構成と相違する。
図14の回路構成において、DFE回路80の内部のシフトレジスタ86から出力されるD1,…,Dn+1と、D1に対応するエラー信号E1がデータフィルタ回路12へ入力される。
データフィルタ回路12では、入力されたD1,…,Dn+1をモニタし、D1,…,Dn+1がヘッダであるか否かを判定し、ヘッダであると判定した場合には、データをリジェクト(廃棄)し、それ以外の場合には、タップ係数決定回路90へ出力する。タップ係数決定回路90は、データフィルタ回路12から出力されるDPa1,…,DPan+1、EPa1、及び、現在のタップ係数w0,…、wnに基づいて、タップ係数及びオフセットを更新し、更新後のタップ係数w0,…,wn及びオフセットをDFE回路80へ出力する。
図16は、本実施形態に係る判定帰還型等化器(DFE)におけるデータフィルタ回路12の構成を示すブロック図である。
図16を参照すると、データフィルタ回路12は、ヘッダ検出回路25、ヘッダ判定回路26、タイミング調整回路24、及び、データ削除回路28を備えている。
ヘッダ検出回路25は、データ受信回路22、記憶回路M_1〜M_X、XORゲートXOR_1_1〜XOR_X_n+1、ORゲートOR_0〜OR_X、NOTゲートNOT_1〜NOT_Xを有する。ヘッダ判定回路26は、NOTゲートNOT_0、及び、カウンタ回路C_0を有する。
記憶回路M_1〜M_Xは、それぞれ、ヘッダパターンのバリエーションのうちのいずれかのものを保持する。
次に、図16に示したデータフィルタ回路12の動作について説明する
ここでは、一例として、トレーニング期間中に入力されるトレーニングデータが、OIF−CEI−2.0又はSAS−2の規格で定められている、ヘッダパターンと疑似ランダムパターンとで構成されるものとする。図17は、OIF−CEI−2.0におけるトレーニングパターンのヘッダを示す表である。
ヘッダ検出回路25は、D1〜Dn+1に現れる組合せをモニタし、D1〜Dn+1の値と既知のヘッダパターンのバリエーションのそれぞれとを比較する。D1〜Dn+1の値とヘッダのバリエーションのいずれかが一致する場合には、ヘッダ検出部25はハイレベル信号Highを出力する。
ヘッダ判定回路26のカウンタ回路C_0は、ヘッダ検出回路25の出力がHighの場合には、カウント値をカウントアップさせる。一方、カウンタ回路C_0は、ヘッダ検出回路25の出力がLowの場合には、カウント値をリセットする。
データ削除回路28は、ヘッダ判定回路26の出力をモニタし、カウント値が所定の閾値Y以上である場合には、現在入力されているデータがヘッダパターン部分であると判定し、データをタップ係数決定回路90へ出力することなく廃棄する。一方、データ削除回路28は、カウント値が所定の閾値未満で場合は、入力データをタップ係数決定回路90へ出力し、最適化処理に使用する。閾値を設定することにより、疑似ランダムパターン部に含まれる、ヘッダパターンに類似するデータが除去されることを防ぐことができる。
以上の処理により、タップ係数決定回路90に入力されるトレーニングデータからランダム性が低いヘッダパターン部分が除去され、ランダム性の高い疑似ランダムパターン部分のみでタップ係数の最適化を行うことができる。このとき、タップ係数決定処理に使われるデータのランダム性が高まり、トレーニング時のタップ係数の収束特性を改善することができる。
図4に示した第4の実施形態のDFEにおけるデータフィルタ回路40は、D0〜Dn+1の組合せの数に相当するカウンタ回路を必要とする。一方、図16に示した本実施形態のデータフィルタ回路12によると、カウンタ回路の個数を1つにすることができる。したがって、本実施形態によると、第4の実施形態と比較して、ヘッダ判定回路26の回路規模を大幅に削減することができる。
また、第4の実施形態によると、D1〜Dn+1の取り得る組合せのすべてについて、出現回数をモニタする必要があった。一方、本実施形態によると、所定のヘッダパターンのバリエーションの個数に応じて、データの照合を行なえば十分である。したがって、本実施形態によると、ヘッダ検出回路25の回路規模も大幅に削減することができる。
一例として、タップ数が5のDFEの場合、第4の実施形態によると、D1〜D6について26(=64)通りの組合せの照合が必要となる。一方、本実施形態によると、図17に示したOIF−CEI−2.0のトレーニングパターンのヘッダの場合には、ヘッダの任意の場所からD1〜D6の6bitを抽出したときにD1〜D6が取り得る26通りの組合せの照合で済むため、ヘッダ検出回路25の回路規模を半分以下にすることができる。
本実施形態の判定帰還型等化器(DFE)は、DFEのタップ係数最適化処理において既知のヘッダを持ったトレーニングパターンを用いる場合において、パターンのランダム性を低くする原因となるヘッダ部分を除去する。これにより、タップ係数決定処理に使われるデータのランダム性を高めて、トレーニング時のタップ係数の収束特性を改善することができる。
また、本実施形態のDFEによると、第4の実施形態と比較して、DFEの回路規模を小さくすることができる。特に、本実施形態のDFEによると、タップ数が大きい判定帰還型回路において、第4の実施形態と比較して、大幅に回路規模を削減することができる。
次に、本発明の第3の実施形態に係るDFE(図3)の動作を、具体的なデータに基づいて検証した結果を示す。比較のために、第3の従来例に係るDFE(図12)の動作を、同一のデータに基づいて検証した結果も示す。ここでは、これらのDFE(それぞれ、5タップのDFEとする。)に対して、SAS−2のトレーニングパターンを入力したときのシミュレーション結果を示す。
図6は、第3の従来例に係るDFEにおけるビットパターンの出現回数(ヒストグラム)を示す図である。図6の横軸はタップ係数の更新回数を表し、縦軸は各ビットパターンの出現回数を表す。図6を参照すると、従来例のDFEにおいては、ビットパターンごとに、出現回数が大きく異なっており、ビットパターンの出現頻度に偏りがあることが分かる。
図7は、第3の従来例に係るDFEにおけるタップ係数及びオフセット値の収束特性を示す図である。図7の横軸はタップ係数の更新回数を表し、縦軸はタップ係数w1〜w5及びオフセット値を表す。図7を参照すると、タップ係数は収束過程の初期において、一旦プラス側に振れており、収束特性が不安定であることが分かる。また、本従来例のDFEにおいては、タップ係数及びオフセット値が収束するまでに、30回程度の更新が必要とされる。
図8は、第3の実施形態に係るDFEにおけるビットパターンの出現回数(ヒストグラム)を示す図である。図8の横軸はタップ係数の更新回数を表し、縦軸は各ビットパターンの出現回数を表す。ここでは、データフィルタ回路30は、各ビットパターンの出現回数を3回以内に制限している。図8を参照すると、大半のビットパターンが3回ずつ出現し、ビットパターンの出現頻度の偏りがほとんど無くなっていることが分かる。
図9は、第3の実施形態に係るDFEにおけるタップ係数及びオフセット値の収束特性を示す図である。図9の横軸はタップ係数の更新回数を表し、縦軸はタップ係数w1〜w5及びオフセット値を表す。図9を参照すると、タップ係数は、収束過程の初期からつねに収束値に向かって更新されており、収束特性が安定化していることが分かる。本実施形態のDFEにおいては、タップ係数及びオフセット値が収束するまでに、20回程度の更新が必要とされる。したがって、上記の第3の従来例と比較して、収束に必要とされる更新回数が大幅に削減されており、これに伴って、タップ係数が収束するのに要する期間も大幅に削減することができる。
以上の記載は実施形態及び実施例に基づいて行ったが、本発明は、上記実施形態又は実施例に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解し得る様々な変更を加えることができる。
10、20、30、40、50 データフィルタ回路
32 ビットシフト制御回路
42 データ受信回路
44 タイミング調整回路
46 判定回路
60、62 デマルチプレクサ
70 自己相関処理回路
52、72 タップ係数更新制御回路
80、82 判定帰還型等化回路(DFE回路)
84 サンプラA
85 サンプラB
86 シフトレジスタ
88 加算回路(Summer回路)
90、92 タップ係数決定回路
A0〜An 増幅器(アンプ)
C_1〜C_2n−1 カウンタ回路
M_1〜M_22−1 記憶回路
NOT_1〜NOT_22−1 NOTゲート
OR_1〜OR_22−1 ORゲート
XOR_1_1〜XOR_22−1_n+1 XORゲート
12 データフィルタ回路
22 データ受信回路
24 タイミング調整回路
25 ヘッダ検出回路
26 ヘッダ判定回路
28 データ削除回路
C_0 カウンタ回路
M_1〜M_X 記憶回路
NOT_0、NOT_1〜NOT_X NOTゲート
OR_0、OR_1〜OR_X ORゲート
XOR_1_1〜XOR_X_n+1 XORゲート
32 ビットシフト制御回路
42 データ受信回路
44 タイミング調整回路
46 判定回路
60、62 デマルチプレクサ
70 自己相関処理回路
52、72 タップ係数更新制御回路
80、82 判定帰還型等化回路(DFE回路)
84 サンプラA
85 サンプラB
86 シフトレジスタ
88 加算回路(Summer回路)
90、92 タップ係数決定回路
A0〜An 増幅器(アンプ)
C_1〜C_2n−1 カウンタ回路
M_1〜M_22−1 記憶回路
NOT_1〜NOT_22−1 NOTゲート
OR_1〜OR_22−1 ORゲート
XOR_1_1〜XOR_22−1_n+1 XORゲート
12 データフィルタ回路
22 データ受信回路
24 タイミング調整回路
25 ヘッダ検出回路
26 ヘッダ判定回路
28 データ削除回路
C_0 カウンタ回路
M_1〜M_X 記憶回路
NOT_0、NOT_1〜NOT_X NOTゲート
OR_0、OR_1〜OR_X ORゲート
XOR_1_1〜XOR_X_n+1 XORゲート
Claims (16)
- 判定帰還型等化回路から出力されたビット列を受けて、該ビット列の取り得るビットパターンのそれぞれの出現回数を均一化するようにフィルタリングを行い、フィルタリング後のビット列を該判定帰還型等化回路のタップ係数及びオフセットを決定するタップ係数決定回路に出力することを特徴とするデータフィルタ回路。
- 前記フィルタリングにおいて、出現回数が所定の第1の閾値以上となったビットパターンから成るビット列を除去するとともにそれ以外のビット列を通過させることを特徴とする、請求項1に記載のデータフィルタ回路。
- 前記フィルタリングを所定の回数行った場合に、出現回数が前記所定の第1の閾値以上となったビットパターンの数が所定の第2の閾値以上であるときにはタップ係数及びオフセットの更新を行うように前記タップ係数決定回路を制御し、それ以外のときにはタップ係数及びオフセットの更新を行わないように前記タップ係数決定回路を制御することを特徴とする、請求項2に記載のデータフィルタ回路。
- 判定帰還型等化回路から出力されたビット列をデマルチプレクサを介して受けることを特徴とする、請求項1乃至3のいずれか1項に記載のデータフィルタ回路。
- 判定帰還型等化回路から出力されたビット列にビットシフトを施したものを、デマルチプレクサを介して受けることを特徴とする、請求項1乃至3のいずれか1項に記載のデータフィルタ回路。
- 前記第1の閾値、及び/又は、前記第2の閾値を、ユーザによって指定された任意の値に設定する設定部をさら備えていることを特徴とする、請求項2乃至5のいずれか1項に記載のデータフィルタ回路。
- 判定帰還型等化回路と、
請求項1乃至6のいずれか1項に記載のデータフィルタ回路とを備え、
前記データフィルタ回路は、前記判定帰還型等化回路のタップ係数を決定するタップ係数決定回路に入力されるビット列のフィルタリングを行うこと特徴とする判定帰還型等化器。 - 前記データフィルタ回路からフィルタリング後のビット列を受けて、該ビット列に基づいてタップ係数及びオフセットを決定し、決定したタップ係数及びオフセットを、前記判定帰還型等化回路に出力するタップ係数決定回路をさらに備えていることを特徴とする、請求項7に記載の判定帰還型等化器。
- 前記判定帰還型等化回路から出力されたビット列を受けて前記データフィルタ回路に出力するデマルチプレクサをさらに備えていることを特徴とする、請求項7又は8に記載の判定帰還型等化器。
- 前記タップ係数決定回路から出力された制御信号に応じて、前記判定帰還型等化回路から出力されたビット列のビットシフトを前記デマルチプレクサに行わせるビットシフト制御回路をさらに備え、
前記タップ係数決定回路は、前記データフィルタ回路から出力されたビット列を参照して、前記制御信号を生成し、前記ビットシフト制御回路に出力することを特徴とする、請求項9に記載の判定帰還型等化器。 - 判定帰還型等化回路から出力されたビット列を受けて、該ビット列がトレーニングパターンに含まれる所定のヘッダパターンと一致するか否かを判定し、ヘッダパターンと一致する場合には該ビット列を廃棄するとともに、それ以外の場合には該ビット列を通過させるフィルタリングを行い、フィルタリング後のビット列を該判定帰還型等化回路のタップ係数及びオフセットを決定するタップ係数決定回路に出力することを特徴とするデータフィルタ回路。
- 判定帰還型等化回路から出力されたビット列がトレーニングパターンに含まれる所定のヘッダパターンと一致した場合にはカウント値を更新し、それ以外の場合にはカウント値をリセットするヘッダ判定回路と、
前記カウント値が所定の閾値以上となった場合には、前記判定帰還型透過回路から出力されたビット列を廃棄するとともに、それ以外の場合にはビット列を通過させるデータ削除回路と、を備えていることを特徴とする、請求項11に記載のデータフィルタ回路。 - 判定帰還型等化回路から出力されたビット列を、デマルチプレクサを介して受けることを特徴とする、請求項11又は12に記載のデータフィルタ回路。
- 判定帰還型等化回路と、
前記判定帰還型等化回路のタップ係数を決定するタップ係数決定回路に入力されるビット列のフィルタリングを行う、請求項11乃至13のいずれか1項に記載のデータフィルタ回路と、を備えていること特徴とする判定帰還型等化器。 - 前記データフィルタ回路からフィルタリング後のビット列を受けて、該ビット列に基づいてタップ係数及びオフセットを決定し、決定したタップ係数及びオフセットを、前記判定帰還型等化回路に出力するタップ係数決定回路をさらに備えていることを特徴とする、請求項14に記載の判定帰還型等化器。
- 前記判定帰還型等化回路から出力されたビット列を受けて、前記データフィルタ回路に出力するデマルチプレクサをさらに備えていることを特徴とする、請求項14又は15に記載の判定帰還型等化器。
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