JP2018520585A - シリアルデータストリームを処理するための装置 - Google Patents
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Abstract
Description
Claims (24)
- 判定フィードバックイコライザ(DFE)回路であって、
第1の等化経路及び第2の等化経路を含み、
前記第1の等化経路及び前記第2の等化経路の各々が、
加算ノードと、
前記加算ノードから受け取ったデータをラッチするように構成される第1の同期化ラッチと、
前記第1の同期化ラッチから受け取ったデータをラッチするように構成される第2の同期化ラッチと、
前記第1の同期化ラッチの出力に結合され、前記第1の同期化ラッチから受け取ったデータをラッチするように構成されるフィードバックラッチと、
前記第2の同期化ラッチ及び前記フィードバックラッチの一方の出力に結合されるフィードバックシフトレジスタであって、複数の順次結合されるシフトラッチを含む、前記フィードバックシフトレジスタと、
を含み、
前記シフトラッチのうちの第1のシフトラッチが、前記第2の同期化ラッチ及び前記フィードバックラッチの一方から受け取ったデータをラッチするように、及びデータを前記加算ノードに提供するように構成され、
前記シフトラッチのうちの第2のシフトラッチが、前記シフトラッチのうちの前記第1のシフトラッチから受け取ったデータをラッチするように構成され、
前記第1の等化経路において、前記フィードバックラッチと前記シフトラッチのうちの前記第2のシフトラッチとが、データを前記第2の等化経路の前記加算ノード提供するように構成され、及び、
前記第2の等化経路において、前記フィードバックラッチと前記シフトラッチのうちの前記第2のシフトラッチとが、データを前記第1の等化経路の前記加算ノードに提供するように構成される、
DFE回路。 - 請求項1に記載のDFE回路であって、前記第1の等化経路及び前記第2の等化経路の各々において、前記シフトラッチのうちの第3のシフトラッチが、前記シフトラッチのうちの前記第2のシフトラッチから受け取ったデータをラッチするように、及びデータを前記等化経路の前記加算ノードに提供するように構成される、DFE回路。
- 請求項2に記載のDFE回路であって、
前記第1の等化経路において、前記シフトラッチのうちの第4のシフトラッチが、データを前記第2の等化経路の前記加算ノードに提供するように構成され、及び、
前記第2の等化経路において、前記シフトラッチのうちの第4のシフトラッチが、データを前記第1の等化経路の前記加算ノードに提供するように構成される、
DFE回路。 - 請求項1に記載のDFE回路であって、前記フィードバックラッチが、90度シフトされた前記第1の同期化ラッチをクロックするクロックによってクロックされる、DFE回路。
- 請求項1に記載のDFE回路であって、
前記第1の等化経路において、前記第1の同期化ラッチが、前記DFE回路の入力において受け取った前記データの記号インタバル時間の2倍である期間を有する第1のクロックによりクロックされ、前記第2の同期化ラッチが、前記第1のクロックの反転である第2のクロックによりクロックされ、前記シフトラッチのうちの前記第1のシフトラッチが、前記第2のクロックの直交位相シフトされたバージョンである第3のクロックによりクロックされ、及び
前記第2の等化経路において、前記第1の同期化ラッチが前記第2のクロックによりクロックされ、前記第2の同期化ラッチが前記第1のクロックによりクロックされ、前記フィードバックシフトレジスタが、前記第3のクロックの反転である第4のクロックによりクロックされる、
DFE回路。 - 請求項5に記載のDFE回路であって、各等化経路の前記第2の同期化ラッチに結合されるマルチプレクサを更に含み、前記マルチプレクサが、前記第2のクロックに基づいて、各等化経路の前記第2の同期化ラッチから受け取ったデータを、前記DFE回路の出力に選択的に配路するように構成される、DFE回路。
- 請求項5に記載のDFE回路であって、
マルチプレクサを更に含み、
前記第1の等化経路及び前記第2の等化経路の各々が、第3の同期化ラッチを含み、前記第3の同期化ラッチが、前記等化経路の前記第2の同期化ラッチから受け取ったデータをラッチするように、及びデータを前記マルチプレクサに提供するように構成され、
前記マルチプレクサが、前記第1のクロックに基づいて、各等化経路の前記第2の同期化ラッチから受け取ったデータを、前記DFE回路の出力に選択的に配路するように構成される、
DFE回路。 - 請求項1に記載のDFE回路であって、前記第1の等化経路及び前記第2の等化経路の各々において、前記シフトラッチの各連続的なシフトラッチが、前記シフトラッチのうちの直前のシフトラッチに印加されるクロック信号の反転であるクロック信号によりクロックされる、DFE回路。
- システムであって、
判定フィードバックイコライザ(DFE)を含み、
前記DFEが、
前記DFEのデータ入力に結合される第1の加算ノードと、
前記第1の加算ノードからデータを受け取るように構成される第1の同期化ラッチと、
前記第1の同期化ラッチからデータを受け取るように構成される第2の同期化ラッチと、
前記第1の同期化ラッチからデータを受け取るように構成される第1のフィードバックラッチと、
前記第2の同期化ラッチ及び前記第1のフィードバックラッチの一方の出力に結合される第1のフィードバックシフトレジスタであって、複数の順次結合されるシフトラッチを含む、前記第1のフィードバックシフトレジスタと、
を含み、
前記シフトラッチのうちの第1のシフトラッチが、前記第2の同期化ラッチ及び前記第1のフィードバックラッチの一方から受け取ったデータをラッチするように、及びデータを前記第1の加算ノードに提供するように構成され、
前記シフトラッチのうちの第1の交互のシフトラッチが、フィードバックデータを前記第1の加算ノードに提供するように構成され、
前記第1の加算ノードが、前記DFEの前記データ入力から受け取った記号を、第1のフィードバックラッチと前記シフトラッチのうちの前記第1の交互のシフトラッチとによって提供される前記データを前記記号と組み合わせることによって、等化するように構成される、
システム。 - 請求項9に記載のシステムであって、
前記第1の同期化ラッチが第1のクロックを介して制御され、
前記第2の同期化ラッチが、前記第1のクロックの反転である第2のクロックを介して制御され、
前記第1のフィードバックシフトレジスタが、前記第2のクロックの直交位相バージョンである第3のクロックを介して制御され、
前記シフトラッチのうちの前記第1のシフトラッチが、前記第3のクロックの反転である第4のクロックを介して制御され、
前記シフトラッチの各連続的なシフトラッチが、前記シフトラッチのうちの直前のシフトラッチに印加されるクロック信号の反転であるクロック信号を介して制御される、
システム。 - 請求項10に記載のシステムであって、前記第1のクロックが、前記DFEの前記データ入力において受け取った前記データの記号インタバル時間の2倍である期間を有する、システム。
- 請求項9に記載のシステムであって、更に、
前記DFEの前記データ入力に結合される第2の加算ノード、
前記第2の加算ノードからデータを受け取るように構成される第3の同期化ラッチ、
前記第3の同期化ラッチからデータを受け取るように構成される第4の同期化ラッチ、
前記第3の同期化ラッチからデータを受け取るように構成される第2のフィードバックラッチ、及び
複数の順次結合されるシフトラッチを含む第2のフィードバックシフトレジスタ、
を含み、
前記第2のフィードバックシフトレジスタの前記シフトラッチのうちの第1のシフトラッチが、前記第4の同期化ラッチ及び前記第2のフィードバックラッチの一方から受け取ったデータをラッチするように、及びデータを第2の加算ノードに提供するように構成され、
前記第2のフィードバックシフトレジスタの前記シフトラッチのうちの第1の交互のシフトラッチが、フィードバックデータを前記第2の加算ノードに提供するように構成され、
前記第2の加算ノードが、前記DFEの前記データ入力から受け取った記号を、前記第2のフィードバックラッチと、前記第1のフィードバックシフトレジスタの前記シフトラッチのうちの第2の交互のシフトラッチと、前記第2のフィードバックシフトレジスタの前記シフトラッチのうちの前記第1の交互のシフトラッチとにより提供される前記データを前記記号と組み合わせることによって、等化するように構成される、
システム。 - 請求項12に記載のシステムであって、
前記第3の同期化ラッチが前記第2のクロックを介して制御され、
前記第4の同期化ラッチが前記第1のクロックを介して制御され、
前記第2のフィードバックシフトレジスタが前記第4のクロックを介して制御され、
前記第2のフィードバックシフトレジスタの前記シフトラッチのうちの前記第1のシフトラッチが、前記第4のクロックの反転を介して制御され、
前記第2のフィードバックシフトレジスタの前記シフトラッチの各連続的なシフトラッチが、前記シフトラッチのうちの直前のシフトラッチに印加されるクロック信号の反転であるクロック信号を介して制御される、
システム。 - 請求項12に記載のシステムであって、前記第2のフィードバックシフトレジスタの前記シフトラッチのうちの第2の交互のシフトラッチが、フィードバックデータを前記第1の加算ノードに提供する、システム。
- 請求項9に記載のシステムであって、更に、
シリアライザを含み、前記シリアライザが、直列化セルの複数の層を含み、前記複数の層の各連続的な層が、先行する層より少ない直列化セルを含み、前記直列化セルの各々が、第1のラッチと、第2のラッチと、前記第1のラッチ及び前記第2のラッチの出力に結合されるマルチプレクサとを含み、
前記第1のラッチが第5のクロックを介して制御され、
前記第2のラッチが第6のクロックを介して制御され、
前記第5のクロック及び前記第6のクロックが直交位相関係にあり、
前記マルチプレクサが、前記第6のクロックに基づいて、前記第1のラッチ及び前記第2のラッチの出力を前記直列化セルの出力に選択的に配路するように構成される、
を含むシステム。 - 請求項15に記載のシステムであって、前記複数の層の第1の層において、前記第5のクロックが、前記複数の層の前記第1の層の出力に接続される、前記複数の層の第2の層において印加される前記第5のクロックの前記周波数の半分である、システム。
- 請求項16に記載のシステムであって、前記複数の層の各々において、前記第6のクロックが、前記第5のクロックに対して90度シフトされる、システム。
- 請求項15に記載のシステムであって、前記複数の層の一つが、単一直列化セルを含む前記シリアライザの出力を提供し、前記複数の層の各先行する層が、前記複数の層の直前の連続的な層より2倍多い直列化セルを含む、システム。
- システムであって、
シリアライザを含み、前記シリアライザが、直列化セルの複数の層を含み、前記複数の層の各連続的な層が、先行する層より少ない直列化セルを含み、前記直列化セルの各々が、第1のラッチと、第2のラッチと、前記第1のラッチ及び前記第2のラッチの出力に結合されるマルチプレクサとを含み、
前記第1のラッチが第1のクロックを介して制御され、
前記第2のラッチが第2のクロックを介して制御され、
前記第1のクロック及び前記第2のクロックが直交位相関係にあり、
前記マルチプレクサが、前記第2のクロックに基づいて、前記第1のラッチ及び前記第2のラッチの出力を前記直列化セルの出力に選択的に配路するように構成される、
システム。 - 請求項15に記載のシステムであって、
前記複数の層の第1の層において、前記第1のクロックが、前記複数の層の前記第1の層の出力に接続される、前記複数の層の第2の層において印加される前記第1のクロックの前記周波数の半分であり、
前記層の各々において、前記第2のクロックが、前記第1のクロックに対して90度遅延される、
システム。 - 請求項20に記載のシステムであって、前記複数の層の一つが、単一直列化セルを含む前記シリアライザの出力を提供し、前記複数の層の各先行する層が、前記複数の層の直前の連続的な層より2倍多い直列化セルを含む、システム。
- 請求項19に記載のシステムであって、更に、
判定フィードバックイコライザ(DFE)を含み、前記DFEが、
前記DFEのデータ入力に結合される第1の加算ノードと、
前記第1の加算ノードからデータを受け取るように構成される第1の同期化ラッチと、
前記第1の同期化ラッチからデータを受け取るように構成される第2の同期化ラッチと、
前記第1の同期化ラッチからデータを受け取るように構成される第1のフィードバックラッチと、
前記第2の同期化ラッチ及び前記第1のフィードバックラッチの一方の出力に結合される第1のフィードバックシフトレジスタと、
を含み、前記フィードバックシフトレジスタが、複数の順次結合されるシフトラッチを含み、
前記シフトラッチのうちの第1のシフトラッチが、前記第2の同期化ラッチ及び前記第1のフィードバックラッチの一方から受け取ったデータをラッチするように、及びデータを第1の加算ノードに提供するように構成され、
前記シフトラッチのうちの第1の交互のシフトラッチが、フィードバックデータを前記第1の加算ノードに提供するように構成され、
前記第1の加算ノードが、前記DFEの前記データ入力から受け取った記号を、第1のフィードバックラッチと前記シフトラッチのうちの前記第1の交互のシフトラッチとによって提供される前記データを前記記号と組み合わせることによって、等化するように構成される、
システム。 - 請求項22に記載のシステムであって、
前記第1の同期化ラッチが第3のクロックを介して制御され、
前記第2の同期化ラッチが、前記第3のクロックの反転である第4のクロックを介して制御され、
前記第1のフィードバックシフトレジスタが、前記第4のクロックの直交位相バージョンである第5のクロックを介して制御され、
前記シフトラッチのうちの前記第1のシフトラッチが、前記第5のクロックの反転である第6のクロックを介して制御され、及び
前記シフトラッチ各連続的なシフトラッチが、前記シフトラッチのうちの直前のシフトラッチに印加されるクロック信号の反転であるクロック信号を介して制御される、システム。 - 請求項22に記載のシステムであって、更に、
前記DFEの前記データ入力に結合される第2の加算ノード、
前記第2の加算ノードからデータを受け取るように構成される第3の同期化ラッチ、
前記第3の同期化ラッチからデータを受け取るように構成される第4の同期化ラッチ、
前記第3の同期化ラッチからデータを受け取るように構成される第2のフィードバックラッチ、及び
複数の順次結合されるシフトラッチを含む第2のフィードバックシフトレジスタ、
を含み、
前記第2のフィードバックシフトレジスタの前記シフトラッチのうちの第1のシフトラッチが、前記第4の同期化ラッチ及び前記第2のフィードバックラッチの一方から受け取ったデータをラッチするように、及びデータを第2の加算ノードに提供するように構成され、
前記第2のフィードバックシフトレジスタの前記シフトラッチのうちの第1の交互のシフトラッチが、フィードバックデータを前記第2の加算ノードに提供するように構成され、
前記第2の加算ノードが、前記DFEの前記データ入力から受け取った記号を、第2のフィードバックラッチと、前記第1のフィードバックシフトレジスタの前記シフトラッチのうちの第2の交互のシフトラッチと、前記第2のフィードバックシフトレジスタの前記シフトラッチのうちの前記第1の交互のシフトラッチとによって提供される前記データを前記記号と組み合わせることによって、等化するように構成される、
システム。
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