CN108463977B - 带内嵌时钟的正交差分向量信令码 - Google Patents

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Abstract

描述了正交差分向量信令码，其支持允许不同数据和时钟信号经同一传输介质传输的编码子信道。描述了实施方式，既适于在现有高速CMOS工艺中实施，也适于在现有DRAM集成电路工艺中实施。

Description

带内嵌时钟的正交差分向量信令码
相关申请的交叉引用
本申请要求申请号为14/952,492，申请日为2015年11月25日，名称为“带内嵌时钟的正交差分向量信令码”的美国专利申请的优先权，并通过引用将其内容整体并入本文。
参考文献
以下参考文献通过引用整体并入本文，以供所有目的之用：
公开号为2011/0268225，申请号为12/784,414，申请日为2010年5月20日，发明人为Harm Cronie和Amin Shokrollahi，名称为“正交差分向量信令”的美国专利申请，下称《Cronie 1》；
申请号为13/030,027，申请日为2011年2月17日，发明人为Harm Cronie、AminShokrollahi和Armin Tajalli，名称为“利用稀疏信令码进行抗噪声干扰、高引脚利用率、低功耗通讯的方法和系统”的美国专利申请，下称《Cronie 2》；
申请号为14/158,452，申请日为2014年1月17日，发明人为John Fox、BrianHolden、Peter Hunt、John D Keay、Amin Shokrollahi、Richard Simpson、Anant Singh、Andrew Kevin John Stewart和Giuseppe Surace，名称为“低同步开关噪声芯片间通信方法和系统”的美国专利申请，下称《Fox 1》；
申请号为13/842,740，申请日为2013年3月15日，发明人为Brian Holden、AminShokrollahi和Anant Singh，名称为“芯片间通信用向量信令码中偏斜耐受方法和系统以及用于芯片间通信用向量信令码的高级检测器”的美国专利申请，下称《Holden 1》；
申请号为14/816,896，申请日为2015年8月3日，发明人为Brian Holden和AminShokrollahi，名称为“带内嵌时钟的正交差分向量信令码”的美国专利申请，下称《Holden2》；
专利号为9100232，申请号为14/612,241，申请日为2015年2月2日，授权日为2015年8月4日，发明人为Ali Hormati，Amin Shokrollahi和Roger Ulrich，名称为“低符号间干扰比低功率芯片间通信方法和装置”，下称《Hormati 1》；
申请号为61/934,807，申请日为2014年2月2日，发明人为Amin Shokrollahi，名称为“高引脚利用率向量信令码及其在芯片间通信及存储中的应用”的美国临时专利申请，下称《Shokrollahi 1》；
申请号为61/839,360，申请日为2013年6月23日，发明人为Amin Shokrollahi，名称为“低接收器复杂度向量信令”的美国临时专利申请，下称《Shokrollahi 2》；
申请号为61/946,574，申请日为2014年2月28日，发明人为Amin Shokrollahi，Brian Holden和Richard Simpson，名称为“内嵌时钟的向量信令码”的美国临时专利申请，下称《Shokrollahi 3》；
申请号为14/711,528，申请日为2015年5月13日，发明人为Amin Shokrollahi，名称为“高噪声裕量向量信令码”的美国专利申请，下称《Shokrollahi4》；
申请号为62/015,172，申请日为2014年7月10日，发明人为Amin Shokrollahi和Roger Ulrich，名称为“高信噪比特性向量信令码”的美国临时专利申请，下称《Shokrollahi 5》；
申请号为13/895,206，申请日为2013年5月15日，发明人为Roger Ulrich和PeterHunt，名称为“利用差和高效检测芯片间通信向量信令码的电路”的美国专利申请，下称《Ulrich 1》；
申请号为14/315,306，申请日为2014年6月25日，发明人为Roger Ulrich，名称为“高速芯片间通信多电平驱动器”的美国专利申请，下称《Ulrich 2》。
技术领域
本发明具体实施方式总体涉及通信领域，尤其涉及能够在集成电路装置内部和集成电路器件之间传递信息的信号的发送和接收。
背景技术
通信系统的一个目的在于将信息从一个物理位置传输至另一物理位置。一般而言，希望此类信息的传输可靠、快速且消耗最少的资源。一种常见的信息传输媒介为串行通信链路，此种链路可基于将地面或其他常用基准作为比较对象的单个有线电路，或基于将地面或其他常用基准作为比较对象的多个此类有线电路。此间常见用例为单端信令(SES)。单端信令的工作原理为，在一条线路中发送信号，然后在接收器端以固定基准值为比较对象测定所述信号。串行通信链路也可以以相互间作为比较对象的多个电路为基础。后者的常见用例为差分信令(DS)。差分信令的工作原理在于，在一条线路中发送信号，并在配对的线路中发送所述信号的相反信号。所述信号的信息由上述两线路之间的差值，而非其相对于地面或其他固定基准值的绝对值表示。
与差分信令相比，有多种信令方法可在增加引脚利用率的同时，保持相同的有益特性。向量信令为一种信令方法。通过向量信令，多条线路中的多个信号在保持每个信号的独立性的同时可视为一个整体。该信号整体中的每个信号均称为向量分量，而所述多条线路的数目称为向量“维数”。在一些实施方式中，与差分信令对的情况相同，一条线路中的信号完全取决于另一线路中的信号。因此，在某些情况下，向量维数可指多条线路内的信号的自由度数，而非确切指该多条线路的数目。
向量信令码的任何合适子集均为该码的“子码”。此类子码可本身为一种向量信令码。在二元向量信令中，每个向量分量(或称“符号”)的取值为两个可能取值当中的一者。在非二元向量信令中，每个符号的取值为从由两个以上可能取值所组成的集合中选出的一值。当作为物理信号在通信介质中传输时，符号可由适合于该介质的具体物理值表示。例如，在一种实施方式中，可由150mV的电压表示符号“+1”，50mV的电压表示符号“-1”；而在另一实施方式中，“+1”可由800mV表示，“-1”可由-800mV表示。
在本文中，向量信令码为由具有相同维数N的向量(称作码字)组成的集合C。集合C大小的二进制对数与维数N之间的比值称为该向量信令码的引脚利用率。向量信令码的示例见《Cronie 1》、《Cronie 2》、《Fox 1》、《Shokrollahi 1》、《Shokrollahi 2》及《Shokrollahi 3》中的正交差分向量信令码，这些代码以说明目的述于本文。
图1所示为采用向量信令码的现有技术通信系统。比特S0，S1，S2以区块形式100进入编码器105。该区块的大小可变且取决于所述向量信令码的参数。所述系统针对该向量信令码设计，所述编码器生成该向量信令码的码字。运行时，所述编码器可生成信息，该信息用于控制驱动器110内的PMOS和NMOS晶体管，从而在含通信信道120的N条通信线路125上生成电压或电流。接收器132读取所述线路中的信号，其间有可能涉及放大、频率补偿及共模信号抵消。接收器132将其结果提供于解码器138，该解码器在140处重新生成上述输入比特，即图示的接收比特R0，R1，R2。
根据所使用向量信令码，可不设解码器，或不设编码器，或既不设解码器也不设编码器。举例而言，对于《Cronie 2》中公开的8b8w码，既设置编码器112，也同时设置解码器138。另一方面，对于《Cronie 1》中公开的阿达玛码，由于系统可设置为由接收器132直接生成输出比特140，因此可无需设置明确的解码器。
为了保证所述通信系统的正确运行，必须使发送装置100(包括输入数据100和元件112和118)的操作与接收装置130(包括元件132，可选元件138以及输出数据140)的操作完全同步，以从每条线路125精确捕获所接收的信号，并将所接收的结果作为完整的码字提供于解码器138以供其分析。在一些实施方式中，该同步由所述发射器和接收器共享的外部时钟实现。在其他实施方式中，与众所周知的用于串行通信的双相编码的情况相同，可将所述时钟功能与一条或多条数据信道相结合。
此方面的重要一例为存储接口，其中，将由控制器生成的时钟与存储装置共享。该存储器既可将所述时钟信息用于内部存储操作，也可将其用于输入/输出功能。由于存储操作的突发性和非同步性，所述输入/输出功能并不随时处于可用状态。此外，主时钟和数据线路可能因偏斜而互不对齐。在此情况下，须使用额外选通信号对何时进行数据读写进行指示。
发明内容
公开一种可同时实现数据与时钟信号传输的正交差分向量信令码，该代码既适合在现有的高速CMOS工艺中实施，也适合在DRAM集成电路工艺中实施。以下描述了从现有低功率DDR4接口实践中衍生的例示信道，以及具有更快速度及更大信号完整性的适度信道改进。
附图说明
图1所示为采用向量信令码的现有技术通信系统。
图2所示为ODVS通信系统的一种实施方式，其中，无需分立的解码功能。
图3为一种实施方式的框图，该实施方式利用ODVS码发送数据及时钟信号，其中，传输时钟的信号跃迁与传输数据的信号跃迁之间有偏移。
图4为ENRZ发射器的一种实施方式的框图，该ENRZ发射器将一组数据输入编码为码字，该码字的元素在表示为信令电平后发送。
图5为ENRZ发射器的第二实施方式的框图，该ENRZ发射器对分别处于三个子信道上的各数据输入进行编码，然后该将编码后的数据输入再进行求和并表示为信令电平后发送。
图6为ENRZ发射器的第三实施方式的框图，该ENRZ发射器将两个数据输入编码为表示两个子信道求和结果的码字，并将第三数据输入编码于第三子信道上，然后对所有子信道进行求和并表示为信令电平后发送。
图7所示为Ulrich类驱动器，该驱动器用于将子信道编码时钟信号和码字编码数据结合于同一条线路上。
图8所示为Ulrich类驱动器，该驱动器用于将来自不同时钟域的码字编码信号和子信道编码信号结合于同一条线路上。
图9所示为采用多阶段处理的接收器实施方式。
图10A和图10B所示为时钟相位调整实施方式。
图11为对第一和第二输入信号进行编码以生成物理输出信号的方法流程图。
具体实施方式
图2为利用向量信令码在由四条线路125组成的通信信道120上传输三个数据比特100的通信系统的框图。为了便于描述，本例及下文各例中均使用4阶阿达玛矩阵衍生的向量信令码，俗称“H4”码及“ENRZ”码，但这并不意味着限制。
可通过如《Holden I》中所述的多输入比较器对ENRZ码进行有效检测，下文中对此类多输入比较器进行更加详细的描述。接收器130含有三个多输入比较器233实例，以通过对各接收线路信号组进行组合操作而获得三个结果。在此之后，数字比较器234通过对该结果进行测量而获得三个所接收的数据比特140。可选地，所述接收器可包括对通信信道120的衰减或频率相关损耗进行补偿的放大和/或频率补偿(例如，连续时间线性均衡(CTLE))功能231。
系统环境
高速芯片间通信接口的一项重要用途为实现存储控制器与一个或多个存储装置之间的连接。在此类用途中，由控制器生成时钟，并与存储装置或其他装置共享。该存储装置既可将所述时钟信息用于内部存储操作，也可将其用于输入/输出功能。由于存储操作的突发性和非同步性，所述输入/输出功能并不随时处于可用状态。此外，主时钟和数据线路可能因偏斜而互不对齐。在此情况下，须使用额外选通信号对何时进行数据读写进行指示。
历经数代设计，系统存储控制器与多个动态RAM器件之间的接口在传输速度和低功耗方面已获得极大优化。举例而言，现有技术DRAM接口LPDDR4包括8条数据线，1条DMI信号线，2条选通线，以及其他非数据传输相关线。
虽然人们对于将LPDDR4扩展至以相同或更少的功耗支持更高性能具有极大兴趣，但是仅对现有技术的性能进行改进似乎存在着问题。在使用现有单端互连的情况下，如果单单提高数据传输速率，将使得信号完整性降低，从而使得此方式不可行。此外，众所周知，即使在当前的时钟速度下，所接收的DRAM数据与其选通信号之间的不能对准仍然是一个问题。然而，新技术的引入又受到如下限制：人们极其希望尽可能多地保留总线布局、信号分布、时钟设置等方面的现有做法；所述新技术需要满足既可在用于存储控制器的高速CMOS工艺中实施，又可在用于制造采用相对较慢数字和接口逻辑的极小型、高电容、低泄漏存储器单元的高度专用DRAM制造工艺中实施的严苛要求。
由于此逻辑速度较慢，现有的DRAM设计采用两个或更多处理逻辑阶段对现有LPDDR4数据传输速率进行处理，例如，其中的一个处理逻辑阶段用于捕获数据传输选通信号的上升沿数据，另一处理逻辑阶段用于捕获选通信号的下降沿数据。此类多阶段处理实施方式的一个潜在限制在于，由于连续单位时间间隔(UI：Unit Interval)通过定义仅为不同处理阶段已知，因此其难于从连续接收单位时间间隔提取差分类信息。因此，对于分别使用依赖于对连续单位时间间隔内所接收的数据值进行比较的跃迁编码数据方案及内嵌时钟式或自时钟式数据方案的两种代码而言，多阶段处理存在问题。
由于在此类通信接收器实施方式中，上述时钟提取及跃迁或变化检测问题最难解决，因此本文示例侧重于将相对较慢的DRAM器件用作接收器并以发送控制装置执行更为复杂的时钟定时操作的实施方式。但是，这不意味着限制，之所以以DRAM器件为例对双向数据通信进行描述的原因在于，对于熟悉本领域的人员而言容易理解的是，如此描述非常易于理解。此外，同样容易理解的是，具体实施方式可通过现有高速集成电路工艺及非易失性存储器工艺等约束较少的集成电路工艺实现。DRAM实施方式可选择采用本领域已知的发送时钟方法，该方法的主要原理为，将所接收到的时钟“反向”后，将其用作同相发送时钟，并由控制器的接收器实施必要的时钟相位调整。或者，DRAM实施方式也可采用本文所述的本地时钟生成和/或时钟相位调整功能，或者将该功能与本领域已知方法相结合。
采用多输入比较器的接收器
如《Holden 1》中所述，系数为a0,a1,…,am-1的多输入比较器为一种电路，该电路接收输入向量(x0,x1,…,xm-1)，并输出：
结果＝(a0×x0+…+am-1×xm-1) (式1)
由于多种实施方式需要输出二进制值，因此使用模拟比较器对该结果值进行分割，以生成二进制判定输出。由于该用法为常见用法，因此此电路的通俗名称中包括“比较器”一词，但其他实施方式也可使用PAM-3或PAM-4分割器获得三进制或四进制输出，或可实际上保留式1的模拟输出，以用于进一步计算。
如《Holden 1》和《Ulrich 1》所述，可通过使用三个四输入多输入比较器实例进行如下运算的方式，实施ENRZ检测：
R0＝(A+C)-(B+D) (式2)
R1＝(C+D)-(A+B) (式3)
R2＝(C+B)-(D+A) (式4)
或者，也可采用上述运算的等效代数运算，而且该等效代数运算还可包括对结果进行归一化或缩放的因子。上述运算可易于通过系数为[+1,+1,-1,-1]的三个完全相同的多输入比较器实例以及所述四个输入值的如式2～式4所示的不同排列组合形式进行。
一般情况下，上述多输入比较器接收器的实施方式在实际捕获结果之前，一直进行异步操作。在此之后，异步处理域与钟控处理域之间的界限发生变化，而且在一些实施方式中，如图2所示，电平检测比较器随后生成数字输出，从而延迟进入钟控处理域的时间。在其他实施方式中，采用钟控采样器对针对多输入比较器输出实施的测量操作同时在幅度和时间两个维度上进行约束，从而在采样点上产生向钟控操作的跃迁。为了避免混淆，本文所使用的“比较器”一词用于描述仅在幅度方面具有约束的测量，而“采样器”一词用于描述同时在幅度和时间方面具有约束的测量，该时间方面的约束例如以采样时钟实现。
ODVS子信道
图2的框图为图4～图6所示的下文示例的概略图。与上述多输入比较器例相同，为了便于描述，下文示例中采用ENRZ，但这并不意味着任何限制。由于此类示例中均生成等效的发送数据流，而且其主要区别在于发送器的内部操作细节，因此可采用图2所示接收器。
在现有技术中，将ODVS编码器的数据输入视为待原子式地编码为码字的数据向量(即数据字)，该码字经通信信道传输，然后被接收器检测，并最终被解码，从而生成所发送向量或数据字的接收重构形式。图4所示为与该模型兼容的发射器的一种实施方式，其中，码字编码器412接受数据字S0，S1，S2，从而生成码字414。由于含数据调制的ENRZ码字的符号待经通信信道120的分立线路被传输，因此每个该符号在转换为合适的信令电平416后，经线路驱动器418发送至通信信道120。通常ENRZ采用由{+1,+1/3,-1/3,-1}各值表示的四字码符集。因此，在图4所示的ENRZ发射器的一种实际实施方式中，每个符号可采用两条二进制信号线路，或者共采用八条线路，将ENRZ编码器连接至对四条输出线路进行驱动的信令电平转换器/输出缓冲器。在其他实施方式中，也可采用其他内部编码，包括但不限于，模拟信号电平、不同数目的二进制信号等。
所述ENRZ码包含由{+1,-1/3,-1/3,-1/3}和{-1,1/3,1/3,1/3}的各排列组合构成的八个唯一码字，足以唯一地编码三个二进制比特。编码器412的一种实施方式采用简单的查找表将输入字S0，S1，S2映射至数据调制码字。在等效实施方式中，采用布尔逻辑执行相同的操作，从而实现比采用基于存储器的查找更快的速度。
异步码字编码器仅通过非钟控的布尔逻辑装置便可设计而成。其他设计可采用钟控流水线处理阶段或并行处理阶段。然而，所有码字编码器的共同点在于，其查找或布尔逻辑计算依赖于多个输入值，而且这些输入值须同时应以用于输出码字的生成。也就是说，输出码字为一种取决于一个以上输入值的整体数据对象。因此，如果码字编码器的输出必须快速解析为稳定值，则其输入值应仅同时跃迁，这意味着其处于相同的时钟域(该词与本领域的常规理解一致)内。此外，当以主要受编码操作的延迟限制的速度操作时(实践中的常见情形)，优选系统实施方式将编码器的输入处于一个时钟计时单元处，而且在下一时钟计时单元接受生成码字。
ODVS通信系统可以以不同方式但以同等的准确性进行建模。如最初在《Cronie 1》中描述的一样，ODVS码可由具有某些明确定义的性质完全确定。具体而言，此类矩阵的首行全部由值“1”构成，而且后续每一行的构成值的和为零且与所有其他行正交。所述矩阵的各列对应于特定通信信道线路上的信号，而该矩阵的各行对应于能够承载信息且相互正交的子信道。在实际实施方式中，所述首行对应于在各线路共模上的通信，并不用于传输。
图5为基于上述模型的一种实施方式的框图。对给定子信道的调制，对应于将其矩阵行的值与调制信息信号相乘，这一操作由各子信道编码器512执行。取决于特定实施方式及各子信道定义的矩阵的特性，子信道编码器512中的全部或部分可表示将由特定加权值缩放后的输入值分配给特定输出等的简单函数，或者可表示由布尔逻辑或数字查找表(LUT)执行的运算。513内的所有调制子信道的结果向量在异步码字生成器514内求和。按照现有文献描述，为了数学上的一致性，将包含求和结果的各元素的向量(也称异步传输码字)归一化至[-1,+1]这一范围。然而，在某些客观存在的实施方式中，此归一化操作被纳入其他操作内，而非独立实施。所得的由各元素组成的向量转换为物理信令电平516后，作为模拟物理信号输出518至通信信道线路120。
符合本发明的等效实施方式可采用结合了上述步骤当中的一者或多者的电路或子系统。举例而言，至少一种实施方式将转换516和输出缓冲518这两步骤融合于一个组合式的子系统内。
图11的流程图对上述子信道编码进行了进一步的描述。第一子信道编码器1110接收第一输入信号，并相应生成第一加权子信道向量1115的元素。第二子信道编码器1120接收第二输入信号，并相应生成第二加权子信道向量1125的元素。异步码字生成器1130将所述第一和第二加权子信道向量1115，1125相加，以生成异步传输码字1135输出，其中，1135的元素响应于1115和/或1125的跃迁而进行异步跃迁。异步传输码字1135的元素作为多电平模拟信号1145，经多线路总线或通信信道传输。
如上所述，在各种实施方式中，可通过模拟计算或通过数字编码，将所述各子信道向量生成为由表示该子信道向量各元素的一个或多个比特组成的各个组，其中，该数字编码由布尔数字逻辑、查找表或其他内嵌数字计算元件完成。类似地，用于生成异步传输码字的子信道向量的求和也可通过由采用数字加法器、布尔逻辑电路、查找表或其他内嵌数字计算元件的数字编码实现的模拟计算完成。
一些实施方式中，所述第一输入信号和第二输入信号的值可以以与相同相位或不同相位同步的方式，或者以与变化相位或不同相位准同步的方式异步变化或跃迁。在至少一种此类实施方式中，所述第一输入信号为数据信号，所述第二输入信号为时钟信号。在一些实施方式中，所述第二输入信号的跃迁比所述第一输入信号的跃迁延迟半个传输单位时间间隔。在其他实施方式中，所述第一输入信号以第一速率跃迁，第二输入信号以第二速率跃迁，第二速率为第一速率的整数分之一。
码簿与子信道模型的等效性
如《Cronie 1》中所述，所述H4或ENRZ码由四阶阿达玛矩阵定义。因此，该矩阵的三个行表示可用的传输子信道，其四个列表示待承载于所述传输信道的四条线路上的信号。对子信道进行调制的所有可列举出的二进制值的组合可产生23种不同的子信道求和结果，与上述模型的八个“码字”相当。
熟悉本领域的人员可注意到的是，所述矩阵的各行还类似地定义了可供相应接收实施方式对ENRZ码进行检测的多输入比较器的输入权重的向量，其中，与发射器的情形一致，实际实施方式中，并不设置与表示共模传输的矩阵的首行相对应的多输入比较器。由于该矩阵的所有其他行均与所述首行正交，因此与这些其他行相对应的所有多输入比较器均本身具有共模抗扰性。
ODVS信道上的传输无需局限于二进制调制。《Shokrollahi 4》中指出，PAM-3及更高阶的代码也可被用于ODVS子信道；而且，《Shokrollahi 5》中指出，当调节给定ODVS子信道的调制幅度时，可使得相应多输入比较器在接收器处的输出电平产生大小相当的变化，这说明子信道为一种线性通信媒体。然而，由于《Shokrollahi 4》和《Shokrollahi 5》均以传统的基于码字的通信模型为假设前提，因此该两文献还指出，上述调制方式可对用于定义所得码字的码符集大小(并因而对通信信道线路上的分立信号电平的数目)产生显著影响，并且描述了用于限制码符集扩大的方法。
以下，对采用上述子信道模型的图2所示的系统实施方式进行说明。如图所示，进入通信发射器110的输入数据向量100由进入编码器212的各比特S0，S1，S2构成。每个所述各比特S0，S1，S2均独立调制一个子信道，即将输入值与定义上述ODVS码的矩阵的相应正的交向量相乘。因此，发送于各线路上的所得信号即为所得调制子信道的叠加结果(即求和值)。
接收器232的内部结构由从线路125接收信号的四个接收前端(如231)构成，而且根据通信信道120的特性的要求，可选包括放大和均衡功能。如图所示，三个多输入比较器的输入端连接于式2、式3和式4所述的四个所接收的线路信号。为了避免混淆，如图所示，所述多输入比较器由用于实施式2、式3和式4运算的计算功能233和下游的分割功能234构成，其中，所述各式生成表示相应调制子信道信号的模拟输出，该分割功能生成与所述发射器所接受的二进制调制值S0，S1，S2相对应的数字输出R0，R1，R2。然而，这并不表示本发明局限于此结构。在实际使用中，上述功能也可相互组合，或者与其他电路元素组合，以实现同等功能。
子信道定时独立性
熟悉本领域的人员可注意到的是，上述ODVS编码器并不局限于为每个发送单位时间间隔生成特定的线路输出组合(如在上述编码模型中为单个码字)。“单位时间间隔”这一熟悉的通信概念在任何给定子信道上的最大信令速率方面仍然有效，但是在两条不同子信道上的调制之间的定时限制方面则并不一定有效。具体而言，这表示该子信道模型的输入数据并不需要局限至单个时钟域。
举例而言，如果上述实施方式既不在其子信道编码器，也不在其基于多输入比较器类的接收器内使用钟控锁存器或钟控多路复用器等的任何定时类部件时，则可发现(仅作为一个不受限制的具体示例)，输入数据比特S2的状态变化可比进入所述发送编码器的输入数据比特S0和S1晚半个单位时间间隔，而且只要给定子信道上的此类状态变化的发生频率不大于每单位时间间隔一次，就不会超出该通信信道的总信令容量，而且接收器可无差错地检测出所有三个结果，从而在将其输出提供于所述编码器时，在其输出中重现与所述输入值相同的定时关系。当在现有的码字编码技术背景下解读此结果时，异步码字编码器可根据其输入的状态，生成调制码字输出。因此，输入数据比特S0和S1与输入比特S2的第一状态将产生第一调制码字输出，而且当输入比特S2异步跃迁至第二状态时，将输出衍生自输入S0，S1和S2的新组合的新调制码字。
精通本领域专业知识的人员可发现，由于所述三个子信道可表示传播速度稍有不同的通信介质的不同的传播模，因此接收器处的定时关系与发射器处的定时关系并不完全相同。此外，发射器和接收器的元件之间的物理变化可在子信道信号之间引入对定时关系具有影响的定时偏斜。然而，在给定实际实施方式中，可合理地假设，由于此类变化较小且较为一致，因此可利用本领域周知的做法来加以解决。
继续上例，所述实施方式可例如可利用S2子信道将参考时钟信号从发射器发送至接收器，该接收器可利用S2的跃迁边沿，在最佳的时间点上(即“眼图”中心)锁存所接收的数据值S0和S1。这一理想的时钟-数据相位关系在发射器处产生和控制，而接收器处无需设置精心设计的PLL、DLL或可调定时延迟。在发射器处可通过设计、计算或估算，确定所需的定时关系。在另一实施方式中，可在接收器处对实际定时关系和/或误码率等的其他接收器特性进行测量，然后将其经返回信道发送于发射器，并利用其对时钟相位与数据跃迁的相对关系进行调节或校正。
图3为采用上述跃迁偏移参考时钟的系统实施方式的框图。其中，发射器接受两个二进制数据输入以及一个方波时钟信号，该方波时钟信号在每个单位时间间隔内严格发生一次跃迁(下文称为半速时钟)。在用于说明目的的一种实施方式中，所述半速时钟随二进制数据输入的跃迁同时跃迁，在编码器312之前引入1/2单位时间间隔延迟310，该编码器之后分别在第一、第二和第三子信道上对所述两个数据值及所述相位偏移时钟进行编码。
图10A和图10B所示为分别采用逻辑延迟元件和相位内插器的延迟线路造成的延迟310的例示实施方式。
在图10A中，多个延迟缓冲元件1010，1011，1012，1013和1014在输入信号发送时钟内引入传播延迟，从而导致输出相位延迟发送时钟。在一些实施方式中，可通过对供电电流、节点电容、路径电阻、或本领域已知的其他要素或特性等的实施参数进行调制的方式，调节所述各延迟缓冲元件的分延迟和/或总延迟。这种调节可在初始化阶段一次性完成，或者在运行期间作为作用于来自时钟生成器的多个相位的本领域已知的管理或闭环控制行为的一部分一次性完成。
图10B实施方式采用(在本例中)输入于相位内插电路1020的输入信号的两个不同相位，而该相位内插电路输出具有中间相位的相位延迟发送时钟。如本领域中众所周知的一样，可采用输入信号的两个以上不同相位，而且令相位内插器在这些输入当中做出选择，并在其之间进行内插。
在一种等效实施方式中，本领域从业者可很好地理解的是，生成所述数据时钟和半速时钟的时钟生成器可设计为在该半速时钟输出中引入一个固定的90度相位偏移。
接收器130通过检测子信道而生成与第一和第二子信道上的接收信息相对应的接收数据345以及与第三子信道上的接收信息相对应的接收时钟346。时钟346的正向跃迁触发数据锁存器360，而且在反相器350的作用下，时钟346的负向跃迁触发数据锁存器370，从而生成锁存数据输出380和385。由于所述发射器处引入了1/2单位时间间隔相位偏移，因此接收器可在“接收眼图中心”这一最佳时机对数据进行锁存，而无需在接收一侧设置延迟部件。
图9的例示实施方式对图3的例示接收器子系统390进行了进一步的阐述，该例示实施方式采用DRAM设计中可能使用的多阶段接收处理。在一种此类实施方式中，现有钟控触发器(如810～813)的运行速度不够快，无法捕获相继单位时间间隔的所接收的数据。
接收器的操作如上所述，其中，内含多输入比较器232的接收器130对接收自互连件120的信号进行检测，从而生成承载信号Data1～DataN及时钟信号接收时钟346的检测子信道。为了实现信号Data1～DataN的全速捕获，不同的四组触发器810，811，812，813用作分别由不重叠且按顺序启动的时钟Ck0，Ck1，Ck2和Ck3控制的数据锁存器，从而使得锁存器810在接收时钟的第一上升沿对数据进行锁存，锁存器811在接收时钟的第一下降沿对数据进行锁存，锁存器812在接收时钟的下一上升沿对数据进行锁存，而且锁存器813在接收时钟的下一个下降沿数据进行锁存。时钟信号的这种控制方式由触发器820和与门840，841，842，843的组合实现。或门830在Ck1和Ck3启动后使得触发器820进行切换，以确保上述顺序持续进行。本领域还存在许多其他已知的等效实施方式，如采用更少或更多个数据锁存阶段的实施方式，这些实施方式可与上述具体实施方式以任何组合的形式加以应用。
混合实施方式
为了描述目的，本文中使用的“独立子信道”一词表示不存在任何对传输信号之间的上述任意相位关系具有影响的定时约束(如钟控锁存)的图5所示类型编码器实施方式。
应该认识到的是，在上述纯异步实施方式中，若干有用实现技术将变得无法加以利用。因此，需要对下文所谓的“混合子信道”实施方式加以考虑，在这些实施方式中，数据路径的某一部分为钟控部分，而其他部分为异步部分(即代表多个时钟域)。
如图6所示，在采用这一结构的一种实施方式中，码字编码器610通过处理所述数据而输出表示数据调制子信道的加权求和结果的数据调制码字613，无用于时钟信息的子信道。同时，用于时钟信息的子信道由独立子信道编码器512分开编码，以产生时钟调制码字513，所述数据调制码字与该时钟调制码字由异步码字生成器相加514，从而生成异步传输码字515。之后，该异步传输码字的符号被转化为模拟信号值516，并作为模拟物理信号输出518至如上参考图5所述的多线路总线上。在其他实施方式中，可将各元件相互组合，例如将求和元件514、转换元件516及输出元件518在输出驱动器等的输出子系统内组合。在采用这一结构的一种替代实施方式中，对数据610进行的处理的所述数字编码器设置为，使得与所述用于时钟信息的子信道相对应的数据输入如同被固定于如零值等的恒定值一样。之后，被加和的时钟调制码字513(例如，在执行上述组合操作514，516，518的输出驱动器中)用于表示与第一结果内已存在的固定或默认数据调制子信道值之间的差。
对于熟悉集成电路设计人员容易理解的是，下述其他实施方式也可实现上述混合求和信道操作：可将表示所有可用子信道的子集且由钟控逻辑编码为码字的数据值转化为模拟值，然后将该模拟值与通过对具有任意相位关系的数据和/或时钟的其他子信道进行非钟控编码而得的模拟值相加。对于纯数字实施方式而言，可利用格莱码、独热码或本领域已知的其他数字编码技术等的不受定时相关假信号影响的数字计数序列对表示码字值的码符集和/或表示异步编码时钟或数据子信道的值进行编码。此类序列可通过本领域内众所周知的已知数模转换方法进行组合而于生成求和输出值，而且由于所述一种或两种输入值在所述组合操作中发生了变化，因此该求和输出值发生错误的风险极小。在一种替代实施方式中，可仅在最终组合元件内采用本领域已知的“无时钟”或异步逻辑设计方法，以使得所生成的子信道输入值数字求和结果与其原定时关系无关。在另一种替代实施方式中，在通过现有求和操作将输入值转换为能够驱动输出线路的输出值之前，可利用对重定时锁存器内的两个输入值进行捕获的公知方法，将亚稳态或瞬态输入状态消除。
输出驱动器内的混合子信道组合
《Hormati 1》中描述的透翅(Glasswing)实施方式采用ODVS码在六线通信信道上传输五个数据比特，并采用两线通信信道传输参考时钟信号。发射器和接收器均在其数据路径内采用多个并行处理阶段，以实现极高的数据速率，而且进出该多个阶段的多路复用由高速时钟完成。因此，该透翅设计非常难以改造为纯异步线性求和子信道实施方式。
然而，至少一种透翅实施方式所采用的线路驱动器是基于《Ulrich 2》所述线路驱动器，该驱动器在本文中称为Ulrich类驱动器，且由功率相对较低的二进制信号驱动器的多个实例构成，此类二进制信号驱动器主要用于并行运行，而且每个该驱动器均能够将受控量的电流注入共有电阻性端接输出线路。所述ODVS编码器用于以每码字符号输出多个二进制控制信号，而且每个该信号均对给定驱动器实例内的不同线路驱动器组进行控制。因此，给定码字符号可启动不同的组及不同数量的并行线路驱动器，从而为每个码字符号生成不同的输出信号电平。
在《Ulrich 2》的描述中，假设数据调制码字符号从由钟控多路复用器组合的多个并行处理实例提供至驱动器。然而，保留一定数目的Ulrich类输出驱动器实例并将其分配给其他信号源也是切实可行的，此方面的一种实施方式如图7所示，该实施方式采用由相对于所述钟控数据信号具有任意相位关系的时钟信号调制的非钟控子信道编码器实例。该图示实施方式所接受的时钟信号Hclk相对于编码为单个子信道720的调制结果且提供于N个输出驱动器分片或实例750的数据和/或码字编码数据跃迁(如图中经过相位延迟710的时钟信号所示)具有任意相位关系。在所述M个实例中，驱动器逻辑730对每个输出驱动器(如740)进行单独控制，以生成共有输出信号。所述数据路径与《Ulrich 2》所述没有不同，其中，N个输出驱动器实例760由编码数据及该编码数据的有限脉冲响应(FIR)变动控制。
另外一种此类实施方式示于图8(该图也源自《Ulrich 2》中的一个附图)，该实施方式采用工作时钟域与所述钟控数据信号不同的钟控子信道编码器实例，其中，向时钟调制子信道编码输入分配N个输出驱动器分片，而且与原有Ulrich设计相同，仍旧向数据调制码字编码输入分配M个输出驱动器分片。为了一般性起见，该N个分片图示为分别含有由子信道编码时钟域的时钟sclk4和sclk2驱动的各阶段解多路复用电路。与此相对，所述M个分片分别含有由所述码字编码时钟域的时钟cclk4和cclk2驱动的各阶段解多路复用电路。
对于熟悉电路设计的人员而言容易理解的是，对于不需要并行时钟处理阶段的其他实施方式而言，可去除不必要的解多路复用功能，例如，可去除不必要的FIR成形功能。不管是否做出此类变化，通过驱动共有线路输出的所述输出驱动器的多个并行实例均可有效获得所需的时钟调制及数据调制元素的和，如承载时钟的独立子信道或独立时钟域调制子信道，以及承载数据的码字调制子信道。
应该注意的是，任何在实际输出驱动器之前生成中间模拟值的混合解决方案均可能需要对该值进行一定形式的线性放大，才能实现对输出线路的驱动。在一些实施方式中，此类放大器的功耗和集成电路面积可能较为显著。上述混合Ulrich类输出驱动器通过在该驱动器自身之内实施组合而避免了此类问题。
类似地，对所需输出值进行数字编码后将结果在输出中转化的混合解决方案(如采用可对信号线路的较大输出负载进行驱动的数模转换设计的方案)可能需要支持较大的分辨率比特数(如大的输出值码符集)，才能在无论调制子信道的调制相位如何的情况下，均精确地再现所有调制子信道的求和结果。
本文实施例描述了向量信令码在点对点半双工或单向线路通信中的用途。然而，这不应以任何方式视为对本发明具体实施方式的范围构成了限制，这是因为上述方法和装置还可等效适用于多点及双工通信环境。本申请中公开的方法同样适用于包括光学及无线通信介质在内的其他通信介质。因此，“电压”和“信号电平”等描述性词语应视为包括其在其他度量系统中的“光强”、“射频调制”等的同等概念。本文所使用的“物理信号”一词包括可传送信息的物理现象的任何合适的特性和/或属性。此外，物理信号可以为有形的非瞬态信号。

Claims (11)

1.一种正交差分向量信令装置，其特征在于，包括：
第一子信道编码器，所述第一子信道编码器用于接收表示数字信号的第一输入信号并生成第一加权子信道向量的元素；
第二子信道编码器，所述第二子信道编码器用于接收表示时钟信号的第二输入信号并生成第二加权子信道向量的元素，其中，所述第二加权子信道向量与所述第一加权子信道向量相互正交，且所述第二输入信号相对于所述第一输入信号具有半个单位时间间隔的偏移；
连接至所述第一子信道编码器和所述第二子信道编码器的异步码字生成器，所述异步码字生成器用于接收所述第一加权子信道向量和所述第二加权子信道向量，并以响应的方式通过将所述第一加权子信道向量和所述第二加权子信道向量相加，以生成异步传输码字的元素，其中，所述异步传输码字的元素响应于所述第一加权子信道向量或所述第二加权子信道向量的元素的跃迁而异步跃迁；以及
驱动器，所述驱动器用于将所述异步传输码字的所述元素作为模拟信号在多线路总线上发送。
2.如权利要求1所述的装置，其特征在于，所述第一子信道编码器和所述第二子信道编码器为模拟编码器，且所述异步码字生成器包括一个或多个模拟组合单元。
3.如权利要求1所述的装置，其特征在于，所述第一子信道编码器和所述第二子信道编码器为数字编码器，所述数字编码器用于生成表示所述第一加权子信道向量和所述第二加权子信道向量的一对子信道比特组。
4.如权利要求3所述的装置，其特征在于，所述异步码字生成器包括多个数字加法器，所述多个数字加法器用于接收所述一对子信道比特组，并以响应的方式生成表示所述异步传输码字的一组码字比特；以及
所述驱动器包括连接至所述多个数字加法器的信号电平转换电路，所述信号电平转换电路用于根据所述一组码字比特，在所述多线路总线上生成所述模拟信号。
5.如权利要求3或4所述的装置，其特征在于，所述异步码字生成器包括多组驱动器电路，所述多组驱动器电路当中的每一组均连接至所述多线路总线的一条相应线路，且每一组驱动器电路均用于接收所述一对子信道比特组的相应子组，对应于所述异步传输码字的元素的所述相应子组用于生成表示待在所述多线路总线的相应线路上传输的相应异步传输码字的元素的模拟信号。
6.如权利要求1～4当中任一项所述的装置，其特征在于，所述第一输入信号以第一速率跃迁，所述第二输入信号以第二速率跃迁，所述第二速率为所述第一速率的整数分之一。
7.一种正交差分向量信令通信方法，其特征在于，包括：
在第一子信道编码器处接收表示数字信号的第一输入信号，并以响应方式生成第一加权子信道向量的元素；
在第二子信道编码器处接收表示时钟信号的第二输入信号，并以响应方式生成第二加权子信道向量的元素，其中，所述第二加权子信道向量与所述第一加权子信道向量相互正交，且所述第二输入信号相对于所述第一输入信号具有半个单位时间间隔的偏移；
由异步码字生成器通过将所述第一加权子信道向量和所述第二加权子信道向量相加以生成异步传输码字的元素，其中，所述异步传输码字的所述元素响应于所述第一加权子信道向量或所述第二加权子信道向量的元素的跃迁而异步跃迁；以及
将所述异步传输码字的所述元素作为模拟信号在多线路总线上发送。
8.如权利要求7所述的方法，其特征在于，生成所述第一加权子信道向量和所述第二加权子信道向量包括模拟计算，生成所述异步码字包括模拟信号组合。
9.如权利要求7所述的方法，其特征在于，生成所述第一加权子信道向量和所述第二加权子信道向量包括用于将所述第一加权子信道向量和所述第二加权子信道向量的每个元素表示为由一个或多个比特组成的比特组的数字编码。
10.如权利要求9所述的方法，其特征在于，所述异步传输码字的所述元素为由数字加法器根据表示所述第一加权子信道向量和所述第二加权子信道向量的各元素的一个或多个比特组成的比特组生成的多组码字比特；
发送所述异步传输码字的所述元素包括将所述多组码字比特转换成待经所述多线路总线传输的各模拟信号电平。
11.如根据权利要求9或10所述的方法，其特征在于，每个由一个或多个比特组成的比特组通过将所述第一输入信号和所述第二输入信号与表示所述第一加权子信道向量和所述第二加权子信道向量的比特分别进行逻辑组合的方式生成。
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