JP6678684B2 - プリカーソルシンボル間干渉低減を伴う判定帰還等化 - Google Patents

プリカーソルシンボル間干渉低減を伴う判定帰還等化 Download PDF

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Description

以下の記載は、集積回路デバイス（「ＩＣ」）に関する。より具体的には、以下の記載は、ＩＣのための、プリカーソルシンボル間干渉低減を伴う判定帰還等化に関する。
分散型のシステムでは、受信器が、データ判定を行うための信号をきれいにするために等化を使用する場合がある。例えば、シリアライザ−デシリアライザ（「ＳｅｒＤｅｓ」）受信器においては、連続時間線形等化（ＣＴＬＥ）、フィードフォワード等化（「ＦＦＥ」）、および判定帰還等化（「ＤＦＥ」）の全てが使用される。ＣＴＬＥおよびＤＦＥは主として、そのような受信器が受信する変調されたデータ送信における、ポストカーソルシンボル間干渉（「ＩＳＩ」）のキャンセルによる低減に関するものである。ＦＦＥは、プリカーソルＩＳＩのキャンセルによる低減に関するものである。しかしながら、ＦＦＥにより、そのようなプリカーソルＩＳＩの低減において、ノイズおよび／またはクロストークが増幅される場合がある。したがって、プリカーソルＩＳＩの低減と関連する１つまたは複数の限界を克服するＩＣを提供することが望ましい。
受信器は一般に、通信チャネルを介して情報を受信することに関連している。そのような受信器では、判定帰還型等化器は、アナログ入力信号を受信することに関するものである。判定帰還型等化器は、アナログ入力信号から複数の重み付けされたポストカーソル判定を減算してアナログ出力信号を提供するための、減算ブロックを含む。判定帰還型等化器には、アナログ出力信号を受信し、アナログ出力信号をポストカーソル係数の正および負の値と比較して、第１の可能な判定および第２の可能な判定をそれぞれ提供するための、ならびに、先行するポストカーソルに基づいた判定に応答して、第１の可能な判定と第２の可能な判定との間にあるものとしての現在のポストカーソルに基づいた判定を選択するための、ポストカーソル判定ブロックが結合されている。プリカーソルキャンセルブロックは、アナログ出力信号、先行するポストカーソルに基づいた判定、および現在のポストカーソルに基づいた判定を受信して、アナログ入力信号の先行するサンプルに対するデジタル出力信号を提供することに関するものである。
任意選択で、プリカーソルキャンセル回路は、比較回路および選択回路を含んでよい。比較回路は、アナログ出力信号を受信するための、および、互いに異なる閾値入力をそれぞれ受信して、アナログ出力信号に対する複数の可能なデジタル出力を提供するための、複数の比較器を含んでよい。選択回路は、デジタル出力信号の選択のために、複数の可能なデジタル出力を受信するように結合されていてよい。
任意選択で、閾値入力は、ポストカーソルシンボル間干渉（「ＩＳＩ」）の大きさと関連付けられたｈ１、およびプリカーソルＩＳＩの大きさと関連付けられたｈｍ１に関して、−ｈ１−ｈｍ１、＋ｈ１−ｈｍ１、−ｈ１＋ｈｍ１、および＋ｈ１＋ｈｍ１を含んでよい。判定帰還型等化器のフィルタは、判定有限インパルス応答（「ＤＦＩＲ」）フィルタを含んでよい。
任意選択で、ポストカーソル判定回路は、アナログ出力信号を受信し、ポストカーソル係数に関する正のｈ１値と比較して、第１の可能な判定を提供するための、第１の比較器と、アナログ出力信号を受信し、ポストカーソル係数の負のｈ１値と比較して、第２の可能な判定を提供するための、第２の比較器と、第１の可能な判定および第２の可能な判定をデータ入力として受信するための、および、先行するポストカーソルに基づいた判定を、第１の可能な判定と第２の可能な判定との間にあるものとしての現在のポストカーソルに基づいた判定を選択するための制御選択入力として受信するための、マルチプレクサと、を含んでよい。
任意選択で、プリカーソルキャンセル回路の比較回路は、アナログ出力信号およびアナログ出力信号に関する複数の可能なデジタル出力のうちの第１の可能なデジタル出力を提供するための閾値入力のうちの第１の閾値入力を受信するための第１の比較器と、アナログ出力信号およびアナログ出力信号に関する複数の可能なデジタル出力のうちの第２の可能なデジタル出力を提供するための閾値入力のうちの第２の閾値入力を受信するための第２の比較器と、アナログ出力信号およびアナログ出力信号に関する複数の可能なデジタル出力のうちの第３の可能なデジタル出力を提供するための閾値入力のうちの第３の閾値入力を受信するための第３の比較器と、アナログ出力信号およびアナログ出力信号に関する複数の可能なデジタル出力のうちの第４の可能なデジタル出力を提供するための閾値入力のうちの第４の閾値入力を受信するための第４の比較器と、を含んでよい。
任意選択で、第１の閾値入力、第２の閾値入力、第３の閾値入力、および第４の閾値入力は、ポストカーソルシンボル間干渉（「ＩＳＩ」）の大きさと関連付けられたｈ１、およびプリカーソルＩＳＩの大きさと関連付けられたｈｍ１に関して、それぞれ−ｈ１−ｈｍ１、＋ｈ１−ｈｍ１、−ｈ１＋ｈｍ１、および＋ｈ１＋ｈｍ１に等しい。
任意選択で、選択回路は、第１の可能なデジタル出力および第２の可能なデジタル出力を第１のデータ入力として受信するように結合された、ならびに先行するポストカーソルに基づいた判定を第１の可能なデジタルアウトカムの選択のための第１の制御選択入力として受信するように結合された、第１のマルチプレクサと、第３の可能なデジタル出力および第４の可能なデジタル出力を第２のデータ入力として受信するように結合された、ならびに先行するポストカーソルに基づいた判定を第２の可能なデジタルアウトカムの選択のための第２の制御選択入力として受信するように結合された、第２のマルチプレクサと、第１の可能なデジタルアウトカムおよび第２の可能なデジタルアウトカムを第３のデータ入力として受信するように結合された、ならびに現在のポストカーソルに基づいた判定をデジタル出力信号の選択のための第３の制御選択入力として受信するように結合された、第３のマルチプレクサと、を含んでよい。
別の受信器は一般に、通信チャネルを介して情報を受信することに関連している。第１の判定帰還型等化器および第２の判定帰還型等化器はそれぞれ、アナログ入力信号を受信して、第１の複数の重み付けされたポストカーソル判定および第２の複数の重み付けされたポストカーソル判定を提供することに関するものである。第１の判定帰還型等化器は、アナログ入力信号を受信して、アナログ入力信号から第１の複数の重み付けされたポストカーソル判定を減算して奇数アナログ出力信号を提供するための、第１の減算ブロックを含む。第２の判定帰還型等化器は、アナログ入力信号を受信して、アナログ入力信号から第２の複数の重み付けされたポストカーソル判定を減算して偶数アナログ出力信号を提供するための、第２の減算ブロックを含む。第１の判定帰還型等化器および第２の判定帰還型等化器は、それぞれ第１のクロック信号および第２のクロック信号に応答して互いに位相をずらしてクロッキングを行って、それぞれ奇数アナログ出力信号および偶数アナログ出力信号を提供することに関するものである。第１のポストカーソル判定ブロックおよび第２のポストカーソル判定ブロックは、それぞれ奇数アナログ出力信号および偶数アナログ出力信号を受信し、それぞれ現在の奇数ポストカーソルに基づいた判定および現在の偶数ポストカーソルに基づいた判定を提供して、それぞれ第１のクロック信号および第２のクロック信号に応答して出力を行うことに関するものである。第１のプリカーソルキャンセルブロックは、奇数アナログ出力信号、先行する偶数ポストカーソルに基づいた判定、および現在の偶数ポストカーソルに基づいた判定を受信して、奇数アナログ入力信号の先行する奇数サンプルに対する奇数デジタル出力信号を提供することに関するものである。第２のプリカーソルキャンセルブロックは、偶数アナログ出力信号、１次の先行する奇数ポストカーソルに基づいた判定、および２次の先行する奇数ポストカーソルに基づいた判定を受信して、偶数アナログ入力信号の先行する偶数サンプルに対する偶数デジタル出力信号を提供することに関するものである。
任意選択で、第１のプリカーソルキャンセル回路は、第１の比較回路および第１の選択回路を含む。第２のプリカーソルキャンセル回路は、第２の比較回路および第２の選択回路を含んでよい。第１の比較回路は、奇数アナログ出力信号を受信するための、および、互いに異なる閾値入力をそれぞれ受信して、奇数アナログ出力信号に対する第１の複数の可能なデジタル出力を提供するための、第１の複数の比較器を含んでよい。第１の選択回路は、奇数デジタル出力信号の選択のために、第１の複数の可能なデジタル出力を受信するように結合されていてよい。第２の比較回路は、偶数アナログ出力信号を受信するための、および、互いに異なる閾値入力をそれぞれ受信して、偶数アナログ出力信号に対する第２の複数の可能なデジタル出力を提供するための、第２の複数の比較器を含んでよい。第２の選択回路は、偶数デジタル出力信号の選択のために、第２の複数の可能なデジタル出力を受信するように結合されていてよい。
任意選択で、第１のポストカーソル判定回路および第２のポストカーソル判定回路の各々は、ポストカーソル係数の正および負の値と比較して可能な判定の第１の対および可能な判定の第２の対をそれぞれ提供することにそれぞれ関する、ならびに、現在の偶数ポストカーソルに基づいた判定および１次の先行する奇数ポストカーソルに基づいた判定にそれぞれ応答して、可能な判定の第１の対の間にあるものとしての現在の奇数ポストカーソルに基づいた判定および可能な判定の第２の対の間にあるものとしての現在の偶数ポストカーソルに基づいた判定をそれぞれ選択することに関するものである。
任意選択で、閾値入力は、ポストカーソルシンボル間干渉（「ＩＳＩ」）の大きさと関連付けられたｈ１、およびプリカーソルＩＳＩの大きさと関連付けられたｈｍ１に関して、−ｈ１−ｈｍ１、＋ｈ１−ｈｍ１、−ｈ１＋ｈｍ１、および＋ｈ１＋ｈｍ１を含んでよい。
任意選択で、第１のフィルタおよび第２のフィルタはそれぞれ、第１の判定有限インパルス応答（「ＤＦＩＲ」）フィルタおよび第２のＤＦＩＲフィルタである。
任意選択で、ポストカーソル係数の正および負の値は、ｈ１ポストカーソル係数の大きさを表している。
方法は一般に、通信チャネルから受信したデータの受信器信号処理に関する。そのような方法では、アナログ入力信号が判定帰還等化されて、減算ブロックに複数の重み付けされたポストカーソル判定を提供する。減算ブロックは、アナログ入力信号を受信するように結合された判定帰還型等化器に属する。アナログ出力信号を提供するようにアナログ入力信号から減算されている、複数の重み付けされたポストカーソル判定。アナログ出力信号は、ポストカーソル判定ブロックによって受信される。アナログ出力信号は、ポストカーソル係数の正および負の値と比較される。第１の可能な判定および第２の可能な判定は、ポストカーソル係数の正および負の値とのアナログ出力信号の比較に応答してそれぞれ提供される。現在のポストカーソルに基づいた判定は、先行するポストカーソルに基づいた判定に応答して、第１の可能な判定と第２の可能な判定との間にあるものとして選択される。アナログ出力信号、先行するポストカーソルに基づいた判定、および現在のポストカーソルに基づいた判定は、プリカーソルキャンセルブロックによって受信される。アナログ入力信号の先行するサンプルに対して、プリカーソルキャンセルブロックからデジタル出力信号が提供される。
任意選択で、プリカーソルキャンセル回路は、比較回路および選択回路を含み、方法は、比較回路によってアナログ出力信号を受信すること、比較回路の複数の比較器によって互いに異なる閾値入力をそれぞれ受信すること、アナログ出力信号に対して複数の比較器から複数の可能なデジタル出力をそれぞれ提供すること、選択回路によって複数の可能なデジタル出力を受信すること、および選択回路において複数の可能なデジタル出力からデジタル出力信号を選択すること、を更に含む。
任意選択で、閾値入力は、ポストカーソルシンボル間干渉（「ＩＳＩ」）の大きさと関連付けられたｈ１、およびプリカーソルＩＳＩの大きさと関連付けられたｈｍ１に関して、−ｈ１−ｈｍ１、＋ｈ１−ｈｍ１、−ｈ１＋ｈｍ１、および＋ｈ１＋ｈｍ１を含んでよい。判定帰還型等化器のフィルタは、判定有限インパルス応答（「ＤＦＩＲ」）フィルタであってよい。
任意選択で、ポストカーソル判定回路は、ポストカーソル判定回路の第１の比較器によって、アナログ出力信号を受信し、ポストカーソル係数の正のｈ１値と比較して、第１の可能な判定を提供するステップと、ポストカーソル判定回路の第２の比較器によって、アナログ出力信号を受信し、ポストカーソル係数の負のｈ１値と比較して、第２の可能な判定を提供するステップと、ポストカーソル判定回路のマルチプレクサによって、第１の可能な判定および第２の可能な判定をデータ入力として受信する、および、先行するポストカーソルに基づいた判定を、先行するポストカーソルに基づいた判定に応答して第１の可能な判定と第２の可能な判定との間にあるものとしての現在のポストカーソルに基づいた判定を選択するための制御選択入力として受信するための、ステップと、を含むステップに関するものである。
任意選択で、プリカーソルキャンセル回路の比較回路は、プリカーソルキャンセル回路の第１の比較器によって、アナログ出力信号およびアナログ出力信号に関する複数の可能なデジタル出力のうちの第１の可能なデジタル出力を提供するための第１の比較入力として閾値入力のうちの第１の閾値入力を受信するステップと、プリカーソルキャンセル回路の第２の比較器によって、アナログ出力信号およびアナログ出力信号に関する複数の可能なデジタル出力のうちの第２の可能なデジタル出力を提供するための第２の比較入力として閾値入力のうちの第２の閾値入力を受信するステップと、プリカーソルキャンセル回路の第３の比較器によって、アナログ出力信号およびアナログ出力信号に関する複数の可能なデジタル出力のうちの第３の可能なデジタル出力を提供するための第３の比較入力として閾値入力のうちの第３の閾値入力を受信するステップと、プリカーソルキャンセル回路の第４の比較器によって、アナログ出力信号およびアナログ出力信号に関する複数の可能なデジタル出力のうちの第４の可能なデジタル出力を提供するための第４の比較入力として閾値入力のうちの第４の閾値入力を受信するステップと、を含むステップに関するものである。
任意選択で、第１の閾値入力、第２の閾値入力、第３の閾値入力、および第４の閾値入力は、ポストカーソルシンボル間干渉（「ＩＳＩ」）の大きさと関連付けられたｈ１、およびプリカーソルＩＳＩの大きさと関連付けられたｈｍ１に関して、それぞれ−ｈ１−ｈｍ１、＋ｈ１−ｈｍ１、−ｈ１＋ｈｍ１、および＋ｈ１＋ｈｍ１に等しい。
任意選択で、選択回路は、第１のマルチプレクサによって、第１の可能なデジタル出力および第２の可能なデジタル出力を第１のデータ入力として受信する、ならびに先行するポストカーソルに基づいた判定を第１の可能なデジタルアウトカムの選択のための第１の制御選択入力として受信するように結合された、ステップと、第２のマルチプレクサによって、第３の可能なデジタル出力および第４の可能なデジタル出力を第２のデータ入力として受信する、ならびに先行するポストカーソルに基づいた判定を第２の可能なデジタルアウトカムの選択のための第２の制御選択入力として受信するように結合された、ステップと、第３のマルチプレクサによって、第１の可能なデジタルアウトカムおよび第２の可能なデジタルアウトカムを第３のデータ入力として受信する、ならびに現在のポストカーソルに基づいた判定をデジタル出力信号の選択のための第３の制御選択入力として受信するように結合された、ステップと、を含むステップに関するものである。
他の特徴は、続く「発明を実施するための形態」および「特許請求の範囲」を考慮することで、認識されるであろう。
添付の図面は、例示的な装置および／または方法を示している。ただし、添付の図面は、特許請求の範囲を限定するものと解釈されるべきではなく、説明および理解のみを目的としている。
フルレート高能力判定帰還型等化器（「ＥＤＦＥ」）を有する例示的な受信器を描写するブロック図である。 図１のＥＤＦＥのための例示的なプリカーソルキャンセルブロックを描写するブロック図である。 図１の受信器において使用できる例示的なハーフレートＥＤＦＥを描写するブロック図である。 図３のＥＤＦＥのためのものなどの、例示的な奇数プリカーソルキャンセルブロックを描写するブロック図である。 図３のＥＤＦＥのためのものなどの、例示的な偶数プリカーソルキャンセルブロックを描写するブロック図である。 別の例示的な、ただしサンプルホールド回路を使用するＥＤＦＥを描写する概略図である。 通信チャネルから受信したデータの信号処理のための、図１の受信器１００に関する例示的な処理を描写するフロー図である。 図６の処理の例示的な下位処理を描写するフロー図である。 例示的なコラム状フィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）アーキテクチャを描写する簡略化されたブロック図である。
以下の記載では、本明細書に記載された具体例のより完全な記載を行うために数多くの具体的な詳細が述べられる。しかしながら、１つまたは複数の他の例および／またはこれらの例の変形形態が以下で与えられるいかなる具体的な詳細もなしに実行されてもよいことは当業者には明らかなはずである。他の事例では、よく知られている特徴は、本明細書の例の記載を不明瞭にしないように詳細には記載されていない。説明を容易にするために、同一のアイテムを指すために異なる図面において同一の数字ラベルが使用されるが、代替例においては、各アイテムは、異なってもよい。
いくつかの図において例示的に描写される例を記載する前に、理解を深めるために全体的な紹介を行う。
ＦＦＥプリカーソルＩＳＩ低減には、ノイズおよび／またはクロストーク増幅に関連する限界がある。以下で更に詳細に記載するように、プリカーソルＩＳＩ低減をＤＦＥに組み込んで、高能力ＤＦＥを提供することができる。そのような高能力ＤＦＥでは、従来のＦＦＥと関連付けられたノイズおよび／またはクロストーク増幅を回避、または少なくとも改善することができる。
上記の一般的理解を念頭に置いて、プリカーソルＩＳＩを低減するための高能力判定帰還等化に関する様々な構成を、以下で一般的に記載する。
図１は、例示的な受信器１００を描写するブロック図である。受信器１００は、データを受信するために、変調された信号２１を受信するために通信チャネル２０に結合することに関するものであってよい。受信器１００は、等化前ブロック２２と、変調された信号２１をそこから得られた受信したデータに合わせて処理するためのプリカーソルキャンセル能力を有する、アナログ高能力判定帰還型等化器（「ＥＤＦＥ」）１５０と、を含んでよい。受信器１００は、シリアライザ−デシリアライザ（「ＳｅｒＤｅｓ」）受信器であってよい。
ＥＤＦＥ１５０の判定帰還型等化器（「ＤＦＥ」）１２０は、ＤＦＥ１２０の減算ブロック１２２に複数の重み付けされたポストカーソル判定１２１を提供して、アナログ出力信号１２３を出力することに関するものであってよい。ＤＦＥ１２０の減算ブロック１２２は、アナログ入力信号１０１を受信し、重み付けされたポストカーソル判定１２１をアナログ入力信号１０１から減算して、アナログ出力信号１２３を提供するように、結合されていてよい。ＤＦＥ１２０の減算ブロック１２２は、判定有限インパルス応答（「ＤＦＩＲ」）フィルタの一般的な表現であってよい。
ＥＤＦＥ１５０のポストカーソル判定ブロック１３０は、アナログ出力信号１２３を受信してポストカーソル係数ｈ１の大きさの正の値１０４および負の値１０５と比較して、第１の可能な判定１３６および第２の可能な判定１３７をそれぞれ提供するように、ならびに、先行するポストカーソルに基づいた判定１１７に応答して、第１の可能な判定１３６と第２の可能な判定１３７との間にあるものとしての現在のポストカーソルに基づいた判定１１６を選択するように、結合されていてよい。比較器１３１および１３２はそれぞれ、ポストカーソル判定ブロック１３０のマルチプレクサ１４１へのデータ入力として提供され得る、可能な判定１３６および１３７を出力する。マルチプレクサ１４１は、そこに入力された可能な判定１３６と１３７との間にあるものとして、現在のポストカーソルに基づいた判定１１６の出力ｄｋを選択してよい。この例では、ｄは判定を示し、ｋはサンプルの指標を示す。
この例では、第１のポストカーソル係数であってよい係数ｈ１の正の値１０４は、ポストカーソル判定ブロック１３０の比較器１３１へのあるデータ入力として提供されてよく、アナログ出力信号１２３は、比較器１３１への別のデータ入力として提供されてよい。更に、この例では、係数ｈ１の負の値１０５は、ポストカーソル判定ブロック１３０の比較器１３２へのあるデータ入力として提供されてよく、アナログ出力信号１２３は、比較器１３２への別のデータ入力として提供されてよい。比較器１３１および１３２、ならびにＤＦＥ１２０は、クロック信号１０２に応答してクロッキングされてよい。
マルチプレクサ１４１から出力された現在のポストカーソルに基づいた判定１１６は、ポストカーソル判定ブロック１３０のレジスタ（「ＦＦ」）１１８への入力として提供されてよい。
レジスタ１１８は、クロック信号１０２に応答してクロッキングされてよい。レジスタ１１８のクロッキングされた出力は、先行するポストカーソルに基づいた判定１１７の出力ｄｋ−１であってよく、ここでｋ−１は、現在のサンプルｋに関する先行するサンプルを表す。先行するポストカーソルに基づいた判定１１７は、現在のポストカーソルに基づいた判定１１６の選択のためのマルチプレクサ１４１への制御選択入力として提供されてよい。
ＥＤＦＥ１５０のプリカーソルキャンセルブロック１０８は、アナログ出力信号１２３、先行するポストカーソルに基づいた判定１１７、および現在のポストカーソルに基づいた判定１１６を、クロック信号１０２とともに受信して、アナログ入力信号１２３の先行するサンプルｋ−１に関する最終的なデジタル出力信号１２４を提供するように、結合されていてよい。プリカーソルキャンセルブロック１０８は、アナログ出力信号１２３におけるプリカーソルシンボル間干渉（「ＩＳＩ」）を少なくとも低減するように構成されていてよい。
図２は、例示的なプリカーソルキャンセルブロック１０８を描写するブロック図である。プリカーソルキャンセルブロック１０８は、比較段２１０および選択段２３０を含む。プリカーソルキャンセルブロック１０８は任意選択で、段２１０と２３０との間に、レジスタ段２２０を含んでよい。見やすくするために、限定ではなく例として、プリカーソルキャンセルブロック１０８に、任意選択のレジスタ段２２０が含まれると想定する。
比較段２１０は複数の比較器２１１から２１４を含み、この場合、そのような比較器２１１から２１４の各々は、プリカーソルキャンセルブロック１０８の入力ノード２０５に共通して結合されて、そのような比較器の各々がアナログ出力信号１２３を受信するようになっている。比較器２１１から２１４は、クロック信号１０２に応答して各々クロッキングされてよい。
加えて、比較器２１１から２１４は、閾値入力２０１から２０４をそれぞれ受信するように結合されていてよい。閾値入力２０１から２０４は、比較器２１１から２１４からそれぞれ出力された複数の「可能な」デジタル出力２１５から２１８をそれぞれ提供するために、互いに異なっていてよい。この例では、閾値入力２０１および２０２は、正のプリカーソル寄与から正および負のポストカーソル寄与、すなわち＋ｈ１＋ｈｍ１および−ｈ１＋ｈｍ１にそれぞれ対応しており、また閾値入力２０３および２０４は、負のプリカーソル寄与から負および正のポストカーソル寄与、すなわち−ｈ１−ｈｍ１および＋ｈ１−ｈｍ１にそれぞれ対応している。したがって、係数ｈ１は、ポストカーソルＩＳＩの大きさと関連付けられており、係数ｈｍ１は、ｈマイナス１と表現される場合もあり、プリカーソルＩＳＩの大きさと関連付けられている。当然ながら、別の実装形態では、これらの閾値入力の異なる順序を用いてよい。
比較器２１１から２１４は、アナログ出力信号１２３を受信するように共通して結合されていてよく、また、第１の閾値入力２０１から第４の閾値入力２０４をそれぞれ受信するように結合されていてよい。比較器２１１から２１４への入力のそのような組合せは、アナログ出力信号１２３に関する、第１の可能なデジタル出力２１５から第４の可能なデジタル出力２１８をそれぞれ提供するための、対応する第１から第４の比較入力であってよい。
可能なデジタル出力２１５から２１８はデジタル信号であるが、これらのうちのただ１つが、その後最終的なデジタル出力１２４として使用されてよい。したがって、比較器２１１から２１４による比較のアウトカムを、「可能な」デジタル出力と見なすことができるが、これは、これらのうちのただ１つが最終的なデジタル出力１２４として使用されることになるからである。
可能なデジタル出力２１５から２１８の各々は、閾値入力２０１から２０４の対応する閾値入力とのアナログ出力信号１２３の比較に対応するロジック１または０であってよい。レジスタ段２２０のレジスタ２２１から２２４は、可能なデジタル出力２１５から２１８を、そのようなレジスタ段２２０へのデータ入力としてそれぞれ受信するように結合されていてよい。レジスタ２２１から２２４の各々は、クロック信号１０２に応答してクロッキングされて、そこに登録されたそのような可能なデジタル出力２１５から２１８の各状態をクロックアウトしてよい。
選択段２３０は、ｋ−１サンプルに関する最終的なデジタル出力信号１２４の選択のために、可能なデジタル出力２１５から２１８を受信するように結合されていてよい。この例示の実装形態では、選択段２３０は、マルチプレクサ２３１、２３２、および２３５を含む。
マルチプレクサ２３１は、可能なデジタル出力２１５および可能なデジタル出力２１６を、正のプリカーソル係数ｈｍ１の寄与と関連付けられたデータ入力として受信するように結合されていてよい。マルチプレクサ２３１は、先行するポストカーソルに基づいた判定１１７を、可能なデジタルアウトカム２３３の選択のための制御選択入力として受信するように結合されていてよい。
マルチプレクサ２３２は、可能なデジタル出力２１７および可能なデジタル出力２１８を、負のプリカーソル係数ｈｍ１の寄与と関連付けられたデータ入力として受信するように結合されていてよい。マルチプレクサ２３２は、先行するポストカーソルに基づいた判定１１７を、可能なデジタルアウトカム２３４の選択のための制御選択入力として受信するように結合されていてよい。
マルチプレクサ２３５は、可能なデジタルアウトカム２３３および可能なデジタルアウトカム２３４をデータ入力として受信するように結合されていてよい。マルチプレクサ２３５は、ｋ−１サンプルに関するプリカーソルキャンセルブロック１０８からの出力のための最終的なデジタルアウトカムとしてデジタル出力信号１２４を選択するための制御選択入力として、現在のポストカーソルに基づいた判定１１６を受信するように結合されていてよい。
図１のＥＤＦＥ１５０は、例示的なフルレート実装である。一部の用途に関して、クロック信号１０２の周波数と関連付けられたＥＤＦＥ１５０の最大周波数に関する目標トランザクション速度を満足することが、可能でない場合がある。しかしながら、ＥＤＦＥ１５０は、その回路機構の複数のインスタンスならびにクロック信号１０２の複数の位相を使用することによって、より高いトランザクション速度のために拡張可能である。
これらの流れに沿って、図３は、図１の受信器１００内に存在し得る例示的なハーフレートＥＤＦＥ１５０を描写するブロック図である。ハーフレートＥＤＦＥ１５０の以下の記載に関しては、クロック信号１０２の２つの位相が記載されている。しかしながら、他の実装形態においてはクロック信号１０２の３つ以上の位相が使用されてよいことが、理解されるであろう。見やすくするために、限定ではなく例として、クロック信号１０２の０および１８０度の位相が使用されると想定する。更に、図１と図３との間で記載の大部分が同じであるので、そのような記載の一部の繰り返しは行わないが、これは限定ではなく見やすくするためである。
ＥＤＦＥ１５０のＤＦＥ１１０および１２０は、それぞれの重み付けされたポストカーソル判定１２１および１１１のセットを、ＤＦＥ１１０の減算ブロック１１２およびＤＦＥ１２０の減算ブロック１２２にそれぞれ提供することに関するものであってよい。ＤＦＥ１１０および１２０は、アナログ出力信号１１３および１２３をそれぞれ出力することに関するものであってよい。ＤＦＥ１２０は、クロック信号１０２の位相０、すなわちクロック信号１０２に応答してクロッキングされてよく、ＤＦＥ１１０は、クロック信号１０２の位相１８０、すなわちクロック信号１０３に応答してクロッキングされてよい。当然ながら、これらの位相からのある程度の逸脱が存在してよいが、一般に、クロック信号１０２および１０３は、少なくとも互いに対して約１８０位相がずれていてよく、また少なくともほぼ同じ周波数であってよい。これらの流れに沿って、アナログ出力信号１２３は「奇数の」アナログ出力信号であってよく、アナログ出力信号１１３は「偶数の」アナログ出力信号であってよい。
全てのポストカーソル係数を処理するのに十分な時間がない場合は、全てのポストカーソル判定のサブセットを使用してよい。２以上の正の整数Ｎに対して、ポストカーソル係数ｈ１からｈＮが存在すると仮定する。その場合、例えば、重み付けされたポストカーソル判定１１１および１２１は、３以上の正の整数Ｎに対する、係数ｈ２からｈＮに関するものであってよい。
ＤＦＥ１１０の減算ブロック１１２およびＤＦＥ１２０の減算ブロック１２２は、アナログ入力信号１０１を受信するように、ＥＤＦＥ１５０の入力ノードに共通して結合されていてよい。減算ブロック１１２および１２２は、アナログ入力信号１０１からそれぞれ、重み付けされたポストカーソル判定１１１を減算して偶数アナログ出力信号１１３を提供するように、および重み付けされたポストカーソル判定１２１を減算して奇数アナログ出力信号１２３を提供するように、結合されていてよい。ＤＦＥ１１０の減算ブロック１１２およびＤＦＥ１２０の減算ブロック１２２は、各々がＤＦＩＲフィルタであってよい。
ＥＤＦＥ１５０のポストカーソル判定ブロック１３０および１４０は、アナログ出力信号１２３および１１３をそれぞれ受信するように結合されていてよい。ポストカーソル判定ブロック１３０および１４０の各々は、ポストカーソル係数ｈ１の正の値１０４および負の値１０５との比較を行うことに関するものであってよい。
これらの流れに沿って、ポストカーソル判定ブロック１３０の比較器１３１および１３２からそれぞれ出力された、可能な判定１３６および１３７は、クロック信号１０２に応答してクロッキングされてよい。可能な判定１３６および１３７は、現在の偶数ポストカーソルに基づいた判定１０６をマルチプレクサ１４１への制御選択入力として使用して現在の奇数ポストカーソルに基づいた判定１１６を選択するように、マルチプレクサ１４１に提供されてよい。ポストカーソル判定ブロック１４０の比較器１３３および１３４からそれぞれ出力された、可能な判定１３８および１３９は、クロック信号１０３に応答してクロッキングされてよい。可能な判定１３８および１３９は、先行する奇数ポストカーソルに基づいた判定１１７をマルチプレクサ１４２への制御選択入力として使用して現在の偶数ポストカーソルに基づいた判定１０６を選択するように、マルチプレクサ１４２に提供されてよい。
この例では、係数ｈ１の正の値１０４は、ポストカーソル判定ブロック１３０の比較器１３１へのあるデータ入力として提供されてよく、奇数アナログ出力信号１２３は、比較器１３１への別のデータ入力として提供されてよい。更に、この例では、係数ｈ１の負の値１０５は、ポストカーソル判定ブロック１３０の比較器１３２へのあるデータ入力として提供されてよく、奇数アナログ出力信号１２３は、比較器１３２への別のデータ入力として提供されてよい。比較器１３１および１３２、ならびにＤＦＥ１２０は、クロック信号１０２に応答してクロッキングされてよい。
この例では、係数ｈ１の正の値１０４は、ポストカーソル判定ブロック１４０の比較器１３３へのあるデータ入力として提供されてよく、偶数アナログ出力信号１１３は、比較器１３３への別のデータ入力として提供されてよい。更に、この例では、係数ｈ１の負の値１０５は、ポストカーソル判定ブロック１４０の比較器１３４へのあるデータ入力として提供されてよく、偶数アナログ出力信号１１３は、比較器１３４への別のデータ入力として提供されてよい。比較器１３３および１３４、ならびにＤＦＥ１１０は、クロック信号１０３に応答してクロッキングされてよい。
比較器１３１および１３２からそれぞれ出力された可能な判定１３６および１３７が、ポストカーソル判定ブロック１３０のマルチプレクサ１４１へのデータ入力として提供されると、マルチプレクサ１４１は、そこに入力された可能な判定１３６と１３７との間にあるものとして、現在の奇数ポストカーソルに基づいた判定１１６の出力ｄｋ（奇数）を選択できる。比較器１３３および１３４からそれぞれ出力された可能な判定１３８および１３９が、ポストカーソル判定ブロック１４０のマルチプレクサ１４２へのデータ入力として提供されると、マルチプレクサ１４２は、そこに入力された可能な判定１３８と１３９との間にあるものとして、現在の偶数ポストカーソルに基づいた判定１０６の出力ｄｋ（偶数）を選択できる。
マルチプレクサ１４１から出力された現在の奇数ポストカーソルに基づいた判定１１６は、ポストカーソル判定ブロック１３０のレジスタ１１８への入力として提供されてよい。レジスタ１１８は、クロック信号１０２に応答してクロッキングされてよい。レジスタ１１８のクロッキングされた出力は、先行する奇数ポストカーソルに基づいた判定１１７の出力ｄｋ−１であってよく、ここでｋ−１は、現在の奇数サンプルｋに関する先行する奇数サンプルを表す。先行する奇数ポストカーソルに基づいた判定１１７は、現在の偶数ポストカーソルに基づいた判定１０６の選択のためのマルチプレクサ１４２への制御選択入力として提供されてよい。
先行する奇数ポストカーソルに基づいた判定１１７は、ポストカーソル判定ブロック１３０のレジスタ１５９への入力として更に提供されてよい。レジスタ１５９は、クロック信号１０２に応答してクロッキングされて、２次の先行する奇数ポストカーソルに基づいた判定１５８の出力ｄｋ−２を出力してよく、ここでｋ−２は、先行する奇数ポストカーソルに基づいた判定１１７の先行する奇数サンプルｋ−１に関する先行する奇数サンプルを表す。以下で更に詳細に記載するように、先行する奇数ポストカーソルに基づいた判定１５８は、下流のマルチプレクサへの制御選択入力として提供されてよい。
マルチプレクサ１４２から出力された現在の偶数ポストカーソルに基づいた判定１０６は、ポストカーソル判定ブロック１４０のレジスタ１５７への入力として提供されてよい。レジスタ１５７は、クロック信号１０３に応答してクロッキングされてよい。レジスタ１５７のクロッキングされた出力は、先行する偶数ポストカーソルに基づいた判定１０７の出力ｄｋ−１であってよく、ここでｋ−１は、現在の偶数サンプルｋに関する先行する偶数サンプルを表す。以下で更に詳細に記載するように、先行する偶数ポストカーソルに基づいた判定１０７は、下流のマルチプレクサへの制御選択入力として提供されてよい。
ＥＤＦＥ１５０の奇数プリカーソルキャンセルブロック１０８は、奇数アナログ出力信号１２３、先行する偶数ポストカーソルに基づいた判定１０７、および現在の偶数ポストカーソルに基づいた判定１０６を、クロック信号１０２とともに受信して、奇数アナログ入力信号１２３の先行するサンプルｋ−１に関する最終的な奇数デジタル出力信号１２４を提供するように、結合されていてよい。プリカーソルキャンセルブロック１０８は、奇数アナログ出力信号１２３におけるプリカーソルＩＳＩを少なくとも低減するように構成されていてよい。
ＥＤＦＥ１５０の偶数プリカーソルキャンセルブロック１０９は、偶数アナログ出力信号１１３、先行する奇数ポストカーソルに基づいた判定１１７、および先行する奇数ポストカーソルに基づいた判定１５８を、クロック信号１０３とともに受信して、偶数アナログ入力信号１１３の先行するサンプルｋ−１に関する最終的な偶数デジタル出力信号１１４を提供するように、結合されていてよい。プリカーソルキャンセルブロック１０９は、偶数アナログ出力信号１１３におけるプリカーソルＩＳＩを少なくとも低減するように構成されていてよい。
図４Ａは、例示的な奇数プリカーソルキャンセルブロック１０８を描写するブロック図であり、図４Ｂは、例示的な偶数プリカーソルキャンセルブロック１０９を描写するブロック図である。プリカーソルキャンセルブロック１０８および１０９の各々の選択段２３０におけるマルチプレクサに関して使用される選ばれた信号を別として、そのようなプリカーソルキャンセルブロック１０８および１０９は、互いに概ね同じであり、また、フルレートの実装形態に関して既に記載したものと同じである。したがって、記載の大部分は上記から繰り返さないが、これは限定ではなく見やすくするためのものであり、したがって、図４Ａおよび図４Ｂは、図１から図３を追加的に参照して、一度に記載されている。
奇数プリカーソルキャンセルブロック１０８は、奇数アナログ出力信号１２３を受信するように、奇数プリカーソルキャンセルブロック１０８の入力ノード２０５に結合されていてよい。そのような奇数アナログ出力信号１２３は、奇数プリカーソルキャンセルブロック１０８の比較段２１０およびレジスタ段２２０を通して、既に記載したように処理されてよい。奇数プリカーソルキャンセルブロック１０８の比較段２１０およびレジスタ段２２０はいずれも、クロック信号１０２に応答してクロッキングされてよい。
偶数プリカーソルキャンセルブロック１０９は、偶数アナログ出力信号１１３を受信するように、偶数プリカーソルキャンセルブロック１０９の入力ノード３０５に結合されていてよい。そのような偶数アナログ出力信号１１３は、偶数プリカーソルキャンセルブロック１０９の比較段２１０およびレジスタ段２２０を通して、既に記載したように処理されてよい。偶数プリカーソルキャンセルブロック１０９の比較段２１０およびレジスタ段２２０はいずれも、クロック信号１０３に応答してクロッキングされてよい。
奇数プリカーソルキャンセルブロック１０８の選択段２３０は、ｋ−１の先行するサンプルに関する最終的な奇数デジタル出力信号１２４の選択のために、その可能な奇数デジタル出力２１５から２１８を受信するように結合されていてよい。マルチプレクサ２３１は、可能な奇数デジタル出力２１５および可能な奇数デジタル出力２１６を、正のプリカーソル係数ｈｍ１の寄与と関連付けられたデータ入力として受信するように結合されていてよい。マルチプレクサ２３１は、先行する偶数ポストカーソルに基づいた判定１０７を、可能な奇数デジタルアウトカム２３３の選択のための制御選択入力として受信するように結合されていてよい。マルチプレクサ２３２は、可能な奇数デジタル出力２１７および可能な奇数デジタル出力２１８を、負のプリカーソル係数ｈｍ１の寄与と関連付けられたデータ入力として受信するように結合されていてよい。マルチプレクサ２３２は、先行する偶数ポストカーソルに基づいた判定１０７を、可能な奇数デジタルアウトカム２３４の選択のための制御選択入力として受信するように結合されていてよい。
奇数プリカーソルキャンセルブロック１０８のマルチプレクサ２３５は、可能な奇数デジタルアウトカム２３３および可能な奇数デジタルアウトカム２３４をデータ入力として受信するように結合されていてよい。マルチプレクサ２３５は、ｋ−１サンプルに関する奇数プリカーソルキャンセルブロック１０８からの出力のための最終的な奇数デジタルアウトカムとして奇数デジタル出力信号１２４を選択するための制御選択入力として、現在の偶数ポストカーソルに基づいた判定１０６を受信するように結合されていてよい。
偶数プリカーソルキャンセルブロック１０９の選択段２３０は、ｋ−１の先行するサンプルに関する最終的な偶数デジタル出力信号１１４の選択のために、その可能な偶数デジタル出力２１５から２１８を受信するように結合されていてよい。マルチプレクサ２３１は、可能な偶数デジタル出力２１５および可能な偶数デジタル出力２１６を、正のプリカーソル係数ｈｍ１の寄与と関連付けられたデータ入力として受信するように結合されていてよい。マルチプレクサ２３１は、２次の先行する奇数ポストカーソルに基づいた判定１５８を、可能な偶数デジタルアウトカム２３３の選択のための制御選択入力として受信するように結合されていてよい。マルチプレクサ２３２は、可能な偶数デジタル出力２１７および可能な偶数デジタル出力２１８を、負のプリカーソル係数ｈｍ１の寄与と関連付けられたデータ入力として受信するように結合されていてよい。マルチプレクサ２３２は、そのような２次の先行する奇数ポストカーソルに基づいた判定１５８を、可能な偶数デジタルアウトカム２３４の選択のための制御選択入力として受信するように結合されていてよい。
偶数プリカーソルキャンセルブロック１０９のマルチプレクサ２３５は、可能な偶数デジタルアウトカム２３３および可能な偶数デジタルアウトカム２３４をデータ入力として受信するように結合されていてよい。マルチプレクサ２３５は、ｋ−１サンプルに関する偶数プリカーソルキャンセルブロック１０９からの出力のための最終的な偶数デジタルアウトカムとして偶数デジタル出力信号１１４を選択するための制御選択入力として、１次の先行する奇数ポストカーソルに基づいた判定１１７を受信するように結合されていてよい。
図５は、別の例示的なＥＤＦＥ１５０を描写する概略図である。図５のＥＤＦＥ１５０は、入力比較器（「入力データスライサ」）５０２、遅延線５５０、複数の乗算器５０７、サンプルホールドブロック（「Ｓ／Ｈ」）５０３、遅延ブロック５０４、任意選択の利得増幅器５０９、ＤＦＩＲ１２２、および出力データスライサ５０６を含む。
入力データスライサ５０２へのおよびＳ／Ｈ５０３へのデータ入力として、これらへの共通の入力ノードから、アナログ入力信号１０１が提供される。Ｓ／Ｈ５０３、遅延線５５０、遅延ブロック５０４、および出力データスライサ５０６は全て結合され、クロック信号１０２に応答してクロッキングされる。
アナログ入力信号１０１は、ＤＦＥまたはＣＴＬＥなどの等化器の出力であってよい。入力データスライサ５０２は、例えば非ゼロ復帰（「ＮＲＺ」）変調に関するものなどの、アナログ入力信号１０１のレベルとの比較のための閾値入力としての、ゼロボルト入力５０１に結合されている。しかしながら、等化が使用される分散効果を有するシステムにおいて、パルス振幅変調（「ＰＡＭ」）または他の変調を同様に使用してよく、また閾値入力５０１は、異なる変調に対して異なっていてよい。
入力データスライサ５０２の出力は、レジスタ間にタップを備えた一連のレジスタ５１５から形成された、遅延線５５０への入力として提供される。遅延線５５０の最初の部分は、プリカーソル段５１０のＭ個のレジスタであってよく、遅延線５５０の中間の部分は、１段の主要カーソルレジスタ段５２０であってよく、遅延線５５０の後方の部分は、ポストカーソル段５３０のＮ個のレジスタであってよい。当然ながらこの例では、ＭおよびＮは、２以上の正の整数である。
プリカーソル段５１０のタップは、対応する乗算器５０７に、それぞれの入力を提供してよい。乗算器への他の入力は、対応するＦＩＲフィルタ係数、すなわちキャンセル係数５０８であってよい。これらの流れに沿って、プリカーソルＩＳＩ係数の正の値ｈｍＭからｈｍ１は、最初から最後までのタップに対応するように対応する乗算器５０７に入力されてよく、ここで、ｈｍ１は最初のプリカーソルタップであり、ｈｍＭはＭ番目の、この例ではプリカーソル段５１０の、プリカーソルタップである。ポストカーソルＩＳＩ係数の正の値ｈ１からｈＮは、ポストカーソル段５３０の最初から最後までのタップに対応するように、対応する乗算器５０７に入力されてよい。これらの係数ｈ１からｈＮおよびｈｍ１からｈｍＭの実際の値は、正または負のいずれであってもよい。ｈｍＭからｈｍ１およびｈ１からｈＮのアナログ値を、乗算器５０７への対応する入力に関する対応するデジタル値に変換するために、アナログ−デジタル変換器（図示せず）が使用されてよい。これは従来のアナログＦＦＥと対象的なものであり、さらに、そのような判定においてノイズまたはクロストークが頻出することなく、プリカーソルおよびポストカーソルの両方のＩＳＩがキャンセルされる。更に、ｈｍ１からｈｍＭおよびｈ１からｈＮのＩＳＩキャンセル係数５０８の適合のために、図示しないが、最小平均二乗（「ＬＭＳ」）ブロックを使用してよい。乗算器５０７の出力は、ＤＦＩＲ１２２のマイナスポートへの入力のための、重み付けされたＤＦＥプリカーソルおよびポストカーソル判定５２１であってよい。
ＥＤＦＥ１５０のこの上側の経路は、従来のＤＦＥを含んでも含まなくてもよい。これらの流れに沿って、ＥＤＦＥ１５０の入力ノードは、そのような例示的に描写された上側の経路からの判定を再利用できる、従来のＤＦＥに結合されていてよい。そのような実装形態では、そのような等化はそのような従来のＤＦＥにおいて行うことができるので、ポストカーソル段５３０の対応するポストカーソルタップは、ＤＦＩＲ１２２から切り離されていてよい。しかしながら、見やすくするために、限定ではなく例として、ＥＤＦＥ１５０のそのような上側の経路が、その下側の経路と並列に作動されると想定する。
入力データスライサ５０２および遅延線５５０と並列に、Ｓ／Ｈ５０３はアナログ入力信号１０１を受信してよく、そのようなサンプルホールドされたアナログ入力信号１０１は、Ｍ＋１段の遅延ブロック５０４への入力のためにＳ／Ｈ５０３から出力されてよい。残差を伴うまたは伴わない低減を含む、ノイズおよびクロストークの増幅を伴わないプリカーソルおよびポストカーソルＩＳＩの打ち消しによって、ＥＤＦＥ１５０は、従来のＤＦＥと比較して、改善された信号対ノイズ比（「ＳＮＲ」）および改善されたビット誤り率（「ＢＥＲ」）を提供できる。これらの流れに沿って、Ｓ／Ｈ５０３を使用して、クロック信号１０２のいくつかのクロックサイクルに関して関連付けられ得るアナログ入力信号のサンプルを、遅延線５５０を通って伝播する部分的に等価された部分として保存できる。言い換えれば、ポストカーソルの結果は現在のアナログサンプルに対して利用可能であってよく、このとき、そのようなその時点での現在のアナログサンプルに関するプリカーソルの結果と関連付けられた、ある程度の遅延が存在する。
Ｓ／Ｈ５０３の後の遅延ブロック５０４によるＭ＋１ビット遅延を有することにより、Ｍ個のプリカーソルＩＳＩキャンセルと関連付けられたレジスタ５１５、および遅延線５５０のプリカーソル段５１０の関連付けられた乗算器５０７に、プリカーソルキャンセルならびに遅延線５５０および遅延線５５０のポストカーソル段５３０の関連付けられた乗算器５０７を介したポストカーソルキャンセルのために、データ投入を行うことができ、このキャンセルは、共通のＤＦＩＲ１２２において、そのマイナスポートに重み付けされた判定の両方のセットを出力することによって行うことができる。手短に言えば、アナログ入力信号１０１の「事前の判定」を遅延させることによって、より良好な最終的な判定を得ることができる。
遅延ブロック５０４の出力は任意選択で、利得を調整するために増幅器５０９に提供されてよい。そのようなＥＤＦＥ１５０の前方の経路において利得が加算されて、データのアイ開口を更に向上させることができる。増幅器５０９の出力は、ＤＦＩＲ１２２のプラスポートに入力されてよい。
ＤＦＩＲ１２２を使用して、既に記載したように、乗算器５０７からＤＦＩＲ１２２のマイナスポートへと出力されたポストカーソルおよびプリカーソルＩＳＩ５２１を、アナログ入力信号１０１の遅延したサンプルから減算することができる。したがって、ポストカーソルおよびプリカーソルＩＳＩは、存在する場合、出力データスライサ５０６にきれいになった出力を提供するように、ＤＦＩＲ１２２によって、キャンセルされていなくとも、少なくとも低減されている場合がある。
出力データスライサ５０６は、例えばＮＲＺ変調に関するものなどの、ＤＦＩＲ１２２のきれいになった出力信号のレベルとの比較のための閾値入力としての、ゼロボルト入力５０１に結合されている。出力データスライサ５０６は、デジタル出力信号１２４に関する判定またはデータを出力してよく、これは、アナログ入力信号１０１の対応するアナログサンプルに関する、最終的なデジタルアウトカムであり得る。
Ｓ／Ｈ５０３の動作と関連付けられた電力消費に起因して、そのようなＥＤＦＥ１５０の図５の実装形態は、一部の用途では問題となり得る。
図６は、図１の通信チャネル２０から受信したデータの信号処理の受信器１００に関する例示的な処理６００を描写するフロー図である。図７は、図６の処理６００の例示的な下位処理６０８を描写するフロー図である。したがって、図６および図７は、図１および図２を追加的に参照して、更に記載される。
６０１では、その減算ブロック１２２に複数の重み付けされたポストカーソル判定１２１を提供するために、アナログ入力信号１０１の判定帰還等化が行われてよい。この減算ブロック１２２は、アナログ入力信号１０１を受信するように結合されたＤＦＥ１２０に属するものであってよい。
６０２では、アナログ出力信号１２３を提供するために、アナログ入力信号１０１から複数の重み付けされたポストカーソル判定１２１の減算が行われてよい。６０３では、アナログ出力信号１２３が、ポストカーソル判定ブロック１３０によって受信されてよい。６０４では、アナログ出力信号１２３が、ポストカーソル係数ｈ１の正の値１０４および負の値１０５と比較されてよい。
６０５では、アナログ出力信号１２３をポストカーソル係数ｈ１の正の値１０４および負の値１０５と比較することに応答して、第１の可能な判定１３６および第２の可能な判定１３７が、それぞれ提供されてよい。６０６では、現在のポストカーソルに基づいた判定１１６が、先行するポストカーソルに基づいた判定１１７に応答して、第１の可能な判定１３６と第２の可能な判定１３７との間にあるものとして選択されてよい。
６０７では、アナログ出力信号１２３、先行するポストカーソルに基づいた判定１１７、および現在のポストカーソルに基づいた判定１１６が、プリカーソルキャンセルブロック１０８によって受信されてよい。６０８では、アナログ入力信号１２３の先行するサンプルに対して、プリカーソルキャンセルブロック１０８からデジタル出力信号１２４が提供されてよい。
６０８においてそのようなデジタル出力信号１２４を提供するための、プリカーソルキャンセルブロック１０８内の動作には、図７の動作６０９から６１３が含まれてよい。
６０９では、アナログ出力信号１２３が、比較段２１０によって受信されてよい。６１０では、互いに異なる閾値入力２０１から２０４が、比較段２１０の比較器２１１から２１４によってそれぞれ受信されてよい。
６１１では、アナログ出力信号１２３に関する、可能なデジタル出力２１５から２１８が、比較器２１１から２１４からそれぞれ提供されてよい。６１２では、可能なデジタル出力２１５から２１８が、選択段２３０によって受信されてよい。６１３では、デジタル出力信号１２４が、選択段２３０において、可能なデジタル出力２１５から２１８からＤＦＥ判定に基づいて選択されてよい。
既に記載したように、ＥＤＦＥ１５０は拡張されてよく、これは、ＡＳＩＣ、ＡＳＳＰにおいて、またはより適合的にＦＰＧＡにおいて、使用できる。本明細書に記載した１つまたは複数の例はＦＰＧＡにおいて実装できるので、そのようなＩＣの詳細な記載を行う。しかしながら、他の種類のＩＣが本明細書に記載した技術から恩恵を受け得ることが、理解されるべきである。
プログラマブルロジックデバイス（「ＰＬＤ」）は、よく知られている種類の、指定された論理機能を実行するようにプログラム可能な集積回路である。ＰＬＤの一種である、フィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）は通常、プログラマブルタイルのアレイを含む。これらのプログラマブルタイルは、例えば、入力／出力ブロック（「ｌＯＢ」）、構成可能なロジックブロック（「ＣＬＢ」）、専用のランダムアクセスメモリブロック（「ＢＲＡＭ」）、乗算器、デジタル信号処理ブロック（「ＤＳＰ」）、プロセッサ、クロックマネージャ、遅延ロックループ（「ＤＬＬ」）、などを含み得る。本明細書で使用される場合、「含む」および「含んでいる」は、限定なしに含んでいることを意味する。
各プログラマブルタイルは通常、プログラマブルインターコネクトおよびプログラマブルロジックの両方を含む。プログラマブルインターコネクトは通常、プログラマブルインターコネクトポイントポイント（「ＰＩＰ」）によって相互接続された様々な長さの多数のインターコネクト配線を含む。プログラマブルロジックは、例えば、関数生成器、レジスタ、算術論理などを含み得るプログラマブル素子を使用して、ユーザ設計のロジックを実装する。
プログラマブルインターコネクトおよびプログラマブルロジックは通常、プログラマブル素子がどのように構成されるかを定義する内部構成メモリセルに構成データのストリームをロードすることによってプログラムされる。構成データは、外部デバイスによりメモリから（例えば、外部ＰＲＯＭから）読み出され、またはＦＰＧＡに書き込まれ得る。個々のメモリセルの集合的な状態が、ＦＰＧＡの機能を決定する。
別の種類のＰＬＤは、コンプレックスプログラマブルロジックデバイス、即ちＣＰＬＤである。ＣＰＬＤは、インターコネクトスイッチマトリクスによって入力／出力（「Ｉ／Ｏ」）リソースに共に接続された、２つ以上の「機能ブロック」を含む。ＣＰＬＤの各機能ブロックは、プログラマブルロジックアレイ（「ＰＬＡ」）およびプログラマブルアレイロジック（「ＰＡＬ」）デバイスで使用されるものと同様の２階層のＡＮＤ／ＯＲ構造を含む。ＣＰＬＤでは、構成データは通常、不揮発性メモリ内のチップに記憶される。一部のＣＰＬＤでは、構成データは、不揮発性メモリ内のチップに記憶され、次いで初期構成（プログラミング）シーケンスの一部として揮発性メモリにダウンロードされる。
これらのプログラマブルロジックデバイス（「ＰＬＤ」）の全てに関して、デバイスの機能性は、その目的のためにデバイスに提供されるデータビットによって制御される。データビットは、揮発性メモリ（例えば、ＦＰＧＡおよび一部のＣＰＬＤにおけるようなスタティックメモリセル）に、不揮発性メモリ（例えば、一部のＣＰＬＤにおけるようなフラッシュメモリ）に、または任意の他の種類のメモリセルに、記憶され得る。
他のＰＬＤは、デバイス上の様々な素子をプログラム可能に相互接続する、金属層などの処理層を適用することによってプログラムされる。これらのＰＬＤは、マスクプログラマブルデバイスとして知られている。ＰＬＤはまた、例えば、ヒューズまたはアンチヒューズ技術を用いる、他のやり方でも実装され得る。「ＰＬＤ」および「プログラマブルロジックデバイス」という用語は、これらの例示的なデバイスを含むが限定されるものではなく、部分的にのみプログラム可能なデバイスも包含する。例えば、１つの種類のＰＬＤは、ハードコードされたトランジスタロジックと、ハードコードされたトランジスタロジックをプログラム可能に相互接続するプログラマブルスイッチファブリックとの組合せを含む。
上述したように、高度なＦＰＧＡは、いくつかの異なる種類のプログラマブルロジックブロックをアレイ内に含むことができる。例えば、図８は、マルチギガビットトランシーバ（「ＭＧＴ」）８０１、構成可能なロジックブロック（「ＣＬＢ」）８０２、ランダムアクセスメモリブロック（「ＢＲＡＭ」）８０３、入力／出力ブロック（「ＩＯＢ」）８０４、構成およびクロッキングロジック（「ＣＯＮＦＩＧ／ＣＬＯＣＫＳ」）８０５、デジタル信号処理ブロック（「ＤＳＰ」）８０６、特化した入力／出力ブロック（「Ｉ／Ｏ」）８０７（例えば、構成ポートおよびクロックポート）、ならびにデジタルクロックマネージャ、アナログ−デジタル変換器、システムモニタリングロジックなどの他のプログラマブルロジック８０８を含む、多数の異なるプログラマブルタイルを含むＦＰＧＡアーキテクチャ８００を示している。一部のＦＰＧＡはまた、専用のプロセッサブロック（「ＰＲＯＣ」）８１０も含む。
一部のＦＰＧＡでは、各プログラマブルタイルは、各隣接するタイル中に、対応するインターコネクト素子へのおよび対応するインターコネクト素子からの、標準化接続部を有する、プログラマブルインターコネクト素子（「ＩＮＴ」）８１１を含む。したがって、プログラマブルインターコネクト素子は１つになって、図示したＦＰＧＡのためのプログラマブルインターコネクト構造を実装する。プログラマブルインターコネクト素子８１１はまた、図８の上部に含まれる例によって示されるように、同一タイル内に、プログラマブルロジック素子へのおよびプログラマブルロジック素子からの、接続部も含む。
例えば、ＣＬＢ８０２は、単一のプログラマブルインターコネクト素子（「ＩＮＴ」）８１１に加えてユーザロジックを実装するようにプログラム可能な構成可能なロジック素子（「ＣＬＥ」）８１２を含むことができる。ＢＲＡＭ８０３は、１つまたは複数のプログラマブルインターコネクト素子に加えてＢＲＡＭロジック素子（「ＢＲＬ」）８１３を含むことができる。典型的には、タイルに含まれるインターコネクト素子の数は、タイルの高さに依存する。図示された実施形態では、ＢＲＡＭタイルは、ＣＬＢ５つと同じ高さを有するが、他の数（例えば、４つ）を使用することも可能である。ＤＳＰタイル８０６は、適切な数のプログラマブルインターコネクト素子に加えて、ＤＳＰロジック素子（「ＤＳＰＬ」）８１４を含むことができる。ＩＯＢ８０４は、例えば、プログラマブルインターコネクト素子８１１の１つのインスタンスに加えて、入力／出力ロジック素子（「ＩＯＬ」）８１５の２つのインスタンスを含むことができる。当業者には明らかなように、例えば、Ｉ／Ｏロジック素子８１５に接続される実際のＩ／Ｏパッドは通常、入力／出力ロジック素子８１５の領域に収容されない。
図示された実施形態では、（図８に示す）ダイの中央付近の水平方向の領域が、構成ロジック、クロックロジック、および他の制御ロジック用に使用される。この水平方向の領域または列から延びる垂直方向の列８０９は、ＦＰＧＡの幅にわたってクロックおよび構成信号を分配するのに使用される。
図８に示されるアーキテクチャを利用する一部のＦＰＧＡは、ＦＰＧＡの大部分を構成する規則的な列状構造を分断する追加のロジックブロックを含む。追加のロジックブロックは、プログラマブルブロックおよび／または専用ロジックであり得る。例えば、プロセッサブロック８１０は、ＣＬＢおよびＢＲＡＭのいくつかの列にまたがっている。
図８は、例示的なＦＰＧＡアーキテクチャを示すことのみを意図するものであることに留意されたい。例えば、１行内のロジックブロックの数、列の相対的な幅、行の数および順序、行に含まれるロジックブロックの種類、ロジックブロックの相対的なサイズ、ならびに図８の上部に含まれるインターコネクト／ロジックの実装は、純粋に例示的なものである。例えば、実際のＦＰＧＡでは、ＣＬＢの２つ以上の隣接する行は通常、ユーザロジックの効率的な実装を容易にするために、ＣＬＢが現れるどの場所にも含まれるが、隣接するＣＬＢ行の数は、ＦＰＧＡの全体サイズと共に変化する。
前述した内容では、例示的な装置および／または方法を記載してきたが、本明細書で記載した１つまたは複数の態様に従った他の例およびさらなる例が、本明細書の範囲から逸脱することなく考案され得る。かかる範囲は、以下の特許請求の範囲およびその等価物によって決定される。ステップを列挙する請求項は、ステップのいかなる順序も示唆するものではない。商標はそれぞれの所有者の所有物である。

Claims (7)

  1. アナログ入力信号を受信するための判定帰還型等化器であって、複数の重み付けされたポストカーソル判定を前記アナログ入力信号から減算してアナログ出力信号を提供するためのフィルタを含む、判定帰還型等化器と、
    前記アナログ出力信号を受信し、前記アナログ出力信号をポストカーソルシンボル間干渉（「ＩＳＩ」）の大きさと関連付けられたポストカーソル係数ｈ１の正および負の値と比較して第１の可能な判定および第２の可能な判定をそれぞれ提供するための、ならびに、先行するポストカーソルに基づいた判定に応答して、前記第１の可能な判定と前記第２の可能な判定との間にあるものとしての現在のポストカーソルに基づいた判定を選択するための、前記判定帰還型等化器に結合されたポストカーソル判定回路と、
    前記ポストカーソル係数ｈ１、前記アナログ出力信号、前記先行するポストカーソルに基づいた判定、および前記現在のポストカーソルに基づいた判定を受信して、前記アナログ入力信号の先行するサンプルに対するデジタル出力信号を提供するための、プリカーソルキャンセル回路と、
    を備える、通信チャネルに結合するための受信器。
  2. 前記プリカーソルキャンセル回路が比較回路および選択回路を含み、
    前記比較回路は、前記アナログ出力信号を受信するための、および、互いに異なる閾値入力をそれぞれ受信して前記アナログ出力信号に対する複数の可能なデジタル出力を提供するための、複数の比較器を含み、前記閾値入力は前記ポストカーソル係数ｈ１に基づいて判定され、
    前記選択回路は、前記デジタル出力信号の選択のために、前記複数の可能なデジタル出力を受信するように結合されている、
    請求項１に記載の受信器。
  3. 前記閾値入力は、プリカーソルＩＳＩの大きさと関連付けられたｈｍ１に関して、−ｈ１−ｈｍ１、＋ｈ１−ｈｍ１、−ｈ１＋ｈｍ１、および＋ｈ１＋ｈｍ１を含み、
    前記判定帰還型等化器の前記フィルタは、判定有限インパルス応答（「ＤＦＩＲ」）フィルタを含む、
    請求項２に記載の受信器。
  4. 前記ポストカーソル判定回路は、
    前記アナログ出力信号を受信し前記ポストカーソル係数に関する正のｈ１値と比較して前記第１の可能な判定を提供するための、第１の比較器と、
    前記アナログ出力信号を受信し前記ポストカーソル係数に関する負のｈ１値と比較して前記第２の可能な判定を提供するための、第２の比較器と、
    前記第１の可能な判定および前記第２の可能な判定をデータ入力として受信するための、ならびに、前記先行するポストカーソルに基づいた判定を、前記第１の可能な判定と前記第２の可能な判定との間にあるものとしての前記現在のポストカーソルに基づいた判定を選択するための制御選択入力として受信するための、マルチプレクサと、を備える、請求項１から３のいずれか一項に記載の受信器。
  5. 前記プリカーソルキャンセル回路の前記比較回路は、
    前記アナログ出力信号および前記閾値入力のうちの第１の閾値入力を受信して、前記アナログ出力信号に関する前記複数の可能なデジタル出力のうちの第１の可能なデジタル出力を提供するための、第１の比較器と、
    前記アナログ出力信号および前記閾値入力のうちの第２の閾値入力を受信して、前記アナログ出力信号に関する前記複数の可能なデジタル出力のうちの第２の可能なデジタル出力を提供するための、第２の比較器と、
    前記アナログ出力信号および前記閾値入力のうちの第３の閾値入力を受信して、前記アナログ出力信号に関する前記複数の可能なデジタル出力のうちの第３の可能なデジタル出力を提供するための、第３の比較器と、
    前記アナログ出力信号および前記閾値入力のうちの第４の閾値入力を受信して、前記アナログ出力信号に関する前記複数の可能なデジタル出力のうちの第４の可能なデジタル出力を提供するための、第４の比較器と、を備える、請求項２に記載の受信器。
  6. 前記第１の閾値入力、前記第２の閾値入力、前記第３の閾値入力、および前記第４の閾値入力は、プリカーソルＩＳＩの大きさと関連付けられたｈｍ１に関して、それぞれ−ｈ１−ｈｍ１、＋ｈ１−ｈｍ１、−ｈ１＋ｈｍ１、および＋ｈ１＋ｈｍ１に等しい、請求項５に記載の受信器。
  7. 前記選択回路は、
    前記第１の可能なデジタル出力および前記第２の可能なデジタル出力を第１のデータ入力として受信するように結合された、ならびに、前記先行するポストカーソルに基づいた判定を第１の可能なデジタルアウトカムの選択のための第１の制御選択入力として受信するように結合された、第１のマルチプレクサと、
    前記第３の可能なデジタル出力および前記第４の可能なデジタル出力を第２のデータ入力として受信するように結合された、ならびに、前記先行するポストカーソルに基づいた判定を第２の可能なデジタルアウトカムの選択のための第２の制御選択入力として受信するように結合された、第２のマルチプレクサと、
    前記第１の可能なデジタルアウトカムおよび前記第２の可能なデジタルアウトカムを第３のデータ入力として受信するように結合された、ならびに、前記現在のポストカーソルに基づいた判定を前記デジタル出力信号の選択のための第３の制御選択入力として受信するように結合された、第３のマルチプレクサと、を備える、請求項６に記載の受信器。
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