KR20180004767A - 프리커서 심볼-간 간섭 감소를 갖는 결정 피드백 등화 - Google Patents

프리커서 심볼-간 간섭 감소를 갖는 결정 피드백 등화 Download PDF

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Abstract

수신기(100)에서, 결정 피드백 등화기(120)는 아날로그 출력 신호(123)를 제공하기 위해 아날로그 입력 신호(101)로부터의 감산을 위한 감산 블록(122)에 가중화된 포스트커서 결정들(121)을 제공한다. 포스트커서 결정 블록(130)은, 이전 포스트커서-기반 결정(117)에 대한 응답으로 제1 및 제2 가능한 결정들(136, 137) 중 하나를 현재 포스트커서-기반 결정(116)으로 선택하기 위해 제1 및 제2 가능한 결정들(136, 137)을 제공하기 위한 포스트커서 계수의 포지티브 및 네거티브 값들(104, 105)에 대해 아날로그 출력 신호(123)를 비교한다. 프리커서 상쇄 블록(108)은, 아날로그 입력 신호(101)의 이전 샘플에 대한 디지털 출력 신호(124)를 제공하기 위해 아날로그 출력 신호(123), 이전 포스트커서-기반 결정(117) 및 현재 포스트커서-기반 결정(116)을 수신한다. 프리커서 상쇄 블록(108)은, 아날로그 출력 신호(123)를 수신하고, 그리고 아날로그 출력 신호(123)에 대한 가능한 디지털 출력들(215-218)을 제공하기 위해 서로 상이한 임계 입력들(201-204)을 각각 수신하기 위한 비교기들(211-214)을 포함한다. 선택 스테이지(230)는, 디지털 출력 신호(124)의 선택을 위해 가능한 디지털 출력들(215-218)을 수신하도록 커플링된다.

Description

프리커서 심볼-간 간섭 감소를 갖는 결정 피드백 등화
이하의 설명은 “IC(integrated circuit)” 디바이스들에 관한 것이다. 더욱 구체적으로, 이하의 설명은 IC에 대한 프리커서 심볼-간 간섭 감소(precursor inter-symbol interference reduction)를 갖는 결정 피드백 등화에 관한 것이다.
분산 시스템들에서, 수신기는 데이터 결정들을 행하기 위한 신호를 클린 업(clean up)하기 위해 등화(equalization)를 사용할 수 있다. 예컨대, SerDes(serializer-deserializer) 수신기에서, CTLE(continuous time linear equalization), FFE(feed-forward equalization), 및 DFE(decision feedback equalization)가 모두 사용될 수 있다. CTLE 및 DFE는 주로 이러한 수신기에 의해 수신된 변조된 데이터 송신들에서 포스트커서 ISI(inter-symbol interference)의 상쇄(cancellation)에 의한 감소를 위한 것이다. FFE는 프리커서 ISI의 상쇄에 의한 감소를 위한 것이다. 그러나, FFE는 프리커서 ISI의 이러한 감소에서 잡음 및/또는 크로스토크를 증폭시킬 수 있다. 이러한 이유로, 프리커서 ISI를 감소시키는 것에 관련된 하나 또는 그 초과의 제한들을 극복하는 IC를 제공하는 것이 바람직하다.
일반적으로, 수신기는 통신 채널을 통해 정보를 수신하는 것과 관련된다. 이러한 수신기에서, 결정 피드백 등화기(decision feedback equalizer)는 아날로그 입력 신호를 수신하기 위한 것이다. 결정 피드백 등화기는, 아날로그 출력 신호를 제공하기 위해 아날로그 입력 신호로부터 복수의 가중된 포스트커서 결정들을 감산하기 위한 감산 블록을 포함한다. 포스트커서 결정 블록은, 아날로그 출력 신호를 수신하고 그리고 아날로그 출력 신호를 포스트커서 계수의 포지티브 및 네거티브 값들에 대하여 비교하여 제1 가능한 결정 및 제2 가능한 결정을 각각 제공하기 위해, 그리고 이전 포스트커서-기반 결정에 대한 응답으로 제1 가능한 결정과 제2 가능한 결정 중 하나로서 현재 포스트커서-기반 결정을 선택하기 위해 결정 피드백 등화기에 커플링된다. 프리커서 상쇄 블록은, 아날로그 입력 신호의 이전 샘플에 대한 디지털 출력 신호를 제공하기 위해 아날로그 출력 신호, 이전 포스트커서-기반 결정 및 현재 포스트커서-기반 결정을 수신하기 위한 것이다.
선택적으로, 프리커서 상쇄 회로는 비교 회로 및 선택 회로를 포함할 수 있다. 비교 회로는, 아날로그 출력 신호를 수신하기 위한 그리고 아날로그 출력 신호에 대한 복수의 가능한 디지털 출력들을 제공하기 위해 서로 상이한 임계 입력들을 각각 수신하기 위한 복수의 비교기들을 포함할 수 있다. 선택 회로는 디지털 출력 신호의 선택을 위해 복수의 가능한 디지털 출력들을 수신하도록 커플링될 수 있다.
선택적으로, 임계 입력들은, 포스트커서 ISI(inter-symbol interference) 크기(magnitude)와 연관된 h1 및 프리커서 ISI 크기와 연관된 hm1에 대한 -h1-hm1, +h1-hm1, -h1+hm1, 및 +h1+hm1을 포함할 수 있다. 결정 피드백 등화기의 필터는 DFIR(decision finite impulse response) 필터를 포함할 수 있다.
선택적으로, 포스트커서 결정 회로는, 제1 가능한 결정을 제공하도록 포스트커서 계수에 대한 포지티브 h1 값에 대하여 비교하기 위해 아날로그 출력 신호를 수신하기 위한 제1 비교기; 제2 가능한 결정을 제공하도록 포스트커서 계수의 네거티브 h1 값에 대하여 비교하기 위해 아날로그 출력 신호를 수신하기 위한 제2 비교기; 및 데이터 입력들로서 제1 가능한 결정 및 제2 가능한 결정을 수신하고 그리고 제1 가능한 결정과 제2 가능한 결정 중 하나로서 현재 포스트커서-기반 결정을 선택하기 위한 제어 선택 입력으로서 이전 포스트커서-기반 결정을 수신하기 위한 멀티플렉서를 포함할 수 있다.
선택적으로, 프리커서 상쇄 회로의 비교 회로는, 아날로그 출력 신호에 대한 복수의 가능한 디지털 출력들의 제1 가능한 디지털 출력을 제공하기 위해 아날로그 출력 신호 및 임계 입력들 중 제1 임계 입력을 수신하기 위한 제1 비교기; 아날로그 출력 신호에 대한 복수의 가능한 디지털 출력들의 제 2 가능한 디지털 출력을 제공하기 위해 아날로그 출력 신호 및 임계 입력들 중 제2 임계 입력을 수신하기 위한 제2 비교기; 아날로그 출력 신호에 대한 복수의 가능한 디지털 출력들 중 제3 가능한 디지털 출력을 제공하기 위해 아날로그 출력 신호 및 임계 입력들 중 제3 임계 입력을 수신하기 위한 제3 비교기; 및 아날로그 출력 신호에 대한 복수의 가능한 디지털 출력들 중 제4 가능한 디지털 출력을 제공하기 위해 아날로그 출력 신호 및 임계 입력들 중 제4 임계 입력을 수신하기 위한 제4 비교기를 포함할 수 있다.
선택적으로, 제1 임계 입력, 제2 임계 입력, 제3 임계 입력, 및 제4 임계 입력은 각각, 포스트커서 ISI(inter-symbol interference) 크기와 연관된 h1 및 프리커서 ISI 크기와 연관된 hm1에 대한 -h1-hm1, +h1-hm1, -h1+hm1, 및 +h1+hm1과 동일하다.
선택적으로, 선택 회로는 제1 데이터 입력들로서 제1 가능한 디지털 출력 및 제2 가능한 디지털 출력을 수신하도록 커플링되고 그리고 제1 가능한 디지털 결과의 선택을 위해 제1 제어 선택 입력으로서 이전 포스트커서-기반 결정을 수신하도록 커플링된 제1 멀티플렉서; 제2 데이터 입력들로서 제3 가능한 디지털 출력 및 제4 가능한 디지털 출력을 수신하도록 커플링되고 그리고 제2 가능한 디지털 결과의 선택을 위해 제2 제어 선택 입력으로서 이전 포스트커서-기반 결과를 수신하도록 커플링된 제2 멀티플렉서; 및 제3 데이터 입력들로서 제1 가능한 디지털 결과 및 제2 가능한 디지털 결과를 수신하도록 커플링되고 그리고 디지털 출력 신호의 선택을 위해 제3 제어 선택 입력으로서 현재 포스트커서-기반 결정을 수신하도록 커플링된 제3 멀티플렉서를 포함할 수 있다.
일반적으로, 다른 수신기는 통신 채널을 통해 정보를 수신하는 것과 관련된다. 제1 결정 피드백 등화기 및 제2 결정 피드백 등화기는, 제1 복수의 가중화된 포스트커서 결정들 및 제2 복수의 가중화된 포스트커서 결정들을 제공하기 위해 아날로그 입력 신호를 각각 수신하기 위한 것이다. 제1 결정 피드백 등화기는, 홀수 아날로그 출력 신호를 제공하기 위해서 아날로그 입력 신호로부터 제1 복수의 가중화된 포스트커서 결정들을 감산하기 위해 아날로그 입력 신호를 수신하기 위한 제1 감산 블록을 포함한다. 제2 결정 피드백 등화기는, 짝수 아날로그 출력 신호를 제공하기 위해서 아날로그 입력 신호로부터 제2 복수의 가중화된 포스트커서 결정들을 감산하기 위해 아날로그 입력 신호를 수신하기 위한 제2 감산 블록을 포함한다. 제1 결정 피드백 등화기 및 제2 결정 피드백 등화기는, 홀수 아날로그 출력 신호 및 짝수 아날로그 출력 신호를 각각 제공하기 위해 서로에 대하여 이상(out-of-phase)인 제1 클록 신호 및 제2 클록 신호 각각에 응답하여 클록킹하기 위한 것이다. 제1 포스트커서 결정 블록 및 제2 포스트커서 결정 블록은, 제1 클록 신호 및 제2 클록 신호 각각에 대한 응답으로 출력하기 위한 현재 홀수 포스트커서-기반 결정 및 현재 짝수 포스트커서-기반 결정을 각각 제공하기 위해 홀수 아날로그 출력 신호 및 짝수 아날로그 출력 신호를 각각 수신하기 위한 것이다. 제1 프리커서 상쇄 블록은, 홀수 아날로그 입력 신호의 이전 홀수 샘플에 대한 홀수 디지털 출력 신호를 제공하기 위해 홀수 아날로그 출력 신호, 이전 짝수 포스트커서-기반 결정 및 현재 짝수 포스트커서-기반 결정을 수신하기 위한 것이다. 제2 프리커서 상쇄 블록은, 짝수 아날로그 입력 신호의 이전 짝수 샘플에 대한 짝수 디지털 출력 신호를 제공하기 위해 짝수 아날로그 출력 신호, 1차(primary) 이전 홀수 포스트커서-기반 결정 및 2차(secondary) 이전 홀수 포스트커서-기반 결정을 수신하기 위한 것이다.
선택적으로, 제1 프리커서 상쇄 회로는 제1 비교 회로 및 제1 선택 회로를 포함한다. 제2 프리커서 상쇄 회로는 제2 비교 회로 및 제2 선택 회로를 포함할 수 있다. 제1 비교 회로는, 홀수 아날로그 출력 신호를 수신하고 그리고 홀수 아날로그 출력 신호에 대한 제1 복수의 가능한 디지털 출력들을 제공하기 위해 서로 상이한 임계 입력들을 각각 수신하기 위한 제1 복수의 비교기들을 포함할 수 있다. 제1 선택 회로는 홀수 디지털 출력 신호의 선택을 위해 제1 복수의 가능한 디지털 출력들을 수신하도록 커플링될 수 있다. 제2 비교 회로는, 짝수 아날로그 출력 신호를 수신하고 그리고 짝수 아날로그 출력 신호에 대한 제2 복수의 가능한 디지털 출력들을 제공하기 위해 서로 상이한 임계 입력들을 각각 수신하기 위한 제2 복수의 비교기들을 포함할 수 있다. 제2 선택 회로는 짝수 디지털 출력 신호의 선택을 위해 제2 복수의 가능한 디지털 출력들을 수신하도록 커플링될 수 있다.
선택적으로, 각각의 제1 포스트커서 결정 회로 및 제2 포스트커서 결정 회로는, 제1 쌍의 가능한 결정들 및 제2 쌍의 가능한 결정들을 각각 제공하기 위해 포스트커서 계수의 포지티브 및 네거티브 값들에 대하여 각각 비교하고, 그리고 현재의 짝수 포스트커서-기반 결정 및 1차(primary) 이전 홀수 포스트커서-기반 결정 각각에 대한 응답으로 제2 쌍의 가능한 결정들 중 하나로서 현재의 짝수 포스트커서-기반 결정을 그리고 제1 쌍의 가능한 결정들 중 하나로서 현재 홀수 포스트커서-기반 결정을 각각 선택하기 위한 것이다.
선택적으로, 임계 입력들은, 포스트커서 ISI(inter-symbol interference) 크기와 연관된 h1 및 프리커서 ISI 크기와 연관된 hm1에 대한 -h1-hm1, +h1-hm1, -h1+hm1, 및 +h1+hm1을 포함할 수 있다.
선택적으로, 제1 필터 및 제2 필터는 각각 제1 DFIR(decision finite impulse response) 필터 및 제2 DFIR 필터이다.
선택적으로, 포스트커서 계수의 포지티브 및 네거티브 값들은 h1 포스트커서 계수 크기에 대한 것이다.
방법은 일반적으로 통신 채널로부터 수신된 데이터의 수신기 신호 프로세싱에 관한 것이다. 이러한 방법에서, 아날로그 입력 신호는 복수의 가중화된 포스트커서 결정들을 감산 블록에 제공하기 위해 결정 피드백 등화된다. 감산 블록은, 아날로그 입력 신호를 수신하도록 커플링된 결정 피드백 등화기이다. 복수의 가중화된 포스트커서 결정들은 아날로그 출력 신호를 제공하기 위해 아날로그 입력 신호로부터 감산된다. 아날로그 출력 신호는 포스트커서 결정 블록에 의해 수신된다. 아날로그 출력 신호는 포스트커서 계수의 포지티브 및 네거티브 값들에 대하여 비교된다. 포스트커서 계수의 포지티브 및 네거티브 값들에 대한 아날로그 출력 신호의 비교에 대한 응답으로 제1 가능한 결정 및 제2 가능한 결정 각각이 제공된다. 현재 포스트커서-기반 결정은, 이전 포스트커서-기반 결정에 대한 응답으로 제1 가능한 결정과 제2 가능한 결정 중 하나로서 선택된다. 아날로그 출력 신호, 이전 포스트커서-기반 결정, 및 현재 포스트커서-기반 결정은 프리커서 상쇄 블록에 의해 수신된다. 디지털 출력 신호는 프리커서 상쇄 블록으로부터 아날로그 입력 신호의 이전 샘플에 대해 제공된다.
선택적으로, 프리커서 상쇄 회로는 비교 회로 및 선택 회로를 포함하고, 방법은: 비교 회로에 의해 아날로그 출력 신호를 수신하는 단계; 비교 회로의 복수의 비교기들에 의해 서로 상이한 임계 입력들을 각각 수신하는 단계; 아날로그 출력 신호에 대한 복수의 비교기들로부터 복수의 가능한 디지털 출력들을 각각 제공하는 단계; 선택 회로에 의해 복수의 가능한 디지털 출력들을 수신하는 단계; 및 선택 회로에서 복수의 가능한 디지털 출력들로부터 디지털 출력 신호를 선택하는 단계를 더 포함한다.
선택적으로, 임계 입력들은, 포스트커서 ISI(inter-symbol interference) 크기와 연관된 h1 및 프리커서 ISI 크기와 연관된 hm1에 대한 -h1-hm1, +h1-hm1, -h1+hm1, 및 +h1+hm1을 포함할 수 있다. 결정 피드백 등화기의 필터는 DFIR(decision finite impulse response) 필터일 수 있다.
선택적으로, 포스트커서 결정 회로는: 제1 가능한 결정을 제공하기 위한 포스트커서 계수의 포지티브 h1 값에 대하여 비교하기 위한 아날로그 출력 신호를 포스트커서 결정 회로의 제1 비교기에 의해 수신하는 단계; 제2 가능한 결정을 제공하기 위한 포스트커서 계수의 네거티브 h1 값에 대하여 비교하기 위한 아날로그 출력 신호를 포스트커서 결정 회로의 제2 비교기에 의해 수신하는 단계; 및 포스트커서 결정 회로의 멀티플렉서에 의해, 제1 가능한 결정 및 제2 가능한 결정을 데이터 입력들로서 수신하고 그리고 이전 포스트커서-기반 결정에 대한 응답으로 제1 가능한 결정과 제2 가능한 결정 중 하나로서 현재 포스트커서-기반 결정을 선택하기 위한 제어 선택 입력으로서 이전 포스트커서-기반 결정을 수신하기 위한 단계를 위한 것이다.
선택적으로, 프리커서 상쇄 회로의 비교 회로는, 프리커서 상쇄 회로의 제1 비교기에 의해, 아날로그 출력 신호에 대한 복수의 가능한 디지털 출력들의 제1 가능한 디지털 출력을 제공하기 위해, 아날로그 출력 신호 및 제1 비교 입력들로서 임계 입력들 중 제1 임계 입력을 수신하는 단계; 프리커서 상쇄 회로의 제2 비교기에 의해, 아날로그 출력 신호에 대한 복수의 가능한 디지털 출력들 중 제2 가능한 디지털 출력을 제공하기 위해, 아날로그 출력 신호 및 제2 비교 입력들로서 임계 입력들 중 제2 임계 입력을 수신하는 단계; 프리커서 상쇄 회로의 제3 비교기에 의해, 아날로그 출력 신호에 대한 복수의 가능한 디지털 출력들 중 제3 가능한 디지털 출력을 제공하기 위해, 아날로그 출력 신호 및 제3 비교 입력들로서 임계 입력들 중 제3 임계 입력을 수신하는 단계; 및 프리커서 상쇄 회로의 제4 비교기에 의해, 아날로그 출력 신호에 대한 복수의 가능한 디지털 출력들 중 제4 가능한 디지털 출력을 제공하기 위해, 아날로그 출력 신호 및 제4 비교 입력들로서 임계 입력들 중 제4 임계 입력을 수신하는 단계를 위한 것이다.
선택적으로, 제1 임계 입력, 제2 임계 입력, 제3 임계 입력, 및 제4 임계 입력은 각각, 포스트커서 ISI(inter-symbol interference) 크기와 연관된 h1 및 프리커서 ISI 크기와 연관된 hm1에 대한 -h1-hm1, +h1-hm1, -h1+hm1, 및 +h1+hm1과 동일하다.
선택적으로, 선택 회로는: 제1 가능한 디지털 결과의 선택을 위한 제1 제어 선택 입력으로서 이전 포스트커서-기반 결정을 수신하도록 커플링된 제1 멀티플렉서에 의해 제1 가능한 디지털 출력 및 제2 가능한 디지털 출력을 제1 데이터 입력들로서 수신하는 단계; 제2 가능한 디지털 결과의 선택을 위한 제2 제어 선택 입력으로서 이전 포스트커서-기반 결정을 수신하도록 커플링된 제2 멀티플렉서에 의해 제3 가능한 디지털 출력 및 제4 가능한 디지털 출력을 제2 데이터 입력들로서 수신하는 단계; 및 디지털 출력 신호의 선택을 위한 제3 제어 선택 입력으로서 현재 포스트커서-기반 결정을 수신하도록 커플링된 제3 멀티플렉서에 의해 제1 가능한 디지털 결과 및 제2 가능한 디지털 결과를 제3 데이터 입력들로서 수신하는 단계를 위한 것이다.
후술하는 상세한 설명 및 청구범위들을 고려하여 다른 특징들이 인식될 것이다.
첨부 도면들은 예시적인 장치(들) 및/또는 방법(들)을 나타낸다. 그러나, 첨부 도면들은 청구항들의 범위를 제한하도록 취해지지 않아야만 하며, 오직 설명과 이해를 위한 것이다.
도 1은 풀-레이트(full-rate) EDFE(enhanced decision feedback equalizer)를 갖는 예시적인 수신기를 도시하는 블록도이다.
도 2는 도 1의 EDFE에 대한 예시적인 프리커서 상쇄 블록을 도시하는 블록도이다.
도 3은 도 1의 수신기에서 사용될 수 있는 예시적인 하프-레이트(half-rate) EDFE를 도시하는 블록도이다.
도 4a는, 이를테면, 도 3의 EDFE에 대한 예시적인 홀수 프리커서 상쇄 블록을 도시하는 블록도이다.
도 4b는, 이를테면, 도 3의 EDFE에 대한 예시적인 짝수 프리커서 상쇄 블록을 도시하는 블록도이다.
도 5는 샘플 및 홀드 회로를 사용하지만 다른 예시적인 EDFE를 도시하는 개략도이다.
도 6은 도 1의 수신기(100)에가 통신 채널로부터 수신된 데이터를 신호 프로세싱하는 예시적인 프로세스를 도시하는 흐름도이다.
도 7은 도 6의 프로세스의 예시적인 서브-프로세스를 도시하는 흐름도이다.
도 8은 예시적인 컬럼형(columnar) FPGA(Field Programmable Gate Array) 아키텍쳐를 도시하는 간략화된 블록도이다.
이하의 설명에서, 본 명세서에 설명된 특정 예들의 더욱 완전한 설명을 제공하기 위해 많은 특정 세부사항들이 설명된다. 그러나, 하나 또는 그 초과의 다른 예들 및/또는 이러한 예들의 변화들이 이하에 주어진 모든 특정 세부사항들 없이도 실행될 수 있음이 당업자에게 명백해야 한다. 다른 예들에서, 잘 알려진 특징들은 본원의 예들의 설명을 모호하게 하지 않기 위해 상세하게 설명되지 않았다. 예시의 용이함을 위해, 동일한 번호 라벨들이 동일한 아이템들을 지칭하기 위해 상이한 다이어그램들 사용되지만; 대안적인 예들에서 이 아이템들은 상이할 수 있다.
몇몇 도면들에 예시적으로 묘사된 예들을 설명하기 전에, 일반적인 소개가 추가 이해를 위해 제공된다.
FFE 프리커서 ISI 감소는, 잡음 및/또는 크로스토크 증폭과 연관된 제한들을 갖는다. 이하에 추가적인 세부사항으로 설명되는 바와 같이, 프리커서 ISI 감소는 DFE 내부로 통합되어 강화된 DFE를 제공할 수 있다. 이러한 강화된 DFE는, 종래의 FFE와 연관된 잡음 및/또는 크로스토크 증폭을 회피하거나, 또는 적어도 그들에 대해 개선할 수 있다.
위의 일반적인 이해를 염두에 두고, 프리커서 ISI를 감소시키기 위한 강화된 결정 피드백 등화를 위한 다양한 구성들이 일반적으로 아래에서 설명된다.
도 1은 예시적인 수신기(100)를 도시하는 블록도이다. 수신기(100)는 데이터를 수신하기 위한 변조된 신호(21)를 수신하기 위해 통신 채널(20)에 커플링될 수 있다. 수신기(100)는, 프리-등화 블록(22), 및 그로부터 수신된 데이터를 획득하기 위해 변조된 신호(21)를 프로세싱하기 위한 프리커서 상쇄 성능을 갖는 아날로그 EDFE(enhanced decision feedback equalizer)(150)를 포함할 수 있다. 수신기(100)는 SerDes(serializer-deserializer) 수신기일 수 있다.
EDFE(150)의 DFE(decision feedback equalizer)(120)는, 아날로그 출력 신호(123)를 출력하기 위한 DFE(120)의 감산 블록(122)으로 복수의 가중화된 포스트커서 결정들(121)을 제공하기 위한 것일 수 있다. DFE(120)의 감산 블록(122)은, 아날로그 출력 신호(123)를 제공하기 위해, 아날로그 입력 신호(101)를 수신하여 아날로그 입력 신호(101)로부터 가중화된 포스트커서 결정들(121)을 감산하도록 커플링될 수 있다. DFE(120)의 감산 블록(122)은, DFIR(decision finite impulse response) 필터의 일반적인 표현일 수 있다.
EDFE(150)의 포스트커서 결정 블록(130)은, 제1 가능한 결정(136) 및 제2 가능한 결정(137)을 각각 제공하기 위해 포스트커서 계수(h1) 크기의 포지티브 값(104) 및 네거티브 값(105)에 대하여 비교하기 위한 아날로그 출력 신호(123)를 수신하기 위해, 그리고 이전 포스트커서-기반 결정(117)에 대한 응답으로 제1 가능한 결정(136)과 제2 가능한 결정(137) 중 하나로서 현재 포스트커서-기반 결정(116)을 선택하도록 커플링될 수 있다. 비교기들(131 및 132)은 각각, 포스트커서 결정 블록(130)의 멀티플렉서(141)에 데이터 입력들로서 제공될 수 있는 가능한 결정들(136, 137)을 출력한다. 멀티플렉서(141)는, 자신에 입력된 가능한 결정들(136 및 137) 중 하나로서 현재 포스트커서-기반 결정(116) 출력(dk)을 선택할 수 있다. 이 예에서, d는 결정을 나타내고, k는 샘플의 인덱스를 나타낸다.
이 예에서, 제1 포스트커서 계수일 수 있는 계수(h1)의 포지티브 값(104)은, 포스트커서 결정 블록(130)의 비교기(131)에 하나의 데이터 입력으로서 제공될 수 있고, 아날로그 출력 신호(123)는 비교기(131)에 다른 데이터 입력으로서 제공될 수 있다. 게다가, 이 예에서, 계수(h1)의 네거티브 값(105)은 포스트커서 결정 블록(130)의 비교기(132)에 하나의 데이터 입력으로서 제공될 수 있고, 아날로그 출력 신호(123)는 다른 데이터 입력으로서 비교기(132)에 제공될 수 있다. DFE(120)뿐만 아니라 비교기들(131 및 132)은 클록 신호(102)에 대한 응답으로 클록킹될 수 있다.
멀티플렉서(141)로부터 출력된 현재 포스트커서-기반 결정(116)은, 포스트커서 결정 블록(130)의 레지스터(FF)(118)에 입력으로서 제공될 수 있다. 레지스터(118)는 클록 신호(102)에 대한 응답으로 클록킹될 수 있다. 레지스터(118)의 클록킹된 출력은 이전 포스트커서-기반 결정(117) 출력(dk - 1)일 수 있고, 여기서 k-1은 현재 샘플 k과 관련하여 이전 샘플에 대한 것이다. 이전 포스트커서-기반 결정(117)은, 현재 포스트커서-기반 결정(116)의 선택을 위해 멀티플렉서(141)에 제어-선택 입력으로서 제공될 수 있다.
EDFE(150)의 프리커서 상쇄 블록(108)은, 아날로그 입력 신호(123)의 이전 샘플(k-1)에 대한 최종 디지털 출력 신호(124)를 제공하기 위한 클록 신호(102)와 함께, 아날로그 출력 신호(123), 이전 포스트커서-기반 결정(117) 및 현재 포스트커서-기반 결정(116)을 수신하도록 커플링될 수 있다. 프리커서 상쇄 블록(108)은, 아날로그 출력 신호(123)에서 프리커서 ISI(inter-symbol interference)를 적어도 감소시키도록 구성될 수 있다.
도 2는 예시적인 프리커서 상쇄 블록(108)을 도시하는 블록도이다. 프리커서 상쇄 블록(108)은 비교 스테이지(210) 및 선택 스테이지(230)를 포함한다. 프리커서 상쇄 블록(108)은 스테이지들(210 및 230) 사이에 레지스터 스테이지(220)를 선택적으로 포함할 수 있다. 제한이 아닌 예시에 의한 명료화를 목적으로, 선택적인 레지스터 스테이지(220)는 프리커서 상쇄 블록(108)에 포함된다고 가정될 것이다.
비교 스테이지(210)는 복수의 비교기들(211 내지 214)을 포함하고, 여기서 각각의 이러한 비교기들(211 내지 214)은 프리커서 상쇄 블록(108)의 입력 노드(205)에 공통적으로 커플링될 수 있어서, 각각의 이러한 비교기들이 아날로그 출력 신호(123)를 수신한다. 비교기들(211 내지 214)은, 클록 신호(102)에 대한 응답으로 각각 클록킹될 수 있다.
부가적으로, 비교기들(211 내지 214)은 임계 입력들(201 내지 204)을 각각 수신하도록 커플링될 수 있다. 임계 입력들(201 내지 204)은, 비교기들(211 내지 214)로부터 각각 출력된 복수의 “가능한” 디지털 출력들(215 내지 218)을 각각 제공하기 위해 서로 상이할 수 있다. 이 예에서, 임계 입력들(201 및 202)은 포지티브 프리커서 컨트리뷰션들 내지 포지티브 및 네거티브 포스트커서 컨트리뷰션(postcursor contribution)들, 즉 각각 +h1+hm1 및 -h1+hm1에 대응하고, 임계 입력들(203 및 204)은 네거티브 프리커서 컨트리뷰션들 내지는 네거티브 및 포지티브 포스트커서 컨트리뷰션들, 즉 각각 -h1-hm1 및 +h1-hm1에 대응한다. 이에 따라, 계수(h1)는 포스트커서 ISI 크기와 연관되고, 종종 h-1로 표현된 계수 hm1은 프리커서 ISI 크기와 연관된다. 물론, 이러한 임계 입력들의 다른 순서가 다른 구현에서 사용될 수 있다.
비교기들(211 내지 214)은, 아날로그 출력 신호(123)를 수신하기 위해 공통으로 커플링될 수 있고, 그리고 제1 내지 제4 임계 입력들(201 내지 204)을 각각 수신하도록 커플링될 수 있다. 비교기들(211 내지 214)로의 입력의 이러한 조합들은, 아날로그 출력 신호(123)에 대한 제1 내지 제4 가능한 디지털 출력들(215 내지 218)을 각각 제공하기 위한 대응하는 제1 내지 제4 비교 입력들일 수 있다.
가능한 디지털 출력들(215 내지 218)은 디지털 신호들이지만, 이들 중 오직 하나는 후속하여 최종 디지털 출력(124)으로서 사용될 수 있다. 이에 따라, 비교기들(211 내지 214)에 의한 비교들의 결과들은 “가능한” 디지털 출력들로서 고려될 수 있는데, 이는 이들 중 오직 하나만이 최종 디지털 출력(124)으로서 사용될 수 있기 때문이다.
각각의 가능한 디지털 출력들(215 내지 218)은, 임계 입력들(201 내지 204) 중 대응하는 임계 입력과 아날로그 출력 신호(123)의 비교에 대응하는 로직 1 또는 로직 0일 수 있다. 레지스터 스테이지(220)의 레지스터들(221 내지 224)은, 이러한 레지스터 스테이지(220)에 대한 데이터 입력들로서 가능한 디지털 출력들(215 내지 218)을 각각 수신하도록 커플링될 수 있다. 각각의 레지스터들(221 내지 224)은, 이러한 가능한 디지털 출력들(215 내지 218)의 본원에 레지스터링된 각각의 상태를 클록 아웃(clock out)하기 위해 클록 신호(102)에 대한 응답으로 클록킹될 수 있다.
선택 스테이지(230)는, k-1 샘플에 대한 최종 디지털 출력 신호(124)의 선택을 위해 가능한 디지털 출력들(215 내지 218)을 수신하도록 커플링될 수 있다. 이러한 예시적인 구현에서, 선택 스테이지(230)는 멀티플렉서들(231, 232, 및 235)을 포함한다.
멀티플렉서들(231)은 포지티브 프리커서 계수(hm1) 컨트리뷰션과 연관된 것과 같이 데이터 입력들로서 가능한 디지털 출력(215) 및 가능한 디지털 출력(216)을 수신하도록 커플링될 수 있다. 멀티플렉서(231)는, 가능한 디지털 결과(233)의 선택을 위해 제어 선택 입력으로서 이전 포스트커서-기반 결정(117)을 수신하도록 커플링될 수 있다.
멀티플렉서들(232)은 네거티브 프리커서 계수(hm1) 컨트리뷰션과 연관된 것과 같은 데이터 입력들로서 가능한 디지털 출력(217) 및 가능한 디지털 출력(218)을 수신하도록 커플링될 수 있다. 멀티플렉서(232)는, 가능한 디지털 결과(234)의 선택을 위한 제어 선택 입력으로서 이전 포스트커서-기반 결정(117)을 수신하도록 커플링될 수 있다.
멀티플렉서(235)는 데이터 입력들로서 가능한 디지털 결과(233) 및 가능한 디지털 결과(234)를 수신하도록 커플링될 수 있다. 멀티플렉서(235)는 k-1 샘플에 대한 프리커서 상쇄 블록(108)으로부터의 출력에 대한 최종 디지털 결과로서 디지털 출력 신호(124)를 선택하기 위한 제어 선택 입력으로서 현재 포스트커서-기반 결정(116)을 수신하도록 커플링될 수 있다.
도 1의 EDFE(150)는 예시적인 풀-레이트 구현이다. 일부 애플리케이션들의 경우 클록 신호(102)의 주파수와 연관된 EDFE(150)의 최대 주파수에 대한 타겟 트랜잭션 레이트를 만족시키는 것이 가능하지 않을 수 있다. 그러나, EDFE(150)는 클록 신호(102)의 다중 위상들뿐만 아니라 그것의 회로의 다수의 인스턴스들을 사용함으로써 더 높은 트랜잭션 레이트들에 대해 스케일링가능하다.
이러한 라인들을 따라, 도 3은 도 1의 수신기(100)에 있을 수 있는 예시적인 하프-레이트 EDFE(150)를 도시하는 블록도이다. 하프-레이트 EDFE(150)의 후속 설명을 위해, 클록 신호(102)의 2개의 위상들이 설명된다. 그러나, 클록 신호(102)의 2개 초과의 위상들이 다른 구현들에서 설명될 수 있음이 이해될 것이다. 제한이 아닌 예시에 의한 명료화를 목적으로, 클록 신호(102)의 0도 위상 및 180도 위상이 사용될 수 있음이 가정될 것이다. 게다가, 도 1 내지 도 3의 설명의 대부분이 동일하기 때문에, 이러한 설명의 일부의 반복은 제한이 아니라 명료함을 위해 회피된다.
EDFE(150)의 DFE(110 및 120)는 가중화된 포스트커서 결정들(121 및 111)의 세트들을 각각 DFE(110)의 감산 블록(112) 및 DFE(120)의 감산 블록(122) 각각으로 제공하기 위한 것일 수 있다. DFE들(110 및 120)은 아날로그 출력 신호들(113 및 123)을 각각 출력하기 위한 것일 수 있다. DFE(120)는 클록 신호(102)의 위상 0, 즉, 클록 신호(102)에 대한 응답으로 클록킹될 수 있고, DFE(110)는 클록 신호(102)의 위상 180, 즉, 클록 신호(103)에 대한 응답으로 클록킹될 수 있다. 물론, 이러한 위상들로부터 약간의 편차가 존재할 수 있지만, 일반적으로 클록 신호들(102 및 103)은 서로에 대하여 위상이 적어도 대략적으로 180도 상이할 수 있고 그리고 적어도 대략적으로 동일한 주파수일 수 있다. 이들 라인들에 따라, 아날로그 출력 신호(123)는 “홀수” 아날로그 출력 신호일 수 있고, 아날로그 출력 신호(113)는 “짝수” 아날로그 출력 신호일 수 있다.
모든 포스트커서 계수들을 프로세싱하기 위한 충분한 시간이 존재하지 않는다면, 모든 포스트커서 결정들의 서브세트가 사용될 수 있다. 1보다 큰 포지티브 정수 N에 대해 포스트커서 계수들(h1 내지 hN)이 존재하는 것으로 가정한다. 그후, 예컨대, 가중화된 포스트커서 결정들(111 및 121)은 2보다 큰 N의 포지티브 정수에 대해 계수들(h2 내지 hN)에 대한 것일 수 있다.
DFE들(110 및 120)의 감산 블록들(112 및 122)은 각각, 아날로그 입력 신호(101)를 수신하기 위한 EDFE(150)의 입력 노드에 공통으로 커플링될 수 있다. 감산 블록들(112 및 122)은, 짝수 아날로그 출력 신호(113) 및 홀수 아날로그 출력 신호(123)를 각각 제공하기 위해 아날로그 입력 신호(101)로부터 각각 가중화된 포스트커서 결정들(111 및 121)을 감산하도록 커플링될 수 있다. DFE들(110 및 120) 각각의 감산 블록들(112 및 122)은 각각 DFIR 필터일 수 있다.
EDFE(150)의 포스트커서 결정 블록들(130 및 140)은 아날로그 출력 신호들(123 및 113)을 각각 수신하도록 커플링될 수 있다. 각각의 포스트커서 결정 블록들(130 및 140)은, 포스트커서 계수(h1)의 포지티브 값(104) 및 네거티브 값(105)에 대하여 비교하기 위한 것일 수 있다.
이러한 라인들을 따라, 포스트커서 결정 블록(130)의 비교기들(131 및 132)로부터 각각 출력된 가능한 결정들(136 및 137)은 클록 신호(102)에 대한 응답으로 클록킹될 수 있다. 가능한 결정들(136 및 137)은, 멀티플렉서(141)에 대한 제어-선택 입력으로서 현재의 짝수 포스트커서-기반 결정(106)을 사용하여 현재 홀수 포스트커서-기반 결정(116)을 선택하기 위해 멀티플렉서(141)에 제공될 수 있다. 포스트커서 결정 블록(140)의 비교기들(133 및 134)로부터 각각 출력된 가능한 결정들(138 및 139)은 클록 신호(103)에 대한 응답으로 클록킹될 수 있다. 가능한 결정들(138 및 139)은, 멀티플렉서(142)에 대한 제어-선택 입력으로서 이전 홀수 포스트커서-기반 결정(117)을 사용하여 현재 짝수 포스트커서-기반 결정(106)을 선택하기 위해 멀티플렉서(142)에 제공될 수 있다.
이 예에서, 계수(h1)의 포지티브 값(104)은 포스트커서 결정 블록(130)의 비교기(131)에 하나의 데이터 입력으로서 제공될 수 있고, 홀수 아날로그 출력 신호(123)는 다른 데이터 입력으로서 비교기(131)에 제공될 수 있다. 게다가, 이 예에서, 계수(h1)의 네거티브 값(105)은 포스트커서 결정 블록(130)의 비교기(132)에 하나의 데이터 입력으로서 제공될 수 있고, 홀수 아날로그 출력 신호(123)는 다른 데이터 입력으로서 비교기(132)에 제공될 수 있다. DFE(120)뿐만 아니라 비교기들(131 및 132)은 클록 신호(102)에 대한 응답으로 클록킹될 수 있다.
이 예에서, 계수(h1)의 포지티브 값(104)은 포스트커서 결정 블록(140)의 비교기(133)에 하나의 데이터 입력으로서 제공될 수 있고, 짝수 아날로그 출력 신호(113)는 다른 데이터 입력으로서 비교기(133)에 제공될 수 있다. 게다가, 이 예에서, 계수(h1)의 네거티브 값(105)은 포스트커서 결정 블록(140)의 비교기(134)에 하나의 데이터 입력으로서 제공될 수 있고, 짝수 아날로그 출력 신호(113)는 다른 데이터 입력으로서 비교기(134)에 제공될 수 있다. DFE(110)뿐만 아니라 비교기들(133 및 134)은 클록 신호(103)에 대한 응답으로 클록킹될 수 있다.
포스트커서 결정 블록(130)의 멀티플렉서(141)에 데이터 입력들로서 제공된, 비교기들(131 및 132)로부터 각각 출력된 가능한 결정들(136 및 137)을 통해, 멀티플렉서(141)는 자신에 입력된 가능한 결정들(136 및 137) 중 하나로서 현재 홀수 포스트커서-기반 결정(116) 출력(dk)(홀수)을 선택할 수 있다. 포스트커서 결정 블록(140)의 멀티플렉서(142)에 데이터 입력들로서 제공된, 비교기들(133 및 134)로부터 각각 출력된 가능한 결정들(138 및 139)을 통해, 멀티플렉서(142)는 자신에 입력된 가능한 결정들(138 및 139) 중 하나로서 현재 짝수 포스트커서-기반 결정(106) 출력(dk)(짝수)을 선택할 수 있다.
멀티플렉서(141)로부터 출력된 현재 홀수 포스트커서-기반 결정(116)은, 포스트커서 결정 블록(130)의 레지스터(118)에 입력으로서 제공될 수 있다. 레지스터(118)는 클록 신호(102)에 대한 응답으로 클록킹될 수 있다. 레지스터(118)의 클록킹된 출력은 이전 홀수 포스트커서-기반 결정(117) 출력(dk-1)일 수 있고, 여기서 k-1은 현재 홀수 샘플 k과 관련하여 이전 홀수 샘플에 대한 것이다. 이전 홀수 포스트커서-기반 결정(117)은, 현재 짝수 포스트커서-기반 결정(106)의 선택을 위해 멀티플렉서(142)에 제어-선택 입력으로서 제공될 수 있다.
이전 홀수 포스트커서-기반 결정(117)은, 포스트커서 결정 블록(130)의 레지스터(159)에 입력으로서 더 제공될 수 있다. 레지스터(159)는 2차 이전 홀수 포스트커서-기반 결정(158) 출력(dk - 2)을 출력하기 위해 클록 신호(102)에 대한 응답으로 클록킹될 수 있고, 여기서 k-2는 이전 홀수 포스트커서-기반 결정(117)의 이전 홀수 샘플(k-1)에 대한 이전 홀수 샘플을 위한 것이다. 이하에 부가적인 세부사항으로 설명된 바와 같이, 이전 홀수 포스트커서-기반 결정(158)은, 다운스트림 멀티플렉서에 제어-선택 입력으로서 제공될 수 있다.
멀티플렉서(142)로부터 출력된 현재 짝수 포스트커서-기반 결정(106)은, 포스트커서 결정 블록(140)의 레지스터(157)에 입력으로서 제공될 수 있다. 레지스터(157)는 클록 신호(103)에 대한 응답으로 클록킹될 수 있다. 레지스터(157)의 클록킹된 출력은 이전 짝수 포스트커서-기반 결정(107) 출력(dk-1)일 수 있고, 여기서 k-1은 현재 짝수 샘플 k과 관련하여 이전 짝수 샘플에 대한 것이다. 이하에 부가적인 세부사항으로 설명된 바와 같이, 이전 짝수 포스트커서-기반 결정(107)은, 다운스트림 멀티플렉서에 제어-선택 입력으로서 제공될 수 있다.
EDFE(150)의 홀수 프리커서 상쇄 블록(108)은, 홀수 아날로그 입력 신호(123)의 이전 샘플(k-1)에 대한 최종 홀수 디지털 출력 신호(124)를 제공하기 위해, 클록 신호(102)와 함께 홀수 아날로그 출력 신호(123), 이전 짝수 포스트커서-기반 결정(107) 및 현재 짝수 포스트커서-기반 결정(106)을 수신하도록 커플링될 수 있다. 프리커서 상쇄 블록(108)은, 홀수 아날로그 출력 신호(123)에서 프리커서 ISI를 적어도 감소시키도록 구성될 수 있다.
EDFE(150)의 짝수 프리커서 상쇄 블록(109)은, 짝수 아날로그 입력 신호(113)의 이전 샘플(k-1)에 대한 최종 짝수 디지털 출력 신호(114)를 제공하기 위해, 클록 신호(103)와 함께 짝수 아날로그 출력 신호(113), 이전 홀수 포스트커서-기반 결정(117) 및 이전 홀수 포스트커서-기반 결정(158)을 수신하도록 커플링될 수 있다. 프리커서 상쇄 블록(109)은, 짝수 아날로그 출력 신호(113)에서 프리커서 ISI를 적어도 감소시키기 위해 구성될 수 있다.
도 4a는 예시적인 홀수 프리커서 상쇄 블록(108)을 도시하는 블록도이고, 도 4b는 예시적인 짝수 프리커서 상쇄 블록(109)을 도시하는 블록도이다. 각각의 프리커서 상쇄 블록들(108 및 109)의 선택 스테이지(230)에서 멀티플렉서들에 사용되는 선택 신호들 이외에, 이러한 프리커서 상쇄 블록들(108 및 109)은 일반적으로 서로 동일하고, 풀 레이트 구현에 대해 이전에 설명된 것과 동일하다. 이에 따라, 위로부터의 대부분의 설명이 제한이 아닌 명료화의 목적으로 반복되지 않으며, 이에 따라 도 4a 및 도 4b는 도 1 내지 도 3을 추가적으로 참조하면서 동시에 설명된다.
홀수 프리커서 상쇄 블록(108)은 홀수 프리커서 상쇄 블록(108)의 입력 노드(205)에서 홀수 아날로그 출력 신호(123)를 수신하도록 커플링될 수 있다. 이러한 홀수 아날로그 출력 신호(123)는, 홀수 프리커서 상쇄 블록(108)의 비교 스테이지(210) 및 레지스터 스테이지(220)를 통해 이전에 설명된 것과 같이 프로세싱될 수 있다. 홀수 프리커서 상쇄 블록(108)의 비교 스테이지(210) 및 레지스터 스테이지(220) 둘 다는 클록 신호(102)에 대한 응답으로 클록킹될 수 있다.
짝수 프리커서 상쇄 블록(109)은 짝수 프리커서 상쇄 블록(109)의 입력 노드(305)에서 짝수 아날로그 출력 신호(113)를 수신하도록 커플링될 수 있다. 이러한 짝수 아날로그 출력 신호(113)는, 짝수 프리커서 상쇄 블록(109)의 비교 스테이지(210) 및 레지스터 스테이지(220)를 통해 이전에 설명된 것과 같이 프로세싱될 수 있다. 짝수 프리커서 상쇄 블록(109)의 비교 스테이지(210) 및 레지스터 스테이지(220) 둘 다는 클록 신호(103)에 대한 응답으로 클록킹될 수 있다.
홀수 프리커서 상쇄 블록(108)의 선택 스테이지(230)는, k-1 이전 샘플에 대한 최종 홀수 디지털 출력 신호(124)의 선택을 위해 그것의 가능한 홀수 디지털 출력들(215 내지 218)을 수신하도록 커플링될 수 있다. 멀티플렉서(231)는 포지티브 프리커서 계수(hm1) 컨트리뷰션과 연관된 것과 같이 데이터 입력들로서 가능한 홀수 디지털 출력(215) 및 가능한 홀수 디지털 출력(216)을 수신하도록 커플링될 수 있다. 멀티플렉서(231)는, 가능한 홀수 디지털 결과(233)의 선택을 위해 제어 선택 입력으로서 이전 짝수 포스트커서-기반 결정(107)을 수신하도록 커플링될 수 있다. 멀티플렉서(232)는 네거티브 프리커서 계수(hm1) 컨트리뷰션과 연관된 것과 같이 데이터 입력들로서 가능한 홀수 디지털 출력(217) 및 가능한 홀수 디지털 출력(218)을 수신하도록 커플링될 수 있다. 멀티플렉서(232)는, 가능한 홀수 디지털 결과(234)의 선택을 위해 제어 선택 입력으로서 이전 짝수 포스트커서-기반 결정(107)을 수신하도록 커플링될 수 있다.
홀수 프리커서 상쇄 블록(108)의 멀티플렉서(235)는 데이터 입력들로서 가능한 홀수 디지털 결과(233) 및 가능한 홀수 디지털 결과(234)를 수신하도록 커플링될 수 있다. 멀티플렉서(235)는 k-1 샘플에 대한 홀수 프리커서 상쇄 블록(108)으로부터의 출력을 위해 최종 홀수 디지털 결과로서 홀수 디지털 출력 신호(124)를 선택하기 위한 제어 선택 입력으로서 현재 짝수 포스트커서-기반 결정(106)을 수신하도록 커플링될 수 있다.
짝수 프리커서 상쇄 블록(109)의 선택 스테이지(230)는, k-1 이전 샘플에 대한 최종 짝수 디지털 출력 신호(114)의 선택을 위해 그것의 가능한 짝수 디지털 출력들(215 내지 218)을 수신하도록 커플링될 수 있다. 멀티플렉서(231)는 포지티브 프리커서 계수(hm1) 컨트리뷰션과 연관된 것과 같이 데이터 입력들로서 가능한 짝수 디지털 출력(215) 및 가능한 짝수 디지털 출력(216)을 수신하도록 커플링될 수 있다. 멀티플렉서(231)는, 가능한 짝수 디지털 결과(233)의 선택을 위해 제어 선택 입력으로서 2차 이전 홀수 포스트커서-기반 결정(158)을 수신하도록 커플링될 수 있다. 멀티플렉서(232)는 네거티브 프리커서 계수(hm1) 컨트리뷰션과 연관된 것과 같이 데이터 입력들로서 가능한 짝수 디지털 출력(217) 및 가능한 짝수 디지털 출력(218)을 수신하도록 커플링될 수 있다. 멀티플렉서(232)는, 가능한 짝수 디지털 결과(234)의 선택을 위해 제어 선택 입력으로서 2차 이전 홀수 포스트커서-기반 결정(158)을 수신하도록 커플링될 수 있다.
짝수 프리커서 상쇄 블록(109)의 멀티플렉서(235)는 데이터 입력들로서 가능한 짝수 디지털 결과(233) 및 가능한 짝수 디지털 결과(234)를 수신하도록 커플링될 수 있다. 멀티플렉서(235)는 k-1 샘플에 대한 짝수 프리커서 상쇄 블록(109)으로부터의 출력을 위해 최종 짝수 디지털 결과로서 짝수 디지털 출력 신호(114)를 선택하기 위한 제어 선택 입력으로서 1차(primary) 이전 홀수 포스트커서-기반 결정(117)을 수신하도록 커플링될 수 있다.
도 5는 다른 예시적인 EDFE(150)를 도시하는 개략적인 도면이다. 도 5의 EDFE(150)는, 입력 비교기(“입력 데이터 슬라이서”)(502), 딜레이 라인(550), 복수의 곱셈기들(507), 샘플 및 홀드 블록("S/H")(503), 딜레이 블록(504), 선택적 이득 증폭기(509), DFIR(122), 및 출력 데이터 슬라이서(506)를 포함한다.
아날로그 입력 신호(101)는 이들에 대한 공통의 입력 노드로부터 입력 데이터 슬라이서(502)에 그리고 S/H(503)에 데이터 입력으로서 제공된다. S/H(503), 딜레이 라인(550), 딜레이 블록(504), 및 출력 데이터 슬라이서(506) 모두는 커플링되고 클록 신호(102)에 대한 응답으로 클록킹된다.
아날로그 입력 신호(101)는, 등화기, 이를테면, DFE 또는 CTLE의 출력일 수 있다. 입력 데이터 슬라이서(502)는, 예컨대, 아날로그 입력 신호(101)의 레벨들에 대한 비교를 위해, 이를테면, NRZ(non-return to zero) 변조를 위한 임계 입력으로서 제로 볼트 입력(501)에 커플링된다. 그러나, 마찬가지로, PAM(pulse amplitude modulation) 또는 다른 변조가, 등화가 사용되는 경우, 분산 효과를 갖는 시스템들에 사용될 수 있고, 임계 입력(501)은 상이한 변조들에 대해 상이할 수 있다.
입력 데이터 슬라이서(502)의 출력은, 일련의 레지스터들(515)로 형성된 딜레이 라인(550)에 대한 입력으로서 제공되며, 레지스터들 사이에는 탭들이 있다. 딜레이 라인(550)의 초기 부분은, 프리커서 스테이지(510)의 M개의 레지스터들일 수 있고; 딜레이 라인(550)의 중간 부분은 1-스테이지 메인 커서 레지스터 스테이지(520)일 수 있으며; 딜레이 라인(550)의 그 이후의 부분은 포스트커서 스테이지(530)의 N개의 레지스터들일 수 있다. 물론, 이 예에서, M 및 N은 1보다 더 큰 포지티브 정수들이다.
프리커서 스테이지(510)의 탭들은 대응 곱셈기들(507)에 개개의 입력들을 제공할 수 있다. 곱셈기들로의 다른 입력들은, 대응 FIR 필터 계수들, 즉, 상쇄 계수들(508)일 수 있다. 이러한 라인들을 따라, 프리커서 ISI 계수들(hmM 내지 hm1)의 포지티브 값들은 제1 내지 마지막 탭까지의 대응을 위해 대응 곱셈기들(507)에 입력될 수 있고, 여기서 본 예에서, hm1은 프리커서 스테이지(510)의 제1 프리커서 탭이고 그리고 hmM은 M번째 프리커서 탭이다. 포스트커서 ISI 계수들(h1 내지 hN)의 포지티브 값들은 포스트커서 스테이지(530)의 제1 내지 마지막 탭까지의 대응을 위해 대응 곱셈기들(507)에 입력될 수 있다. 이러한 계수들(h1 내지 hN 및 hm1 내지 hmM)의 실제 값들은 포지티브 또는 네거티브일 수 있다. 아날로그-투-디지털 컨버터(미도시)는, hmM 내지 hm1 및 h1 내지 hN의 아날로그 값들을 곱셈기들(507)로의 대응 입력들에 대한 대응 디지털 값들로 변환하는데 사용될 수 있다. 이는, 이러한 결정들에 일반적인 잡음 또는 크로스토크 없이 프리커서 및 포스트커서 ISI 둘 다의 상쇄에 더해, 종래의 아날로그 FFE와 대조를 이룬다. 더욱이, 도시되지 않은 "LMS"(least mean square) 블록은, hm1 내지 hmM로 및 h1 내지 hN SIS 상쇄 계수들(508)의 적응을 위해 사용될 수 있다. 곱셈기들(507)의 출력들은, DFIR(122)의 마이너스 포트에 입력하기 위한 가중화된 DFE 프리커서 및 포스트커서 결정들(521)일 수 있다.
EDFE(150)의 이러한 최상부 경로는 종래의 DFE를 포함할 수 있거나 또는 포함하지 않을 수 있다. 이러한 라인들을 따라, EDFE(150)의 입력 노드는, 이러한 예시적으로 도시된 최상부 경로로부터의 결정들을 재-사용할 수 있는 종래의 DFE에 커플링될 수 있다. 이러한 구현에서, 포스트커서 스테이지(530)의 대응 포스트커서 탭들은 DFIR(122)로부터 디커플링될 수 있는데, 왜냐하면 이러한 등화는 이러한 종래의 DFE에서 발생할 수 있기 때문이다. 그러나, 제한이 아닌 예시에 의한 명료화를 목적으로, EDFE(150)의 이러한 최상부 경로는 그 최하부 경로와 병렬로 동작하는 것으로 가정될 것이다.
입력 데이터 슬라이서(502) 및 딜레이 라인(550)과 병렬로, S/H(503)는 아날로그 입력 신호(101)를 수신할 수 있고, 이러한 샘플링되고 홀딩된 아날로그 입력 신호(101)는 M+1 스테이지 딜레이 블록(504)으로의 입력을 위해 S/H(503)로부터 출력될 수 있다. 잡음 및 크로스토크를 증폭시키지 않고 프리커서 및 포스트커서 ISI를, 나머지(residue)를 갖거나 또는 잔류물을 갖지 않고 감소시키는 것을 포함하여 상쇄함으로써, EDFE(150)는 종래의 DFE와 비교하여 개선된 SNR(signal-to-noise ratio) 및 개선된 BER(bit error rate)을 제공할 수 있다. 이러한 라인들을 따라, S/H(503)는 클록 신호(102)의 다수의 클록 사이클과 연관될 수 있는 아날로그 입력 신호의 샘플을, 딜레이 라인(550)을 통해 전파하는 부분적으로 등화된 부분으로서 저장하는데 사용될 수 있다. 즉, 포스트커서 결과들이 현재 아날로그 샘플에 대해 이용가능할 수 있지만, 그러한 현재 아날로그 샘플에 대한 프리커서 결과들을 얻는 것과 연관된 약간의 딜레이가 존재한다.
S/H(503) 이후에 딜레이 블록(504)에 의해 M+1 비트 딜레이들을 가짐으로써, 딜레이 라인(550)의 프리커서 스테이지(510)의 M개의 프리커서 ISI 상쇄 연관 레지스터들(515) 및 연관 곱셈기들(507)은, 딜레이 라인(550) 및 딜레이 라인(550)의 포스트커서 스테이지(530)의 연관 곱셈기들(507)을 통한 포스트커서 상쇄에 더해, 프리커서 상쇄를 위해 파퓰레이팅될 수 있으며, 이 상쇄는 공통의 DFIR(122)의 마이너스 포트에 가중화된 결정들의 세트들 모두를 출력함으로써 그러한 공통의 DFIR(122)에서 발생할 수 있다. 요컨대, 아날로그 입력 신호(101)의 “프리-결정”을 딜레이함으로써, 더 나은 최종 결정이 획득될 수 있다.
선택적으로, 딜레이 블록(504)의 출력은 이득을 조정하기 위해 증폭기(509)에 제공될 수 있다. 이득은, 데이터 아이 오프닝(data eye opening)을 추가로 향상시키기 위해 EDFE(150) 순방향 경로에 부가될 수 있다. 증폭기(509)의 출력은 DFIR(122)의 플러스 포트에 입력될 수 있다.
전술한 바와 같이, DFIR(122)은, 아날로그 입력 신호(101)의 딜레이된 샘플로부터, 곱셈기들(507)로부터 DFIR(122)의 마이너스 포트로 출력되는 포스트커서 및 프리커서 ISI(521)를 감산하기 위해 사용될 수 있다. 이에 따라, 만약 존재한다면, 포스트커서 및 프리커서 ISI는, 출력 데이터 슬라이서(506)에 클린-업된 출력을 제공하기 위해 DFIR(122)에 의해, 상쇄되지는 않더라도, 적어도 감소될 수 있다.
출력 데이터 슬라이서(506)는, 예컨대, NRZ 변조에 대한, DFIR(122)의 클린-업된 출력 신호의 레벨들에 대한 비교를 위한 임계 입력으로서 제로 볼트 입력(501)에 커플링된다. 출력 데이터 슬라이서(506)는 디지털 출력 신호(124)에 대한 결정들 또는 데이터를 출력할 수 있고, 이는 아날로그 입력 신호(101)의 대응 아날로그 샘플에 대한 최종 디지털 결과일 수 있다.
S/H(503)의 동작과 연관된 전력 소모로 인해, EDFE(150)의 이러한 도 5의 구현은 일부 애플리케이션들에서 문제가 될 수 있다.
도 6은 도 1의 수신기(100)가 통신 채널(20)로부터 수신된 데이터를 신호 프로세싱하는 예시적인 프로세스(600)를 도시하는 흐름도이다. 도 7은 도 6의 프로세스(600)의 예시적인 서브-프로세스(608)를 도시하는 흐름도이다. 이에 따라, 도 6 및 도 7은 도 1 및 도 2를 추가로 참조하여 더 설명된다.
601에서, 복수의 가중화된 포스트커서 결정들(121)을 그 감산 블록(122)으로 제공하기 위한 아날로그 입력 신호(101)의 결정 피드백 등화가 수행될 수 있다. 이러한 감산 블록(122)은, 아날로그 입력 신호(101)를 수신하도록 커플링된 DFE(120)일 수 있다.
602에서, 아날로그 입력 신호(101)로부터의 복수의 가중화된 포스트커서 결정들(121)의 감산은 아날로그 출력 신호(123)를 제공하기 위해 수행될 수 있다. 603에서, 아날로그 출력 신호(123)는 포스트커서 결정 블록(130)에 의해 수신될 수 있다. 604에서, 아날로그 출력 신호(123)는 포지티브 계수(h1)의 포지티브 및 네거티브 값들(104 및 105)에 대하여 비교될 수 있다.
605에서, 제1 가능한 결정(136) 및 제2 가능한 결정(137)은 각각, 포스트커서 계수(h1)의 포지티브 및 네거티브 값들(104 및 105)에 대한 아날로그 출력 신호(123)의 비교에 대한 응답으로 제공될 수 있다. 606에서, 현재 포스트커서-기반 결정(116)은, 이전 포스트커서-기반 결정(117)에 대한 응답으로 제1 가능한 결정(136)과 제2 가능한 결정(137) 중 하나로서 선택될 수 있다.
607에서, 아날로그 출력 신호(123), 이전 포스트커서-기반 결정(117), 및 현재 포스트커서-기반 결정(116)은 프리커서 상쇄 블록(108)에 의해 수신될 수 있다. 608에서, 디지털 출력 신호(124)는 프리커서 상쇄 블록(108)으로부터 아날로그 입력 신호(123)의 이전 샘플에 대해 제공될 수 있다.
608에서 이러한 디지털 출력 신호(124)를 제공하기 위한 프리커서 상쇄 블록(108) 내에서의 동작들은 도 7의 동작들(609 내지 613)을 포함할 수 있다.
609에서, 아날로그 출력 신호(123)는 비교 스테이지(210)에 의해 수신될 수 있다. 610에서, 서로 상이한 임계 입력들(201 내지 204)은 각각, 비교 스테이지(210)의 비교기들(211 내지 214)에 의해 수신될 수 있다.
611에서, 가능한 디지털 출력들(215 내지 218)은 아날로그 출력 신호(123)에 대하여 비교기들(211 내지 214)로부터 각각 제공될 수 있다. 612에서, 가능한 디지털 출력들(215 내지 218)은 선택 스테이지(230)에 의해 수신될 수 있다. 613에서, 디지털 출력 신호(124)는 선택 스테이지(230)에서 가능한 디지털 출력들(215 내지 218)로부터의 DFE 결정들에 기반하여 선택될 수 있다.
이전에 설명된 바와 같이, EDFE(150)는 스케일링될 수 있으며, ASIC, ASSP, 또는 더욱 적응가능하게는 FPGA에서 사용될 수 있다. 본원에서 설명된 예들 중 하나 또는 그 초과는 FPGA에서 구현될 수 있기 때문에, 이러한 IC의 상세화된 설명이 제공된다. 그러나, 다른 타입들의 IC들은 본원에 설명된 기술로부터 이득을 얻을 수 있음을 이해해야 한다.
PLD(programmable logic device)들은 특정 로직 함수들을 수행하도록 프로그래밍될 수 있는 잘-알려진 타입의 집적 회로이다. 한 가지 타입의 PLD인 FPGA(field programmable gate array)는 통상적으로 프로그래머블 타일들의 어레이를 포함한다. 이러한 프로그래머블 타일들은, 예컨대, IOB(input/output block)들, CLB(configurable logic block)들, BRAM(dedicated random access memory block)들, 멀티플라이어들, DSP(digital signal processing block)들, 프로세서들, 클록 관리자(clock manager)들, DLL(delay lock loop)들 등을 포함할 수 있다. 본원에 사용되는 바와 같이, “포함하다(include)” 및 “포함하는(including)”은 제한하지 않고 포함하는 것을 의미한다.
각각의 프로그래머블 타일은 통상적으로 프로그래머블 인터커넥트 및 프로그래머블 로직 둘 다를 포함한다. 프로그래머블 인터커넥트는 통상적으로 PIP(programmable interconnect point)들에 의해 인터커넥팅된 다양한 길이들의 다수의 인터커넥트 라인들을 포함한다. 프로그래머블 로직은, 예컨대, 함수 발생기들, 레지스터들, 산술 로직 등을 포함할 수 있는 프로그래머블 엘리먼트들을 사용하여 사용자 디자인의 로직을 구현한다.
프로그래머블 인터커넥트 및 프로그래머블 로직은 통상적으로 프로그래머블 엘리먼트들이 구성되는 방법을 정의하는 구성 데이터의 스트림을 내부 구성 메모리 셀들에 로딩함으로써 프로그래밍된다. 구성 데이터는 메모리로부터(예컨대, 외부 PROM으로부터) 판독되거나 또는 외부 디바이스에 의해 FPGA에 기록될 수 있다. 그후, 개별적인 메모리 셀들의 집합적 상태들은 FPGA의 기능을 결정한다.
다른 타입의 PLD는 복잡한 프로그래머블 로직 디바이스, 또는 CPLD이다. CPLD는, 인터커넥트 스위치 매트릭스에 의해 I/O(input/output) 리소스들에 함께 연결된 2개 또는 그 초과의 “기능 블록들”을 포함한다. CPLD의 각각의 기능 블록은 PLA(Programmable Logic Array)들 및 PAL(Programmable Array Logic) 디바이스들에 사용되는 것들과 유사한 2-레벨 AND/OR 구조를 포함한다. CPLD들에서, 구성 데이터는 통상적으로 비-휘발성 메모리에 온-칩으로 저장된다. 일부 CPLD에서, 구성 데이터는 비-휘발성 메모리에 온-칩으로 저장되고, 그후 휘발성 메모리에 초기 구성(프로그래밍) 시퀀스의 일부로서 다운로딩된다.
모든 이러한 PLD(programmable logic device)들의 경우, 디바이스의 기능성은 그 목적을 위해 디바이스에 제공되는 데이터 비트들에 의해 제어된다. 데이터 비트들이 휘발성 메모리(예컨대, FPGA들 및 몇몇 CPLD들에서와 같은, 정적 메모리 셀들)에, 비-휘발성 메모리(예컨대, 몇몇 CPLD들에서와 같은, FLASH 메모리)에, 또는 임의의 다른 타입의 메모리 셀에 저장될 수 있다.
다른 PLD들은 디바이스 상의 다양한 엘리먼트들을 프로그래밍가능하게 인터커넥팅하는 프로세싱 층, 이를테면, 금속 층을 적용함으로써 프로그래밍된다. 이러한 PLD들은 마스크 프로그래머블 디바이스들로서 알려져 있다. PLD들은 또한, 다른 방식들로, 예컨대, 퓨즈(fuse) 또는 안티퓨즈(antifuse) 기술을 사용하여 구현될 수 있다. “PLD” 및 “프로그래머블 로직 디바이스”라는 용어들은, 이러한 예시적인 디바이스들뿐만 아니라, 오직 부분적으로 프로그래밍가능한 포괄적인 디바이스들을 포함한다(그러나, 이에 제한되지 않는다). 예컨대, 한가지 타입의 PLD는 하드-코딩된 트랜지스터 로직과, 하드-코딩된 트랜지스터 로직을 프로그래밍가능하게 인터커넥팅하는 프로그래머블 스위치 패브릭의 조합을 포함한다.
위에 언급된 바와 같이, 진보된 FPGA들은 어레이 내에 몇몇 상이한 타입들의 프로그래머블 로직 블록들을 포함할 수 있다. 예컨대, 도 8은, MGT(multi-gigabit transceiver)들(801), CLB(configurable logic block)들(802), BRAM(random access memory block)들(803), IOB(input/output block)들(804), CONFIG/CLOCKS(configuration and clocking logic)(805), DSP(digital signal processing block)들(806), 특수화된 I/O(input/output) 블록들(807)(예컨대, 구성 포트들 및 클록 포트들), 및 다른 프로그래머블 로직(808), 이를테면, 디지털 클록 관리자들, 아날로그-디지털 컨버터들, 시스템 모니터링 로직 등을 포함하는 다수의 상이한 프로그래머블 타일들을 포함하는 FPGA 아키텍쳐(800)를 도시한다. 일부 FPGA들은 또한 전용 “PROC(processor block)들”(810)을 포함한다.
일부 FPGA들에서, 각각의 프로그래머블 타일은, 각각의 인접 타일의 대응 인터커넥트 엘리먼트에 그리고 그로부터 표준화된 커넥션들을 갖는 프로그래머블 “INT(interconnect element)”(811)를 포함한다. 따라서, 함께 취해진 프로그래머블 인터커넥트 엘리먼트들은 예시된 FPGA에 대한 프로그래머블 인터커넥트 구조를 구현한다. 프로그래머블 인터커넥트 엘리먼트 (811)는 또한, 도 8의 상단에 포함된 예들에 의해 도시된 바와 같이, 동일한 타일 내 프로그래머블 로직 엘리먼트로의 그리고 그로부터의 커넥션들을 포함한다.
예컨대, CLB(802)는 사용자 로직 + 단일 프로그래머블 “INT(interconnect element)”(811)를 구현하도록 프로그래밍될 수 있는 “CLE(configurable logic element)”(812)를 포함할 수 있다. BRAM(803)은 하나 또는 그 초과의 프로그래머블 인터커넥트 엘리먼트들에 더해 “BRL(BRAM logic element)”(813)을 포함할 수 있다. 통상적으로, 타일에 포함된 인터커넥트 엘리먼트들의 수는 타일의 높이에 의존한다. 도시된 실시예에서, BRAM 타일은 5개의 CLB들과 동일한 높이를 갖지만, 다른 수들(예컨대, 4개)가 또한 사용될 수 있다. DSP 타일(806)은 적절한 수의 프로그래머블 인터커넥트 엘리먼트들에 더해 “DSPL(DSP logic element)”(814)을 포함할 수 있다. IOB(804)는, 예컨대, 프로그래머블 인터커넥트 엘리먼트(811)의 하나의 인스턴스에 더해 “IOL(input/output logic element)”(815)의 2개의 인스턴스들을 포함할 수 있다. 당업자들에게 명백한 바와 같이, 예컨대, I/O 로직 엘리먼트(815)에 연결된 실제 I/O 패드들은 통상적으로 입/출력 로직 엘리먼트(815)의 영역으로 한정되지 않는다.
도시된 실시예에서, (도 8에 도시된) 다이의 중심 가까이의 수평 영역은 구성, 클록, 및 다른 제어 로직에 사용된다. 이러한 수평 영역 또는 컬럼(column)으로부터 연장되는 수직 컬럼들(809)은 FPGA의 폭에 걸쳐 클록들 및 구성 신호들을 분배하는데 사용된다.
도 8에 예시된 아키텍쳐를 활용하는 일부 FPGA들은 그 FPGA의 대부분을 형성하는 규칙적인 컬럼 구조를 방해하는 추가적인 로직 블록들을 포함한다. 추가적인 로직 블록들은 프로그래머블 블록들 및/또는 전용 로직일 수 있다. 예컨대, 프로세서 블록(810)은 몇몇 컬럼들의 CLB들 및 BRAM들에 걸쳐있다.
도 8이 오직 예시적인 FPGA 아키텍쳐만을 예시하도록 의도되었음에 유의한다. 예컨대, 로우(row)의 논리 블록들의 수들, 로우들의 상대 폭, 로우들의 수 및 순서, 로우들에 포함된 로직 블록들의 타입들, 로직 블록들의 상대적 크기들, 및 도 8의 상단에 포함된 인터커넥트/로직 구현들은 순전히 예시적인 것이다. 예컨대, 실제 FPGA에서, CLB들의 1개 초과의 인접 로우는 통상적으로, CLB들이 나타나는 어디에든 포함되어, 사용자 로직의 효율적인 구현을 용이하게 하지만, 인접한 CLB 로우들의 수는 FPGA의 전체 크기에 따라 다르다.
전술한 사항은 예시적인 장치(들) 및/또는 방법(들)을 설명하였지만, 본원에 설명된 하나 또는 그 초과의 양상들에 따른 다른 그리고 추가적인 예들이 후술하는 청구항들 및 그 등가물들에 의해 결정되는 본 발명의 범위를 벗어나지 않고 고안될 수 있다. 단계들을 열거하는 청구항들은 단계들의 임의의 순서를 함축하지 않는다. 상표들은 그들 각각의 소유자들의 재산이다.

Claims (13)

  1. 통신 채널에 커플링하기 위한 수신기로서,
    아날로그 입력 신호를 수신하기 위한 결정 피드백 등화기(decision feedback equalizer) ― 상기 결정 피드백 등화기는 아날로그 출력 신호를 제공하기 위해 상기 아날로그 입력 신호로부터 복수의 가중화된 포스트커서(postcursor) 결정들을 감산하기 위한 필터를 포함함 ―;
    상기 아날로그 출력 신호를 수신하고 그리고 상기 아날로그 출력 신호를 포스트커서 계수의 포지티브 및 네거티브 값들에 대하여 비교하여 제1 가능한 결정 및 제2 가능한 결정을 각각 제공하기 위해, 그리고 이전 포스트커서-기반 결정에 대한 응답으로 상기 제1 가능한 결정과 상기 제2 가능한 결정 중 하나로서 현재 포스트커서-기반 결정을 선택하기 위한, 상기 결정 피드백 등화기에 커플링된 포스트커서 결정 회로; 및
    상기 아날로그 입력 신호의 이전 샘플에 대한 디지털 출력 신호를 제공하기 위해 상기 아날로그 출력 신호, 상기 이전 포스트커서-기반 결정 및 상기 현재 포스트커서-기반 결정을 수신하기 위한 프리커서 상쇄 회로를 포함하는,
    수신기.
  2. 제1 항에 있어서,
    상기 프리커서 상쇄 회로는 비교 회로 및 선택 회로를 포함하고;
    상기 비교 회로는, 상기 아날로그 출력 신호를 수신하기 위한 그리고 상기 아날로그 출력 신호에 대한 복수의 가능한 디지털 출력들을 제공하기 위해 서로 상이한 임계 입력들을 각각 수신하기 위한 복수의 비교기들을 포함하고; 그리고
    상기 선택 회로는 상기 디지털 출력 신호의 선택을 위해 상기 복수의 가능한 디지털 출력들을 수신하도록 커플링되는,
    수신기.
  3. 제2 항에 있어서,
    상기 임계 입력들은, 포스트커서 ISI(inter-symbol interference) 크기와 연관된 h1 및 프리커서 ISI 크기와 연관된 hm1에 대한 -h1-hm1, +h1-hm1, -h1+hm1, 및 +h1+hm1을 포함하고; 그리고
    상기 결정 피드백 등화기의 필터는 DFIR(decision finite impulse response) 필터를 포함하는,
    수신기.
  4. 제1 항 내지 제3 항 중 어느 한 항에 있어서,
    상기 포스트커서 결정 회로는:
    상기 제1 가능한 결정을 제공하기 위해, 상기 포스트커서 계수에 대한 포지티브 h1 값에 대하여 비교하기 위해 상기 아날로그 출력 신호를 수신하기 위한 제1 비교기;
    상기 제2 가능한 결정을 제공하기 위해, 상기 포스트커서 계수에 대한 네거티브 h1 값에 대하여 비교하기 위해 상기 아날로그 출력 신호를 수신하기 위한 제2 비교기; 및
    데이터 입력들로서 상기 제1 가능한 결정 및 상기 제2 가능한 결정을 수신하기 위한 그리고 상기 제1 가능한 결정과 상기 제2 가능한 결정 중 하나로서 상기 현재 포스트커서-기반 결정을 선택하기 위해 상기 이전 포스트커서-기반 결정을 제어 선택 입력으로서 수신하기 위한 멀티플렉서를 포함하는,
    수신기.
  5. 제2 항에 있어서,
    상기 프리커서 상쇄 회로의 상기 비교 회로는:
    상기 아날로그 출력 신호에 대한 상기 복수의 가능한 디지털 출력들 중 제1 가능한 디지털 출력을 제공하기 위해, 상기 아날로그 출력 신호 및 상기 임계 입력들 중 제1 임계 입력을 수신하기 위한 제1 비교기;
    상기 아날로그 출력 신호에 대한 상기 복수의 가능한 디지털 출력들 중 제2 가능한 디지털 출력을 제공하기 위해, 상기 아날로그 출력 신호 및 상기 임계 입력들 중 제2 임계 입력을 수신하기 위한 제2 비교기;
    상기 아날로그 출력 신호에 대한 상기 복수의 가능한 디지털 출력들 중 제3 가능한 디지털 출력을 제공하기 위해, 상기 아날로그 출력 신호 및 상기 임계 입력들 중 제3 임계 입력을 수신하기 위한 제3 비교기; 및
    상기 아날로그 출력 신호에 대한 상기 복수의 가능한 디지털 출력들 중 제4 가능한 디지털 출력을 제공하기 위해, 상기 아날로그 출력 신호 및 상기 임계 입력들 중 제4 임계 입력을 수신하기 위한 제4 비교기를 포함하는,
    수신기.
  6. 제5 항에 있어서,
    상기 제1 임계 입력, 상기 제2 임계 입력, 상기 제3 임계 입력, 및 상기 제4 임계 입력은 각각, 포스트커서 ISI(inter-symbol interference) 크기와 연관된 h1 및 프리커서 ISI 크기와 연관된 hm1에 대한 -h1-hm1, +h1-hm1, -h1+hm1, 및 +h1+hm1과 동일한,
    수신기.
  7. 제6 항에 있어서,
    상기 선택 회로는:
    상기 제1 가능한 디지털 출력 및 제2 가능한 디지털 출력을 제1 데이터 입력들로서 수신하도록 커플링되고 그리고 제1 가능한 디지털 결과의 선택을 위해 상기 이전 포스트커서-기반 결정을 제1 제어 선택 입력으로서 수신하도록 커플링된 제1 멀티플렉서;
    상기 제3 가능한 디지털 출력 및 제4 가능한 디지털 출력을 제2 데이터 입력들로서 수신하도록 커플링되고 그리고 제2 가능한 디지털 결과의 선택을 위해 상기 이전 포스트커서-기반 결정을 제2 제어 선택 입력으로서 수신하도록 커플링된 제2 멀티플렉서; 및
    상기 제1 가능한 디지털 출력 및 제2 가능한 디지털 출력을 제3 데이터 입력들로서 수신하도록 커플링되고 그리고 상기 디지털 출력 신호의 선택을 위해 상기 현재 포스트커서-기반 결정을 제3 제어 선택 입력으로서 수신하도록 커플링된 제3 멀티플렉서를 포함하는,
    수신기.
  8. 통신 채널에 커플링하기 위한 수신기로서,
    제1 복수의 가중화된 포스트커서 결정들 및 제2 복수의 가중화된 포스트커서 결정들을 각각 제공하기 위한 아날로그 입력 신호를 수신하기 위한, 제1 결정 피드백 등화기 및 제2 결정 피드백 등화기;
    상기 제1 결정 피드백 등화기는, 홀수 아날로그 출력 신호를 제공하기 위해, 상기 아날로그 입력 신호를 수신하여 상기 아날로그 입력 신호로부터 상기 제1 복수의 가중화된 포스트커서 결정들을 감산하기 위한 제1 감산 블록을 포함하고;
    상기 제2 결정 피드백 등화기는, 짝수 아날로그 출력 신호를 제공하기 위해, 상기 아날로그 입력 신호를 수신하여 상기 아날로그 입력 신호로부터 상기 제2 복수의 가중화된 포스트커서 결정들을 감산하기 위한 제2 감산 블록을 포함하고;
    상기 제1 결정 피드백 등화기 및 상기 제2 결정 피드백 등화기는, 상기 홀수 아날로그 출력 신호 및 상기 짝수 아날로그 출력 신호를 각각 제공하기 위해 서로에 대하여 이상(out-of-phase)인 제1 클록 신호 및 제2 클록 신호 각각에 응답하여 클록킹하기 위한 것이고;
    상기 제1 클록 신호 및 상기 제2 클록 신호 각각에 대한 응답으로 출력하기 위한 현재 홀수 포스트커서-기반 결정 및 현재 짝수 포스트커서-기반 결정을 각각 제공하기 위해 상기 홀수 아날로그 출력 신호 및 상기 짝수 아날로그 출력 신호를 각각 수신하기 위한, 제1 포스트커서 결정 회로 및 제2 포스트커서 결정 회로;
    상기 홀수 아날로그 입력 신호의 이전 홀수 샘플에 대한 홀수 디지털 출력 신호를 제공하기 위해 상기 홀수 아날로그 출력 신호, 이전 짝수 포스트커서-기반 결정 및 상기 현재 짝수 포스트커서-기반 결정을 수신하기 위한 제1 프리커서 상쇄 회로; 및
    짝수 아날로그 입력 신호의 이전 짝수 샘플에 대한 짝수 디지털 출력 신호를 제공하기 위해 상기 짝수 아날로그 출력 신호, 1차(primary) 이전 홀수 포스트커서-기반 결정 및 2차(secondary) 이전 홀수 포스트커서-기반 결정을 수신하기 위한 제2 프리커서 상쇄 회로를 포함하는,
    수신기.
  9. 제8 항에 있어서,
    상기 제1 프리커서 상쇄 회로는 제1 비교 회로 및 제1 선택 회로를 포함하고;
    상기 제2 프리커서 상쇄 회로는 제2 비교 회로 및 제2 선택 회로를 포함하고;
    상기 제1 비교 회로는 상기 홀수 아날로그 출력 신호를 수신하고 그리고 상기 홀수 아날로그 출력 신호에 대한 복수의 가능한 디지털 출력들을 제공하기 위해 서로 상이한 임계 입력들을 각각 수신하기 위한 제1 복수의 비교기들을 포함하고;
    상기 제1 선택 회로는 상기 홀수 디지털 출력 신호의 선택을 위해 상기 제1 복수의 가능한 디지털 출력들을 수신하도록 커플링되고;
    상기 제2 비교 회로는 상기 짝수 아날로그 출력 신호를 수신하고 그리고 상기 짝수 아날로그 출력 신호에 대한 제2 복수의 가능한 디지털 출력들을 제공하기 위해 서로 상이한 임계 입력들을 각각 수신하기 위한 제2 복수의 비교기들을 포함하고; 그리고
    상기 제2 선택 회로는 상기 짝수 디지털 출력 신호의 선택을 위해 제2 복수의 가능한 디지털 출력들을 수신하도록 커플링되는,
    수신기.
  10. 제9 항에 있어서,
    상기 제1 포스트커서 결정 회로 및 상기 제2 포스트커서 결정 회로는 각각, 각각의 제1 쌍의 가능한 결정들 및 제2 쌍의 가능한 결정들을 각각 제공하기 위해 포스트커서 계수의 포지티브 및 네거티브 값들에 대하여 비교하고, 그리고 상기 현재 짝수 포스트커서-기반 결정 및 상기 1차(primary) 이전 홀수 포스트커서-기반 결정에 대한 응답으로, 상기 제1 쌍의 가능한 결정들 중 하나로서 현재 홀수 포스트커서-기반 결정을 그리고 상기 제2 쌍의 가능한 결정들 중 하나로서 현재 짝수 포스트커서-기반 결정을 각각 선택하기 위한 것인,
    수신기.
  11. 제9 항 또는 제10 항에 있어서,
    상기 임계 입력들은, 포스트커서 ISI(inter-symbol interference) 크기와 연관된 h1 및 프리커서 ISI 크기와 연관된 hm1에 대한 -h1-hm1, +h1-hm1, -h1+hm1, 및 +h1+hm1을 포함하는,
    수신기.
  12. 제9 항 내지 제11 항 중 어느 한 항에 있어서,
    상기 제1 필터 및 상기 제2 필터는 각각 제1 DFIR(decision finite impulse response) 필터 및 제2 DFIR 필터인,
    수신기.
  13. 제10 항 내지 제12 항 중 어느 한 항에 있어서,
    상기 포스트커서 계수의 상기 포지티브 값 및 네거티브 값은, h1 포스트커서 계수 크기에 대한 것인,
    수신기.
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