CN107832246A - 半导体装置 - Google Patents

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Abstract

本公开涉及半导体装置。本发明提供了一种即使当串行数据的传送速率改变时也能适当地执行均衡的半导体装置。一种半导体装置，包括：加法电路，将输入数据和反馈数据相加并输出加和数据；第一采样电路，对来自所述加法电路的所述加和数据进行采样并输出采样数据；乘法电路，将来自所述第一采样电路的所述采样数据乘以抽头系数以产生所述反馈数据；抽头系数确定电路，在来自所述第一采样电路的所述采样数据的基础上确定所述抽头系数；以及校准电路，调整自所述第一采样电路输出所述采样数据直到与所输出的采样数据相对应的所述加和数据被供应给所述第一采样电路为止的延迟时间。

Description

半导体装置
相关申请的交叉引用
2016年9月16日提交的日本专利申请No.2016-181410的公开内容(包括说明书、附图和摘要)通过引用整体并入本文。
技术领域
本发明涉及一种半导体装置，并且具体地涉及一种具有反馈均衡器的半导体装置。
背景技术
已知通过使用之前时间(过去)的数据来均衡波形的反馈均衡器。作为反馈均衡器，例如存在诸如判定反馈均衡器(以下也称为DFE)的各种构造的反馈均衡器。
例如，提供DFE用于执行串行数据和并行数据之间的相互转换的SerDes(串行器/解串行器)电路，并用于均衡串行数据的波形。
SerDes电路被提供在半导体装置的内部，并且被安装在例如PCI Express的卡上。PCI Express包含多种不同传送速率的标准。在标准PCI Express 1.1(以下称为标准Gen1)中，传送速率为2.5Gbps。在标准PCI Express 2.0(以下称为标准Gen2)中，传送速率为5Gbps。在标准PCI Express 3.0(以下称为标准Gen3)中，传送速率为8Gbps。在标准PCIExpress 4.0(以下称为标准Gen4)中，传送速率为16Gbps。安装在PCI Express卡上的SerDes电路中的DFE需要按照适合于卡使用的标准的传送速率进行操作。
例如，专利文献1中描述了DFE。
相关文献
专利文献
[专利文献1]
日本未审查的专利申请公开No.2011-151765
发明内容
DFE例如包括模拟电路和数字电路。在专利文献1的图1中，DFE(80)包括模拟电路，并且抽头系数判定电路(90)和数据滤波电路(10)包括数字电路。当根据标准Gen1至Gen4设计和/或制造具有这种构造的多种DFE时，设计所需的时间增加，并且难以降低制造成本。括号中的上述附图标号是专利文献1的图1中使用的附图标号。
因此，本发明的发明人认为可以通过制备符合最高传送速率的标准Gen4的DFE并且在低传送速率的标准Gen1至Gen3中也使用制备的DFE，来减少设计所需的时间和制造成本。然而，在这种情况下，例如，作为DFE的组件的模拟电路所需的延迟时间根据传送速率而变化。因此，发生难以执行适当的均衡的问题。
在专利文献1中，描述了DFE的构造。然而，其没有认识到并且当然不会描述当以不同的传送速率使用DFE时，变得难以进行适当的均衡。
从说明书和附图的描述中，其它问题和新颖特征将变得明显。
根据实施例的半导体装置具有反馈均衡器。反馈均衡器具有将输入数据和反馈数据相加并输出加和数据的加法电路、对来自加法电路的加和数据进行采样并输出采样数据的第一采样电路、将来自第一采样电路的采样数据乘以抽头系数以产生反馈数据的乘法电路、在来自第一采样电路的采样数据的基础上确定抽头系数的抽头系数确定电路以及校准电路。校准电路调整自第一采样电路输出采样数据直到与采样数据相对应的加和数据被供应给第一采样电路为止的延迟时间或第一采样电路的采样定时。
根据本实施例，可以提供即使串行数据的传送速率(传送速度)改变时也能够执行适当的均衡的半导体装置。
附图说明
图1是图示根据第一实施例的DFE的构造的框图。
图2是图示根据第一实施例的校准模式中的操作的流程图。
图3是示意性地图示根据第一实施例的DFE的操作的说明图。
图4是图示根据第二实施例的DFE的构造的框图。
图5是图示根据第二实施例的校准模式中的操作的流程图。
图6A和6B是图示根据第二实施例的DFE的操作的波形图。
图7是图示根据第三实施例的DFE的构造的框图。
图8是图示根据第一实施例的接收单元的构造的示意框图。
图9是图示根据第一实施例的半导体装置的构造的框图。
图10是图示根据第一实施例的电子装置的构造的示意截面图。
图11A至图11C是图示DFE的基本操作的说明图。
图12A至图12C是说明DFE的问题的说明图。
具体实施方式
以下，将详细描述本发明的实施例。在用于说明实施例的所有图中，相同的附图标号在原则上被指定给相同的部件，并且它们的重复描述原则上将不再重复。
第一实施例
为了便于理解实施例，首先，将描述DFE的基本操作和串行数据的传送速率改变的情况下的问题。
DFE的基本操作
图11A至图11C是图示DFE的基本操作的说明图。图11A是示意性地图示DFE中的波形的均衡的说明图。图11B是图示当具有矩形波形的输入数据被供应给信号线的输入端子时从信号线的输出端子输出的输出数据的波形的波形图。图11C是图示通过DFE对信号线的传输特性进行均衡而整形的输出数据的波形的波形图。为了便于说明，将描述将矩形波形供应给信号线的输入端子并均衡脉冲响应的波形的情况。
在图11A中，W(0)指示当前的输入数据的波形，W(-1)指示比当前时间早(过去)的输入数据的波形。W(+1)指示比当前时间晚(将来)的输入数据的波形。在DFE中，通过将由过去的输入数据乘以抽头系数获得的反馈数据加到当前的输入数据/从当前的输入数据减去该反馈数据，使与当前的输入数据相对应的输出数据的波形整形。通过该操作，均衡信号线的传输特性。在下面的描述中，假设相加了反馈数据。然而，通过使反馈数据反相并加上它，实质上加法意味着减法。在图11A中，输入数据的波形W(-1)、W(0)和W(+1)被绘制为眼图。
在如图11B所示的具有矩形形状的输入数据的波形W(0)被供应给信号线的输入端子的情况下，根据信号线的传输特性，从信号线的输出端子输出的输出数据的波形劣化，并且波形变为例如由图11B中的WV指示的波形，而不同于输入数据的波形W(0)。在DFE中，在图11A中，在预定定时ts对过去的输入数据的波形W(-1)进行采样。通过采样获得的采样数据和抽头系数TP(1)由乘法电路15(1)相乘以产生反馈数据，并且反馈数据在预定定时tb(-1)被加到当前波形W(0)(从当前波形W(0)减去)。当信号线的传输特性相对于时间恒定时，通过将采样数据乘以适当抽头系数TP(1)而获得的反馈数据指示在预定定时tb(-1)的波形WV的值W(-1)ts。因此，通过使由反馈数据指示的值W(-1)ts反相并将结果相加到波形WV，如图11C所示，波形的失真在预定定时tb(-1)处被整形。
类似地，尽管未图示，但是对于过去的输入数据的波形W(-2)和W(-3)，当供应这些波形时，它们被采样并与适当的抽头系数相乘以分别产生指示在预定定时tb(-2)和tb(-3)的波形WV的值W(-2)ts和W(-3)ts的反馈数据。通过将反馈数据加到定时tb(-2)和tb(-3)的波形WV，如图11C所示，波形在定时tb(-2)和tb(-3)处被整形。结果，信号线的传输特性被均衡，并且获得如图11C所示的整形的波形WVE的输出数据。
在图11A至图11C中，横轴指示时间，纵轴指示电压。
在传送速率改变的情况下的问题
接下来，将描述传送速率改变的情况下，即均衡不同传送速率的串行数据的情况下的问题。均衡不同传送速率的串行数据的情况的一个示例是：制备符合最高传送速率的标准Gen4的DFE作为所谓的宏电路并将其用作其它标准Gen1至Gen3的DFE的情况。
图12A至图12C是说明DFE的问题的说明图。图12A至图12C与图11A至图11C类似，并且相同的附图标记和附图标号被指定给相同的部件。在图12A中，乘法电路15(1)包括模拟电路。设置乘法电路15(1)的延迟时间，使得过去的输入数据的波形W(-1)在预定定时ts被采样，并且在预定定时tb(-1)将当前的输入数据与反馈数据相加。与过去的输入数据的波形W(-2)和W(-3)相对应的未图示的乘法电路的延迟时间也被设置为使得在预定定时ts对波形采样，并在预定定时tb(-2)和tb(-3)处将当前的输入数据和反馈数据相加。
由于乘法电路15(1)包括模拟电路，所以即使当串行数据的传送速率改变时，延迟时间也几乎恒定。也就是说，虽然作为串行数据供应的输入信号的波形的周期当传送速率改变时改变，但是乘法电路15(1)的延迟时间几乎是恒定的。
在用于标准Gen4的DFE中，乘法电路15(1)的延迟时间被设置为使得在定时ts采样之后，在定时tb(-1)将反馈数据加到输入数据，以便能够均衡标准Gen4的传送速率的串行数据。当用于标准Gen4的DFE也用于标准Gen1至Gen3时，将反馈数据加到输入数据的定时变得更早。在图12A中，加法的定时仅变早了时间DL，并且改变到定时tb(-1)R。
由于加法的定时变得更早，因此在标准Gen4中在定时tb(-1)相加的反馈数据的值W(-1)ts在定时tb(-1)R被加到(X标记)波形WV，如图12B所示。由于反馈数据被反相并相加，因此均衡的波形WVE变得如图12C所示，波形WVE在定时tb(-1)处具有值ER(-1)，而没有被充分整形。
虽然上面已经描述了乘法电路15(1)，但是类似地，过去的输入数据W(-2)和W(-3)也不是在定时tb(-2)和tb(-3)而是在定时tb(-2)R和tb(-3)R被加到的波形WV，并且如图12C所示，输出了没有充分均衡的波形WVE。
具体地说，在乘法电路15(1)中，将恰好在当前的输入数据之前输入的输入数据W(-1)作为反馈数据加到当前的输入数据W(0)。因此，乘法电路15(1)所允许的时间比与其它输入数据W(-2)和W(-3)相对应的乘法电路所允许的时间短。因此，具体而言，乘法电路15(1)包括可以缩短延迟时间的模拟电路。从图11B和图12B可以理解，由乘法电路15(1)产生并加到波形WV的值W(-1)ts大。由此，当添加乘法电路15(1)产生的反馈数据的定时从预定定时改变时，均衡的波形的失真变得比添加其它反馈数据的定时改变的情况更大。因此，重要的是，与其它反馈数据相比，将添加尤其由乘法电路15(1)产生的反馈数据的定时变为预定定时tb(-1)。
虽然已经描述了将符合标准Gen4的DFE作为宏电路用作其它标准的DFE的示例，但是类似地，在制备例如符合标准Gen1的DFE作为宏电路并使用它作为另一标准的DFE的情况下，也输出没有充分均衡的波形WVE。
此外，当加法的定时改变为图12A中的阴影区域EQ1和EQ2时，存在执行错误均衡的可能性。
也就是说，当串行数据的传送速率(传送速度)改变时，难以适当地执行均衡，并且出现输出没有充分整形的波形或错的波形的问题。
电子装置
接下来，将描述根据第一实施例的具有DFE的电子装置的示例。图10是图示根据第一实施例的电子装置EPP的构造的示意截面图。电子装置EPP具有安装在印刷板BPS上的多个半导体装置和电子部件。尽管没有限制，在印刷板BPS上，安装了多个插座或插槽。在图10中，仅绘制了安装在印刷板BPS上的一个半导体装置LS-CP和两个插槽SL0和SL1。在图10中，BPB指示形成在印刷板BPS中的信号线。
安装在印刷板BPS上的半导体装置LS-CP例如是中央处理单元并且耦接到信号线BPB。插槽SL0和SL1也耦接到信号线BPB。经由信号线BPB，在半导体装置LS-CP以及插槽SL0和SL1之间发送/接收数据。符合PCI Express标准的卡CRD0和CRD1插入插槽SL0和SL1中。虽然也在卡CRD0和CRD1上安装多个半导体装置和电子部件，但是在图10中图示了安装在卡CRD0(CRD1)上的两个半导体装置LS-DFE和LS-0(LS-DFE和LS-1)。在图10中，安装在卡CRD0和CRD1上的半导体装置LS-DFE是各自在内部具有DFE的半导体装置，并且LS-0和LS-1是各自向半导体装置LS-DFE发送数据/从半导体装置LS-DFE接收数据并执行期望的处理的半导体装置。
在安装在卡CRD0和CRD1上的半导体装置LS-DFE与半导体装置LS-CP之间，经由信号线BPB发送/接收串行数据。因此，对安装在半导体装置LS-DFE上的DFE，供应具有根据信号线BPB的传输特性失真的波形的数据作为输入数据。在半导体装置LS-DFE中，信号线BPB被均衡，具有整形的波形的输出数据被供应给半导体装置LS-0和LS-1，并且在半导体装置LS-0和LS-1中执行期望的处理。
插入插槽SL0和SL1的卡CRD0和CRD1可以是符合相同标准Gen4的卡或符合例如彼此不同的标准(例如Gen4和Gen1)的卡。
半导体装置LS-DFE的构造
图9是图示根据第一实施例的半导体装置LS-DFE的构造的框图。被交替的长线和两个短线的虚线包围的半导体装置LS-DFE具有一个半导体基板和形成在半导体基板上的多个电路块，但是不限于此。在图9中，仅图示了在多个电路块中进行说明所需的电路块。在图9中，半导体装置LS-DFE具有SerDes电路SEDC、中央处理单元CPC、包括易失性存储器和非易失性存储器的存储器MEM以及逻辑电路LOG，这些电路块经由总线BUS相互耦接，并且数据、控制信号等相互发送/接收。
SerDes电路SEDC具有物理层PHY、链路层LINK和接口PIPE。链路层LINK耦接到总线BUS，并且在SerDes电路SEDC和总线BUS之间发送/接收数据和控制信号。接口PIPE在具有PCS(物理编码子层)的功能的物理层PHY和链路层LINK之间接口。物理层PHY具有发送单元TXU和接收单元RXU，并且执行并行数据和串行数据之间的转换。
串行数据例如通过图10所示的印刷板BPS中的信号线BPB发送，由接收单元RXU接收，并通过物理层PHY转换为并行数据，并且并行数据经由接口PIPE和链路层LINK被供应给总线BUS。中央处理单元CPC根据存储在存储器MEM中的程序处理供应给总线BUS的并行数据，并且经处理的数据被供应给逻辑电路LOG等。相反，从逻辑电路LOG等供应到总线BUS的并行数据经由链路层LINK和接口PIPE被供应给物理层PHY。供应给物理层PHY的并行数据被转换为串行数据，并且串行数据由发送单元TXU发送到信号线BPB。
通过上述操作，在图10所示的电子装置EPP中，经由半导体装置LS-CP和半导体装置LS-DFE之间的信号线BPB发送/接收串行数据。安装在卡CRD0(CRD1)上的半导体装置LS-0(LS-1)例如通过半导体装置LS-DFE中的逻辑LOG耦接，并且在半导体装置LS-0(LS-1)和半导体装置LS-DFE之间经由逻辑LOG执行数据和控制信号的发送/接收。
尽管已经描述了图10所示的电子装置EPP作为示例，但是本发明不限于该示例。例如，图9所示的半导体装置LS-DFE可以安装在安装有连接器的印刷板上，并且经由耦接到连接器的缆线耦接到对应的电子装置或半导体装置。在这种情况下，耦接到连接器的缆线用作发送数据的信号线。在图10中，已经描述了使用不同于LS-DFE的半导体装置LS-0(LS-1)作为实现期望的功能的半导体装置的示例。可替换地，可以在半导体装置LS-DFE中实现期望的功能。
接收单元的构造
接下来，将描述根据第一实施例的接收单元RXU的构造。接收单元RXU具有均衡信号线BPB(图9和图10)的传输特性的DFE。图8是图示根据第一实施例的接收单元RXU的构造的示意框图。接收单元RXU具有主要包括模拟电路的电路块ANGC和主要包括数字电路的电路块DIGC。在第一实施例中，作为输入数据的串行数据由差分信号供应，但是不限于此。在图8中，差分信号由附图标记RXINN和RXINP指示。具体地，彼此互补地改变的差分信号RXINN和RXINP通过信号线BPB传播并被供应给接收单元RXU。
电路块ANGC具有输入/输出电路IOU、线性放大电路VGA、选择器SEL和DFE 1、采样电路SMP、解复用器DMUL、CDR电路CDRC和相位插值电路PHI。
输入/输出电路IOU具有差分放大电路DAP和检测电路DETC，但不限于此。向差分放大电路DAP和检测电路DETC供应差分信号RXINN和RXINP。差分放大电路DAP放大差分信号RXINN和RXINP，并输出经放大的信号。检测电路DETC检测通过差分信号RXINN和RXINP是否供应串行数据。因此，在输入/输出电路IOU中，当检测到串行数据的供应时，由差分放大电路DAP放大的差分信号被供应给线性放大电路VGA。
在第一实施例中，通过线性放大电路VGA，将经线性放大的输入数据供应给选择器SEL，但是不限于此。当由选择器SEL选择通过线性放大电路VGA放大的输入数据时，输入数据被供应给DFE 1。DFE1使发送串行数据的信号线(例如，如图9和图10所示的信号线BPB)的传输特性均衡并且对所供应的输入数据的波形进行整形。由于稍后将详细描述DFE 1，所以在此不再赘述。
波形被整形并从DFE 1输出的输出数据被供应给采样电路SMP。采样电路SMP与供应给时钟输入端子ck的时钟信号同步地对来自DFE 1的输出数据采样，并将采样得到的二进制采样数据供应给CDR电路CDRC以及供应给解复用器DMUL。
CDR电路CDRC是时钟数据恢复电路，并且从采样电路SMP输出的二进制采样数据提取关于适当时钟信号的相位的相位信息。由CDR电路CDRC提取的相位信息被供应给相位插值电路PHI。相位插值电路PHI接收由时钟产生电路CGC产生的时钟信号CCK，在来自CDR电路CDRC的相位信息的基础上调整所供应的时钟信号CCK的相位，并将通过调整获得的时钟信号SCCK输出到采样电路SMP的时钟输入端子ck和DFE 1。通过上述操作，采样电路SMP可以在相位被适当调整的时钟信号SCCK的基础上对来自DFE 1的输出数据采样。同样将适当相位的时钟信号SCCK供应给DFE 1。从调整相位的观点来看，相位插值电路也可以被认为是相位调整电路。
从采样电路SMP输出的二进制采样数据被供应给解复用器DMUL，并由解复用器DMUL转换成并行数据。
来自解复用器DMUL的并行数据被供应给电路块DIGC。电路块DIGC具有控制电路CNTL。尽管没有限制，但是来自解复用器DMUL的并行数据被供应给控制电路CNTL，并且将与供应给接收单元RXU的串行数据相对应的并行数据经由控制电路CNTL输出作为输出数据RxDT。控制电路CNTL控制DFE 1。控制在图8中示意性地绘制为控制信号cntr。如将详细描述的，根据第一实施例的DFE 1具有两种模式，并且通过控制电路CNTL的控制在两种模式中的任一种中操作。
在第一实施例中，尽管没有限制，但是要从发送单元TXU发送的发送串行数据也被供应给选择器SEL。通过选择器SEL选择发送串行数据，发送串行数据也被发送并供应给DFE1。显然，在电路块ANGC中，可以将从线性放大电路VGA输出的数据作为输入数据供应给DFE1而不经由选择器SEL。
DFE的构造
图1是图示根据第一实施例的DFE的构造的框图。在图1中，1表示判定反馈均衡器(DFE)并且2表示控制DFE 1的控制单元。控制单元2包括数字电路。因此，参考图8，控制单元2提供在电路块DIGC中。显然，控制单元2可以被提供用于如图8所示的电路块ANGC(例如DFE1中)。
DFE 1具有操作可以被停止的缓冲电路10(以下，也称为可停止缓冲电路)、加法电路11、第一采样电路12、第二采样电路13、延迟电路14(1)至14(n+1)、乘法电路15(1)至15(n)以及可变延迟电路16(1)至16(n)。
根据第一实施例的DFE 1具有两种操作模式：均衡输入数据D0并输出整形的输出数据OD的均衡模式以及根据传送速率调整延迟时间的校准模式。
输入数据D0经由可停止缓冲电路10被供应给加法电路11。加法电路11将来自可停止缓冲电路10的输入数据D0和稍后将描述的反馈数据相加，并输出结果数据。由加法电路11获得的加和数据被供应给第一采样电路12和第二采样电路13。
第一采样电路12具有输入端子DI、输出端子Q和时钟输入端子ck。将相位被调整的周期时钟信号SCCK从相位插值电路PHI供应给第一采样电路12的时钟输入端子ck，并将来自加法电路11的加和数据供应给输入端子DI。第一采样电路12与供应给时钟输入端子ck的时钟信号SCCK同步地抓取供应给输入端子DI的加和数据，对其进行二值化，并从输出端子Q输出结果数据。也就是说，第一采样电路12与时钟信号SCCK同步地对加和数据采样。
第二采样电路13具有输入端子DI1和DI2、输出端子Q和时钟输入端子ck。偏移OFS被供应给输入端子DI2，并且来自加法电路11的加和数据被供应给输入端子DI1。第二采样电路13与供应给时钟输入端子ck的时钟信号SCCK同步地抓取加和数据。此时，使用供应给第二输入端子DI2的偏移OFS作为参考，供应给第一输入端子DI1的加和数据被二进制化。也就是说，通过确定加和数据高于还是低于偏移OFS来将加和数据二进制化，并且二进制化的数据与时钟信号SCCK同步地被抓取。换句话说，使用偏移OFS作为参考，第二采样电路13对加和数据进行采样。
第一采样电路12和第二采样电路13例如与时钟信号SCCK的上升沿同步地抓取加和数据并使用偏移OFS作为参考抓取加和数据。具体地，第一和第二采样电路12和13中的每一个与时钟信号SCCK的上升沿同步地对加和数据进行采样。从第一采样电路12的输出端子Q输出与所抓取的加和数据相对应的二进制数据作为采样数据D1和输出数据OD。
如参考图8所描述的，在由CDR电路CDRC获得的相位信息的基础上，通过相位插值电路PHI调整时钟信号CCK的相位来产生时钟信号SCCK。
延迟电路14(1)至14(n+1)中的每一个具有时钟输入端子ck、输入端子DI和输出端子Q。与第一采样电路12类似，延迟电路14(1)至14(n+1)中的每一个也与时钟信号SCCK(例如，上升沿)同步地抓取供应给输入端子DI的数据，并从输出端子Q输出数据。延迟电路14(1)的输入端子DI耦接到第一采样电路12的输出端子Q，并且延迟电路14(1)的输出端子Q耦接到未图示的延迟电路14(2)的输入端子DI。类似地，后续延迟电路中的每一个的输出端子耦接到下一级的延迟电路的输入端子，并且延迟电路14(n)的输出端子Q耦接到延迟电路14(n+1)的输入端子DI。具体地，延迟电路14(1)至14(n+1)串联耦接，并且时钟信号SCCK被供应给延迟电路14(1)至14(n+1)的时钟输入端子ck。以这种方式，延迟电路14(1)至14(n+1)构造与时钟信号SCCK同步地操作的移位寄存器。
来自第一采样电路12的输出端子Q的采样数据D1被供应给作为移位寄存器的第一级的延迟电路14(1)的输入端子DI。每当时钟信号SCCK改变时，来自第一采样电路12的采样数据D1在构造移位寄存器的级(延迟电路14(1)至14(n+1))中移动，并且从相应级(延迟电路14(1)至14(n+1))的输出端子Q输出作为采样数据D2至Dn+1。
在将供应给可停止输入缓冲电路10的输入数据D0设置为当前时间点的数据的情况下，根据在当前时间点之前(过去)的输入数据的采样数据D1和差错信号E1从第一和第二采样电路12和13的输出端子Q输出。也就是说，当时钟信号SCCK在当前时间点之前改变一次时，与在第一和第二采样电路12和13中抓取的加和数据相对应的采样数据作为采样数据D1和差错信号E1从输出端子Q输出。
每当时钟信号SCCK改变时，从第一采样电路12的输出端子Q输出的采样数据通过延迟电路14(1)到14(n+1)传播，并被存储在延迟电路中并被输出。也就是说，从第一采样电路12朝向延迟电路14(n+1)从输出端子Q输出根据在时间上更靠近当前时间点的输入数据的采样数据D1到根据更早的时间(过去)的输入数据的采样数据Dn+1。在图1中，在延迟电路14(1)至14(n+1)中指示的参考标号Z-1表达Z变换指示中的延迟电路。
在第一实施例中，第一采样电路12的输出端子Q经由可变延迟电路16(1)耦接到乘法电路15(1)。可变延迟电路16(1)的延迟时间由延迟时间信息SD(1)确定。因此，从第一采样电路12的输出端子Q输出的采样数据D1仅延迟了由延迟时间信息SD(1)确定的时间，并且结果数据被供应给乘法电路15(1)。乘法电路15(1)执行所供应的采样数据D1和抽头系数TP(1)之间的乘法并输出反馈数据。在第一实施例中，乘法电路15(1)将乘法结果反相，并输出通过反相获得的乘法结果作为反馈数据。
延迟电路14(1)的输出端子Q经由延迟时间由延迟时间信息SD(2)确定的可变延迟电路16(2)还耦接到乘法电路15(2)。因此，从延迟电路14(1)的输出端子Q输出的采样数据D2仅延迟了由延迟时间信息SD(2)确定的时间，并且结果数据被供应给乘法电路15(2)。乘法电路15(2)执行抽头系数TP(2)和所供应的采样数据D2之间的乘法，使计算结果反相，并输出结果数据作为反馈数据。在多个延迟电路的其余部分(在图1中，14(n)作为示例)也类似地，从延迟电路(14(n))输出的采样数据(Dn)仅延迟了由延迟时间信息(SD(n))确定的时间，结果数据被供应给对应的乘法电路(15(n))并在对应的乘法电路(15(n))中乘以抽头系数(TP(n))，将结果数据反相，并将反相的数据作为反馈数据输出。
从乘法电路15(1)至15(n)中的每一个输出的反馈数据被供应给加法电路11。加法电路11执行反馈数据与从可停止缓冲电路10供应的输入数据D0之间的加法计算。由于乘法电路15(1)至15(n)中的每一个输出反相的反馈数据，所以加法电路11基本上用作减法电路，并且用于从输入数据D0中减去反馈数据。
控制单元2具有数据差错率判定电路3、延迟确定电路4、抽头系数确定电路5、控制电路6、抽头系数寄存器7和延迟寄存器8。数据差错率判定电路3、延迟确定电路4和抽头系数确定电路5由控制电路6控制。控制电路6确定数据差错率判定电路3、延迟确定电路4和抽头系数确定电路5中的每一个的操作模式，操作模式为均衡模式或校准模式。稍后将详细描述均衡模式和校准模式。在第一实施例中，在校准模式中，调整延迟时间。在均衡模式中，使用调整的延迟时间对输入数据进行均衡。
控制电路6例如检测半导体装置LS-DFE的通电，并且操作数据差错率判定电路3、延迟确定电路4和抽头系数确定电路5，使得DFE1在校准模式中操作。在校准模式中延迟时间调整完成之后，控制电路6操作数据差错率判定电路3、延迟确定电路4和抽头系数确定电路5，使得DFE 1在均衡模式中操作。由控制电路6对数据差错率判定电路3、延迟确定电路4和抽头系数确定电路5的控制与图8中示意性地图示的控制信号cntr相对应。
向数据差错率判定电路3供应来自第一采样电路12和延迟电路14(1)至14(n+1)的采样数据D1至Dn+1。向数据差错率判定电路3供应从第二采样电路13的输出端子Q输出的采样数据作为差错信号E1。延迟确定电路4在来自校准模式中的数据差错率判定电路3的信息的基础上产生延迟时间信息SD(1)至SD(n)，并将延迟时间信息供应给延迟寄存器8和可变延迟电路16(1)至16(n)。延迟寄存器8具有与可变延迟电路16(1)至16(n)相对应的多个位。在图1中，仅图示了延迟寄存器8的多个位中的与可变延迟电路16(1)、16(2)和16(n)相对应的位DD1、DD2和DDn。位DD1、DD2和DDn中的每一个包括多个位，使得延迟时间改变范围变宽。
如将在以下描述的，在校准模式中，延迟确定电路4将延迟时间信息SD(1)至SD(n)的值改变，使得可变延迟电路16(1)至16(n)中的每一个的延迟时间成为适当的延迟时间。虽然没有限制，但是当可变延迟电路16(1)至16(n)中的每一个的延迟时间变为适当值时，将与延迟时间相对应的延迟信息SD(1)至SD(n)存储在延迟寄存器8的对应位DD1至DDn中。在第一实施例中，延迟寄存器8的位DD1至DDn中存储的延迟时间信息SD(1)至SD(n)被连续保持在延迟寄存器中。
抽头系数确定电路5产生供应给乘法电路15(1)至15(n)的抽头系数TP(1)至TP(n)。抽头系数确定电路5产生控制可停止缓冲电路10的缓冲控制信号BCT。产生的抽头系数TP(1)至TP(n)和缓冲控制信号BCT被存储在抽头系数寄存器7中。抽头系数寄存器7具有与可停止缓冲电路10和乘法电路15(1)至15(n)相对应的多个位，并且抽头系数确定电路5产生的缓冲控制信号BCT和抽头系数TP(1)至TP(n)被存储在对应的位中并被供应给可停止缓冲电路10和乘法电路15(1)至15(n)。在图1中，图示了与可停止缓冲电路10相对应的位W0z和与乘法电路15(1)、15(2)和15(n)相对应的位W1、W2和Wn。
在校准模式中，抽头系数确定电路5将抽头系数TP(1)至TP(n)设置为预定值，并且通过控制可停止缓冲电路10的缓冲控制信号BCT将可停止缓冲电路10设置为停止状态。在均衡模式中，抽头系数确定电路5在来自数据差错率判定电路3的信息的基础上确定抽头系数TP(1)至TP(n)，并产生操作可停止缓冲电路10的缓冲控制信号BCT。
接下来，将描述校准模式和均衡模式中的操作。
校准模式
图2是图示根据第一实施例的校准模式中的操作的流程图。参考图1和图2，将描述DFE 1在校准模式中的操作。
当检测到半导体装置LS-DFE的通电时，图1所示的控制电路6执行校准模式。在图2中，DFE 1开始调整延迟量的校准(步骤S10)。接下来，DFE 1执行步骤S11。在步骤S11中，控制电路6指令抽头系数确定电路5产生停止可停止缓冲电路10的缓冲控制信号BCT，并且还产生各自具有预定值的抽头系数TP(1)至TP(n)。抽头系数TP(1)至TP(n)的预定值的示例是最大值(第一值)。
响应于上述指令，在步骤S11中，抽头系数确定电路5产生停止可停止缓冲电路10的缓冲控制信号BCT，并产生具有最大值的抽头系数TP(1)至TP(n)。所产生的缓冲控制信号BCT和抽头系数TP(1)至TP(n)被存储在抽头系数寄存器7中的对应位W0z和W1至Wn中。通过操作，在步骤S11中，可停止缓冲电路10进入停止状态，并且具有最大值的抽头系数TP(1)至TP(n)分别被供应给乘法电路15(1)至15(n)。当可停止缓冲电路10停止时，不向加法电路11供应来自可停止缓冲电路10的输入数据D0，而仅供应来自乘法电路15(1)至15(n)的反馈数据。
在步骤S11中，控制电路6操作数据差错率判定电路3和延迟确定电路4。在这种情况下，控制电路6指令延迟确定电路4产生指示预定延迟时间的延迟时间信息SD(1)至SD(n)。响应该指令，延迟确定电路4产生各自指示预定延迟时间的延迟时间信息SD(1)至SD(n)。预定延迟时间例如是可以在可变延迟电路16(1)至16(n)中的每一个中设置的最短延迟时间。产生的延迟时间信息SD(1)至SD(n)被供应给对应的可变延迟电路16(1)至16(n)。产生的延迟时间信息SD(1)至SD(n)可以存储在延迟寄存器8的对应位DD1至DDn中，也可以不存储。
在步骤S11中，当时钟信号SCCK改变时，第一和第二采样电路12和13对来自加法电路11的加和数据的波形进行采样。由于可停止缓冲电路10此时处于停止状态，因此对加法电路11不供应输入数据D0的波形，而仅供应来自乘法电路15(1)至15(n)中的每一个的反馈数据的波形。结果，加法电路11将来自乘法电路15(1)至15(n)的反馈数据相加，以产生加和数据。因此，在校准模式中，通过仅将来自乘法电路15(1)至15(n)的反馈数据相加而获得的加和数据的波形被第一和第二采样电路12和13进行采样。
通过第一采样电路12的采样获得的采样数据D1被可变延迟电路16(1)仅延迟了由延迟时间信息SD(1)指定的延迟时间，并且结果数据被供应给乘法电路15(1)。在乘法电路15(1)中，执行具有最大值的抽头系数TP(1)与来自可变延迟电路16(1)的延迟的采样数据之间的计算，结果数据被反相，并且反相数据作为反馈数据被供应给加法电路11。类似地，从延迟电路14(1)至14(n)输出的采样数据D2至Dn被可变延迟电路16(2)至16(n)仅延迟了由延迟时间信息SD(2)至SD(n)指定的延迟时间，并且在乘法电路15(2)至15(n)中将结果数据分别乘以最大抽头系数TP(2)至TP(n)。乘法的结果被反相，并且将反相数据作为反馈数据供应给加法电路11。
每当时钟信号SCCK改变时，乘法电路15(1)至15(n)输出反相的反馈数据。因此，如果可变延迟电路16(1)至16(n)的延迟时间被设置为适当值，则从加法电路11输出的加和数据的波形在垂直方向上与时钟信号SCCK的改变同步地改变。在以二进制查看加和数据的情况下，数据成为与时钟信号SCCK的改变同步地在逻辑值“1”和逻辑值“0”之间交替地切换的数据。通过将抽头系数TP(1)至TP(n)中的每一个设置为最大值，可以使从加法电路11输出的加和数据的波形的改变变大。
在步骤S12中，控制电路6指令数据差错率判定电路3判定数据差错率。响应于该指令，数据差错率判定电路3在从第一采样电路12和延迟电路14(1)至14(n+1)输出的采样数据D1至Dn+1和/或从第二采样电路13输出的差错信号E1的基础上判定差错率。当适当地设置可变延迟电路16(1)至16(n)的延迟时间并且适当地设置反馈数据的加法定时时，加和数据成为与时钟信号SCCK同步地在逻辑值“1”和逻辑值“0”之间交替地改变(切换)的数据。当逻辑值如上所述交替地改变的加和数据由第一采样电路12与时钟信号SCCK同步地进行采样时，采样数据D1也变为逻辑值在“1”和“0”之间交替地改变的数据。
包括延迟电路14(1)至14(n+1)的移位寄存器使采样数据D1移位，以产生采样数据D2至Dn+1。因此，当可变延迟电路16(1)至16(n)的延迟时间被适当地设置时，采样数据D2至Dn+1中的每一个也变为逻辑值在“1”和“0”之间交替地改变的数据。
数据差错率判定电路3将例如采样数据D1至Dn+1中的每一个的值不交替地变为逻辑值“1”和逻辑值“0”的比率掌握作为差错率。值不会交替地变为逻辑值“1”和逻辑值“0”的比率(差错率)越高，在可变延迟电路16(1)至16(n)中设置的延迟时间越多是不适当的，也就是说，加法的定时不适当。尽管以采样数据D1至Dn为例描述了差错率的掌握，例如差错信号E1的逻辑值不交替改变的比率可以被掌握为差错率，或者差错率可以使用采样数据D1至Dn+1和差错信号E1来掌握。
在第一实施例中，针对差错率设置预定阈值。数据差错率判定电路3通过比较在步骤S12中所掌握的差错率和预定阈值来判定差错率。当差错率大于预定阈值时，数据差错率判定电路3指令延迟确定电路4调整延迟量(步骤S13)。
响应于该指令，延迟确定电路4改变延迟时间信息SD(1)至SD(n)。通过改变延迟时间信息SD(1)至SD(n)，可变延迟电路16(1)至16(n)中的延迟时间被改变。例如，通过将延迟时间信息SD(1)至SD(n)从可以在可变延迟电路16(1)至16(n)中设置的最短延迟时间改变，延迟时间变长。在这种情况下，可以改变延迟时间信息SD(1)至SD(n)中的所有延迟时间信息，或者可以仅改变延迟时间信息的一部分。在改变延迟时间信息SD(1)至SD(n)之后，通过再次改变时钟信号SCCK，根据改变的延迟时间信息SD(1)至SD(n)的新的采样数据D1至Dn+1和新的差错信号E1被供应给数据差错率判定电路3。可停止缓冲电路10保持停止状态。
在新的采样数据D1至Dn+1和新的差错信号E1的基础上，数据差错率判定电路3在步骤S12中再次掌握差错率，并将其与预定阈值进行比较。重复步骤S12和S13直到差错率变得小于阈值为止。
当差错率变得小于预定阈值时，在步骤S14中，数据差错率判定电路3指令延迟确定电路4，以将此时延迟确定电路4产生的延迟时间信息SD(1)至SD(n)存储到位DD1至DDn。响应于该指令，当差错率小于阈值时，延迟确定电路4将产生的时间信息SD(1)至SD(n)存储到延迟寄存器8的对应位DD1至DDn。
在步骤S15中，数据差错率判定电路3指令抽头系数确定电路5产生操作可停止缓冲电路10的缓冲控制信号BCT。响应于此，抽头系数确定电路5产生操作可停止缓冲电路10的缓冲控制信号BCT并将其存储在抽头系数寄存器7中的位W0z中。通过存储在位W0z中的缓冲控制信号BCT，可停止缓冲电路10开始操作，并且可以将输入数据D0供应给加法电路11。
在步骤S15之后，执行步骤S16。在步骤S15中完成调整延迟时间的校准，并且DFE 1移位到均衡模式。在移位到均衡模式时，维持存储在延迟寄存器8中的延迟时间信息SD(1)至SD(n)，并且还维持存储在抽头系数寄存器7中的位W0z中的缓冲控制信号BCT。
均衡模式
均衡模式在DFE 1中对信号线BPB(图9)的传输特性进行均衡并对输入数据D0的波形进行整形以使得输出与供应给DFE 1的输入数据D0(在图8中，从线性放大电路VGA供应的输入数据)相对应的输出数据的模式。
在均衡模式中，控制电路6使数据差错率判定电路3和抽头系数确定电路5操作。尽管没有限制，但是在第一实施例中，在均衡模式中，延迟确定电路4被设置为非操作状态。尽管延迟确定电路4被设置为非操作状态，但是在均衡模式中也连续地输出存储在延迟寄存器8中的延迟时间信息SD(1)至SD(n)。类似地，也连续地输出存储在抽头系数寄存器7中的位W0z中的缓冲控制信号BCT。
在均衡模式中，输入数据D0经由设置在操作状态的可停止缓冲电路10被供应给加法电路11。对加法电路11供应来自乘法电路15(1)至15(n)中的每一个的反馈数据。来自可停止缓冲电路10的输入数据D0和来自乘法电路15(1)至15(n)中的每一个的反馈数据由加法电路11相加，并且加法得到的加和数据被第一和第二采样电路12和13与时钟信号SCCK同步地采样。
从第一采样电路12的输出端子Q输出的采样数据D1和从延迟电路14(1)至14(n)的输出端子Q输出的采样数据D2至Dn被可变延迟电路16(1)至16(n)仅延迟了由延迟寄存器8的对应位DD1至DDn输出的延迟时间信息SD(1)至SD(n)表达的延迟时间，并将结果数据供应给乘法电路15(1)至15(n)。在乘法电路15(1)至15(n)中，将仅延迟了由延迟时间信息SD(1)至SD(n)表达的延迟时间的采样数据D1至Dn与对应的抽头系数TP(1)至TP(n)相乘。结果数据作为反馈数据被供应给加法电路11。
在第一实施例中，可以通过供应给可变延迟电路16(1)的延迟时间信息SD(1)来改变自从第一采样电路12的输出端子Q输出采样数据D1直到与采样数据D1相对应的反馈数据被供应给加法电路11或者第一采样电路12的输入端子DI为止的延迟时间。类似地，也可以通过分别供应给可变延迟电路16(2)至16(n)的延迟时间信息SD(2)至SD(n)来改变自从延迟电路14(1)至14(n)的输出端子Q输出采样数据D2至Dn直到与采样数据D2至Dn相对应的反馈数据被供应给加法电路11或第一采样电路12的输入端子DI为止的延迟时间。
通过上述校准模式中的调整，延迟时间信息SD(1)至SD(n)的值被设置为使得差错率降低。也就是说，在第一实施例中，可变延迟电路16(1)至16(n)的延迟时间由延迟时间信息SD(1)至SD(n)确定，使得与采样数据D1至Dn相对应的反馈数据在差错率降低的定时被供应给加法电路11。因此，即使传送速率不同，通过在每个传送速率下执行上述校准模式，可以在适合于传送速率的定时将反馈数据供应给加法电路11，并且可以执行适当的均衡。结果，DFE 1可以产生具有与输入数据的波形更匹配的波形的输出数据。
在均衡模式中，采样数据D1至Dn+1和/或差错信号从数据差错率判定电路3供应给抽头系数确定电路5。抽头系数确定电路5在供应的采样数据D1至Dn+1和/或差错信号E1的基础上产生适合于执行均衡的抽头系数TP(1)至TP(n)，并将其供应给对应的乘法电路15(1)至15(n)。
图3是示意性地图示根据第一实施例的DFE的操作的说明图。图3与图12A类似。参考图3，将描述与图12A的情况的不同。在图1中，采样数据从可变延迟电路被供应给乘法电路。在图3中，为了实现与图12A的匹配，通过乘法电路15(1)将数据乘以抽头系数TP(1)，然后将结果数据供应给可变延迟电路16(1)，并将其加到输入数据的波形W(0)。通过乘法电路15(1)将输入数据的波形W(-1)乘以抽头系数TP(1)，乘法结果(反馈数据)由可变延迟电路16(1)仅延迟了由延迟时间信息SD(1)表达的延迟时间，并且延迟数据被加到输入数据的波形W(0)。如参考图12A所述的，当对应的传送速率改变时，将乘法电路15(1)的乘法结果相加的定时变为tb(-1)R。
另一方面，在第一实施例中，通过以改变的传送速率执行校准，获得适合于传送速率的延迟时间信息SD(1)。在均衡模式中，将乘法结果相加的定时仅改变了由所获得的延迟时间信息SD(1)表达的延迟时间DL，并且相加的定时成为适当的定时tb(-1)。因此，可以执行适当的均衡。可以防止相加的定时改变为图3中的阴影区域EQ1和EQ2，也可以防止错误的均衡。虽然已经描述了可变延迟电路16(1)和延迟时间信息SD(1)作为示例，但是对于其它可变延迟电路16(2)至16(n)和延迟时间信息SD(2)至SD(n)，也类似地执行操作。
如图1所示，第一采样电路12、第二采样电路13和延迟电路14(1)至14(n+1)与时钟信号SCCK同步地操作。当传送速率改变时，相应地改变时钟信号SCCK的频率。因此，采样数据D1至Dn+1和差错信号E1的周期也根据传送速率的改变而改变。然而，执行高速信号处理所需的乘法电路15(1)至15(n)包括模拟电路。特别地，请求产生与从第一采样电路12输出的采样数据D1相对应的反馈数据的乘法电路15(1)执行最高速度信号处理。通过用模拟电路构造乘法电路15(1)至15(n)，可以缩短乘法电路15(1)至15(n)中的延迟时间。然而，即使传送速率改变时，延迟时间几乎是恒定的，所以担心加法定时成为不适合的定时。另一方面，在第一实施例中，加法定时改变了由在校准模式中获得的延迟时间信息表达的延迟时间。
尽管已经参考图1描述了在可变延迟电路16(1)至16(n)的后级处提供乘法电路15(1)至15(n)的示例，但是可以如图3所示在乘法电路的后级处提供可变延迟电路。
第二实施例
图4是图示根据第二实施例的DFE的构造的框图。由于图4与图1类似，因此主要描述不同点。尽管在图1中DFE 1具有可变延迟电路16(1)至16(n)，但是根据第二实施例的DFE1没有提供可变延迟电路16(1)至16(n)。从第一采样电路12的输出端子Q和延迟电路14(1)至14(n)的输出端子Q输出的采样数据D1至Dn被供应给对应的乘法电路15(1)至15(n)。对应的抽头系数TP(1)至TP(n)和采样数据D1至Dn分别在乘法电路15(1)至15(n)中相乘，并且乘法的结果作为反馈数据被供应给加法电路11。
虽然在图1中控制单元2具有延迟确定电路4和延迟寄存器8，但在第二实施例中不具有延迟确定电路4和延迟寄存器8。同样在第二实施例中，控制单元2具有数据差错率判定电路23，但与图1所示的数据差错率判定电路3不同，其在采样数据D1至Dn和/或差错信号E1的基础上产生相位调整信号PHC。
在第二实施例中，相位插值电路的构造与图1中的不同。图4所示的相位插值电路PHI1具有两个调整寄存器20和21以及加法电路22。在调整寄存器20中，存储了来自CDR电路(时钟数据恢复电路)的相位信息。在调整寄存器21中，存储了基于来自数据差错率判定电路23的相位控制信号PHC的相位信息。存储在调整寄存器20中的相位信息与存储在调整寄存器21中的相位信息之间的和由加法电路22获得。从时钟产生电路CGC向相位插值电路PHI1供应时钟信号CCK。时钟信号CCK的相位根据由加法电路22获得的相位信息之和的值而改变并且时钟信号CCK的相位被调整。在图4中，SCCK指示具有调整的相位的时钟信号。
从CDR电路CDRC向调整寄存器20供应的相位信息例如是改变时钟信号CCK的相位的改变量，并且存储在调整寄存器21中的相位信息也是改变时钟信号CCK的相位的改变量。通过加法电路22获得改变量之和。时钟信号CCK的相位仅改变了由两个改变量之和指示的量，并且结果信号作为时钟信号SCCK1从相位插值电路PHI1输出。
在第二实施例中，在从数据差错率判定电路23输出的相位调整信号PHC的基础上改变或维持存储在调整寄存器21中的改变量。例如，当相位调整信号PHC指示第一状态时，存储在调整寄存器21中的改变量减小或增大，并且减小或增大的改变量被存储在调整寄存器21中。另一方面，当相位调整信号PHC指示第二状态时，存储在调整寄存器21中的改变量被维持而不改变。也就是说，当相位调整信号PHC指示第一状态时，时钟信号SCCK的相位提前(或滞后)，并且通过存储在调整寄存器21中的改变量来确定提前相位的量(或滞后相位的量)。另一方面，当相位调整信号PHC指示第二状态时，时钟信号SCCK的相位不改变。可以通过例如将当相位调整信号PHC处于第一状态时向下或向上计数的计数器耦接到调整寄存器21，来实现根据相位调整信号PHC的状态改变存储在调整寄存器21中的改变量的构造。显然，本发明不限于该构造。
由相位插值电路PHI1产生的时钟信号SCCK1被供应给第一和第二采样电路12和13的时钟输入端子ck。在第二实施例中，时钟信号SCCK1也被供应给延迟电路14(1)至14(n+1)的时钟输入端子ck。
接下来，将描述在第二实施例中执行的校准模式。
校准模式
图5是图示根据第二实施例的校准模式中的操作的流程图。在图5中，步骤S20与图2中描述的步骤S10相同，因此不再重复描述。步骤S21与步骤S11类似。具体地，除了步骤S11中所述的延迟确定电路4、延迟寄存器8和可变延迟电路16(1)至16(n)的操作之外，步骤S21中的操作与步骤S11中的操作相同。因此，将简要描述步骤S21。在步骤S21中，可停止缓冲电路10被设置为停止状态。产生预定值的抽头系数TP(1)至TP(n)，并将其供应给乘法电路15(1)至15(n)。时钟信号SCCK1周期性地改变。与时钟信号SCCK1的改变同步地供应给第一采样电路12的输入端子DI的加和数据成为理想地在逻辑值“1”和逻辑值“0”之间改变的数据。
由于步骤S22与图2中描述的步骤S12类似，因此主要描述不同点。数据差错率确定电路23以与数据差错率确定电路3类似的方式，在采样数据D1至Dn+1和/或差错信号E1的基础上来掌握差错率。当掌握的差错率大于预定阈值时，数据差错率大于预定阈值，数据差错率确定电路23产生第一状态的相位调整信号PHC。当掌握的差错率小于预定阈值时，数据差错率确定电路23产生处于第二状态的相位调整信号PHC。当相位调整信号PHC处于第一状态时，在步骤S22之后执行步骤S23。当相位调整信号PHC处于第二状态时，在步骤S22之后执行步骤S24。
在步骤S23中，调整相位插值电路PHI1的相位量。通过该操作，调整供应给第一采样电路12、第二采样电路13和延迟电路14(1)至14(n+1)的时钟输入端子ck的时钟信号SCCK1的相位。例如，当相位调整信号PHC变为第一状态时，存储在调整寄存器21中的改变量减小。因此，由加法电路22获得的改变量减小。当改变量减小时，时钟信号SCCK1的相位提前。
当时钟信号SCCK1的相位提前时，上升到时钟信号SCCK1的高电平变得更快。结果，由第一采样电路12对供应给第一采样电路12的输入端子DI的来自加法电路11的加和数据的波形进行采样的定时(采样的定时)变得更早。相反，当存储在调整寄存器21中的改变量增大时，时钟信号SCCK1的相位滞后。因此，由第一采样电路12对供应给第一采样电路12的输入端子DI的来自加法电路11的加和数据的波形进行采样的定时滞后。也就是说，通过来自数据差错率判定电路23的相位调整信号PHC，调整由第一采样电路12对供应给第一采样电路12的输入端子DI的来自加法电路11的加和数据进行采样的定时。
加和数据的眼图
如第一实施例所述，在校准模式中，可停止缓冲电路10被设置为停止状态。乘法电路15(1)至15(n)中的每一个产生反相的乘法结果作为反馈数据。因此，从加法电路11输出的加和数据的波形理想地成为其中交替地产生(切换)逻辑值“1”和逻辑值“0”的数据的波形。
图6A和6B是图示根据第二实施例的DFE 1的操作的波形图。在图6A和6B中，横轴指示时间，纵轴指示电压。图6A以眼图示意地图示了第一采样电路12的输入端子DI处的电压的改变。图6B图示了从相位插值电路PHI1输出的时钟信号SCCK1的波形。图6A和6B图示了使用适合于高传送速率(例如，标准Gen4)的DFE 1作为慢传送速率(例如，标准Gen1)的DFE 1的情况。在这种情况下，假设乘法电路15(1)的延迟时间被设置为符合标准Gen4，并且第一采样电路12对供应给第一采样电路12的输入端子DI的加和数据的波形进行采样的定时被设置为定时tf。
由于乘法电路15(1)包括模拟电路，所以即使传送速率变慢，延迟时间也几乎恒定。因此，由乘法电路15(1)产生的反馈数据在早期定时被供应给加法电路11，并被供应给第一采样电路12的输入端子DI。参考图6A，乘法电路15(1)在时间te的定时将时间上恰好之前的输入数据的波形W(-1)乘以抽头系数TP(1)而产生的反馈数据供应给加法电路11。因此，在第一采样电路12的输入端子DI处的当前的输入数据的波形W(0)的电压在早期定时改变，并且形状变为在那之后减小的失真形状(图6A)。
在快传送速率(标准Gen4)中，在图6B中，即使当在时间tf将时钟信号SCCK1设置为高电平时，第一采样电路12可以在输入端子DI处的眼图大开(wide open)时执行采样。然而，当传送速率变慢时，如图6A所示，输入数据的波形W(0)失真，并且在时间tf的定时，眼图开始变窄。因此，当在时间tf的定时对输入数据的波形W(0)进行采样时，存在均衡不足或执行错误均衡的可能性。
在第二实施例中，当在步骤S22中确定差错率高于阈值时，在步骤S23中执行相位插值电路PHI1中的相位量的调整。具体地说，相位调整信号PHC变为第一状态，并且存储在调整寄存器21中的改变量减小。通过该操作，供应给时钟输入端子ck的时钟信号SCCK1的相位提前。也就是说，如图6B所示，时钟信号SCCK不是在由交替长短线的虚线所示的时间tf上升，而是在实线所示的时间te上升。在该示例中，相位仅提前了由PHD指示的量。相位量PHD与相位调整信号PHC变为第一状态之前和之后的改变量的差相对应。因此，在眼图打开的状态下，第一采样电路12可以执行采样。
在步骤S23之后，再次执行步骤S22。当在步骤S22中再次确定差错率大于阈值时，相位调整信号PHC指示第一状态，使得调整寄存器21的减小量减小，并且时钟信号SCCK1的相位进一步提前。也就是说，第一采样电路12的采样的定时被提前。重复执行步骤S22和S23，直到差错率变得小于阈值为止。当在步骤S22中确定差错率小于阈值时，数据差错率确定电路23将相位调整信号PHC设置为第二状态。通过该操作，调整寄存器21将差错率被确定为小于阈值时的改变量(延迟量)保存并将其保持(步骤S24)。
由于步骤S25和S26与图2中的步骤S15和S16相同，因此不再重复描述。由于除了没有可变延迟电路16(1)至16(n)的延迟之外，在根据第二实施例的DFE 1中执行的均衡模式中的操作与在第一实施例中描述的均衡模式中的操作类似，因此不再重复描述。
在第一实施例中，根据校准模式的传送速率来调整直到与采样数据相对应的反馈数据到达第一采样电路12的输入端子D1为止的延迟时间，并且经调整的延迟时间用于在均衡中均衡波形。也就是说，调整与采样数据相对应的反馈数据的延迟时间。另一方面，在第二实施例中，不对与采样数据相对应的反馈数据的延迟时间进行调整。根据校准模式中的传送速率来调整第一采样电路12中的采样定时，并且经调整的采样定时用于均衡模式中的波形的均衡。也就是说，在校准模式中，调整第一采样电路12的采样的定时，使得从第一采样电路12和延迟电路14(1)至14(n)输出的采样数据理想地与交替地指示逻辑值“1”和逻辑值“0”的加和数据相对应。在均衡模式中，通过使用经调整的采样定时执行均衡。
在第二实施例中，可以在眼图根据传送速率大开的定时执行采样。因此，即使传送速率大大不同，也可以防止错误均衡，并且可以在波形均衡的效果大的定时执行采样。
此外，根据第二实施例，不需要提供经由加法电路11将从第一采样电路12输出的采样数据反馈到第一采样电路12的反馈回路。在设计DFE 1以符合最高传送速率的Gen4的情况下，请求缩短反馈回路的延迟时间(特别是包括乘法电路15(1)的反馈回路)，使得即使在最高传送速率也可以执行均衡。根据第二实施例，由于不要求提供具有可变延迟电路的反馈回路，因此可以抑制成本的上升。此外，包括在反馈回路中的乘法电路的设计变得更容易。
在第二实施例中，可以认为调整寄存器21和加法电路22构造将偏移添加到时钟信号的相位以用于采样的偏移电路。在这种情况下，偏移电路可以包括数字电路，从而可以实现小型化，并且可以抑制成本的上升。
第三实施例
图7是图示根据第三实施例的DFE的构造的框图。由于图7与图4类似，因此主要描述不同点。由于图7中的DFE和控制单元2与图4所示的DFE 1和控制单元2是相同的，因此不再重复描述。
在图7中，PHI2指示相位插值电路。与图4所示的相位插值电路PHI1相似，相位插值电路PHI2具有存储来自CDR CRDC的相位信息的调整寄存器20以及存储基于相位调整信号PHC的相位信息的调整寄存器21。此外，在第三实施例中，相位插值电路PHI2具有存储相位信息的加法电路33和调整寄存器32。存储在调整寄存器20、21和32中的相位信息是与第二实施例类似的方式的相位的改变量。
加法电路33计算存储在调整寄存器20、21和32中的相位的改变量之和。在所计算的相位量之和的基础上，相位插值电路PHI2改变供应的时钟信号CCK的相位并输出经改变的时钟信号作为时钟信号SCCK1。
在图7中，30指示温度传感器，并且31表示温度延迟调整电路。温度传感器例如形成在图9所示的半导体装置LS-DFE的半导体基板上。显然，本发明不限于该构造。温度传感器30可以安装在半导体装置LS-DFE的外部。温度传感器30产生根据环境温度而改变的温度数据并将温度数据供应给温度延迟调整电路31。温度延迟调整电路31输出与温度数据相对应的相位的改变量。从温度延迟调整电路31输出的相位的改变量存储在调整寄存器32中。
虽然没有限制，但是温度延迟调整电路31具有表格。在该表格中，记录了多个温度数据以及与温度数据相对应的改变量的配对。当从温度传感器30供应温度数据时，温度延迟调整电路31从表格中获得与供应的温度数据配对的改变量，并将获得的改变量作为相位的改变量存储到调整寄存器32中。
在表格中，例如在半导体装置LS-DFE出厂之前的测试阶段，测量那时的温度数据和相位的改变量，并且记录与温度数据配对的改变量。例如，在使用符合标准Gen4设计的DFE作为标准Gen1的DFE的情况下，以在第二实施例中描述的校准模式操作。如上所述，适合于标准Gen1的改变量被存储在调整寄存器21中。接下来，改变半导体装置LS-DFE的环境温度，并且测量此时从温度传感器30输出的温度数据。在环境温度下改变存储在调整寄存器32中的改变量的同时，测量当从数据差错率判定电路23输出的相位调整信号PHC从第一状态改变为第二状态时的调整寄存器32的改变量。所测量的温度数据和调整寄存器32的改变量在表格中配对记录。通过在改变环境温度的同时重复测量和记录，将多个温度数据和改变量记录在表格中。
改变量以及温度数据到表格的测量和记录不限于上述方法。例如，在不使用数据差错率判定电路23的情况下，也可以测量在预定温度处DFE1的均衡有效时的改变量，并将其记录到表格中。
从温度传感器30输出根据半导体装置LS-DFE的环境温度的温度数据，并将与此时的环境温度相对应的改变量从温度延迟调整电路31存储到调整寄存器32。因此，即使在环境温度改变时，也可以在均衡效率好的定时执行采样。此外，由于采样定时还基于在校准模式中存储在调整寄存器21中的改变量，因此即使传送速率变化，也可以在如第二实施例中所述的均衡效率好的定时执行采样。
请求在接收串行数据之前执行校准模式中的操作。因此，对于乘法电路15(1)至15(n)等的延迟时间和/或由于制造半导体装置LS-DFE的处理中的变化发生时在环境温度处的延迟时间的改变，可以获得适当的采样定时并调整它。根据第三实施例，在串行数据的接收期间环境温度改变并且延迟时间改变的情况下，也可以根据这些改变来精细地调整采样时间。也就是说，在接收串行数据的均衡模式中，也可以将DFE 1维持在均衡状态好的状态。
虽然图7中图示了根据环境温度的改变来精细地调整采样定时的示例，但是可以用来自温度传感器的温度数据精细地调整第一实施例中描述的可变延迟电路16(1)至16(n)的延迟时间。还可以提供多个调整寄存器作为调整寄存器32，存储彼此不同的改变量，并且在来自温度传感器30的温度数据的基础上，由温度延迟调整电路31选择与来自多个调整寄存器的温度数据相对应的调整寄存器。在这种情况下，存储在所选择的调整寄存器中的改变量被供应给加法电路33并被相加。
此外，在调整寄存器21中，可以在半导体装置LS-DFE出厂之前存储适合于传送速率的适当的改变值。在这种情况下，不要求执行校准模式，而是可以根据环境温度的改变来精细地调整采样定时。因此，在接收串行数据的均衡模式中，即使当环境温度改变时，DFE 1也可以维持在均衡效率高的状态。
可以认为，第一至第三实施例中描述的校准模式由校准电路执行。在这种情况下，根据第一实施例的校准电路调整自第一采样电路12从输出端子Q输出采样数据直到与输出采样数据相对应的反馈数据(或通过将多个反馈数据相加获得的加和数据)被供应给第一采样电路12的输入端子DI为止的延迟时间。根据第二和第三实施例的校准电路调整第一采样电路12的采样定时。
当认为校准模式由校准电路执行时，可停止缓冲电路(缓冲电路)10由校准电路停止。因此，输入数据不被供应给加法电路11，并且可以认为加法电路11输出作为加和数据的反馈数据以用于校准。
可以认为，根据第一实施例的校准电路具有可变延迟电路16(1)至16(n)以及改变可变延迟电路中的延迟的判定电路。参考图1，判定电路具有数据差错率判定电路3和延迟确定电路4。判定电路改变可变延迟电路中的延迟，使得来自第一采样电路12的采样数据变为与校准的加和数据相对应的采样数据。
在第一至第三实施例中，相位插值电路PHI、PHI1和PHI2可以被认为是产生供应给第一采样电路12、第二采样电路13和延迟电路14(1)至14(n+1)的时钟信号SCCK和SCCK1的时钟信号产生电路。
在第二和第三实施例中，在校准模式中，从加法电路11输出的加和数据可以被认为是调整第一采样电路12的采样定时的数据(参考数据)。在这种情况下，通过相位插值电路PHI1和PHI2调整供应给第一采样电路的用于采样的第一时钟信号SCCK1的相位，使得从第一采样电路12输出的采样数据与调整采样定时(延迟时间)的数据(参考数据)相对应。
虽然在第一至第三实施例中已经描述了通过模拟电路构造DFE 1并且通过数字电路构造第二单元2的示例，但是本发明不限于该示例。例如，DFE 1和控制单元2都可以包括模拟电路或数字电路。
尽管已经在实施例的基础上具体描述了本发明人实现的本发明，但显然地，本发明不受前述实施例的限制，并且可以在不脱离主旨的情况下进行各种修改。

Claims (11)

1.一种半导体装置，包括：
加法电路，将输入数据和反馈数据相加并输出加和数据；
第一采样电路，对来自所述加法电路的所述加和数据进行采样并输出采样数据；
乘法电路，将来自所述第一采样电路的所述采样数据乘以抽头系数以产生所述反馈数据；
抽头系数确定电路，在来自所述第一采样电路的所述采样数据的基础上确定所述抽头系数；以及
校准电路，调整自所述第一采样电路输出所述采样数据直到与所输出的采样数据相对应的所述加和数据被供应给所述第一采样电路为止的延迟时间或者当所述第一采样电路对加和数据进行采样时的定时。
2.根据权利要求1所述的半导体装置，还包括向所述加法电路供应所述输入数据的缓冲电路，
其中在调整所述延迟时间或采样定时时，所述校准电路停止从所述缓冲电路向所述加法电路供应所述输入数据，并将所述反馈数据设置为所述加和数据。
3.根据权利要求2所述的半导体装置，
其中所述校准电路包括：耦接到所述乘法电路的可变延迟电路；以及在来自所述第一采样电路的采样数据的基础上改变所述可变延迟电路的延迟的确定电路，以及
其中所述校准电路将所述加和数据供应给所述第一采样电路，并且所述确定电路改变所述可变延迟电路的延迟，以使得来自所述第一采样电路的采样数据成为与供应给所述第一采样电路的所述加和数据相对应的采样数据。
4.根据权利要求3所述的半导体装置，还包括多个延迟电路，所述多个延迟电路串联耦接并且被供应来自所述第一采样电路的采样数据，
其中所述确定电路在来自所述第一采样电路的采样数据和来自所述多个延迟电路的输出的基础上改变所述可变延迟电路的延迟。
5.根据权利要求4所述的半导体装置，还包括产生时钟信号的时钟信号产生电路，
其中所述多个延迟电路中的每一个与由所述时钟信号产生电路产生的时钟信号同步地操作，并且所述第一采样电路与由所述时钟信号产生电路产生的所述时钟信号同步地执行采样。
6.根据权利要求2所述的半导体装置，其中，在调整所述延迟时间时，所述抽头系数被设置为预定值。
7.一种半导体装置，包括：
加法电路，将输入数据和反馈数据相加并输出加和数据；
第一采样电路，与第一时钟信号同步地对来自所述加法电路的所述加和数据进行采样，并输出采样数据；
乘法电路，将来自所述第一采样电路的所述采样数据乘以抽头系数，以产生所述反馈数据；
抽头系数确定电路，在来自所述第一采样电路的所述采样数据的基础上确定所述抽头系数；以及
相位调整电路，当用于调整所述第一采样电路的采样的定时的参考数据作为所述加和数据从所述加法电路输出时，调整所述第一时钟信号的相位，以使得从所述第一采样电路输出的采样数据与所述参考数据相对应。
8.根据权利要求7所述的半导体装置，还包括串联耦接并且每个与所述第一时钟信号同步地操作的多个延迟电路，
其中所述第一采样电路的输出被供应给串联耦接的所述多个延迟电路中的第一级的延迟电路，以及
其中所述相位调整电路在所述第一采样电路的输出和所述多个延迟电路的输出的基础上调整所述第一时钟信号的相位。
9.根据权利要求7所述的半导体装置，还包括被供应输入数据的缓冲电路，并且所述缓冲电路将所供应的输入数据供应给所述加法电路，
其中在调整所述延迟时间时，停止将来自所述缓冲电路的所述输入数据供应给所述加法电路，并且所述反馈数据被设置为用于调整所述采样定时的所述参考数据。
10.根据权利要求7所述的半导体装置，还包括检测温度的温度传感器，
其中所述相位调整电路在来自所述温度传感器的温度数据的基础上调整所述第一时钟信号的相位。
11.一种半导体装置，包括：
加法电路，将输入数据和反馈数据相加并输出加和数据；
第一采样电路，对来自所述加法电路的所述加和数据进行采样并输出采样数据；
乘法电路，将来自所述第一采样电路的所述采样数据乘以抽头系数，以产生所述反馈数据；
抽头系数确定电路，在来自所述第一采样电路的所述采样数据的基础上确定所述抽头系数；
温度传感器，用于检测温度；以及
相位调整电路，在来自所述温度传感器的温度数据的基础上改变所述第一采样电路的采样的定时。
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