CN105830386B - 数据接收器和用于将数据接收器实现在集成电路中的方法 - Google Patents

数据接收器和用于将数据接收器实现在集成电路中的方法 Download PDF

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Abstract

本发明涉及一种实现在集成电路中的数据接收器。所述数据接收器包括：接收数据信号的输入(305)；第一均衡电路(304)，其被耦接以接收所述数据信号，其中所述第一均衡电路被用于接收所述数据信号的数据；以及第二均衡电路(310)，其被耦接以接收数据信号，所述第二均衡电路被用于调整时钟相位偏移。

Description

数据接收器和用于将数据接收器实现在集成电路中的方法
技术领域
本发明大体涉及集成电路设备，并且具体涉及数据接收器和用于将数据接收器实现在集成电路设备中的方法。
背景技术
集成电路设备是很多电子设备的重要部分，其中一个电子设备作为一个整体的运行取决于集成电路设备的运行。数据传输是很多集成电路设备的重要元素，数据传输的速度和可靠性影响着电子设备的运行。数据能够以串行数据或者并行数据的方式被传输。串行-解串(串并转换)收发器(也被称为千兆位收发器)被广泛用于在背板上以极高的速度传输数字数据。串并转换收发器的接收器包括两个关键功能模块，包括：负责打开数据信号眼图的均衡模块，以及负责从数据中恢复时钟以使数据眼图能够被最优选通的时钟和数据恢复(CDR)模块。
由于背板信道存在频率相关的耗损，该耗损会产生符号间干扰(ISI)，进而导致数据眼图闭合，因此均衡是必要的。在串并转换收发器中，由于时钟定时信息是内嵌于数据本身的，因此CDR是必要的。该方法省去了传统并行总线的(数据和时钟之间的)延迟匹配要求。然而，使得串并转换收发器能够实现的常规技术实现起来代价高昂并且存在诸多缺点。
发明内容
本发明描述了一种实现在集成电路中的数据接收器。所述数据接收器包括：接收数据信号的输入；第一均衡电路，其被耦接以接收所述数据信号，其中所述第一均衡电路被用于接收所述数据信号的数据；以及第二均衡电路，其被耦接以接收所述数据信号，其中所述第二均衡电路被用于调整时钟相位偏移。
另一种实现在集成电路中的数据接收器包括：接收数据信号的输入；第一时钟和数据恢复电路，其被用于接收所述数据信号的数据；以及第二时钟和数据恢复电路，其被用于调整时钟相位偏移。
本发明还揭示了一种用于将数据接收器实现在集成电路中的方法。所述方法包括：接收数据信号；在所述数据接收器中实现第一时钟和数据恢复电路以恢复所述数据信号的数据；以及在所述数据接收器中实现第二时钟和数据恢复电路以调整时钟相位偏移。
通过阅读以下详细说明，这些和其他的方面及特性将是明显的。
附图说明
图1示出了对数据信号的数据进行检测的时序图；
图2示出了对数据信号的数据进行检测的另一时序图；
图3示出了在集成电路中使得数据能够被接收的电路的框图；
图4示出了在集成电路中使得数据能够被接收的电路的另一框图；
图5示出了相位插值器的框图；
图6示出了锁相环路的框图；
图7示出了包含多条数据通路的电路的框图，所述数据通路在集成电路中使得数据能够被接收；
图8示出了对设备进行编程的系统的框图，所述设备具有可编程资源；
图9示出了包括可编程资源的设备的框图，所述可编程资源可以实现图1至7的电路；
图10示出了图9中设备的可配置逻辑元件的框图；
图11示出了在集成电路中传输数据的方法的流程图；以及
图12示出了在集成电路中传输数据的方法的另一流程图。
具体附图说明
以下描述的各种电路和方法涉及一种实现在集成电路中的数据接收器。所述电路和方法通过在数据接收器中选择性地实现不同的均衡器和CDR电路(例如通过实现在集成电路中的数据接收器)来降低对电路的要求并提高性能。更具体地，单独的CDR电路被实现以执行单独的数据接收和时钟相位偏移调整功能。比如，Alexander CDR电路可以被实现以接收数据，而Mueller-Muller CDR电路可以被实现在相同的电路中以调整时钟相位偏移。分别的均衡电路并和不同的CDR电路一起实现，其中，为具体的CDR电路选择这些均衡电路。
正如以下将详细说明的，所述电路布置在实现数据接收器的同时提供了显著的优势，并且克服了多种问题。比如，当单独的CDR电路被实现时，不需要在交叉(crossing)时执行展开(unrolling)。对于需要实现超过1比特的展开的传统高速设计来说，该优势更加显著。限幅器(slicer)总数量同样被缩减，节省了前端和时脉功耗。所述电路和方法同样允许使用一个强大的连续时间线性均衡器(CTLE)，从而在不影响有效载荷数据信噪比(SNR)的情况下打开眼图交叉。所述电路和方法同样解决了与基于次交叉(minor crossing)的电路实现有关的任何CDR速度问题，比如在数据接收器中的Mueller-Muller电路，该数据接收器不使用全部的数据转换。所述电路和方法同样解决了任何满足时钟模式要求的问题，当仅仅实现Mueller-Muller CDR电路时，这些问题不太可能得到解决，比如传递在很多数据传输协议中的一致性抖动容限码型(CJTPAT)。虽然在高背板耗损的情况下，设计中的非展开(non-unrolled)交叉可能会出现不良开眼(eye opening)以及因此产生的模糊交叉，而以下描述的各种电路和方法通过单独采用信道反转CTLE，克服了该不良开眼。
虽然说明书包括权利要求，并且权利要求定义了被看作是新颖的本发明的一个或多个实施方式的特征，但相信，在结合附图考虑所述描述时将更好地理解所述电路和方法。虽然揭示了各种电路和方法，但应理解，所述电路和方法仅示范可以各种形式体现的发明性布置。因此，本说明书中所揭示的特定结构和功能细节并非解释为限定，而是仅作为权利要求书的依据并且作为用于教导所属领域技术人员在实际上任何适当详细结构中以各种方式使用发明性布置典型基础。并且，本文中所使用的术语和短语并非意图限定，而是提供所述电路和方法的可理解的描述。
首先转到图1，其为示出了对数据信号的数据进行检测的时序图，更具体地，使用Alexander CDR电路检测数据。Alexander CDR相位检测算法(也被称为2X过采样)利用数据比特之间的“主”交叉(major crossing)来提取内嵌的时钟定时信息。Alexander CDR电路对时间点进行搜索，在该时间点，被捕捉交叉与转换前比特(before-transition-bit)或转换后比特(after-transition-bit)相等具有相同的可能性(即50％可能性)。因为使用了全部数据转换，所以Alexander CDR在数据模式上是不可知的。如图1所示，如果被捕捉交叉X与A相同(与B相反)，则时钟提前。如果被捕捉交叉X与B相同，则时钟迟滞。然而，正如以下将详细说明的，当实现接收器的电路功能(例如，时钟相位控制)时，实现Alexander CDR可能代价高昂。
现转而参见图2，其为示出了使用Mueller-Muller CDR算法(也被称为波特率或者定时梯度CDR)检测数据信号的数据的另一时序图。Mueller-Muller CDR采用如图2所示的“次”交叉来提取时钟。在眼图峰值处形成的次交叉是由游标前和游标后符号间干扰(ISI)所产生的波形弯曲造成的。在图2中，短划线所示的曲线由游标后ISI弯曲(即发生在峰值之前的数据转换)而产生。长划线所示的曲线由游标前ISI弯曲(即发生在峰值之后的数据转换)而产生。也就是说，Mueller-Muller CDR的实现是在均衡后的眼图中寻求一个具有相同数量游标前和游标后ISI的采样点。应当注意的是，图2的另一半码型(即底部的转换)被省略了。由于短划线曲线和长划线曲线不同时发生，因此实际上，上述“位面(level)比较”是通过将短划线曲线或长划线曲线与图2中的水平划线相比较而完成的。该水平划线的位面在图2中标记为P，其被称为所述峰值的“期望值”。该水平划线被处于该采样点的另一环路所调整，该另一环路将会是短划线曲线和长划线曲线的平均。该位面也被称为误差限幅器位面。
应当注意的是，Mueller-Muller CDR算法对看上去类似双UI循环时间时钟(比如010101…定时模式)的数据模式不起作用。一项能够支持该时钟模式的CDR技术必须通过被很多协议所要求的CJTPAT测试。然而，Mueller-Muller CDR算法无法区分由游标前ISI产生的弯曲和由游标后ISI产生的弯曲，这二者永远是同时并存的，因此Mueller-Muller CDR技术不能被用于检测时钟模式。若一次转换要对Mueller-Muller CDR算法有所帮助，则该转换的至少一侧(即前置比特或者后置比特)必须是重复比特。因此，由于并非所有的转换被使用，因此Mueller-Muller CDR算法与Alexander CDR算法相比检测“收益”较低。
现转而参见图3，其示出了在集成电路中使得数据能够被接收的电路的框图。更具体地，数据通路302被耦接以接收线性均衡器304的输出，该数据通路可以是例如判决反馈均衡器(DFE)数据通路，该线性均衡器在此处被示为CTLE，更具体地，为长尾修正CTLE。所述数据通路302产生解串行化的用户数据。接收器输入数据信号被输入305接收，并被耦接至线性均衡器304。CDR和自适应逻辑电路306被耦接至数据通路302的输出。第二通路308也被耦接至接收到的输入数据流，如下文将更详细说明的，其中该第二通路用于调整时钟相位偏移。第二通路308包括耦接至第二线性均衡器310的输出的非DFE交叉通路，该线性均衡器在此处被示为信道反转CTLE。由于输入305的输入波形在任何时刻都是由重叠的ISI所形成的，该重叠的ISI来自于当前比特之前的若干比特以及当前比特的微弱信号，因此信号的均衡消除了ISI，并且凸显出该微弱的当前比特。在那一时刻，信号的眼图被识别以确定主次交叉、峰值等。正如以下将详细说明的，作为展开操作的一部分，当波形被一定程度上向上或向下移动之后，所述CDR和自适应逻辑电路接收捕捉触发器的输出。
第一相位插值器312被耦接以向数据通路302提供第一时钟信号，并且第二相位插值器314被耦接以向第二数据通路308提供第二时钟信号。每个相位插值器被耦接以从锁相环路(PLL)电路接收时钟信号的多重相位。有关相位插值器和PLL电路的更多细节将在图5和图6中给出。
例如由CTLE电路或由前馈均衡器(FFE)为离散时间设计提供的均衡，线性均衡是一种低成本(即，功耗和复杂度低)的均衡方案，其仅在高频区域增强信号强度，比如通过高通滤波器来反转背板耗损的转换函数。此处理过程在增强需要的高频信号的同时，也增强了不需要的高频噪声。应当注意的是，该术语“噪声”意图包括其他非理想因素，如串扰和反射。该增强效果被称为“噪声着色”。噪声着色将(处于均衡器输入的)噪声脉冲转化为另一不同形状的(处于均衡器输出的)波形，该波形是CTLE的脉冲响应。由于CTLE电路脉冲响应的延伸超过单个比特的范围，因此该转化后的“噪声”不再是“纯粹”的噪声。也就是说，该噪声包含额外的能量内容，其可通过观察过去的噪声来“预估”。由此可见，仅包含CTLE的设计会带来次佳的信噪比(SNR)，从而会导致次佳的误码率(BER)。因此，线性均衡仅适用于能够容忍由增强带来的噪声着色的低耗损环境。
然而，通过提供如图3所示的DFE数据通路，性能得到改善。DFE是一种有利于高耗损环境的均衡方案。在DFE设计中，游标后ISI被ISI修正信号所消除，该ISI修正信号由前置判决成比例生成。因此，上述非理想因素的影响被阻挡在“0”或“1”的判决过程中。换句话说，如果正确做出该“0”或“1”的判决，那么判决后的数据比特将会跟发射器内部未受污染的原始数据一样清洁。之后，该清洁的比特可被用来合成接收器内的用于均衡的无噪声DFE修正信号。过去的比特被存储于DFE的有限脉冲响应(FIR)电路中，该有限脉冲响应电路为具有抽头和加权输出的数字延迟链。这样，处于捕捉寄存器或者触发器(其中做出“0”或“1”的判决)的输入处的非理想因素频谱就能够与处于RX输入板(即非“着色”)处的噪声频谱保持一致。DFE均衡的该特性(即非理想因素信号不被着色)给具有DFE电路的电路带来了优越的SNR和BER性能。
现转而参见图4，其示出了在集成电路中使得数据能够被接收的电路的另一框图。图4所示电路是基于图3所示电路，但是更具体地，图4所示电路揭示了DFEFIR滤波器402，该滤波器被耦接以接收各种输入。更具体地，自适应逻辑404被耦接至数模转换器(DAC)406，该数模转换器的输出被耦接至DFEFIR滤波器402。所述DAC 406产生指定为A到D的信号，其中A＝-UT，B＝+UT，C＝+/-UT+Vpeak，D＝0。垂直眼图扫描逻辑408同样被耦接至DAC 409，该DAC 409产生值E＝-/+UT-/+Vscan。
应当注意的是，DFEFIR滤波器402的h2至h10被例如最小均方误差(MMSE)算法通过使用“峰值”信息自动设置(正如所属领域所公知的)，并且h1被指定为UT。MMSE使得存在于DFE反馈上的值(即每个抽头的强度)能够被选择，从而平均上任何在先的数据比特与当前比特的削峰(peak-slicing)结果无关。如果MMSE算法判定某一抽头的值不正确，则MMSE算法将调整该抽头以使得其正确。设置UT的方法与设置h2至h10值的方法相同，但由于均衡第一个DFE抽头的代价高昂，因此该抽头被单独指定为UT。如果展开(以下将更加详细地说明)没有被用在h1上，则定时要求将不会得到满足。因此，UT值被设置以适应信道耗损。如果发射器与接收器直接相邻，则UT值将被(自动)调整为0。如果信道处于所支持的最高耗损，比如30dB的耗损，则UT将被设置为最大值(约150mV)。
比较器410接收信号A以及求和电路411的输出，该求和电路接收DFEFIR滤波器402的输出以及线性均衡器304的输出。比较器410的输出被耦接至寄存器412。比较器414被耦接以接收信号B以及求和电路411的输出。比较器414的输出被耦接至寄存器416。寄存器412及寄存器416的输出均被耦接至复用器418，该复用器418的是data0信号。类似地，比较器420接收信号A以及求和电路421的输出，该求和电路同样接收DFEFIR滤波器402的输出以及线性均衡器304的输出。比较器420的输出被耦接至寄存器422。比较器424被耦接以接收信号B以及求和电路421的输出。比较器424的输出被耦接至寄存器426。寄存器422及寄存器426的输出均被耦接至复用器428，该复用器428的输出为data1信号。因此，data0及data1信号通过两个CDR电路中产生时钟信号的一个而产生，所述时钟信号含有用于接收输入数据流的数据的适当定时。
比较器430被耦接以接收信号C以及求和电路411的输出。比较器430的输出被耦接至寄存器432，该寄存器432的输出为peak0信号。类似地，比较器434被耦接以接收信号C以及求和电路421的输出。比较器434的输出被耦接至寄存器436，该寄存器436的输出为peak1信号。peak0及peak1信号的目的是为Mueller-Muller CDR提供定时，以及为自适应逻辑404提供“误差”信号，从而找到最佳均衡设置。因此，peak0及peak1信号的双重目的在于使得数据恢复能够实现(比如通过使用Alexander CDR电路)，并且通过重用对数据恢复已经可用的信息来有效确定相位偏移(比如通过使用Mueller-Muller CDR)。
在此被示为Alexander CDR电路的第一CDR电路438被耦接至相位插值器312，该相位插值器312的输出为时钟信号，如图所示，该时钟信号被耦接以控制寄存器412、416、422、426、432及436。Alexander CDR电路通过分析输入数据信号以及确定时钟的适当相位来恢复时钟信号，所述时钟的适当相位由PLL 439提供并且用于接收数据。尽管Alexander CDR电路可以因为下述原因而被实现，但是应当理解，其他检测次交叉的CDR电路同样可以被实现，这些CDR电路能够从数据中准确提取时钟信号。
第二CDR电路被实现以能够调整时钟相位偏移。更具体地，比较器462被耦接以接收信号D以及第二线性均衡器310的输出。比较器462的输出被耦接至寄存器464，该寄存器464产生非展开的Crossing0信号。类似地，比较器466被耦接以接收信号D以及第二线性均衡器310的输出。比较器466的输出被耦接至寄存器468，该寄存器468产生非展开的Crossing1信号。在此被示为Mueller-Muller CDR电路的第二CDR电路472的输出以及第一CDR电路438的输出被耦接至求和电路473。求和电路473的输出以及来自PLL439的时钟被耦接至相位插值器314。尽管第二电路472在此被示为Mueller-Muller CDR电路，但是应当理解，其他CDR电路，尤其是采用次交叉来提取时钟信号的CDR电路，同样可以被使用。
与眼图扫描相关的扫描值同样被执行。比较器474被耦接至求和电路411的输出以及由DAC 409产生的输出信号E。比较器474的输出被耦接至寄存器476以产生scan0信号。类似地，比较器478被耦接至求和电路421的输出以及由DAC 409产生的输出信号E。比较器478的输出被耦接至寄存器479以产生scan1信号。水平眼图扫描逻辑480被耦接至求和电路482，该求和电路482同样接收第一CDR电路438的输出。相位插值器484接收求和电路482的输出，并且产生耦接至寄存器476及479的时钟信号输出。scan1及scan0提供数据捕捉结果，除了(由data1和data0完成的)正常运行捕捉之外，其还带有一定量(相对于正常运行来说)的偏移。比如，如果添加偏移x，且scan1和data1永远相同，则无误差。但是，如果我们添加偏移y，且scan1和data1有时可能会不同(即存在误差)，则出现误码的边界就处于x和y之间，该边界可能是水平或垂直的。该知识仅用于眼图扫描，其在正常运行中并不真正必要。
Alexander CDR在两个实际用户数据之间的某一点上捕捉结果。换句话说，这些结果需要与数据“异相位(out of phase)”。因此，正如图4所示，“峰值(peak)”的时钟与驱动“数据(data)”的时钟是相同的，峰值和数据的差别仅存在于它们的垂直削峰位面。峰值具有额外的偏移以使其检测峰值。Alexander CDR电路需要来自于单独相位插值器的一些东西来传递位于数据间的时钟(即主交叉)。图4中一个很重要的方面在于，对(第一CDR电路438和对第二CDR电路472的)“异相位”的要求不需要超过90度。当一切(数据和交叉)都来自同一均衡电路时，90度的相位差才会适用，且代价高昂。进一步地，如果需要节约交叉(因为当CDR“平均”运行时，在交叉上存在误码率是可以接受的)，则90度不再是正确值。因此，Mueller-Muller电路可以选择一个新值来取代图4电路中的90度值。Mueller-Muller电路将会选择该新值以使得该值的早迟比(early-late ratio)从平均上来看与Alexander的早迟比(即当锁定时50/50)相匹配。
因此，图3和图4中的电路通过在实现于集成电路中的数据接收器的不同部分上选择性地实现不同的均衡器以及时钟和数据恢复电路，降低了对电路的要求并且提升了性能。更具体地，通过实现分别的CDR电路以执行分别的数据接收和时钟相位偏移调整功能，电路性能被最优化。也就是说，分别的CDR电路及线性均衡器被实现以执行不同的且最适合的任务。基于所增强的频率范围来选择信道反转CTLE 310以及长尾修正CTLE 304。信道反转CTLE 310对感兴趣的全部频率范围内的所有耗损进行均衡，频率从DC到数据率除以2。长尾修正CTLE 304仅对低频耗损进行均衡，并将高频耗损留给DFE进行修正，该低频耗损的频率从DC到数据率除以2再除以10(decade)。由于DFE不具有足够数量的抽头(例如，约50个抽头)，因此DFE无法均衡低频耗损。
在实现图4的DFEFIR滤波器402时，一个设计中的DFE抽头的数量(即DFEFIR的长度)受限于求和节点上寄生结电容的预算。另一个限制抽头数量的因素是适应逻辑的面积以及设定了修正强度的DAC。一个设计中的全部抽头的数量通常被控制在15个以下。由于使用DFE滤波器来均衡所有游标后ISI并不实际(在高耗损情况下，可能需要超过100个DFE滤波器)，因此DFE设计中低频区域的耗损(即在单比特响应中超出DFE范围的长尾ISI)仍然被仅修正长尾(而非反转全部信道耗损)的低增强增益CTLE来均衡。
在超高速的串并转换电路中，由于有必要用“展开”(或被称为“推测”)方案来缓解判决反馈通路的第一比特时序约束，因此DFE的成本被推得更高。这种展开通过实现冗余资源(比如提供额外的捕捉触发器)来打破时序约束。可以被实现为触发器的捕捉寄存器被复制并连接至两个不同的判决门限(被称为展开门限，或简称UT)。其中一个判决门限专门用于前一比特为0的情况，另一个判决门限则专门用于前一比特为1的相反情况。由于无法预知需要哪一个门限，因此两种可能性都被涵盖。最终判决结果的选择出现在作出判决之后的某个时间。由于前端(即CTLE)负载的增加，展开方案的使用增加了前端(也即，CTLE)的功率。
具有1比特展开的DFE设计可以利用“右交叉”Alexander CDR来实现。为了使用Alexander CDR，该交叉需要以与均衡数据相同的方式被均衡(即同样通过展开)。此处，“右交叉”指采用右手边(或时间上较迟的)的交叉，该交叉被与展开数据比特相同的“前一比特”信息所展开，其中该交叉的展开选择信号被额外的锁存器延迟，从而避免保持时间的问题。为了达到CJTPAT的时钟模式要求，该交叉的非展开版本被捕捉。
由于Mueller-Muller CDR电路中不需要交叉，因此其设计更为简单。然而，Mueller-Muller CDR电路存在的限制包括对时钟模式不起作用以及大大缩减的相位检测增益。也就是说，全部数据转换中的约7/8无法被该设计中的Mueller-Muller CDR使用。由于不能满足至少转换的一侧为重复比特的规则，因此半数转换无法被使用。由于峰值限幅器(即误差限幅器)中缺少冗余的捕捉触发器，因此剩余转换中的一半同样无法被使用。所以，需要在展开门限上执行时分复用。在余下的四分之一的转换中，由于只有“峰值”(即当前数据必须为1)能够被检测到，而“谷值”不能被检测，因此其中的最后一半转换无法被使用。因此，该方案会导致极为缓慢的CDR环路，该环路将无法满足多数协议的抖动容限要求。然而，对Mueller-Muller CDR来说，在如图4所示的电路中跟踪参考时钟中的慢相位漂移并不是问题。
有效载荷数据被用图4中的展开DFE均衡，以保证良好的SNR，同时单独的专用CTLE(比如信道反转CTLE)被用于不展开的两个交叉限幅器。这与通过避免交叉上的展开电路来节约功耗的仅包括CTLE的设计相似，然而信道反转CTLE(其基于重平均且SNR不佳)仅驱动交叉限幅器，所述交叉限幅器被允许在不降低CDR功能的前提下具有一些低级比特误码率。有效载荷数据的SNR不会受到影响。与传统设备不同，图3和图4的电路的数据通路及交叉通路不被要求在定时中相互匹配(即因为数据时钟和交叉时钟间的时钟相位偏移没有像在传统设备中那样被固定为90度)。更确切地，其被自动调整以达到最佳值，该最佳值由图4电路中的Mueller-Muller CDR电路选择。
应当注意的是，存在系统和随机这两种“时钟相位偏移”，每一种都将被讨论。由于将被时钟选通来驱动Alexander CDR和Mueller-Muller CDR电路的数据信号及交叉信号是由不同的均衡电路所产生，因此必须讨论电路间的系统时钟相位偏移。假设一切都匹配，那么数据时钟离交叉时钟的理想距离是“尽可能地远”。数据时钟每180度发送(我们有将在0度相位被获取的data1以及在180度相位被获取的data0)。因此，crossing1的理想交叉时钟位置为比data1的时钟滞后90度。(作为Alexander CDR的跟踪结果)当数据时钟相位移动时，交叉时钟相位也移动相等的量。
用于产生数据的电路具有DFE、展开以及长尾CTLE。另一方面，交叉的电路不具有DEF及展开，但具有使得整个信道能够反转的CTLE(高频和低频耗损均被反转，而非像数据电路那样仅反转低频长尾)。因此，输入数据有两个副本，它们之间的距离(或定时偏移)未知，其中该差值被表示为Delta-T(即如果DFE通路滞后于信道反转CTLE通路，则为正值)。“数据”获取自第一副本，而交叉获取自第二副本。因此，用于数据的时钟和用于交叉的时钟应当被分离(90度减去Delta-T)，而非90度分离。(运行在数据和峰值上的)Mueller-MullerCDR的任务是确定这一90度减去Delta-T的值，该值取决于信道耗损、温度以及电压。没有预先确定Delta-T的可靠方法。由于这三项因素并不随时间而快速改变，所以Mueller-Muller正好能够跟踪Delta-T。因此，如果Alexander和Mueller-Muller环路电路被如图7中所示的那样来使用，则数据通路和交叉通路不再需要相同，且交叉通路可以被更低成本地实现。系统时钟相位偏移(即90度减去Delta-T的值)自动适应以匹配数据和交叉之间(由于采用不同的均衡电路所导致)的偏移。也就是说，图4中的系统时钟相位偏移来源于以下事实：由产生数据和交叉的电路不同，因此数据和交叉具有不同的定时。
现转而参见图5，其示出了相位插值器的框图。根据图5的电路，第一组DAC 501包括被耦接以接收输入时钟的第一相位CKI以及共模电压VCM的I-DAC 402。正如以下将详细说明的，该共模电压将被用于产生位于DAC输出的共模输出信号，该共模输出信号并不被选择以帮助相位插值器的输出时钟信号。第二组DAC 503包括Q-DAC 504。每一个Q-DAC接收输入时钟信号的第二相位CKQ以及共模电压VCM。
图5中的每一个DAC被配置为从两个向DAC的输入中选择一个。因此，每一个I-DAC和Q-DAC将分别输出一共模输出(即在差分输出节点上具有相同电压的输出，或者零差分输出)，或者一基于CKI或CKQ时钟信号的差分时钟信号。所有DAC的输出被提供给求和电路508，该求和电路508计算各种输出时钟信号的总和以产生相位插值器的输出时钟信号CKOUT。可选地，输出时钟信号的电压可以被转换为另一电压。比如，时钟信号可以被电压转换器510由第一电压转换成具有第二电压的输出时钟信号CLKOUT，所述电压转换器510可以是例如CKL-至-CMOS电压转换器。
现转而参见图6，其示出了锁相环路(PLL)的框图。PLL 600举例说明了一个基于电荷泵的PLL，该PLL是一种通过解耦诸如环路带宽、阻尼因子以及锁定范围等各种设计参数来促进折衷的灵活设计。PLL 600包括用于接收参考信号Fref和反馈信号Ffeedback的相位/频率检测器602、电荷泵604、耦接至谐振电路608的环路滤波器606，谐振电路608产生输出信号Fout。所述谐振电路608包括振荡器电路610以及温度补偿电路612。
例如，当可调谐振电路608的输出信号Fout的频率运行在高频范围如5千兆赫(GHz)，而参考信号Fref可能仅运行在相对低频范围如156.25兆赫(MHz)时，时钟分频可能是必要的。因此，如本领域所公知的，分频器614使得能够产生具有较低频率的信号。在运行中，相位/频率检测器602提供例如UP和DN的数字信号，以及与他们的互补信号该互补信号对应于来自分频器614的Fref和Ffeedback输出之间的相位/频率误差。例如，如果Ffeedback的相位/频率滞后于Fref的相位/频率，则信号UP的脉冲宽度可能被增加而信号DN的脉冲宽度可能被减少，从而使得谐振电路600的相位/频率在相位/频率上提前。相反，如果Ffeedback的相位/频率提前于信号Fref的相位/频率，则信号UP的脉冲宽度可能被减少而信号DN的脉冲宽度可能被增加，从而使得谐振电路608的相位/频率在相位/频率上落后。
电荷泵604通过产生电流信号以响应来自相位/频率检测器602的相位/频率误差信号输出。例如，如果信号UP的脉冲宽度被增加，则电流信号的大小也可能增加。相反，如果信号DN的脉冲宽度被增加，则电流信号的大小也可能减少。电流信号被环路滤波器606转换为误差电压Verror，之后该误差电压Verror被提供给谐振电路608以设置谐振电路608的输出频率Fout。Verror能够控制例如谐振电路608的一个或者多个电容。通过负反馈以及谐振电路608的运行，Fref和Ffeedback之间的相位/频率误差基本上被强制为0。
现转而参见图7，其示出了包含多条数据通路的电路的框图，这些通路使得能够在集成电路中发送数据。图7的接收器设计由两条相同的、自包含的数据通路所组成。这两条通路包括第一数据通路302以及第二数据通路702，且这两条通路被连接至共享的长尾修正CTLE 304。在每条通路中采用了两个求和节点(即偶数和奇数求和节点)。在每个求和节点中存在两个捕捉触发器(即向上展开和向下展开)。因此，每条通路302和702具有4个如图4所示连接的捕捉触发器(即捕捉寄存器412、416、422以及426)，其中一个通路的DFEFIR反馈数据来源于该通路自身。控制电路704包括一对由乒乓逻辑控制以使随机时钟相位偏移能够得到补偿的复用器706和708。
这两条通路将交替作为提供用户数据的“任务”通路。当一条通路不为任务通路时，其作为(“闲聊(schmooze)”模式中的)定时通路提供DFE适应信息(即误差限幅器输出)并执行最大化数据捕捉边界的最佳定时位置搜索(即自交叉的偏移)。切换缓慢的乒乓逻辑710控制哪条通路实现哪种功能的映射。当某条通路作为任务通路时，其在作为定时通路时所找到的最佳定时位置将被使用。根据乒乓逻辑的状态，解串行化数据将被复用以达到各自的终点。此处无需高速(同步)复用，(被非DFE交叉所驱动的)Alexander CDR由两条通路共享。每条通路采用定时模式来选择其最佳时钟相位偏移。
实现本发明的这一形式提供了与前述部分相同的优点，并且该设计提供了对时钟相位偏移的动态(on-the-fly)跟踪。更进一步地，在闲聊模式中，BER边界(即BER作为垂直(即电压)偏移和水平(即时钟定时)偏移的函数)可以被穷举性地搜索(即采样点的所有可能的坐标都被检测)。因此，该方法的最终边界不再受限于当眼图的前沿和后沿存在不同转换速率时Mueller-Muller CDR的水平偏移问题。
图7电路减少了存在于系统偏移之上的“随机”偏移的影响。即使对于看上去与设计和布局完全匹配的电路来说，制造过程仍然会产生一些不匹配，这种不匹配被称为“Monte-Carlo”不匹配，用以强调其不可控性。假设图7电路布置中的一切都是理想的，除了由上述Monte-Carlo机制所导致的两个峰值限幅器在其时钟中(相对于数据时钟来说)存在一些额外延迟，那么检测并修正那些Monte-Carlo不匹配是可能的。更具体地，可以对代码执行手动改写(在产生该代码的CDR或自适应环路稳定之后)，从而找到该硅片的真实边界(在Monte-Carlo效应固定于特定芯片的特定信道上之后)。上述“迟于理想值”的峰值限幅器水平(定时)位置将导致眼图左侧的边界缩减(相较于眼图右侧来说)。因此，如果Mueller-Muller CDR代码被改写为较小的值，则重新获得边界是可能的。
然而，为了重新获得边界，需要一个试错处理过程来找到改写何值。对Mueller-Muller CDR的输出代码进行扫描，直到发现产生于一边的比特故障(例如代码“abc”)并且发现另一边的另一故障(例如代码“xyz”)。如果上述Monte-Carlo不匹配不存在，我们应当看到Mueller-Muller CDR会选择一个非常接近(abc+xyz)/2的代码。在真实情况下，由于存在Monte-Carlo不匹配(即峰值限幅器结果存在偏差)，该代码可能被误导从而远离(abc+xyz)/2这一最佳值。如果仅被执行一次，那么这些试错处理过程实现起来并不太困难，然而不幸的是，该不匹配会随着温度和电压的变化而随时间漂移。因此，该校准过程(被称为闲聊)需要被实时运行。由于不能选择产生误码，因此我们需要两块(相同的)硬件轮流攫取用户数据，从而当我们在临时“关闭”通路中执行闲聊时能够向用户隐藏误码。
现转而参见图8，其示出了根据一实施例对具有可编程资源的设备进行编程的系统的框图。更具体地，计算机802被耦接以从存储器806接收电路设计804，并产生存储于非易失性存储器806的配置比特流。正如以下将详细说明的，所述电路设计可以是高层级设计，比如用硬件描述语言(HDL)定义的电路设计。并且，所述计算机可以被配置为运行产生配置比特流的软件，所述配置比特流被存储于非易失性存储器808中并被提供给集成电路810，所述集成电路可以是如下图9所示的可编程集成电路。正如以下将详细说明的，配置比特流的比特被用于配置集成电路的可编程资源。
现转而参见图9，其示出了包括可编程资源的设备的框图，所述框图包括图1至7的电路。虽然包括可编程资源的设备可以被实现于集成电路设备的任何形式中，例如包括可编程资源的专用集成电路(ASIC)，其他设备可以包括专用可编程逻辑设备(PLD)。一种PLD为复杂可编程逻辑设备(CPLD)，其包括两个或多个连接在一起的“功能模块”，且通过互连的开关矩阵来输入输出(I/O)资源。所述CPLD的每个功能模块包括两层与/或结构，所述与/或结构和用于可编程逻辑阵列(PLA)设备或可编程阵列逻辑(PAL)设备的结构相类似。另一种PLD为现场可编程门阵列(FPGA)。在典型的FPGA中，一组可配置逻辑模块(CLB)被耦接至可编程输入/输出模块(IOB)，所述CLB和IOB通过可编程路由资源的层级结构相互连接。这些CLB、IOB以及可编程路由资源通常从片外存储器加载配置比特流至FPGA的配置存储单元，从而进行自定义。对于这两种可编程逻辑设备来说，设备的功能被配置比特流的配置数据比特所控制，所述配置比特流被提供给设备以达到该目的。所述配置数据比特可以被存储于易失性存储器(例如FPGA和一些CPLD中的静态存储单元)、非易失性存储器(例如一些CPLD中的闪存存储器)或者其他任何形式的存储单元中。
图9所示的设备包括具有大量不同可编程片(tile)的FPGA架构900，所述FPGA架构900包括千兆位收发器(MGT)901、CLB 902、随机存取存储器模块(BRAM)903、输入/输出模块(IOB)904、配置和时钟逻辑(CONFIG/CLOCKS)905、数字信号处理模块(DSP)906、专用输入/输出模块(I/O)907(例如配置端口及时钟端口)以及例如数字时钟管理器、模数转换器、系统监测逻辑等的其他可编程逻辑908。一些FPGA还包括例如能够被用于实现软件应用的专用处理器模块(PROC)910。
在一些FPGA中，每个可编程片包括可编程互连元件(INT)911，该元件具有在每个相邻片中与相关互连元件的标准化连接。因此，全部可编程互连元件一起实现所述FPGA的可编程互连结构。如图9顶部包括的示例所示，所述可编程互连元件911同样包括在相同片内部的可编程逻辑元件的连接。
比如，CLB 902可以包括可被编程以实现用户逻辑的可配置逻辑元件(CLE)912，以及单个可编程互连元件911。BRAM 903可以包括BRAM逻辑元件(BRL)913，以及一个或者多个可编程互连元件。所述BRAM包括独立于配置逻辑模块的分布式RAM的专用存储器。通常，一个片中互连元件的数量取决于片的高度。在图示的实施例中，一个BRAM片与五个CLB的高度相同，然而其他互连元件的数量同样可能被使用。DSP片906可以包括DSP逻辑元件(DSPL)914，以及适当数量的可编程互连元件。IOB 904可以包括例如输入/输出逻辑元件(IOL)915的两个实例，以及可编程互连元件911的一个实例。该设备的连接位置被配置比特流的配置数据比特所控制，所述配置比特流被提供给设备以达到该目的。所述可编程互连响应配置比特流的比特，使得包括互连线的连接能够被用于耦接各种信号至在可编程逻辑中实现的电路，或者例如BRAM或处理器的其他电路。
在图示的实施例中，靠近晶片中心的柱状区域被用于配置、时钟以及其他控制逻辑。延伸自该柱状区域的配置/时钟分配区域909被用于分配贯穿FPGA的时钟和配置信号。一些采用图9所示架构的FPGA包括额外的逻辑模块，这些额外的逻辑模块破坏了构成FPGA大部分的柱状结构，所述额外的逻辑模块可以是可编程模块和/或专用逻辑。例如，图9所示的处理器模块PROC 910跨越了CLB和BRAM的数个柱状区域。
请注意，图9仅意图说明FPGA架构的一个示例。包括在图9顶部的柱状区域中逻辑模块的数量、柱状区域的相对宽度、柱状区域的数量及顺序，包括在柱状区域内的逻辑模块类型、逻辑模块的相对尺寸以及互连/逻辑实现仅仅是示范性的。比如，在实际的FPGA中，每当有CLB出现以帮助用户逻辑的有效实现时，通常包括多于一个CLB的相邻圆柱。虽然图9的实施例涉及包括可编程资源的集成电路，但是应当理解，以下将更为详细说明的电路和方法可以被实现于任何类型的ASIC中。
现转而参见图10，其示出了图9中设备的可配置逻辑元件的框图。更具体地，图10以简化形式说明了图9中配置逻辑模块902的可配置逻辑元件。在图10的实施例中，片(slice)M 1001包括四个查找表(LUTM)1001A-1001D，每个查找表由六个LUT数据输入终端A1-A6、B1-B6、C1-C6、及D1-D6所驱动，并且每个查找表提供两个LUT输出信号O5和O6。来自LUT 1001A-1001D的输出终端O6分别驱动片输出终端A-D。LUT数据输入信号被FPGA互连结构通过输入复用器而提供，该输入复用器可由可编程互连元件1011实现，并且该LUT输出信号同样被提供给所述互连结构。片M还包括：驱动输出终端AMUX-DMUX的输出选择复用器1011A-1011D；驱动存储元件1002A-1002D的数据输入终端的复用器1012A-1012D；组合复用器1016、1018以及1019；反弹复用器电路1022-1023；由反相器1005和复用器1006(二者共同在输入时钟通路上提供了一个可选择的反转)所表征的电路；以及具有复用器1014A-1014D、1015A-1015D、1020-1021的进位逻辑和排他或门1013A-1013D。所有这些元件按照图10所示被耦接起来。在图10所示复用器的选择输入没有被示出的地方，该选择输入被配置存储单元所控制。也就是说，存储于配置存储单元的配置比特流的配置比特被耦接至复用器的选择输入以选择对该复用器的正确输入。为了清楚起见，这些众所周知的配置存储单元被从图10以及其他此处选择的图中省略。
在图示的实施例中，每个存储元件1002A-1002D可以被编程以作为同步或异步触发器或者锁存器。通过编程同步/异步选择电路1003，对一个片上的全部四个存储元件做出同步或异步功能的选择。当存储元件被编程以使得S/R(设置/重置)输入信号提供一个设置功能时，REV输入终端提供重置功能。当存储元件被编程以使得S/R输入信号提供一个重置功能时，REV输入终端提供设置功能。存储元件1002A-1002D被时钟信号CK计时，该时钟信号CK可以由例如全局时钟网络或者互连结构提供。这种可编程存储元件在FPGA设计领域是众所周知的。每个存储元件1002A-1002D向互连结构提供寄存的输出信号AQ-DQ。由于每个LUT1001A-1001D提供两个输出信号O5和O6，因此LUT可以被配置为两个具有五个共享输入信号(IN1-IN5)的5输入LUT，或者被配置为一个具有输入信号IN1-IN6的6输入LUT。
在图10所示的实施例中，每个LUTM 1001A-1001D可以以几种模式中的任意一种运行。当处于查找表模式时，每个LUT具有六个数据输入信号IN1-IN6，其由FPGA互连结构通过输入复用器提供。基于信号IN1-IN6的值，64个数据值中的一个被从配置存储单元中可编程地选择。当处于RAM模式时，每个LUT作为一个单独的64位RAM或者两个具有共享地址的32位RAM运行。RAM写数据通过输入终端DI1(通过LUT 1001A-1001C的复用器1017A-1017C)提供给64位RAM，或者通过输入终端DI1和DI2提供给两个32位RAM。LUT RAM中的RAM写操作被来自复用器1006的时钟信号CK以及来自复用器1007的写使能信号WEN所控制，所述RAM写操作能够选择性地通过时钟使能信号CE或者写使能信号WE。当处于移位寄存器模式时，每个LUT作为两个16位移位寄存器，或者将两个16位移位寄存器串行耦接以形成一个单独的32位移位寄存器。移入信号通过输入终端DI1和DI2中的一个或两个被提供。16位和32位的移出信号可以通过LUT输出终端被提供，并且32位的移出信号还可以通过LUT输出终端MC31更直接地提供。LUT1001A的32位移出信号MC31还可以通过输出选择复用器1011D和CLE输出终端DMUX提供给整体的互连结构以实现移位寄存器链。因此，上述电路和方法可被实现于例如图9和图10的设备中，或者任何其他适合的设备中。
现转而参见图11，其示出了在集成电路中实现数据接收器的方法的流程图。更具体地，在步骤1102中，数据信号在集成电路中被接收。在步骤1104中，第一时钟和数据恢复电路被实现于数据接收器内以恢复数据信号的数据。在步骤1106中，第二时钟和数据恢复电路被实现于数据接收器内以调整时钟相位偏移。
现转而参见图12，其为示出了在集成电路中实现数据接收器的方法的流程图。更具体地，在步骤1202中，数据信号在集成电路中被接收。在步骤1204中，第一均衡电路被实现于数据接收器内以恢复数据信号的数据。在步骤1206中，第二均衡电路被实现于数据接收器内以调整时钟相位偏移。
图11和12方法中的各种要素可以采用如前所述的图1至10的电路或者采用其他适合的电路来实现。虽然描述了方法的特定要素，但应当理解，所述方法的额外要素或者涉及该要素的额外细节可以按照图1至10所揭示的内容来实现。
以下列举了一些示例，虽然这些示例描述了示范性的设备和/或方法，但是符合本发明描述的一个或者多个方面的其他以及更多示例可以在不脱离本发明权利要求及其他等价物所确定的范围内被构思。
描述了一种实现在集成电路中的数据接收器。所述数据接收器包括：接收数据信号的输入；被耦接至所述输入的第一线性均衡电路；用于接收所述数据信号的数据的第一时钟和数据恢复电路，其中所述第一时钟和数据恢复电路使得能够产生第一时钟信号，所述第一时钟信号控制耦接至所述第一线性均衡电路的第一寄存器；被耦接至所述输入的第二线性均衡电路，其中所述第二线性均衡器不同于所述第一线性均衡器；以及用于调整时钟相位偏移的第二时钟和数据恢复电路，其中所述第二时钟和数据恢复电路使得能够产生第二时钟信号，所述第二时钟信号控制耦接至所述第二线性均衡器的第二寄存器。
在一些这样的数据接收器中，用于接收所述数据信号的数据的所述第一时钟和数据恢复电路采用数据比特之间的主交叉来提取所述数据信号中的时钟定时信息。
在一些这样的接收器中，所述第一时钟和数据恢复电路可以包括Alexander时钟和数据恢复电路。
在一些这样的接收器中，用于调整时钟相位偏移的所述第二时钟和数据恢复电路采用数据比特之间的次交叉来提取所述数据信号中的时钟定时信息。
在一些这样的接收器中，用于调整时钟相位偏移的所述第二时钟和数据恢复电路可以包括Mueller-Muller电路。
在一些这样的接收器中，所述第一线性均衡电路可以包括长尾连续时间线性均衡电路。
在一些这样的接收器中，所述第二线性均衡电路可以包括信道反转连续时间线性均衡电路。
在一些这样的接收器中，所述接收器可以进一步包括判决反馈均衡器，其被耦接于所述第一线性均衡电路的输出。
以下描述的示范性方法大体上涉及在集成电路中实现一种数据接收器。所述方法可以包括：接收数据信号；将所述数据信号耦接至第一线性均衡电路；在所述数据接收器中实现第一时钟和数据恢复电路以恢复所述数据信号的数据，其中所述第一时钟和数据恢复电路使得能够产生第一时钟信号，所述第一时钟信号控制被耦接至所述第一线性均衡电路的第一寄存器；将所述数据信号耦接至第二线性均衡电路，其中所述第二线性均衡电路不同于所述第一线性均衡电路；以及在所述数据接收器中实现第二时钟和数据恢复电路以调整时钟相位偏移，其中所述第二时钟和数据恢复电路使得能够产生第二时钟信号，所述第二时钟信号控制被耦接至所述第二线性均衡电路的第二寄存器。
在一些这样的方法中，所述第一线性均衡电路包括长尾连续时间线性均衡电路。
在一些这样的方法中，所述第二线性均衡电路可以包括信道反转连续时间线性均衡电路。
在一些这样的方法中，所述第二时钟和数据恢复电路不同于所述第一时钟和数据恢复电路。
在一些这样的方法中，实现第一时钟和数据恢复电路以恢复所述数据信号的数据包括实现Alexander时钟和数据恢复电路。
在一些这样的方法中，实现第二时钟和数据恢复电路来调整时钟相位偏移可以包括实现Mueller-Muller时钟和数据恢复电路。
在一些这样的方法中，所述方法可以进一步包括将判决反馈均衡器耦接至所述第一线性均衡电路的输出。
因此能够领会，本发明描述了在集成电路中实现数据接收器的新电路及方法。本领域普通技术人员能够领会存在很多体现本发明公开内容的替代方案及等价物。因此，本发明并不受前述实施例的限制，而仅受权利要求的限制。

Claims (15)

1.一种实现在集成电路中的数据接收器，所述数据接收器包括：
接收数据信号的输入；
第一线性均衡电路，其被耦接于所述输入；
第一寄存器，其被耦接于所述第一线性均衡电路的输出；
第一相位插值器，其被耦接以利用第一时钟信号控制所述第一寄存器；
第一时钟和数据恢复电路，其被用于接收所述数据信号的数据，其中所述第一时钟和数据恢复电路使得能够产生所述第一时钟信号，所述第一时钟信号控制被耦接于所述第一线性均衡电路的所述第一寄存器；
第二线性均衡电路，其被耦接于所述输入，其中所述第二线性均衡电路不同于所述第一线性均衡电路；
第二寄存器，其被耦接于所述第二线性均衡电路的输出；
第二相位插值器，其被耦接以利用第二时钟信号控制所述第二寄存器，所述第二时钟信号不同于所述第一时钟信号；以及
第二时钟和数据恢复电路，其被用于调整时钟相位偏移，其中所述第二时钟和数据恢复电路使得能够产生所述第二时钟信号，所述第二时钟信号控制被耦接于所述第二线性均衡电路的所述第二寄存器。
2.根据权利要求1所述的数据接收器，其特征在于，被用于接收所述数据信号的数据的所述第一时钟和数据恢复电路采用数据比特之间的主交叉来提取所述数据信号中的时钟定时信息。
3.根据权利要求1或2所述的数据接收器，其特征在于，所述第一时钟和数据恢复电路包括Alexander时钟和数据恢复电路。
4.根据权利要求1所述的数据接收器，其特征在于，被用于调整时钟相位偏移的所述第二时钟和数据恢复电路采用数据比特之间的次交叉来提取所述数据信号中的时钟定时信息。
5.根据权利要求1或4所述的数据接收器，其特征在于，被用于调整时钟相位偏移的所述第二时钟和数据恢复电路包括Mueller-Muller电路。
6.根据权利要求1所述的数据接收器，其特征在于，所述第一线性均衡电路包括长尾连续时间线性均衡电路。
7.根据权利要求1或6所述的数据接收器，其特征在于，所述第二线性均衡电路包括信道反转连续时间线性均衡电路。
8.根据权利要求1所述的数据接收器，其特征在于，还包括判决反馈均衡器，其被耦接于所述第一线性均衡电路的输出。
9.一种用于将数据接收器实现在集成电路中的方法，所述方法包括：
接收数据信号；
将所述数据信号耦接至第一线性均衡电路；
利用由第一相位插值器产生的第一时钟信号控制第一寄存器，所述第一寄存器被耦接于所述第一线性均衡电路的输出；
在所述数据接收器中实现第一时钟和数据恢复电路以恢复所述数据信号的数据，其中所述第一时钟和数据恢复电路使得能够产生所述第一时钟信号，所述第一时钟信号控制被耦接于所述第一线性均衡电路的所述第一寄存器；
将所述数据信号耦接至第二线性均衡电路，其中所述第二线性均衡电路不同于所述第一线性均衡电路；
利用由第二相位插值器产生的第二时钟信号控制第二寄存器，所述第二寄存器被耦接于所述第二线性均衡电路的输出，其中所述第二时钟信号不同于所述第一时钟信号；以及
在所述数据接收器中实现第二时钟和数据恢复电路来调整时钟相位偏移，其中所述第二时钟和数据恢复电路使得能够产生所述第二时钟信号，所述第二时钟信号控制被耦接于所述第二线性均衡电路的所述第二寄存器。
10.根据权利要求9所述的方法，其特征在于，所述第一线性均衡电路包括长尾连续时间线性均衡电路。
11.根据权利要求9或10所述的方法，其特征在于，所述第二线性均衡电路包括信道反转连续时间线性均衡电路。
12.根据权利要求9所述的方法，其特征在于，所述第二时钟和数据恢复电路不同于所述第一时钟和数据恢复电路。
13.根据权利要求9或12所述的方法，其特征在于，实现第一时钟和数据恢复电路以恢复所述数据信号的数据包括：实现Alexander时钟和数据恢复电路。
14.根据权利要求9或12所述的方法，其特征在于，实现第二时钟和数据恢复电路以调整时钟相位偏移包括：实现Mueller-Muller时钟和数据恢复电路。
15.根据权利要求9所述的方法，其特征在于，还包括：将判决反馈均衡器耦接至所述第一线性均衡电路的输出。
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