CN101578807A - 具有时钟恢复电路以及自适应采样和均衡器定时的接收器 - Google Patents

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CN101578807A CNA2007800495267A CN200780049526A CN101578807A CN 101578807 A CN101578807 A CN 101578807A CN A2007800495267 A CNA2007800495267 A CN A2007800495267A CN 200780049526 A CN200780049526 A CN 200780049526A CN 101578807 A CN101578807 A CN 101578807A
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B·莱博维茨
李海昌
J·雷恩
K·S·奥
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Abstract

一种接收器，配备有自适应相位偏移控制器和相关的定时校准电路，它们一起移动数据采样器和数字均衡器的定时。采样和均衡器定时被移动到相对于当前符号具有较少残余符号间干扰(ISI)能量的位置。移动的位置可使用信息质量测量来计算，如接收器误比特率或滤波器抽头值的比较，以优化数据恢复的定时。

Description

具有时钟恢复电路以及自适应采样和均衡器定时的接收器
技术领域
此处公开的主题主要涉及通信领域，且更具体地涉及集成电路器件中和其之间的高速电子信号传送。
背景技术
同步数字系统采用时钟信号来协调数据的发送和接收。例如，发送器可将发送的数据同步到时钟信号以及然后向接收器传递同步的数据和时钟信号。然后接收器可使用时钟信号恢复数据。高性能数字发送器通常传送不伴随同步接收器的时钟信号的数据。而接收器将本地产生的接收时钟信号相位对准于正在进入的数据并使用相位调节的“恢复”时钟信号采样数据。使用恢复时钟信号用于采样数据的接收电路通常称为“时钟和数据恢复”(CDR)电路。
高性能通信信道受到很多使信号质量降低的效应的影响。其中最主要的是阻抗不连续导致的高频信号衰减和反射引起的符号间干扰(ISI)。在较高的信号传送速率的情况下，ISI变得更显著，最终使信号质量降低使得可能失去原始发送的信号水平之间的区别。一些接收器因此使用一个或多个均衡器减轻ISI的影响，以及因此提高可得的信号传送速率。典型的均衡器类型包括线性均衡器、前馈均衡器(FFE)以及判决反馈均衡器(DFE)。
附图说明
通过举例而不是限制在附图中说明所公开的主题，其中相同参考标号表示相同元件，其中：
图1所示为集成电路(IC)100的一部分，其包括接收器105和一些核心逻辑110；
图2是波形图200，示出假设的图1的节点Vin上一串符号的一串重叠单比特响应；
图3是波形图300，示出第二假设的图1的节点Vin上一串符号的一串重叠单比特响应。
图4是波形图400，示出假设的图1的节点Veq上一串均衡符号的单比特响应；
图5是波形图500，示出另一假设的图1的节点Veq上一串均衡符号的一串单比特响应；
图6是流程图600，示出可应用于图1的接收器105的实施例的相位偏移校准方法；
图7所示为根据另一实施例的接收器700；
图8A详细示出根据一个实施例的均衡控制电路740和信号质量测量电路750；
图8B详细示出抽头值发生器826的实施例，其可用作图8A的抽头值发生器825，能使用符号-符号最小均方(LMS)算法产生抽头值；
图8C到图8F是结合图7和图8A使用的假设波形图，示出对DFE734应用适当的接收系数RXα[2:1]以校正ISI的过程；
图8G是流程图857，示出图8A的前体测量块810可计算前体接收信道系数RXα[-1]的过程；
图9是流程图900，示出可应用于图7的接收器700的实施例的相位偏移校准方法；
图10所示为根据另一实施例的接收器1000；
图11所示为根据一个实施例的图10的均衡控制电路1050和信号质量测量电路1055；
图12所示为根据另一实施例的接收器1200；
图13所示为根据另一实施例的接收器1300；
图14所示为根据另一实施例的接收器1400；
图15所示为根据另一实施例的接收器1500。
具体实施方式
图1所示为集成电路(IC)100的一部分，其包括接收器105和一些核心逻辑110。接收器105从数据输入端口Vin上呈现的信号恢复数据和定时信息以产生用于核心逻辑110的一串采样数据Data。接收器105优化数据和均衡定时用于改善信号裕度并减小误差率。核心逻辑110可以是很多电路类型中的任何一种和电路类型的组合，其通过接收器105与IC100中或外部的组件进行通信。
接收器105包括数据采样器115、基准数据采样器120以及基准边沿采样器125。时钟恢复电路130从来自采样器125的采样基准边沿REdge和来自采样器120的基准数据RData恢复基准边沿和数据时钟信号REClk和RDClk。基准边沿时钟信号REClk定时到信号Vin的平均边沿(信号跃迁)定时，其中平均边沿定时可定义为信号跃迁跨越预定阈值(例如，基准电压)的平均时刻。基准数据时钟RDClk相对于边沿时钟REClk相位移动，使得采样器120在信号Vin的平均边沿定时的中点采样信号Vin。在双倍数据速率系统中，例如，数据时钟信号RDClk可以相对于时钟信号REdge相位移动90度。这个移动可以是固定的或可调的。
接收器105包括耦合在数据采样器115的输出与输入之间的均衡器134。均衡器134使用一定范围的放大因子放大信号Vin，较高的频率成分典型地用较高的放大因子处理。形成的均衡信号Veq传递到数据采样器115的输入。接收器105耦合到的通信信道(未示出)将典型地呈现低通滤波器效应，在这种情况下均衡器134可用于补偿较高频率信号成分的衰减。总之，均衡的目的是减小或最小化ISI影响，所以典型地通过调节信号的一个或多个特征以减轻ISI影响的方式实现均衡。
均衡器134，所述例子中为判决反馈均衡器(DFE)，包括有限脉冲响应(FIR)滤波器135和减法器137。FIR135将M个最近接收的采样Data中的每一个乘以M个抽头系数α1-αM中相应的一个。形成的积中的每一个近似于由M个在先符号中对应的一个引起的当前符号时间的ISI，以及这些积被相加以产生反馈信号VDFE，其代表当前符号的累积的后体ISI。在采样器115采样当前符号之前，减法器137从信号Vin减去信号VDFE。接收器105因此调节信号Vin以消除或至少减轻在先的M个符号对当前符号施加的后体ISI的影响。
抽头系数α1-αM的最佳值随设备和系统而变化，以及可随例如温度、电源电压和信号传送环境而改变。因此提供均衡控制电路140以找到并保持适当的抽头系数。一些或全部控制电路140可单独实现或作为同一集成电路(如采样器、均衡器和时钟恢复电路)的一部分而实现。
时钟恢复电路130将基准数据时钟RDClk锁定到不受均衡器134的定时影响的位置。这使得信号RDClk相对于正在进入的信号Vin保持固定的基准相位，即使均衡器抽头系数被调节。因为RDataN是从未均衡的信号采样的，这些采样有时会包含错误的数据。时钟恢复可容忍这种缺陷，因为小百分比的错误数据可被时钟恢复环过滤。
如下所述，当准确解释数据符号更重要时，时钟信号RDClk可能不是采样DataN以获得最小误比特率的最佳相位。因此接收器105配备有自适应相位偏移控制器145和信号质量测量电路150，它们一起将数据采样器115和DFE134的定时移动到提供改善的数据恢复的位置(例如，相对于体具有较少残余ISI能量的位置)。
信号质量测量电路150根据一些信号质量标准(如接收器105的误比特率(BER))获得信号质量的测量(SQ)。而相位偏移控制器145使用信号SQ调节数据时钟DClk相对于基准数据时钟RDClk和边沿时钟REdge的相位，以求最佳数据恢复。在这个例子中，相对于基准数据时钟RDClk测量数据时钟DClk的相位偏移ΦOS。一些或全部控制器145和测量电路150可单独实现或作为同一集成电路(如采样器、均衡器和时钟恢复电路)的一部分而实现。
图2是波形图200，示出图1的节点Vin上一串符号的假设的重叠单比特响应，且用于说明ISI的有害影响。示出的时钟信号是用于双倍数据速率(DDR)接收器的，其中数据采样发生在数据时钟RDClk/DClk的上升沿和下降沿。单比特响应是相对于电压基准Vr测量的电压水平：为了便于说明，每个单比特响应被归一化到1的幅度，正值代表逻辑1以及负值代表逻辑0。x轴代表时间，以“单位间隔”或“符号时间”测量，时间N代表当前采样时刻，或“体”，以及符号SN代表当前符号。
每个符号随时间展开。相对于体出现在过去的能量被称为“前体ISI”，而出现在将来的能量被称为“后体ISI”。如果符号足够宽，来自相邻符号的前体和后体ISI的相当大的部分可干扰当前符号的解释。在瞬时假设中，在时间N：
1.当前符号SN具有1.0伏特的幅度，代表逻辑1的水平；
2.符号SN-2给予约-0.5伏特后体ISI；
3.符号SN-1给予约-0.8伏特后体ISI；
4.符号SN+1给予约-0.6伏特前体ISI；以及
5.符号SN+2给予相对少的前体ISI，且在此例中可忽略；
但是，这个和其它前抽头和后抽头符号的贡献可能是相当大的。
在时间N，由符号SN与这四个相邻符号的ISI引起的电压之和因此约为1.0-0.5-0.8-0.6＝-0.9，代表逻辑0的水平。在时间N采样所描述的比特模式而不校正ISI将因此在时间N产生错误。
为了便于说明，图形200是简化的。实际上，一串发送的符号所产生的波形是符号及其重叠ISI的复杂组合。因为每个符号可影响其相邻的一个或多个，施加在采样符号上的ISI能量可随比特模式而变化很大。考虑图3的波形300的例子：表示的比特模式与图2的相同，除了符号SN+1被反转以代表逻辑1而不是逻辑0。因此，来自符号SN+1的前体ISI为正，且将抵消来自其他符号的负ISI。在这个例子中，在时间N由符号SN与4个相邻ISI成分引起的电压之和约为1.0+0.6-0.5-0.8＝0.3，代表逻辑1的水平。在这个例子中，在时间N采样所述比特模式而不校正ISI将因此产生正确的结果。
图2和图3示出重要的一点：ISI的影响是依赖数据的。回到图1，时钟恢复电路130依赖于采样器120和125用于时钟恢复，且采样器120和125在DFE134减小ISI的影响之前采样正在进入的信号。时钟恢复电路130因此可基于错误数据采样进行定时调节。如果误比特率足够低，时钟恢复电路130可适应错误数据。在其它实施例中，采样器120和125中的一个或全部可采样均衡信号Veq。
图4是波形图400，示出图1的节点Veq上一串均衡符号的假设的单比特响应。比特模式与图2中的相同，但是由于DFE134和减法器137的操作，符号形状缺少其大部分后体ISI。相位偏移ΦOS设置为0，所以数据时钟DClk和基准数据时钟RDClk是相同的。在采样时间N，符号SN的幅度约为1.0且与符号SN+1和SN+2相关的前体ISI成分分别约为-0.6和-0.05。与符号SN-1和SN-2相关的后体ISI被过滤掉，然而，这样在时间N当前符号与ISI之和正好低于0.4伏特。这个正电压水平将被正确解释为逻辑1，说明DFE134和减法器137去除的后体ISI改善了接收器的操作。
图5是波形图500，示出图1的节点Veq上一串均衡符号的另一假设的一串单比特响应。比特模式与图2和4中的相同，但是由于DFE134和减法器137的操作，符号形状也缺少其大部分后体ISI。此外，相位偏移ΦOS使得数据时钟DClk相对于基准数据时钟RDClk提前约半个单位间隔。在采样时间N，符号SN的幅度约为0.9，比当相位偏移设置为0时的图4中的小，但是非0相位偏移ΦOS移动DFE定时和体位置使得与符号SN+1和SN+2相关的前体ISI比图4的例子中低很多，其分别为约-0.3和0。波形500的当前符号与ISI之和约为0.6伏特，比图4的例子增加50％。这个正电压水平将被正确解释为逻辑1，且更高的正电压量值反映了更高的误差裕度。接收器105因此可改变采样和DFE定时以提高电压裕度以及因此改善噪声容限并减少误比特率。
图6是流程图600，示出可应用于图1的接收器105的实施例的相位偏移校准方法。开始，相位偏移控制器145将相位偏移ΦOS设置为等于0，在这种情况下，时钟信号DClk与时钟信号RDClk相位对准(步骤605)。在这个相位偏移使得DFE抽头系数固定为稳定值。信号质量测量电路150则将信号质量的第一测量SQ 1通过端口SQ传递到控制器145(步骤610)。此时存储在控制器145中的信号质量的测量可基于这种测量，例如，电压裕度、定时裕度或接收器105的误比特率。
接下来，相位偏移控制器145增加相位偏移ΦOS(步骤615)，其使得时钟信号DClk的相位相对于信号RDClk超前。当在新的相位偏移使DFE抽头系数α1-αM固定为稳定值之后，测量电路150将信号质量的第二测量SQ2通过端口SQ传递到控制器145。相位偏移控制器145则对信号质量测量SQ1和SQ2进行比较以判断增加的相位偏移是否改善了信号质量(判决625)。如果是，则用测量SQ2的值覆盖测量SQ1，且过程回到步骤615。如果不是，则相位偏移减小两次(步骤635和640)，又使得DFE系数α1-αM固定为稳定值，且再次测量信号质量以获得信号质量的第三测量SQ3。经判决650，如果这个第三测量大于第一测量，则测量SQ1被设置为改善的测量SQ3(步骤655)且过程回到步骤640以判断进一步减少相位偏移是否导致进一步改善信号质量。如果判决650未表明改善了的信号质量测量，则相位偏移增加(步骤660)且方法进行到步骤665以等待相位偏移校准过程的随后开始。流程图600的过程于是选定提供最高信号质量的相位偏移，以及然后可偶尔或定期重复以适应可能由于例如电源电压波动和温度以及噪声环境改变而发生的信号漂移。
图7所示为根据另一实施例的接收器700。接收器700包括数据采样器715、误差采样器717、基准数据采样器720、基准边沿采样器725以及DFE734。而DFE734包括FIR735和减法器737。时钟恢复电路730根据采样基准数据RDataN和边沿REdgeN恢复基准边沿和基准数据时钟信号REClk和RDClk。基准数据时钟RDClk相对于边沿REClk相位移动，使得采样器720在采样器725的采样时刻间的中点采样信号Vin。在双倍数据速率系统中，例如，时钟信号RDClk可相对于时钟信号REClk相位移动90度。
FIR735将二个最近从采样器715接收的符号分别乘以一个抽头系数RXα[1]和RXα[2]。每个产生的积代表相应的在先符号对当前符号DataN贡献的ISI，且这些积之和VDFE代表来自这些符号的累积ISI。减法器737在采样器715采样当前数据符号DataN之前从信号Vin减去组合的ISI成分VDFE。抽头系数RXα[1]和RXα[2]的最佳值随设备和系统而变化，且可随温度、电源电压以及噪声环境而改变。因此提供自适应均衡控制电路740以找到并保持适当的抽头系数。
时钟恢复电路730可将基准数据信号RDClk锁定到次于最佳地考虑输入信号Vin的ISI特征、且因此导致错误的采样的位置。边沿恢复可容忍这些缺陷，因为少量的错误数据可被时钟恢复环过滤掉。这种次最佳的采样定时对数据恢复有很多问题，但是，准确解释数据符号是关键的。接收器700因此配备有自适应信号质量测量电路750以及相关的相位调节电路755，它们一起将数据采样器715和DFE734的定时移动到相对于当前符号DataN具有较少残余ISI能量的位置。
信号质量测量电路750根据一些信号质量标准获得信号质量的测量SQ。在这个例子中，信号质量的测量是当前符号SN的平均电压水平与下一符号SN+1所施加的平均前体ISI之间的差。这些值在图7中分别表示为抽头值RXα[0]和RXα[-1]，且由均衡控制电路740按以下详述的方式进行计算。总之，信号质量测量电路750从抽头值RXα[0]的绝对值减去抽头值RXα[-1]的绝对值以产生信号SQ。这样计算出的差是相对于当前符号的前体ISI的量值的测量，且因此是信号质量的测量。相位偏移控制器760使用信号SQ，使相位调节信号ΦA优化到加法器765，其输出通过相位内插器770控制采样时钟DClk的相位。数据时钟DClk与从基准采样器720和725产生的采样得到的基准时钟之间的相位关系因此被优化用于恢复数据DataN。
时钟恢复电路730包括bang-bang(Alexander)鉴相器775、乘法器777和779、数字累加器781和783、加法器785和786、边沿相位内插器790、基准数据相位内插器795。鉴相器775逻辑地组合当前基准数据采样RDataN、在先基准数据采样RDataN-1(未示出)，以及当前和在先数据采样之间的当前基准边沿采样REdgeN以判断当前和在先数据采样之间的边沿是早于还是晚于基准时钟边沿。本领域技术人员都知道Alexander鉴相器775，所以省略对其的详细说明。简单地说，采样RDataN和RDataN-1分开1比特时间间隔(1个单位间隔)以及采样REdgeN是在采样RDataN和RDataN-1之间的半比特时间间隔采样的。如果当前和在先采样RDataN和RDataN-1相同(例如，都代表逻辑1)，则不发生跃迁且无“边沿”检测。则这种情况下，鉴相器135的输出E和L都是0。但是如果当前和在先采样RDataN和RDataN-1不同，则边沿采样REdgeN与当前和在先采样RDataN和RDataN-1进行比较：如果采样REdgeN等于在先采样RDataN-1，则确立晚信号L，如果采样REdgeN等于当前采样RDataN，则确立早信号E。在这个说明中，“晚”边沿比采样时钟到达的晚，而“早”边沿比采样时钟到达的早。
乘法器779将相位误差信号E/L乘以常数Ki并将乘积值输出到累加器781。乘法器777将相位误差信号E/L乘以常数Kp并将乘积值输出到加法器785，它将乘法器777和累加器781的输出进行相加并将结果传递到相位累加器783。相位累加器783累加传递到内插器790和加法器786的相位控制信号ΦC。通过对从锁相环PLL797从本地基准时钟RefClk获得的若干不同相位的时钟信号P1-P4中所选择的进行组合，相位内插器790和795分别获得边沿和数据时钟REClk和RDClk。加法器786可将固定或可变的偏移加到相位控制信号ΦC。在这个DDR实施例中，加法器786将固定的90度偏移加到相位控制信号ΦC(即，ΦC+90°)。以这种方式，时钟恢复电路730将基准数据时钟RDClk的采样定时保持在正在进入的数据边沿之间的中心。
来自PLL797的四个不同相位的时钟信号P1-P4与相位调节信号ΦA与相位控制信号ΦC之和一起被传递到相位调节电路755的数据相位内插器770。相位内插器770对从信号P1-P4中所选择的进行组合，使得时钟信号DClk相对于时钟信号RDClk相位偏移由相位调节信号ΦA决定的量，以及因此将数据采样和均衡定时移动到提供改善的信号质量的位置。
图8A详细示出根据一个实施例的均衡控制电路740和信号质量测量电路750。均衡控制电路740包括抽头控制器800、数据滤波器805、前体测量块810以及DAC817。抽头控制器800包括多个同步存储元件820和抽头值发生器825，它们一起根据数据采样和误差采样DataN和ErrN产生抽头系数RXα[2，1，0]。抽头值RXα[0]是接收的数据符号SN的平均幅度的数字测量，DAC817将其转换为电压Dlev，图7的误差采样器717的基准电压。抽头值RXα[2，1]是DFE734的接收系数，也是图7的。
产生误差信号ErrN的误差比较基于电压Dlev限定的较高信号水平。抽头控制器800因此基于当数据采样DataN-1是逻辑1时发生的ErrN-1测量仅更新抽头值RXα[2，1，0]。因此当采样DataN-1是逻辑0时，数据滤波器805防止抽头控制器800更新抽头值RXα[2，1，0]。其他实施例可包括第二比较器/采样器对，以当DataN-1是逻辑0时产生误差采样，如对正在进入的信号Veq与较低数据水平-Dlev进行比较，或者到误差采样器的基准电压可以在很多值或值的范围中改变以实现额为的测试和误差校正方法。调节接收系数RXα[2，1，0]使得DFE734以上述结合图1-4所述的方式有效地消除与前面的2个数据符号相关的后体ISI。
回到图8A，值RXα[0]是对符号SN的平均幅度的测量以及值RXα[-1]是对符号SN+1的第一前体ISI幅度的测量。这些测量的绝对值之差因此代表信号质量，且在图7的实施例中用于控制时钟信号DClk的相位偏移。数学地表示，SQ＝|RXα[0]|-|RXα[-1]|。信号质量测量电路750接收信号RXα[0]和RXα[-1]并执行上述计算以获得对相位偏移控制器760的信号质量SQ的测量。
图8B详细示出抽头值发生器826的实施例，其使用符号-符号最小均方(LMS)算法产生抽头值，且其可用作图8A或11中的抽头值发生器825。其他算法，如线性或梯度下降LMS，可用在其他实施例中。发生器825包括XNOR门830、将XNOR门830的输出乘以常数μ的乘法器835、加法器840以及寄存器845。XNOR门830将对应的数据采样和误差采样进行比较并将其输出提供给乘法器835。XNOR门830的输出用逻辑1代表真以及逻辑-1代表假。数据采样和误差采样代表采样值的符号，所以XNOR门830具有乘符号并将形成的积提供给乘法器835的作用。乘法器835将来自XNOR门830的积乘以选择的步长μ，它可针对选择的滤波器抽头而调整。加法器840将乘法器835的输出加到寄存器845的当前内容，然后寄存器用新的数进行更新。寄存器845则累加代表与特定时延的数据采样(例如，数据采样DN-2)相关的滤波器抽头的α值的数。
图8C到图8F是结合图7和图8A使用的假设波形图，示出对DFE734应用适当的接收系数RXα[2:1]以校正ISI的过程。图8C示出理想的发送脉冲850，其中表示在节点VIN的当前数据采样DN的值被归一化为值1(1.0)以及在先的和之后的数据采样DN-1和DataN +1都被归一化为值0(0.0)。图8D示出脉冲852，其为发送脉冲850被接收信道过滤并出现在节点VIN的一个版本。与脉冲850相比，脉冲852对当前数据采样DN衰减到最大幅度的约0.5，其破坏的版本被标为cDN。该脉冲还被信道ISI破坏，导致在随后的2个符号时间的近似cDN+1＝0.12以及cDN+2＝0.02的错误的正信号幅度，以及在之前的符号时间的cDN-1＝0.05。接收均衡的目的是部分补偿在主符号时间之后的符号时间的ISI影响。
图8E是波形图854，其中用图8D的脉冲852的形状示出接收系数波形855，说明如何应用接收系数以补偿接收器信道施加的ISI。在这个例子中，信道在接收破坏的数据符号cDN之后的2个符号时间施加幅度分别为0.12和0.02的ISI成分cDN+1和cDN+2。因此DFE734从接收的脉冲852减去系数波形855以消除ISI：DFE734从cDN之后的一个符号时间接收的信号减去DataN*RXα[1]以及从cDN之后的二个符号时间接收的信号减去DataN*RXα[2]。在这个例子中，RXα[0]约为0.50，RXα[1]约为0.12，以及RXα[2]约为0.02。
图8F示出均衡波形856，其是图8E的波形852和855之和。理想地，DFE734提供的补偿精确地抵消与在先数据符号相关的ISI而不对当前符号产生不利影响。但是，实际上，应用接收系数可影响当前符号eDN。而且，在这个例子中没有去除与第一前体抽头相关的ISI，以及因此在接收当前符号之前一个符号时间在波形856中留下噪声产物cDN-1。但是在这个例子中，这二个后抽头产物被去除，留下幅度为0的均衡信号值eDN+1和eDN+2。
回到图8A，信号质量测量电路750使用接收系数RXα[0，-1]计算信号质量测量SQ。接收系数RXα[-1]是如上结合图8B描述计算的，以及前体测量块810和数据滤波器805一起使用系数RXα[0]计算RXα[-1]。下面说明根据一个实施例，图7和图8A的均衡控制器740如何计算前体接收信道系数RXα[-1]。
图8G是流程图857，示出图8A的前体测量块810可计算前体接收信道系数RXα[-1]的过程。首先，在步骤858，以上述方式计算接收系数RXα[2，1，0]。在一些实施例中，步骤858通过首先保持值RXα[2，1]恒定直到值RXα[0]达到均衡而实现，在该时候电压Dlev代表信号Veq的平均符号幅度的测量。参考图7，当对应的采样数据符号DataN-1代表逻辑1时误差信号ErrN-1相等可能地表示逻辑1或逻辑0时，认为电压Dlev代表信号Veq的幅度。一旦建立电压Dlev，使其它二个抽头值发生器能找到剩余的接收系数RXα[2，1]。一旦校准，接收系数RXα[2，1]的值保持恒定(步骤860)。
接下来，在步骤862，当正在进入的信号表示模式“10”(即，符号DataN-1＝1且随后的符号DataN＝0)时，设置数据滤波器805以使能Dlev调节。在判决864和步骤866，当这个模式被检测时收集误差采样ErrN-1以及调节系数RXα[0]直到ErrN-1再次为50％是1且50％是0。使用图8A的电路，随着控制器740找到系数RXα[0]以及水平Dlev，这些调节自动发生，特别是对于“10”数据模式。在步骤868，测量块810存储系数RXα[0]的值作为RXα10。对数据模式“11”重复步骤862到868的过程。即在步骤870，当正在进入的信号表示模式“11”(即，符号DataN-1＝1且随后的符号DataN＝1)时，设置数据滤波器805以使能Dlev调节。在判决872和步骤874，收集误差采样ErrN-1以及调节系数RXα[0]以及水平Dlev，直到ErrN-1再次为50％是1且50％是0。测量块810然后在步骤876中，存储RXα[0]的新值作为RXα11。
随着系数RXα[2，1]被校准，值RXα11与RXα10之差约为与第一前体滤波器位置相关的ISI的两倍。因此可使用这个差来计算滤波器系数RXα[-1](步骤878)。在一些实施例中这个差可被扩展，如通过用常数C乘以这个差，或可被调节，例如，以补偿发送设备和接收器之间不同的发送特征。其它实施例采用类似的技术计算额外的前体或后体发送或接收器滤波器系数。回到8C到8F的假设例子，可以看出破坏的数据采样cDN-1具有约0.05的值，所以系数RXα[-1]设置为0.05。
图9是流程图900，示出可应用于图7的接收器700的实施例的相位偏移校准方法。开始，相位偏移控制器760将8比特相位调节信号ΦA设置为例如0，在这种情况下时钟信号DClk与时钟信号RDClk相位对准(步骤905)。使DFE抽头系数在这个相位固定为稳定值。然后信号质量测量电路750将信号质量的第一测量SQ通过端口SQ传递到控制器760(步骤910)。此时存储在控制器760中的信号质量的测量，如上所述从抽头值RXα[0，-1]获得，但是替代或除了这些值之外可考虑其他因素。例如，其它实施例可考虑获得附加的抽头值。在当前的例子中，相位偏移控制器760可将相位调节信号ΦA设置为256个值中的任何一个，以使在基准数据时钟信号RDClk之前从0到1单位间隔逐步提前时钟信号DClk的相位。其它实施例可提供更多或更少的等级以及更长或更短范围的相位偏移。
接下来，相位偏移控制器760增大相位调节信号ΦA(步骤915)，这使得时钟信号DClk的相位相对于信号RDClk提前。使DFE抽头系数在这个相位固定为稳定值。相位偏移控制器760然后通过端口SQ捕获信号质量的第二测量SQ2并对信号质量测量SQ1与SQ2进行比较以判断增加的相位偏移是否改善了信号质量(判决925)。如果是，则用测量SQ2的值覆盖测量SQ1(步骤930)，且过程回到步骤915。如果不是，则相位调节减小两次(步骤935和940)，使DFE抽头系数固定，且再次测量信号质量以获得信号质量的第三测量SQ3。在判决950，如果这个第三测量大于第一测量，则测量SQ1被设置为改善的测量SQ3(步骤955)且过程回到步骤940以判断进一步减少相位偏移是否导致进一步改善信号质量。如果判决950未表明改善了的信号质量测量，则相位调节增加(步骤960)且方法进行到步骤995以等待相位偏移校准过程的随后开始。在其它实施例中，在相位偏移设置的范围中测量信号质量以找到最大值。与最大值相关的相位偏移则可用作步骤905的起点。
图10所示为根据另一实施例的接收器1000。接收器1000在很多方面类似图7的接收器700，相同标号的元件相同或相似。接收器1000省略了基准数据采样器和相关的相位内插器，以有利于受相位调节信号ΦA控制的延迟元件1005。延迟元件1005通过将数据信号DataN延迟与时钟信号DClk提前的相同的量，产生基准数据信号RDataN。基准数据信号RDataN因此保持在平均符号边沿之间的中心，原因是数据时钟DClk被相位移动到优选的采样时刻。接收器1000也可包括用于DFE734的单独的相位内插器1010。修改相位偏移控制器706以产生单独的相位调节信号DFEΦA，以使得时钟信号DClk和DFEClk被独立调节。可包括这个电路以实现测试过程，适应DFE734与数据采样器715之间不同的延迟等等。延迟元件1005可用再定时器代替以将正在进入的数据DataN从DClk域转换到REClk域。这种实施例将实现相对于信号Vin的平均边沿定时的提前和滞后均衡定时。
接收器1000在另一重要方面与接收器700不同。图7的均衡控制电路740和信号质量测量电路750根据前体ISI测量信号质量。接收器1000的均衡控制电路1050附加地测量后体ISI成分RXα[U]，信号质量测量电路1055使用它和成分RXα[0，-1]一起开展信号质量测量SQ。在这个例子中，后体ISI成分RXα[U]不馈送给DFE734，且因此对应于未均衡的后体信号成分。
图11所示为根据一个实施例的图10的均衡控制电路1050和信号质量测量电路1055。均衡控制电路1050与图7、图8A和图8B的均衡控制电路740相似，相同标号的元件相同或相似。均衡控制电路1050包括抽头控制器800。抽头控制器800包括一个或多个附加存储元件820，为数据滤波器805提供以前接收的数据的值。可以用类似于根据图8G所述的测量RXα[-1]的方法来测量未校正的后体ISI成分RXα[U]。当测量RXα[U]时，未校正的ISI测量电路1010使用数据滤波器805选择的数据模式。例如，当正在进入的数据模式使得在对应于图8G的802的步骤中DataN-1＝1且DataN-Y＝0时数据滤波器805可使能Dlev调节。在对应于868的步骤中，产生的值RXα[0]存储为RXα0U1。值RXα0Y1代表当DataN-1是逻辑1且DataN-Y是逻辑0时的平均信号水平。类似地，在对应于图8G的876的步骤中，数据滤波器可寻找DataN-1＝1且DataN-Y＝1的发生，且在对应于876的步骤中产生的值RXα[0]存储为RXα1U1。值RXα1Y1代表当DataN-1是逻辑1且DataN-Y是逻辑1时的平均信号水平。在对应于图8G的878的步骤中，根据RXα1U1和RXα0U1计算RXα[U]。在图11的一些实施例中，U＝Y-1。从RXα[0]的绝对值减去RXα[-1]和RXα[U]的绝对值以获得信号质量的测量SQ。数学地表示，SQ＝|RXa[0]|-|RXa[-1]|-|RXa[U]|。信号质量测量电路1055因此部分基于后体ISI向相位偏移控制器760提供信号质量的测量。
图12所示为根据另一实施例的接收器1200。接收器1200类似于图1的接收器105，但是具有外部基准时钟且因此省略时钟恢复电路和有关的采样器。接收器1200配备有图10的均衡控制电路1050和信号质量测量电路1055，它们一起使接收器1200基于考虑到后体ISI测量的信号质量的测量，相对于时钟信号ExtClk适应采样器115和DFE的定时。输入信号Vin被定时到时钟信号ExtClk，所以信号ExtClk是信号Vin的平均边沿定时的准确测量。相对于外部时钟信号ExtClk移动时钟信号DClk的相位因此相对于信号Vin的平均跃迁时间移动数据采样定时。在其它实施例中，ExtClk具有对信号Vin的平均边沿定时的固定相位偏移。
图13所示为根据另一实施例的接收器1300。接收器1300类似于图1的接收器105，但是配备有图10的均衡控制电路1050和信号质量测量电路1055，它们一起使接收器1300基于考虑到后体ISI测量的信号质量的测量，相对于信号Vin的平均边沿定时适应采样器115和DFE的定时。边沿采样器125相对于边沿基准水平Ver检测信号跃迁(边沿)。信号跃迁不是瞬间发生的，所以通过改变基准水平Ver可较早或较晚感测边沿定时。在这个例子中，时钟恢复电路1305适于基于相位调节信号ΦA的值改变基准水平Ver。可选延迟元件1310或再定时器，使用相位调节信号ΦA使基准数据时钟RDClk保持在信号Vin的平均边沿时刻的中心。对于从高到低的跃迁，增大基准电压Ver使REClk移动到较早的相位，但是对于从低到高的跃迁，增大基准电压Ver使REClk移动到较晚的相位。时钟恢复电路1305因此可使用数据滤波器(未示出)实现对基准水平Ver的特定模式调节。在其它实施例中，省略了延迟元件1310，或者其提供的功能在时钟恢复电路1305内部完成。参考图7，例如，通过对到加法器786的信号调节除90°以外的值，基准时钟RDClk可以相对于边沿时钟REClk相位偏移。
图14所示为根据另一实施例的接收器1400。接收器1400类似于图13的接收器1300，相同标号的元件相同或相似。在这个实施例中，边沿采样器125相对于固定边沿基准水平Ver检测信号跃迁(边沿)。边沿交叉的定时随正在进入的数据的模式而改变。例如，在逻辑0符号流之后信号跃迁到逻辑1数据水平越过给定的阈值比在交替符号流之后信号跃迁到逻辑1花费的时间更长。通过将边沿采样基于所选的数据模式，边沿时钟信号REClk的定时因此可相对于信号Vin的平均边沿定时而改变。接收器1400的时钟恢复电路1405因此包括模式匹配逻辑1410，它基于相位调节信号ΦA的值选择一个或多个所需的模式。其它实施例组合与基准电压偏移(类似图13中的)匹配的模式以提供附加的灵活性。
图15所示为根据另一实施例的接收器1500。接收器1500类似于图13的接收器1300，但是省略了基准数据采样器。反之，时钟恢复电路1505使用采样边沿REdge和数据Data提取采样器115和DFE134共用的基准边沿时钟REClk以及数据时钟DClk。REClk和DClk可具有固定的相位关系，如恒定的90°相位偏移。接收器1500配备有图10的均衡控制电路1050和信号质量测量电路1055，它们一起使接收器1500基于考虑到后体ISI测量的信号质量的测量，相对于信号Vin的平均边沿定时适应采样器115和DFE134的定时。如在图13的实施例中，时钟恢复电路1505适于基于相位调节信号ΦA的值改变基准水平Ver。由于上面结合图13所述的原因，时钟恢复电路1305可使用数据滤波器(未示出)实现对基准水平Ver的特定模式的调节。
在以上说明和附图中，使用特定术语和图形符号提供对本发明的全面理解。在一些实例中，术语和符号可能暗示实现本发明不需要的特定细节。例如，电路元件或电路块之间的互连可示出为多导体或单导体信号线。多导体信号线中每一个可替换地可以是单导体信号线，以及每个单导体信号线可替换地可以是多导体信号线。示为单端的信号和信号传送路径也可以是差分的，反之亦然。类似地，示为具有有效高或有效低逻辑电平的信号在可替换实施例中可具有相反的逻辑电平。
设计集成电路，或集成电路的一部分，包含此处所述电路中的一个或多个的过程的输出，可以是计算机可读介质，如例如，磁带或光盘或磁盘。该计算机可读介质可以用数据结构或其它信息编码，其描述可物理地具体化为集成电路或集成电路的一部分的电路。虽然多种格式可用于这种编码，这些数据结构一般以Caltech中间格式(CIF)、Calma GDS II流格式(GDSII)或电子设计交换格式(EDIF)编写。集成电路设计领域的技术人员可根据上述类型的示意图和对应的说明开发这种数据结构，以及将数据结构编码在计算机可读介质上。集成电路制造领域的技术人员可使用这种编码的数据制造包含此处所述电路中的一个或多个的集成电路。
虽然已结合特定实施例说明了本发明，这些实施例的变异对本领域技术人员是明显的。例如，根据其它实施例的接收器可包括替代或除DFE之外的其他均衡器，包括例如，部分响应DFE，以及也可适于使用多脉幅调制(多PAM)信号。而且，一些组件示出为直接互相连接而其他示出为通过中间组件连接。在每个实例中，互连或“耦合”方法在两个或多个电路节点、或终端之间建立一些需要的电通信。这样的耦合通常可使用许多电路配置实现，如本领域技术人员理解的。因此，所附权利要求的主旨和范围不应限于上述说明。只有那些特别说明“装置用于”或“步骤用于”的权利要求应以35 U.S.C.§112第六段要求的方式来理解。
权利要求书(按照条约第19条的修改)
1.一种接收器，包括：
数据输入端口；
边沿采样器，耦合到所述数据输入端口；
时钟恢复电路，具有经由所述边沿采样器耦合到所述数据输入端口的时钟恢复输入端口，以及时钟恢复输出端口；
数据采样器，具有耦合到所述数据输入端口的数据采样器输入端，以及数据采样器输出端；
均衡器，耦合到所述数据采样器输入端，所述均衡器具有均衡器时钟端；以及
自适应相位偏移控制器，耦合在所述时钟恢复电路的时钟恢复输出端口与所述均衡器时钟端之间，所述相位偏移控制器具有相位偏移控制端口。
2.根据权利要求1所述的接收器，其中所述数据输入端口接收包含一串数据符号的信号，并且所述数据采样器采样所述数据符号以产生一串采样的数据，所述接收器还包括耦合到所述相位偏移控制端口的信号质量测量电路，以获得对采样数据的质量测量。
3.根据权利要求2所述的接收器，还包括耦合到所述信号质量测量电路的均衡控制电路。
4.根据权利要求1所述的接收器，还包括耦合在所述数据输入端口与所述时钟恢复电路之间的第二数据采样器。
5.根据权利要求4所述的接收器，其中所述边沿采样器接收具有边沿相位的边沿时钟信号，所述第二数据采样器接收具有基准数据相位的基准数据时钟信号，以及所述相位偏移控制器发出具有均衡器时钟相位的均衡器时钟信号。
6.根据权利要求5所述的接收器，其中所述相位偏移控制器相对于所述边沿时钟相位和所述基准数据相位中的至少一个改变所述均衡器时钟相位。
7.根据权利要求1所述的接收器，其中所述数据采样器包括耦合到所述均衡器时钟端的数据时钟端。
8.根据权利要求1所述的接收器，其中所述数据输入端口接收包含一串数据符号的信号，并且所述数据采样器采样所述数据符号以产生一串采样的数据，所述接收器还包括耦合到所述相位偏移控制端口的信号质量测量电路，以获得对采样数据的质量测量，以及其中所述质量测量包括符号间干扰(ISI)的测量。
9.根据权利要求8所述的接收器，其中所述均衡器不基于ISI的测量进行均衡。
10.一种方法，包括：
接收表示一串数据符号的模拟输入信号；
采样所述一串数据符号的边沿，以从所述一串数据符号恢复边沿定时基准信号；
从所述边沿定时基准信号得到第二定时基准信号；
采样所述一串数据符号以获得采样的一串数字数据值；
定期将定时到第二定时基准信号的多个抽头值应用于对应的数据值以形成均衡信号；
将所述均衡信号应用于所述输入信号以均衡所述输入信号；
测量所述输入信号的信号质量；以及
基于所述输入信号的质量相对于所述边沿定时基准信号对所述第二定时基准信号进行相位调节。
11.根据权利要求10所述的方法，其中测量所述输入信号的信号质量包括考虑所述一串数据符号的误比特率。
12.根据权利要求10所述的方法，其中测量所述输入信号的信号质量包括测量所述数据符号的前体符号间干扰(ISI)。
13.根据权利要求10所述的方法，其中测量所述输入信号的信号质量包括测量所述数据符号的符号间干扰(ISI)。
14.根据权利要求13所述的方法，其中所述ISI是未均衡的ISI。
15.一种集成电路，包括：
数据采样器，具有接收输入信号的数据采样器输入端口，所述数据采样器采样所述输入信号以及提供一串采样的数据符号；
判决反馈均衡器(DFE)，耦合在所述数据采样器输入端口与所述数据采样器输出端口之间，所述判决反馈均衡器包括均衡器控制端口和均衡器时钟端口；
边沿采样器，从所述输入信号得到边沿采样；
时钟恢复电路，从所述边沿采样恢复边沿时钟；以及
自适应相位偏移控制电路，向所述均衡器时钟端口提供DFE时钟，其中所述自适应相位偏移电路基于所述输入信号的信号质量的测量相对于所述边沿时钟改变所述DFE时钟的相位。
16.根据权利要求15所述的集成电路，还包括定时校准电路，以向所述相位偏移控制电路提供信号质量的测量。
17.根据权利要求15所述的集成电路，还包括第二数据采样器，以采样所述输入信号以及向时钟恢复电路提供所形成的第二串数据符号。
18.根据权利要求15所述的集成电路，还包括耦合到所述均衡器控制端口的均衡器控制电路。
19.根据权利要求18所述的集成电路，其中所述均衡器控制电路提供信号质量的测量。
20.根据权利要求15所述的集成电路，其中所述信号质量的测量基于符号间干扰的测量。
21.一种计算机可读介质，其上存储着定义接收器的数据结构，所述接收器适于接收表示为数据符号序列的输入信号，所述数据结构包括：
a.第一数据，代表数据采样器，具有接收输入信号的数据采样器输入端口，所述数据采样器采样所述输入信号以及提供一串采样的数据符号；
b.第二数据，代表判决反馈均衡器，耦合在所述数据采样器输入端口与所述数据采样器输出端口之间，所述判决反馈均衡器包括均衡器控制端口和均衡器时钟端口；
c.第三数据，代表时钟恢复电路，其从所述输入信号恢复边沿时钟；以及
d.第四数据，代表自适应相位偏移控制电路，向所述均衡器时钟端口提供DFE时钟，其中所述自适应相位偏移电路基于所述输入信号的信号质量的测量相对于所述边沿时钟改变所述DFE时钟的相位。
22.根据权利要求21所述的介质，还包括第五数据，代表定时校准电路，其向所述相位偏移控制电路提供信号质量的测量。
23.一种具体化在集成电路上的接收器，所述接收器包括：
a.输入节点，接收表示一串数据符号的模拟输入信号；
b.时钟恢复电路，从所述一串数据符号恢复边沿时钟信号；
c.数据采样器，采样所述一串数据符号以获得采样的一串数字数据值；
d.均衡器，定期将多个抽头值应用于对应的数据值以形成应用于所述输入信号的均衡信号；
e.用于测量所述输入信号的信号质量的装置；以及
f.用于基于测量的所述输入信号质量相对于所述边沿时钟信号对所述多个抽头值的定期应用进行相位调节的装置。
24.根据权利要求23所述的接收器，还包括用于测量所述输入信号的前体符号间干扰的装置。
25.根据权利要求24所述的接收器，其中所述信号质量的测量包括前体符号间干扰。
26.根据权利要求23所述的接收器，还包括用于测量所述输入信号的后体符号间干扰的装置，其中所述信号质量的测量包括后体符号间干扰。
27.一种接收器，包括：
边沿时钟采样器，采样输入信号的边沿；
第一数据采样器，采样所述输入信号以产生第一数据串；
时钟恢复电路，从采样的边沿和第一数据串得到恢复的时钟信号；
第二数据采样器，定期地采样输入信号；
相位偏移控制器，从所述恢复的时钟信号得到相位移动的时钟信号；以及
均衡器，使用所述相位移动的时钟信号均衡输入信号，以提供输入信号的均衡版本。
28.根据权利要求27所述的接收器，其中所述第二数据采样器采样输入信号的均衡版本，以产生第二数据符号串。
29.根据权利要求28所述的接收器，其中所述均衡器使用所述第二数据符号串均衡所述输入信号。
30.根据权利要求28所述的接收器，其中所述第二采样器使用所述相位移动的时钟信号采样所述输入信号的均衡版本。
31.根据权利要求27所述的接收器，其中所述相位偏移控制器自适应地调节所述恢复的时钟信号和所述相位移动的时钟信号之间的相位偏移。
32.根据权利要求31所述的接收器，其中所述相位偏移控制器接收信号质量的测量，以及其中所述相位偏移控制器基于信号质量的测量自适应地调节相位偏移。
33.根据权利要求32所述的接收器，还包括信号质量测量电路，用于得到信号质量的测量。

Claims (36)

1.一种接收器，包括：
a.数据输入端口；
b.时钟恢复电路，具有耦合到所述数据输入端口的时钟恢复输入端口，以及时钟恢复输出端口；
c.数据采样器，具有耦合到所述数据输入端口的数据采样器输入端，以及数据采样器输出端；
d.均衡器，耦合到所述数据采样器输入端，所述均衡器具有均衡器时钟端；以及
e.自适应相位偏移控制器，耦合在所述时钟恢复电路的时钟恢复输出端口与所述均衡器时钟端之间，所述相位偏移控制器具有相位偏移控制端口。
2.根据权利要求1所述的接收器，其中所述数据输入端口接收包含一串数据符号的信号，并且所述数据采样器采样所述数据符号以产生一串采样的数据，所述接收器还包括耦合到所述相位偏移控制端口的信号质量测量电路，以获得对采样数据的质量测量。
3.根据权利要求2所述的接收器，还包括耦合到所述信号质量测量电路的均衡控制电路。
4.根据权利要求1所述的接收器，还包括耦合在所述数据输入端口与所述时钟恢复电路之间的边沿采样器，以及耦合在所述数据输入端口与所述时钟恢复电路之间的第二数据采样器。
5.根据权利要求4所述的接收器，其中所述边沿采样器接收具有边沿相位的边沿时钟信号，所述第二数据采样器接收具有基准数据相位的基准数据时钟信号，以及所述相位偏移控制器发出具有均衡器时钟相位的均衡器时钟信号。
6.根据权利要求5所述的接收器，其中所述相位偏移控制器相对于所述边沿时钟相位和所述基准数据相位中的至少一个改变所述均衡器时钟相位。
7.根据权利要求1所述的接收器，其中所述数据采样器包括耦合到所述均衡器时钟端的数据时钟端。
8.根据权利要求1所述的接收器，其中所述数据输入端口接收包含一串数据符号的信号，并且所述数据采样器采样所述数据符号以产生一串采样的数据，所述接收器还包括耦合到所述相位偏移控制端口的信号质量测量电路，以获得对采样数据的质量测量，以及其中所述质量测量包括符号间干扰(ISI)的测量。
9.根据权利要求8所述的接收器，其中所述均衡器不基于ISI的测量进行均衡。
10.一种方法，包括：
a.接收表示一串数据符号的模拟输入信号；
b.从所述一串数据符号恢复定时基准信号；
c.利用所述定时基准信号采样所述一串数据符号以获得采样的一串数字数据值；
d.定期将多个抽头值应用于对应的数据值以形成均衡信号；
e.将所述均衡信号应用于所述输入信号以均衡所述输入信号；
f.测量所述输入信号的信号质量；以及
g.基于所述输入信号的质量对所述多个抽头值的定期应用进行相位调节。
11.根据权利要求10所述的方法，其中测量所述输入信号的信号质量包括考虑所述一串数据符号的误比特率。
12.根据权利要求10所述的方法，其中测量所述输入信号的信号质量包括测量所述数据符号的前体符号间干扰(ISI)。
13.根据权利要求10所述的方法，其中测量所述输入信号的信号质量包括测量所述数据符号的符号间干扰(ISI)。
14.根据权利要求13所述的方法，其中所述ISI是未均衡的ISI。
15.一种集成电路，包括：
a.数据采样器，具有接收输入信号的数据采样器输入端口，所述数据采样器采样所述输入信号以及提供一串采样的数据符号；
b.判决反馈均衡器(DFE)，耦合在所述数据采样器输入端口与所述数据采样器输出端口之间，所述判决反馈均衡器包括均衡器控制端口和均衡器时钟端口；
c.时钟恢复电路，从所述输入信号恢复边沿时钟；以及
d.自适应相位偏移控制电路，向所述均衡器时钟端口提供DFE时钟，其中所述自适应相位偏移电路基于所述输入信号的信号质量的测量相对于所述边沿时钟改变所述DFE时钟的相位。
16.根据权利要求15所述的集成电路，还包括定时校准电路，以向所述相位偏移控制电路提供信号质量的测量。
17.根据权利要求15所述的集成电路，还包括第二数据采样器，以采样所述输入信号以及向时钟恢复电路提供所形成的第二串数据符号。
18.根据权利要求15所述的集成电路，还包括耦合到所述均衡器控制端口的均衡器控制电路。
19.根据权利要求18所述的集成电路，其中所述均衡器控制电路提供信号质量的测量。
20.根据权利要求15所述的集成电路，其中所述信号质量的测量是基于符号间干扰的测量。
21.一种计算机可读介质，其上存储着定义接收器的数据结构，所述接收器适于接收表示为数据符号序列的输入信号，所述数据结构包括：
a.第一数据，代表数据采样器，具有接收输入信号的数据采样器输入端口，所述数据采样器采样所述输入信号以及提供一串采样的数据符号；
b.第二数据，代表判决反馈均衡器，耦合在所述数据采样器输入端口与所述数据采样器输出端口之间，所述判决反馈均衡器包括均衡器控制端口和均衡器时钟端口；
c.第三数据，代表时钟恢复电路，其从所述输入信号恢复边沿时钟；以及
d.第四数据，代表自适应相位偏移控制电路，向所述均衡器时钟端口提供DFE时钟，其中所述自适应相位偏移电路基于所述输入信号的信号质量的测量相对于所述边沿时钟改变所述DFE时钟的相位。
22.根据权利要求21所述的介质，还包括第五数据，代表定时校准电路，其向所述相位偏移控制电路提供信号质量的测量。
23.一种具体化在集成电路上的接收器，所述接收器包括：
a.输入节点，接收表示一串数据符号的模拟输入信号；
b.时钟恢复电路，从所述一串数据符号恢复定时基准信号；
c.数据采样器，利用所述定时基准信号采样所述一串数据符号以获得采样的一串数字数据值；
d.均衡器，定期将多个抽头值应用于对应的数据值以形成应用于所述输入信号的均衡信号；
e.用于测量所述输入信号的信号质量的装置；以及
f.用于基于测量的所述输入信号质量对所述多个抽头值的定期应用进行相位调节的装置。
24.根据权利要求23所述的接收器，还包括用于测量所述输入信号的前体符号间干扰(ISI)的装置。
25.根据权利要求24所述的接收器，其中所述信号质量的测量包括前体符号间干扰。
26.根据权利要求23所述的接收器，还包括用于测量所述输入信号的后体符号间干扰的装置，其中所述信号质量的测量包括后体符号间干扰。
27.一种接收器，包括：
时钟恢复电路，从采样的信号得到恢复的时钟信号；
采样器，使用所述恢复的时钟信号产生采样的信号；
相位偏移控制器，从所述恢复的时钟信号得到相位移动的时钟信号；以及
均衡器，使用所述相位移动的时钟信号均衡输入信号，以提供均衡的信号。
28.根据权利要求27所述的接收器，还包括第二采样器，采样所述均衡的信号以产生第二采样信号。
29.根据权利要求28所述的接收器，其中所述均衡器使用所述第二采样信号均衡所述输入信号。
30.根据权利要求28所述的接收器，其中所述第二采样器使用所述相位移动的时钟信号采样所述均衡的信号。
31.根据权利要求27所述的接收器，其中所述相位偏移控制器自适应地调节所述恢复的时钟信号和所述相位移动的时钟信号之间的相位偏移。
32.根据权利要求31所述的接收器，其中所述相位偏移控制器接收信号质量的测量，以及其中所述相位偏移控制器基于信号质量的测量自适应地调节相位偏移。
33.根据权利要求32所述的接收器，还包括信号质量测量电路，用于得到信号质量的测量。
34.根据权利要求27所述的接收器，其中所述采样器采样边沿以提供采样的信号，以及其中所述接收器还包括第二采样器，采样数据并向所述时钟恢复电路提供采样的数据。
35.根据权利要求34所述的接收器，其中所述时钟恢复电路从采样的边沿和采样的数据得到恢复的时钟。
36.根据权利要求27所述的接收器，其中所述采样器通过采样输入信号产生恢复的时钟。
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Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103051422A (zh) * 2012-12-18 2013-04-17 中兴通讯股份有限公司 信号间延迟处理方法及装置
WO2014113994A1 (en) * 2013-01-28 2014-07-31 Qualcomm Incorporated Initialization of timing recovery and decision-feedback equalization in a receiver
CN104348681A (zh) * 2013-08-02 2015-02-11 阿尔特拉公司 用于裸片上测量的装置和方法
CN104618280A (zh) * 2015-02-02 2015-05-13 华为技术有限公司 消除码间串扰的方法及一种判决反馈序列预测器
CN105122720A (zh) * 2013-02-21 2015-12-02 高通股份有限公司 用于在10gbase-t系统中数据辅助定时恢复的方法和装置
CN105794144A (zh) * 2013-12-27 2016-07-20 英特尔公司 用于时钟与数据恢复电路的相位调整电路
CN105830386A (zh) * 2013-12-19 2016-08-03 赛灵思公司 数据接收器和用于将数据接收器实现在集成电路中的方法
CN106470177A (zh) * 2015-08-18 2017-03-01 赛灵思公司 用dfe进行偏移的cdr电路
CN106685631A (zh) * 2015-11-06 2017-05-17 创意电子股份有限公司 时脉数据回复装置
CN107667471A (zh) * 2015-06-25 2018-02-06 英特尔Ip公司 用于将数字信号偏移一偏移时间以提供偏移信号的装置和方法
CN110493152A (zh) * 2019-08-19 2019-11-22 哈尔滨工业大学 基于频谱平衡方法的自适应均衡电路
TWI690178B (zh) * 2019-05-30 2020-04-01 瑞昱半導體股份有限公司 等化電路
CN111181581A (zh) * 2018-11-13 2020-05-19 瑞鼎科技股份有限公司 接收器的输入侦测电路及其运作方法
CN112087228A (zh) * 2019-06-13 2020-12-15 无锡有容微电子有限公司 一种锁相环电路
CN112567703A (zh) * 2018-08-17 2021-03-26 拉姆伯斯公司 用于符号间干扰消除的多级均衡器
CN112751552A (zh) * 2019-10-31 2021-05-04 甲骨文国际公司 具有前光标消除的自适应接收器

Families Citing this family (68)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2115929B1 (en) 2007-01-09 2014-05-21 Rambus Inc. Receiver with clock recovery circuit and adaptive sample and equalizer timing
US8149972B2 (en) 2007-05-30 2012-04-03 Rambus Inc. Signaling with superimposed clock and data signals
ES2362606B1 (es) * 2009-04-29 2012-04-27 Universidad Autonoma De Madrid Aparato para la medición certificada del ancho de banda de un acceso de red y método de calibración del mismo.
US8351559B1 (en) * 2010-04-13 2013-01-08 Smsc Holdings S.A.R.L. Sample time correction for multiphase clocks
TWI445379B (zh) * 2010-06-02 2014-07-11 Novatek Microelectronics Corp 時序恢復控制器及其操作方法
US8385496B1 (en) 2010-10-21 2013-02-26 Altera Corporation Apparatus and methods of receiver offset calibration
US8619848B2 (en) * 2010-11-19 2013-12-31 Intel Corporation Method, apparatus, and system to compensate inter-symbol interference
US9166774B2 (en) * 2010-12-21 2015-10-20 Avago Technologies General Ip (Singapore) Pte. Ltd. Decoupling bang-bang CDR and DFE
WO2013039624A1 (en) * 2011-09-12 2013-03-21 Rambus Inc. Offset and decision feedback equalization calibration
US8879616B2 (en) * 2011-10-31 2014-11-04 Hewlett-Packard Development Company, L.P. Receiver with decision feedback equalizer
WO2013085811A1 (en) 2011-12-06 2013-06-13 Rambus Inc. Receiver with enhanced isi mitigation
WO2013158106A1 (en) 2012-04-19 2013-10-24 Intel Corporation Unequalized clock data recovery for serial i/o receiver
JP5936926B2 (ja) * 2012-06-07 2016-06-22 ルネサスエレクトロニクス株式会社 受信回路及びクロックリカバリ回路並びに通信システム
US8861583B2 (en) * 2012-12-14 2014-10-14 Altera Corporation Apparatus and methods for equalizer adaptation
US8923371B2 (en) * 2012-12-28 2014-12-30 Lsi Corporation SerDes data sampling gear shifter
US8804889B2 (en) * 2013-01-10 2014-08-12 Lsi Corporation Receiver with dual clock recovery circuits
US9385858B2 (en) * 2013-02-20 2016-07-05 Avago Technologies General Ip (Singapore) Pte. Ltd. Timing phase estimation for clock and data recovery
US8879615B1 (en) * 2013-03-14 2014-11-04 Pmc-Sierra Us, Inc. Equalization adaptation using timing detector
US8989329B2 (en) * 2013-03-15 2015-03-24 Intel Corporation Eye width measurement and margining in communication systems
CN105745711A (zh) * 2013-07-30 2016-07-06 慧与发展有限责任合伙企业 处理部分响应信道
US9596108B2 (en) * 2014-05-30 2017-03-14 Intel Corporation Method and apparatus for baud-rate timing recovery
US9379921B2 (en) * 2014-08-25 2016-06-28 Mediatek Inc. Method for performing data sampling control in an electronic device, and associated apparatus
JP6720877B2 (ja) * 2014-12-22 2020-07-08 日本電気株式会社 デジタル信号処理装置、それを用いたデジタル光受信機、およびデジタル信号処理方法
US11487871B2 (en) * 2015-01-31 2022-11-01 San Diego Gas & Electric Company Methods and systems for detecting and defending against invalid time signals
US9455846B2 (en) * 2015-02-19 2016-09-27 Microsoft Technology Licensing, Llc Decision feedback equalization
US9209962B1 (en) * 2015-05-18 2015-12-08 Inphi Corporation High-speed clock skew correction for serdes receivers
US9313017B1 (en) * 2015-06-11 2016-04-12 Xilinx, Inc. Baud-rate CDR circuit and method for low power applications
US9438409B1 (en) * 2015-07-01 2016-09-06 Xilinx, Inc. Centering baud-rate CDR sampling phase in a receiver
US9755819B2 (en) 2015-07-01 2017-09-05 Rambus Inc. Phase calibration of clock signals
US9438450B1 (en) * 2015-07-02 2016-09-06 Global Unichip Corporation Receiver and associated control method
US9832009B2 (en) * 2015-07-28 2017-11-28 Rambus Inc. Collaborative clock and data recovery
CN106534011B (zh) * 2015-09-09 2019-06-14 创意电子股份有限公司 接收器与相关控制方法
US10069658B2 (en) * 2015-09-23 2018-09-04 Intel Corporation Pulsed decision feedback equalization circuit
US10389555B2 (en) 2016-01-28 2019-08-20 Hewlett Packard Enterprise Development Lp Phase delay difference-based channel compensation
US10148469B2 (en) 2017-05-01 2018-12-04 Intel Corporation Apparatus and method for cancelling pre-cursor inter-symbol-interference
CN109687951B (zh) * 2017-10-19 2021-06-01 创意电子股份有限公司 取样相位调整装置及其调整方法
US10230359B1 (en) * 2018-04-27 2019-03-12 Imec Vzw DFE hysteresis compensation (specific)
US10911052B2 (en) 2018-05-23 2021-02-02 Macom Technology Solutions Holdings, Inc. Multi-level signal clock and data recovery
US11005573B2 (en) 2018-11-20 2021-05-11 Macom Technology Solutions Holdings, Inc. Optic signal receiver with dynamic control
US11231740B2 (en) * 2019-02-06 2022-01-25 Credo Technology Group Limited Clock recovery using between-interval timing error estimation
CN111786669B (zh) * 2019-04-04 2023-09-12 智原微电子(苏州)有限公司 用来进行决策反馈均衡器自适应控制的装置
US11018728B2 (en) * 2019-05-28 2021-05-25 Infineon Technologies Ag Transmission phase measurement and calibration method utilizing higher-order frequency bins
JP7273670B2 (ja) * 2019-09-18 2023-05-15 キオクシア株式会社 半導体集積回路、受信装置、及び半導体集積回路の制御方法
EP4032238A4 (en) 2019-09-19 2023-09-20 MACOM Technology Solutions Holdings, Inc. USE AN ISI OR Q CALCULATION TO ADJUST EQUALIZER SETTINGS
FR3101218B1 (fr) * 2019-09-23 2022-07-01 Macom Tech Solutions Holdings Inc Adaptation d’égaliseur sur la base de mesures de dispositif de surveillance de l’œil
US11196484B2 (en) 2019-10-15 2021-12-07 Macom Technology Solutions Holdings, Inc. Finding the eye center with a low-power eye monitor using a 3-dimensional algorithm
US10826678B1 (en) * 2019-11-06 2020-11-03 Rohde & Schwarz Gmbh & Co. Kg Method for recovering a clock signal and clock recovery module
CN115191090B (zh) 2020-01-10 2024-06-14 Macom技术解决方案控股公司 最佳均衡划分
US11575437B2 (en) 2020-01-10 2023-02-07 Macom Technology Solutions Holdings, Inc. Optimal equalization partitioning
JP7185652B2 (ja) * 2020-03-13 2022-12-07 アンリツ株式会社 クロック再生装置、誤り率測定装置、クロック再生方法、及び誤り率測定方法
US11743080B2 (en) * 2020-06-29 2023-08-29 Texas Instruments Incorporated Sample-and-hold-based retimer supporting link training
US11539555B2 (en) 2020-06-29 2022-12-27 Texas Instruments Incorporated Enhanced discrete-time feedforward equalizer
US12013423B2 (en) 2020-09-30 2024-06-18 Macom Technology Solutions Holdings, Inc. TIA bandwidth testing system and method
CN112272009B (zh) * 2020-11-05 2023-09-05 中国电子科技集团公司第二十四研究所 一种均衡器电路
US11658630B2 (en) 2020-12-04 2023-05-23 Macom Technology Solutions Holdings, Inc. Single servo loop controlling an automatic gain control and current sourcing mechanism
US11782476B2 (en) 2020-12-04 2023-10-10 Rambus Inc. Circuits and methods for sample timing in correlated and uncorrelated signaling environments
US11115251B1 (en) * 2021-01-22 2021-09-07 Litrinium, Inc. PAM4 equalization DSM
US11616529B2 (en) 2021-02-12 2023-03-28 Macom Technology Solutions Holdings, Inc. Adaptive cable equalizer
US11546127B2 (en) 2021-03-18 2023-01-03 Samsung Display Co., Ltd. Systems and methods for symbol-spaced pattern-adaptable dual loop clock recovery for high speed serial links
US11831323B2 (en) 2021-04-13 2023-11-28 Cadence Design Systems, Inc. Methods and circuits for reducing clock jitter
US11611458B1 (en) * 2021-08-02 2023-03-21 Nvidia Corporation Decision feed forward equalization for intersymbol interference cancelation
EP4170883A1 (de) * 2021-10-21 2023-04-26 Siemens Aktiengesellschaft Verfahren zur regelung eines resonanzwandlers
JP2023087419A (ja) * 2021-12-13 2023-06-23 キオクシア株式会社 受信装置及び受信方法
CN114070683B (zh) * 2022-01-11 2022-04-26 长芯盛（武汉）科技有限公司 一种用于实现自适应均衡的方法和自适应均衡器
US11662765B1 (en) * 2022-01-13 2023-05-30 Qualcomm Incorporated System for providing a low latency and fast switched cascaded dual phased lock loop (PLL) architecture for die-to-die / system-on-chip (SoC) interfaces
US20230305979A1 (en) * 2022-03-25 2023-09-28 Advanced Micro Devices, Inc. Periodic receiver clock data recovery with dynamic data edge
US11757610B1 (en) 2022-04-18 2023-09-12 Nxp B.V. Low phase noise clock recovery over a data connection
US20240235804A9 (en) * 2022-10-19 2024-07-11 Texas Instruments Incorporated Receiver with pre-cursor intersymbol interference mitigation

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3986126A (en) * 1975-05-15 1976-10-12 International Business Machines Corporation Serial pulse-code-modulated retiming system
US4667333A (en) * 1983-12-22 1987-05-19 Motorola, Inc. Automatic clock recovery circuit
US4789994A (en) 1987-08-12 1988-12-06 American Telephone And Telegraph Company, At&T Bell Laboratories Adaptive equalizer using precursor error signal for convergence control
CA2050867A1 (en) 1990-09-10 1992-03-11 Seiji Miyoshi System for reproducing timing clock signal
US5896391A (en) * 1996-12-19 1999-04-20 Northern Telecom Limited Forward error correction assisted receiver optimization
US5978379A (en) 1997-01-23 1999-11-02 Gadzoox Networks, Inc. Fiber channel learning bridge, learning half bridge, and protocol
US6178198B1 (en) * 1997-11-14 2001-01-23 Broadcom Corproation Apparatus for, and method of, processing signals transmitted over a local area network
US6212225B1 (en) * 1998-05-14 2001-04-03 Bradcom Corporation Startup protocol for high throughput communications systems
US6509773B2 (en) 2000-04-28 2003-01-21 Broadcom Corporation Phase interpolator device and method
US7167516B1 (en) * 2000-05-17 2007-01-23 Marvell International Ltd. Circuit and method for finding the sampling phase and canceling precursor intersymbol interference in a decision feedback equalized receiver
WO2002062004A1 (en) * 2001-02-01 2002-08-08 Vitesse Semiconductor Corporation Rz recovery
US7149938B1 (en) 2001-12-07 2006-12-12 Applied Micro Circuits Corporation Non-causal channel equalization
US7292629B2 (en) * 2002-07-12 2007-11-06 Rambus Inc. Selectable-tap equalizer
US7236551B2 (en) * 2002-09-27 2007-06-26 Nxp B.V. Linear half-rate phase detector for clock recovery and method therefor
US7126378B2 (en) * 2003-12-17 2006-10-24 Rambus, Inc. High speed signaling system with adaptive transmit pre-emphasis
US7016406B1 (en) * 2003-04-29 2006-03-21 Scintera Networks Adaptation structure and methods for analog continuous time equalizers
US7590175B2 (en) * 2003-05-20 2009-09-15 Rambus Inc. DFE margin test methods and circuits that decouple sample and feedback timing
US7627029B2 (en) * 2003-05-20 2009-12-01 Rambus Inc. Margin test methods and circuits
WO2005057801A2 (en) * 2003-12-05 2005-06-23 Plexus Networks, Inc. Low-power mixed-mode echo/crosstalk cancellation in wireline communications
US7436882B2 (en) 2003-12-19 2008-10-14 Broadcom Corporation Decision feedback equalizer and clock and data recovery circuit for high speed applications
US7822113B2 (en) 2003-12-19 2010-10-26 Broadcom Corporation Integrated decision feedback equalizer and clock and data recovery
US7522847B2 (en) * 2003-12-19 2009-04-21 Broadcom Corporation Continuous time filter-decision feedback equalizer architecture for optical channel equalization
US7308048B2 (en) * 2004-03-09 2007-12-11 Rambus Inc. System and method for selecting optimal data transition types for clock and data recovery
US7961823B2 (en) * 2004-06-02 2011-06-14 Broadcom Corporation System and method for adjusting multiple control loops using common criteria
US7529329B2 (en) * 2004-08-10 2009-05-05 Applied Micro Circuits Corporation Circuit for adaptive sampling edge position control and a method therefor
EP2375662B1 (en) * 2005-01-20 2018-09-26 Rambus Inc. High-speed signaling systems with adaptable pre-emphasis and equalization
US7325175B2 (en) * 2005-05-04 2008-01-29 Broadcom Corporation Phase adjust using relative error
US7616686B2 (en) * 2006-02-17 2009-11-10 Agere Systems Inc. Method and apparatus for generating one or more clock signals for a decision-feedback equalizer using DFE detected data
US8331512B2 (en) 2006-04-04 2012-12-11 Rambus Inc. Phase control block for managing multiple clock domains in systems with frequency offsets
US7639737B2 (en) * 2006-04-27 2009-12-29 Rambus Inc. Adaptive equalization using correlation of edge samples with data patterns
US7599461B2 (en) * 2006-09-29 2009-10-06 Agere Systems Inc. Method and apparatus for generating one or more clock signals for a decision-feedback equalizer using DFE detected data in the presence of an adverse pattern
EP2080266B1 (en) 2006-10-06 2016-02-17 Rambus Inc. Clock and data recovery employing piece-wise estimation of the derivative of the frequency
EP2115929B1 (en) * 2007-01-09 2014-05-21 Rambus Inc. Receiver with clock recovery circuit and adaptive sample and equalizer timing
CN101926121A (zh) * 2008-02-01 2010-12-22 拉姆伯斯公司 具有增强的时钟和数据恢复的接收器

Cited By (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014094451A1 (zh) * 2012-12-18 2014-06-26 中兴通讯股份有限公司 信号间延迟处理方法及装置
CN103051422B (zh) * 2012-12-18 2018-08-17 南京中兴新软件有限责任公司 信号间延迟处理方法及装置
CN103051422A (zh) * 2012-12-18 2013-04-17 中兴通讯股份有限公司 信号间延迟处理方法及装置
WO2014113994A1 (en) * 2013-01-28 2014-07-31 Qualcomm Incorporated Initialization of timing recovery and decision-feedback equalization in a receiver
CN105122720B (zh) * 2013-02-21 2018-02-06 高通股份有限公司 用于在10gbase‑t系统中数据辅助定时恢复的方法和装置
CN105122720A (zh) * 2013-02-21 2015-12-02 高通股份有限公司 用于在10gbase-t系统中数据辅助定时恢复的方法和装置
CN104348681A (zh) * 2013-08-02 2015-02-11 阿尔特拉公司 用于裸片上测量的装置和方法
CN104348681B (zh) * 2013-08-02 2019-05-21 阿尔特拉公司 用于裸片上测量和判决反馈均衡的方法和接收器
CN105830386B (zh) * 2013-12-19 2019-04-19 赛灵思公司 数据接收器和用于将数据接收器实现在集成电路中的方法
CN105830386A (zh) * 2013-12-19 2016-08-03 赛灵思公司 数据接收器和用于将数据接收器实现在集成电路中的方法
CN105794144A (zh) * 2013-12-27 2016-07-20 英特尔公司 用于时钟与数据恢复电路的相位调整电路
CN105794144B (zh) * 2013-12-27 2019-09-24 英特尔公司 用于恢复时钟信号的装置和系统
CN104618280B (zh) * 2015-02-02 2018-03-09 华为技术有限公司 消除码间串扰的方法及一种判决反馈序列预测器
CN104618280A (zh) * 2015-02-02 2015-05-13 华为技术有限公司 消除码间串扰的方法及一种判决反馈序列预测器
CN107667471B (zh) * 2015-06-25 2021-08-27 苹果公司 用于将数字信号偏移一偏移时间以提供偏移信号的装置和方法
US11575364B2 (en) 2015-06-25 2023-02-07 Apple Inc. Apparatuses and methods for shifting a digital signal by a shift time to provide a shifted signal
CN107667471A (zh) * 2015-06-25 2018-02-06 英特尔Ip公司 用于将数字信号偏移一偏移时间以提供偏移信号的装置和方法
CN106470177B (zh) * 2015-08-18 2020-11-24 赛灵思公司 用dfe进行偏移的cdr装置、接收器和方法
CN106470177A (zh) * 2015-08-18 2017-03-01 赛灵思公司 用dfe进行偏移的cdr电路
CN106685631A (zh) * 2015-11-06 2017-05-17 创意电子股份有限公司 时脉数据回复装置
CN112567703A (zh) * 2018-08-17 2021-03-26 拉姆伯斯公司 用于符号间干扰消除的多级均衡器
US11876650B2 (en) 2018-08-17 2024-01-16 Cadence Design Systems, Inc. Multi-stage equalizer for inter-symbol interference cancellation
CN111181581A (zh) * 2018-11-13 2020-05-19 瑞鼎科技股份有限公司 接收器的输入侦测电路及其运作方法
CN111181581B (zh) * 2018-11-13 2021-10-22 瑞鼎科技股份有限公司 接收器的输入侦测电路及其运作方法
TWI690178B (zh) * 2019-05-30 2020-04-01 瑞昱半導體股份有限公司 等化電路
CN112087228A (zh) * 2019-06-13 2020-12-15 无锡有容微电子有限公司 一种锁相环电路
CN112087228B (zh) * 2019-06-13 2024-05-03 无锡有容微电子有限公司 一种锁相环电路
CN110493152B (zh) * 2019-08-19 2021-09-28 哈尔滨工业大学 基于频谱平衡方法的自适应均衡电路
CN110493152A (zh) * 2019-08-19 2019-11-22 哈尔滨工业大学 基于频谱平衡方法的自适应均衡电路
CN112751552A (zh) * 2019-10-31 2021-05-04 甲骨文国际公司 具有前光标消除的自适应接收器
CN112751552B (zh) * 2019-10-31 2023-09-15 甲骨文国际公司 具有前光标消除的自适应接收器
US11784855B2 (en) 2019-10-31 2023-10-10 Oracle International Corporation Adaptive receiver with pre-cursor cancelation
CN117176118A (zh) * 2019-10-31 2023-12-05 甲骨文国际公司 具有前光标消除的自适应接收器

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