CN105794144A - 用于时钟与数据恢复电路的相位调整电路 - Google Patents

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Abstract

描述了用于时钟与数据恢复电路(CDR)的相位调整电路。系统和装置包括：输入端，所述输入端用于接收串行数据信号；边沿数据分接头，所述边沿数据分接头用于对串行数据信号中的过渡边沿进行采样，以便生成数据边沿检测信号；CDR电路，所述CDR电路包括相位检测器，所述相位检测器用于接收串行数据信号和数据边沿检测信号，并且用于输出指示串行数据信号与数据边沿检测信号之间的相位差的相位超前/滞后信号；以及相位调整电路，所述相位调整电路用于生成相位超前/滞后调整数据。CDR电路用于至少部分地基于由相位超前/滞后调整数据所调整的相位超前/滞后信号来输出经恢复的时钟信号。

Description

用于时钟与数据恢复电路的相位调整电路
背景技术
时钟与数据恢复(CDR)电路是串行器/解串器(SerDes)设计(例如，高速串行输入/输出(I/O)设计)中的重要接收器(RX)部件。为了以高速度传输串行数据，CDR从所接收的串行数据中提取相位信息并且生成与数据同步的时钟-即，输出用于RX部件的经恢复的时钟和数据信号。
根据传入数据流来生成准确的时钟信号的能力需要产生最低误码率(BER)的采样位置。为了高速串行数据传输，常常使用波特率相位检测而不是过采样过程，这是因为其简单性和低功耗。
公知的波特率相位检测过程(例如，Mueller-Müller相位检测)的原理是通过使用误差信息(其是通过将传入数据信号与采样器输入端处的参考阈值相比较来定义的)、基于组合的脉冲响应来检测最佳采样位置；然而，对于具有高速度或高插入损耗(例如，由于长信道)的互连，这些公知的波特率相位检测过程产生次佳的采样，导致不正确的时钟和数据恢复结果。
附图说明
参考下面的图描述了本公开内容的非限制性和非详尽的实施例，其中，除非另外说明，遍及各视图，类似的附图标记指代类似的部分。
图1是对根据本公开内容的实施例的包括有相位调整电路的时钟与数据恢复电路的例示。
图2是根据本公开内容的实施例的利用了判决反馈均衡电路的相位调整电路的框图。
图3是根据本公开内容的实施例利用判决反馈均衡自适应数据的信号调整过程的流程图。
图4是对根据本公开内容的实施例的利用了判决反馈均衡数据的相位调整电路的例示。
图5是对根据本公开内容的实施例的用于相位调整电路的采样器的行为的例示。
图6是根据本公开内容的实施例的利用了两组样本数据的信号调整过程的流程图。
图7是对根据本公开内容的实施例的利用了两组样本数据的相位调整电路的例示。
图8是对根据本公开内容的实施例的相位调整电路的例示。
图9是对利用本公开内容的实施例的计算机系统的例示。
具体实施方式
本公开内容的实施例描述了用于时钟与数据恢复(CDR)电路的相位调整电路。在下面的描述中，讨论了许多细节，以提供对本公开内容的实施例的全面理解。然而，对于本领域技术人员将显而易见的是，本公开内容的实施例可以在没有这些具体细节的情况下得以实施。在其它情形下，以框图形式而非详细地示出公知的结构和设备，以免使本公开内容的实施例难以理解。
应当指出的是，在实施例的对应附图中，用线来表示信号。某些线可能较粗，以指示更多组成的信号的路径，和/或某些线可以在一端或多端处具有箭头，以指示主要的信息流动方向。这样的指示并非旨在进行限制。更确切地说，结合一个或多个示例性实施例来使用这些线，以有助于更容易地理解电路或逻辑单元。如由设计需要或偏好所指定的任何所表示的信号实际上可以包括能够在任一方向上行进并且能够用任何适当类型的信号方案来实现的一个或多个信号。
贯穿整个说明书并且在权利要求书中，术语“连接”表示在没有任何中间设备的情况下所连接的物体之间的直接电连接。术语“耦合”表示所连接的物体之间的直接电连接或者通过一个或多个无源或有源中间设备的间接连接。术语“电路”表示被设置为相互合作以提供期望的功能的一个或多个无源和/或有源部件。术语“信号”表示至少一个电流信号、电压信号或数据/时钟信号。“一”、“一个”以及“所述”的含义包括多个引用。“在……中”的含义包括“在……中”和“在……上”。
术语“缩放”通常指的是将设计(方案和布局)从一种工艺技术转换为另一种工艺技术。术语“缩放”通常还指的是在相同的工艺节点内缩小布局和设备的尺寸。术语“缩放”还可以指的是相对于另一个参数(例如，电源水平)来调整(例如，减慢)信号频率。术语“基本上”、“接近”、“近似”、“附近”、以及“大约”通常指的是在目标值的+/-20％内。
除非另外说明，否则用于描述共同的对象的序数词“第一”、“第二”、以及“第三”等的使用仅表示指代类似对象的不同实例，而并非旨在暗示如此描述的对象必须在时间上、空间上、排序上或以任何其它方式处于给定顺序。
出于实施例的目的，晶体管是金属氧化物半导体(MOS)晶体管，其包括漏极端子、源极端子、栅极端子和体端子。晶体管还包括三栅极晶体管和FinFet晶体管、环栅圆柱形晶体管或实施晶体管功能的其它器件(例如，碳纳米管或自旋电子器件)。源极端子和漏极端子可以是完全相同的端子，并且在本文中可交换地使用。本领域技术人员将意识到的是，其它晶体管(例如，双极结型晶体管-BJTPNP/NPN、BiCMOS、CMOS、eFET等)可以在不脱离本公开内容的范围的情况下使用。术语“MN”指示n型晶体管(例如，NMOS、NPNBJT等)，以及术语“MP”指示p型晶体管(例如，PMOS、PNPBJT等)。
图1是对根据本公开内容的实施例的包括有相位调整电路的CDR电路100的例示。在此实施例中，CDR电路100包括生成相位超前脉冲190和相位滞后脉冲191的相位检测器102、相位调整电路150、分别用于产生经调整的相位超前194和经调整的相位滞后195的求和电路120和122，其中经调整的相位超前194和经调整的相位滞后195被频率回路增益104和相位回路增益108接收。相位回路增益108和频率累加器106的输出由求和电路124接收。相位累加器110接收求和电路124的输出，并且产生由低通滤波器112接收的相位偏移值。
CDR电路100被示出为接收由接收(RX)部件的数据和边沿/误差采样器(未示出)生成的数据和边沿/误差采样信号。相位检测器102测量所采样的数据与边沿/误差采样信号之间的相位差，并且输出指示是否存在在此图中被示出为相位超前脉冲190和相位滞后脉冲191的相位超前或相位滞后误差的相位信息。CDR生成相位误差信号，其指示边沿/误差信号过渡相对于传入数据信号中的过渡是否较早或较晚。此相位误差信号(在此实施例中被示出为经调整的相位信号196，该经调整的相位信号196部分地由相位调整电路150所调整，如以下进一步描述的)由相位回路增益108和频率回路增益104接收，以向信号施加固定增益。频率累加器106累加相位误差，并且产生频率偏移值，该频率偏移值连同相位回路增益108的输出由求和电路124来接收。相位累加器110接收求和电路124的输出，并且产生由低通滤波器112接收的相位偏移值。低通滤波器112从而根据频率偏移值和相位偏移值来产生经恢复的时钟和数据信号。
CDR电路常常采用产生次佳的采样的波特率相位检测过程，导致不正确的时钟与数据恢复结果。在本公开内容的实施例中，相位调整电路150用于调整由相位检测器102产生的相位超前/滞后信号，以便生成更准确的数据时钟信号。相位调整电路150输出调整相位超前信号192和调整相位滞后信号193，将经由求和电路120和122将调整相位超前信号192和调整相位滞后信号193分别与相位超前190和相位滞后191相加，以生成经调整的相位超前信号194和经调整的相位滞后信号195。如以下将描述的，本公开内容的实施例可以用于各种互连，并且相位调整电路150可以相应地在其设计上变化。
图2是根据本公开内容的实施例的利用了判决反馈均衡(DFE)电路的相位调整电路200的框图。电路200被示出为包括CDR电路202、DFE电路204、以及相位调整电路206。在电路200的操作期间，CDR电路202利用DFE电路204来确定经恢复的时钟信号相对于输入数据信号的数据边沿的锁定位置。
使用线性均衡器(LE)电路，以部分地去除由于高速串行I/O接口中的高频信道损耗引起的码间串扰(ISI)。对于其中插入损耗变得显著的互连，例如长互连，数据需要被均衡以便系统能够恢复该数据。LE电路基于先前和/或接下来所接收的数据来去除当前比特上的干扰成分。生成LE系数值形式的均衡数据，以基于先前和/或接下来的比特来确定当前接收到的数据的值。LE可以包括前体(pre-cursor)(或前馈)均衡器(FFE)和后体(post-cursor)(或反馈)均衡器(DFE)。前体均衡器和后体均衡器可以包括线性横向滤波器，以消除前体ISI和后体ISI。
因此，在这些实施例中，基于波特率的CDR锁定位置取决于DFE204。在实际运行时间应用中，如果在相位检测期间使用均衡的数据信号，则CDR202的锁定位置遭受系统性偏移，如在大多数设计中实施的那些。此系统性偏移的幅度和方向与DFE后体的幅度和符号紧密相关。例如，考虑到DFE后体在色散信道中大多为负，波特率CDR锁定位置将从数据眼的中心左移位(即，数据眼是表示高速数字信号的图示。数据眼图示是通过将波形的与每一个个体比特相对应的部分折叠至单个图(该单个图在垂直轴上具有信号幅度，并且在水平轴上具有时间)中而从数字波形构造的。该构造重复波形的许多采样，并且所得到的图表示信号的平均统计并且像眼睛)。
为了解决CDR锁定位置中的此系统性偏移问题，本公开内容的实施例利用相位调整电路206。如以下所描述的，信号调整电路206接收作为输入的CDR当前锁定位置和DFE值，并且自适应地将锁定位置移位回到中心。
在现有技术的串行器/解串器(SerDe)设计中，CDR块通过锁定位置与DFE自适应块微弱地相互作用-即，CDR的锁定位置影响最终的DFE值，反之亦然。通常将CDR和DFE自适应的带宽分开以使得其不会彼此干扰。在此实施例中，相位调整电路206被设置在CDR202与DFE204之间，以便注入正确量的相移(超前/滞后)以“消除”系统性偏移(例如，以产生经调整的相位超前/滞后信号，如在图1中示出的)。
为了消除以上所描述的系统性偏移(例如，为了产生经调整的相位超前/滞后信号，如在图1中示出的)，仅仅将恒定“相反偏移”插入至CDR回路中并不起作用，因为在CDR回路中添加的任何恒定偏移会被回路自身所消除。返回参考图2，为了产生“相反偏移”，相位调整电路206在统计上使得由CDR生成的相位超前和滞后偏斜。偏斜注入的量、极性和频率主要由DFE值来确定。
图3是根据本公开内容的实施例利用DFE自适应数据的信号调整过程300的流程图。如在这里示出的，流程图提供了各个过程动作的次序的示例。尽管以特定次序或顺序示出，但是除非另外指定，动作的顺序可以修改。从而，所示出的实施方式应当仅仅被理解为示例，并且所示出的过程可以以不同的顺序来执行，并且一些动作可以并行地执行。另外，可以在本公开内容的各实施例中省略一个或多个动作；从而，不是在每一个实施方式中都需要所有动作。其它过程流也是可能的。
过程300描述了以上所描述的偏斜注入操作的实施方式，该偏斜注入操作基于DFE值来调制CDR的偏斜注入的频率。基于DFE分接头(tap)的DFE后体值(例如，DFE后体分接头的线性组合的第一分接头或任何其它分接头)，DFE后体值越高，偏斜注入的频率越高。
操作302确定相位调整电路时钟何时处于上升沿。假定，例如，假设由(第一)DFE后体分接头所捕获的数据的符号是负的(即，因为其会在大多数色散信道中)，在不调整的情况下，操作304判断DFE后体符号是否实际上是负的。如果DFE后体符号是负的，那么推测CDR锁定位置在相应数据眼的中心的“右边”。
如果DFE后体符号不是负的，则通过注入相位超前偏斜306使CDR锁定位置移位至右边(即，向着相应数据眼的中心)。如果其是负的，通过注入相位滞后偏斜308使CDR锁定位置移位至左边(即，向着相应数据眼的中心)。从而，相位调整电路注入相位超前偏斜，以使得CDR回路计数器通过将采样位置移动至(眼的中心的)右边而以较多的相位滞后来行事。以上所描述的所注入的相位超前/滞后偏斜调整数据通常等于或大于由相位检测电路所生成的相位超前/滞后的最大幅度。通过注入此相位超前/滞后偏斜，相位调整电路(例如，图2的电路206)将一个相位超前误差插入至CDR回路中。在一个CDR时钟周期之后，将以上所描述的偏斜注入重置为零310。应当理解的是，以上的过程可以在其它实施例中变化(例如，DFE后体判决可以基于该值是否是正的而不是负的)。
图4是对根据本公开内容的实施例的利用了DFE数据的相位调整电路400的例示。在此实施例中，电路400可以与图1中的相位调整电路150相对应，并且被示出为包括调制器402和寄存器/MUX404。调制器402接收(在此示例中)DFE后体值和预定的标量，并且然后生成其频率与DFE后体值成比例的时钟。寄存器和MUX404基于由调制器402所生成的时钟和任意的预配置的偏斜值来输出相位超前/滞后偏斜，其中，DFE后体符号选择输出。
在某些实施例中，相位调整电路(例如，图4中的相位调整电路400和图2中的相位调整电路206)用于不利用DFE电路的低插入损耗信道(例如，短距离、长距离或低工作速度I/O接口)。当来自低插入损耗信道的高幅度信号到达接收器垫(pad)时，现有技术接收系统可以提供某种另外的插入损耗以便CDR正确地运行；否则可能会折衷所得到的锁定点(即，从数据眼的中心被移走)。并不期望将另外的插入损耗结构和/或分压器引入到数据路径中，这是因为为了允许以较低数据速率操作，会招致较高(更期望并且更困难)数据速率的劣化，并利用了额外的功率和区域。
为了在处理短信道和/或低数据速率时解决CDR锁定位置中的此系统性偏移问题，本公开内容的实施例可以配置典型地已经存在于高数据速率接收器架构(半速率、四分之一速率、八分之一速率等等)中的采样器，在高数据速率接收器架构中，存在用于架构中的偶数和奇数路径的至少单独的两组误差采样器。该单独的两组采样器以时钟相位延迟形式的预定的小偏斜来进行操作。在实施例中，状态机分析来自这些误差采样器的误差样本的平均值，并且将偏斜提供至相位检测器的早/晚判决中，以使锁定位置向着数据眼的中心移位回去。
在本公开内容的实施例中，使用并且比较了两个数字信号-数据信号和误差信号，该数字信号表示特定数据位的值(即，参考零的采样信号)，该误差信号表示参考差分参考电压的采样信号。
图5是根据本公开内容的实施例的相位调整电路的采样器的行为的示意图500。在此示例中，图500误差信号(E)在采样信号在差分电压阈值电平(Vth)内时输出‘0’；误差信号(E)当采样信号超过阈值电平时输出‘1’。当适当地均衡时，误差信号(E)相同程度地为‘0’和‘1’；如果信号是过均衡的，和/或信号饱和，则误差信号不再是线性的；从而，眼图不以最佳的水平采样位置为中心。这也可以发生，因为CDR带宽可以比均衡自适应带宽大许多数量级，以便保证某些抖动容限要求，并且如此，CDR可以指示最初的锁定位置，并且均衡自适应可以在初始锁定点周围调整锁定位置。
为了计算所需要的偏斜的量，本公开内容的实施例在“偶数”误差采样器与“奇数”误差采样器之间区分。例如，在某些实施例中，奇数采样器具有引入的公知延迟Δ(通常相隔1个或2个相位插值器步长)。通过增加延迟，稍微在奇数样本之前从眼位置收集偶数样本。图500示出这一点，如数据眼550的偶数样本502被示出为在奇数样本501之前被收集，奇数样本501被延迟Δ。
此示例暗示，从统计的观点，平均采样位置将准确地位于点te与to之间的中部。偶数样本与奇数样本之间的时间偏移的相加容许判断CDR电路是否被锁定在数据眼550靠近边沿的位置中。如针对此示例所示出的，图500示出由奇数采样器所产生的平均误差样本包含与由偶数采样器(即，其将对诸如偶数样本数据点502和504之类的平均的较小幅度进行采样)所产生的平均误差样本相比较高数量的1(即，超过阈值Vth，例如奇数样本数据点501和503)。如果CDR电路被锁定在数据眼500的右侧上，则相反的是正确的。
图6是根据本公开内容的实施例的利用了两组样本数据的信号调整过程600的流程图。如在这里示出的流程图提供了各个过程动作的次序的示例。尽管以特定次序或顺序示出，但是除非另外指定，动作的顺序可以修改。从而，所示出的实施方式应当仅仅被理解为示例，并且所示出的过程可以以不同的顺序来执行，并且一些动作可以并行地执行。另外，可以在本公开内容的各实施例中省略一个或多个动作；从而，不是每一个实施方式都需要所有动作。其它过程流也是可能的。
过程600示出了用于注入正确量的相移(即，超前/滞后)以“消除”以上所描述的系统性CDR偏移的操作。为了产生“相反偏移”，本公开内容的实施例使得由相位检测器所生成的相位超前和滞后偏斜。偏斜注入的量、极性和频率主要由奇数误差采样器与偶数误差采样器之间的平均差的量来确定。
操作602确定相位调整电路时钟何时处于上升沿。假定(Eo-Ee)的符号是正的(即，因为如果偶数采样器在奇数采样器之前进行采样，则其将大多数在均衡信道之上)，那么在没有调整的情况下，CDR锁定位置移位至数据眼的中心的左边。
因此，奇数样本与偶数样本之间的平均差被确定为是负的或正的，604。如果平均差是正的(即，相比于偶数样本，奇数样本更常高于阈值电压)，则通过注入相位超前偏斜606使CDR锁定位置移位至右边(即，向着相应数据眼的中心)。如果其是负的(即，奇数样本具有比偶数样本更低的绝对值)，则通过注入相位滞后偏斜608使CDR锁定位置移位至左边(即，向着相应数据眼的中心)。在一个CDR时钟周期之后将以上所描述的偏斜注入重置为零610。应当理解的是，以上过程可以在其它实施例中变化(例如，可以将奇数采样器安排在偶数采样器前面，等等)。
图7是对根据本公开内容的实施例的利用了两组样本数据的相位调整电路700的例示。在此实施例中，电路700可以与图1的相位调整电路150相对应，并且被示出为包括调制器702和寄存器/MUX704。调制器702接收偶数采样器与奇数采样器之间的差(Eo-Ee)，并且然后生成其频率与所述差(Eo-Ee)的平均值成比例的时钟。寄存器和MUX704基于由调制器704所生成的时钟和任意的偏斜预配置的偏斜值来输出相位超前/滞后偏斜，其中，DFE后体符号选择输出。从而，基于(Eo-Ee)的平均值对偏斜注入的频率进行调制。给定的(Eo-Ee)为示例，(Eo-Ee)值越高，偏斜注入的频率越高。注入的极性(超前/滞后)取决于(Eo-Ee)的符号。
如在此实施例中示出的，电路700等同于图4中的电路400，两个实施例之间的区别是至以上所描述的调制器和寄存器/mux(即，多路复用器)的输入。从而，某些实施例可以包括两种类型的相位调整电路，并且基于数据接收信道的属性来选择将使用的相位调整值。
图8是对根据本公开内容的实施例的相位调整电路800的例示。在此实施例中，相位调整电路800可以与图1中的相位调整电路150相对应，并且被示出为包括图4的相位调整电路400和图7的相位调整电路700以及MUX802，该MUX802用于在所述相位调整电路之间进行选择以生成相位超前调整数据892和相位滞后调整数据893。对相位调整电路中的一个相位调整电路的所述选择是基于数据接收信道的属性的。例如，调整电路400可以用于具有+8Gbps的数据数率的高速I/O信道和/或利用DFE反馈回路的具有高插入损耗的信道，而调整电路700可以用于具有较低数据速率的I/O信道和/或较低插入损耗信道。
在其它实施例中，较少的部件可以用于实施多种类型的相位调整电路。例如，某些实施例可以实施电路400/700的部件，并且针对以上所描述的调制器(402/702)和寄存器/mux(404/704)而仅仅选择适当的输入。
图9是对用于利用本公开内容的实施例的计算机系统900的例示。如所描绘的计算机系统900(也被称为电子系统900)可以包括利用了具有以上所描述的相位调整电路的I/O接口中的任何I/O接口的部件。本公开内容的实施例所使用的I/O信道和接口可以包括但不限于诸如与快速外设部件互连(PCIe)版本3.0(快速PCI基础规范版本3.0，2010年11月10发布)、版本4.0(尚未发布)、802.3bj(IEEE802.3bj:100GBASE-CR4规范，2012年5月发布)、光互联网论坛通用电气接口(OIF-CEI)28G(CEI-28G：为100吉比特做准备，2010年6月发布)等等一致的那些信道和接口之类的信道和接口。
计算机系统900可以是移动设备，例如笔记本式计算机。计算机系统900可以是诸如无线智能电话之类的移动设备。计算机系统900可以是台式计算机。计算机系统900可以是手持式阅读器。计算机系统900可以是可穿戴计算设备。
在实施例中，系统900是包括系统总线920以电耦合电子系统的各部件的计算机系统。系统总线920是根据各实施例的单条总线或多条总线的任何组合。系统900包括向集成电路910提供功率的电压源930。在某些实施例中，源930通过系统总线920向集成电路910供应电流。
集成电路910电耦合至系统总线920，并且包括根据实施例的任何电路或电路的任何组合。在实施例中，集成电路910包括可以是任何类型的处理器912。如在这里所使用的，处理器912可以意指任何类型的电路，例如但不限于微处理器、微控制器、图形处理器、数字信号处理器或另一个处理器。在实施例中，SRAM实施例存在于处理器的存储器高速缓存中。可以包括在集成电路910中的其它类型的电路是定制电路或专用集成电路(ASIC)，例如用在诸如蜂窝电话、智能电话、寻呼机、便携式计算机、双向无线电装置、和类似的电子系统之类的无线设备中的通信电路914。在实施例中，处理器910包括管芯上存储器916，例如静态随机存取存储器(SRAM)。在实施例中，处理器910包括嵌入式管芯上存储器916，例如嵌入式动态随机存取存储器(eDRAM)。
在实施例中，集成电路910辅以随后的集成电路911。有益的实施例包括双处理器913和双通信电路915以及诸如SRAM之类的双管芯上存储器917。在实施例中，双集成电路911包括嵌入式管芯上存储器917，例如eDRAM。
在实施例中，电子系统900还包括外部存储器940，该外部存储器940继而可以包括适用于特定应用的一个或多个存储器元件(例如，以RAM形式的主存储器942)、一个或多个硬盘驱动器944和/或处理可移动介质946(例如，磁盘、光盘(CD)、数字通用盘(DVD)、闪存驱动器和本领域公知的其它可移动介质)的一个或多个驱动器。根据实施例，外部存储器940还可以是嵌入式存储器948，例如嵌入式TSV管芯叠置体中的第一管芯。
在实施例中，电子系统900还包括显示设备950和音频输出960。在实施例中，电子系统900包括诸如控制器970(其可以是键盘、鼠标、轨迹球、游戏控制器、麦克风、语音识别设备)之类的输入设备，或将信息输入至电子系统900中的任何其它输入设备。在实施例中，输入设备970是相机。在实施例中，输入设备970是数字录音机。在实施例中，输入设备970是相机和数字录音机。
如在本文所使用的，集成电路910可以在多个不同的实施例中被实施，该多个不同的实施例利用具有根据若干所公开的实施例中的任何一个的相位调整电路及其等效形式的I/O接口、电子系统、计算机系统、制造集成电路的一种或多种方法、以及制造包括具有I/O接口(其具有根据如本文在各实施例中所阐述的若干所公开的实施例中的任何一个实施例的相位调整电路及其公认的等效形式)的半导体封装件的电子组件的一种或多种方法。元件、材料、几何形状、尺寸和操作的次序全部都可以改变，以满足特定的I/O耦合需求，包括根据若干所公开的半导体封装件(其具有利用先前所讨论的具有相位调整电路及其等效形式的I/O接口中的任何一个的晶体管)中的任何一个的处理器安装衬底中所嵌入的微电子管芯的阵列接触数、阵列接触配置。可以包括基础衬底，如由图9中的虚线所表示的。还可以包括无源器件，如在图9中所描绘的。
在以上的描述中，出于解释的目的，已经阐述了许多具体细节，以便提供对实施例的全面理解。然而，对于本领域技术人员显而易见的是，一个或多个其它实施例可以在没有这些具体细节中的一些具体细节的情况下得以实施。所描述的特定实施例并非被提供以限制本公开内容，而是为了对本公开内容进行说明。本公开内容的范围不是由以上提供的具体示例而是由所附权利要求书确定的。在其它情况下，已经以框图形式或者并未详细地示出公知的结构、器件、以及操作，以免使说明书难以理解。在认为适当的情况下，附图标记或附图标记的端部在附图之间重复，以指示可以可选地具有类似特性的相对应的或类似的元件。
对“实施例”、“一个实施例”、“某些实施例”、或“其它实施例”的提及意指结合实施例所描述的特定特征、结构或特性可以包括在至少某些实施例中，但不必在全部实施例中。“实施例”“一个实施例”或“某些实施例”的不同出现不必全部指代相同的实施例。如果说明书陈述“可以”、“可能”、或“可”包括部件、特征、结构、或特性，则不要求包括特定部件、特征、结构或特性。如果说明书或权利要求书提及“一”或“一个”元件，则其不意指仅仅存在元件中的一个元件。如果说明书或权利要求书提及“另外的”元件，则其不排除存在多于一个另外的元件。
此外，特定特征、结构、功能或特性可以以任何适当的方式组合在一个或多个实施例中。例如，第一实施例可以与第二实施例在与两个实施例相关联的特定特征、结构、功能或特性不相互排斥的任何地方进行组合。
尽管本公开内容已经结合其特定实施例进行了描述，但是鉴于前述描述，对于本领域技术人员，对这些实施例的许多替代、修改和变型将是显而易见的。例如，其它存储架构(例如，动态RAM(DRAM))可以使用所讨论的实施例。本公开内容的实施例旨在包含落入所附权利要求的宽泛范围内的所有这些替代、修改和变型。
另外，至集成电路(IC)芯片和其它部件的公知的电源/地连接可以或可以不在所呈现的附图中示出，以便简化示例和讨论并且以免使得本公开内容难以理解。此外，布置可以以框图形式进行示出以免使本公开内容难以理解，并且还鉴于关于这种框图布置的实施方式的细节高度依赖于本公开内容在其内被实施的平台的事实(即，这种细节应很好地在本领域技术人员的视界内)。在阐述具体细节(例如，电路)以便描述本公开内容的示例性实施例的情况下，对于本领域技术人员显而易见的是，本公开内容可以在没有这些具体细节的情况下或在这些具体细节改变的情况下得以实施。本说明书因而被认为是例示性的而非限制性的。
下面的示例涉及其它实施例。示例中的细节可以在一个或多个实施例中的任何地方被使用。本文中所描述的装置的所有可选特征还可以针对方法或过程被实施。
例如，本公开内容的实施例可以描述一种装置，包括：输入端，所述输入端用于接收串行数据信号；边沿数据分接头，所述边沿数据分接头用于对所述串行数据信号中的过渡边沿进行采样，以便生成数据边沿检测信号；时钟与数据恢复(CDR)电路，所述时钟与数据恢复(CDR)电路包括相位检测器，所述相位检测器用于接收所述串行数据信号和所述数据边沿检测信号并且用于输出指示所述串行数据信号与所述数据边沿检测信号之间的相位差的相位超前/滞后信号；以及相位调整电路，所述相位调整电路用于生成相位超前/滞后调整数据。所述CDR电路用于至少部分地基于由所述相位超前/滞后调整数据所调整的所述相位超前/滞后信号来输出经恢复的时钟信号。
在某些实施例中，装置还可以包括：判决反馈均衡(DFE)回路，所述判决反馈均衡(DFE)回路用于至少部分地基于分别由所述DFE的前体分接头和后体分接头捕获的所述串行数据信号的前体数据样本和后体数据样本来为所述CDR电路提供均衡。所述相位调整电路用于至少部分地基于由所述DFE捕获的所述前体数据样本或所述后体数据样本其中之一来生成所述相位超前/滞后调整数据。在这些实施例中的某些实施例中，所述相位调整电路用于响应于具有正值的所述后体数据样本而生成相位超前调整数据，并且其中，所述相位调整电路用于响应于具有负值的所述后体数据样本而生成相位滞后调整数据。在其它实施例中，所述相位超前/滞后调整数据的值大于指示所述串行数据信号与所述数据边沿检测信号之间的所述相位差的所述相位超前/滞后信号的值。
在某些实施例中，所述装置还可以包括：第一数据分接头和第二数据分接头，所述第一数据分接头和所述第二数据分接头用于对所述串行数据信号进行采样以便分别生成第一信号样本和第二信号样本，其中，所述第一数据分接头用于在所述第二数据分接头之前以预定的时序偏移来对所述串行数据信号进行采样；所述相位调整电路用于至少部分地基于所述第一信号样本与所述第二信号样本之间的差来生成所述相位超前/滞后调整数据。在这些实施例中的某些实施例中，所述相位调整电路用于响应于包括高于阈值电压的数据的所述第一信号样本和包括低于阈值电压的数据的所述第二信号样本来生成相位超前调整数据。在其它实施例中，所述相位调整电路用于响应于包括低于阈值电压的数据的所述第一信号样本和包括高于阈值电压的数据的所述第二信号样本来生成相位滞后调整数据。
实施例可以描述一种系统，包括：处理器；存储器；无线接口，所述无线接口用于容许所述处理器与另一个设备进行通信；以及系统总线，所述系统总线通信地耦合所述处理器和所述存储器。所述存储器或所述处理器至少其中之一包括串行输入/输出(I/O)接口，所述串行输入/输出(I/O)接口包括：输入端，所述输入端用于接收串行数据信号；边沿数据分接头，所述边沿数据分接头用于对所述串行数据信号中的过渡边沿进行采样，以便生成数据边沿检测信号；时钟与数据恢复(CDR)电路，所述时钟与数据恢复(CDR)电路包括相位检测器，所述相位检测器用于接收所述串行数据信号和所述数据边沿检测信号，并且用于输出指示所述串行数据信号与所述数据边沿检测信号之间的相位差的相位超前/滞后信号；以及相位调整电路，所述相位调整电路用于生成相位超前/滞后调整数据。所述CDR电路用于至少部分地基于由所述相位超前/滞后调整数据所调整的所述相位超前/滞后信号来输出经恢复的时钟信号。
在某些实施例中，所述串行I/O接口还包括：判决反馈均衡(DFE)回路，所述判决反馈均衡(DFE)回路用于至少部分地基于分别由所述DFE的前体分接头和后体分接头捕获的所述串行数据信号的前体数据样本和后体数据样本来为所述CDR电路提供均衡；相位调整电路，所述相位调整电路用于至少部分地基于由所述DFE捕获的所述前体数据样本或所述后体数据样本其中之一来生成所述相位超前/滞后调整数据。在这些实施例中的某些实施例中，用于所述串行I/O接口的所述相位调整电路用于响应于具有正值的所述后体数据样本而生成相位超前调整数据，并且其中，所述相位调整电路用于响应于具有负值的所述后体数据样本而生成相位滞后调整数据。在其它实施例中，所述相位超前/滞后调整数据的值大于指示所述数据信号与所述数据边沿检测信号之间的所述相位差的所述相位超前/滞后信号的值。
在某些实施例中，所述串行I/O接口还包括：第一数据分接头和第二数据分接头，所述第一数据分接头和所述第二数据分接头用于对所述串行数据信号进行采样以便分别生成第一信号样本和第二信号样本，其中，所述第一数据分接头用于在所述第二数据分接头之前以预定的时序偏移来对所述串行数据信号进行采样；相位调整电路，所述相位调整电路用于至少部分地基于所述第一信号样本与所述第二信号样本之间的差来生成所述相位超前/滞后调整数据。在这些实施例中的某些实施例中，所述串行I/O接口的所述相位调整电路用于响应于包括高于阈值电压的数据的所述第一信号样本和包括低于阈值电压的数据的所述第二信号样本来生成相位超前调整数据。在其它实施例中，所述串行I/O接口的所述相位调整电路用于响应于包括低于阈值电压的数据的所述第一信号样本和包括高于阈值电压的数据的所述第二信号样本来生成相位滞后调整数据。
实施例可以描述一种装置，所述装置包括：判决反馈均衡(DFE)回路，所述判决反馈均衡(DFE)回路利用分别由所述DFE的前体分接头和后体分接头捕获的串行数据信号的前体数据样本和后体数据样本；第一相位调整电路和第二相位调整电路，所述第一相位调整电路用于至少部分地基于由所述DFE捕获的所述前体数据样本或所述后体数据样本其中之一来生成第一相位超前/滞后调整数据，所述第二相位调整电路用于至少部分地基于第一信号样本与第二信号样本之间的差来生成第二相位超前/滞后调整数据，所述第一信号样本和所述第二信号样本与所述前体数据样本和所述后体数据样本不同；以及选择电路，所述选择电路用于至少部分地基于所述串行数据信号的检测到的插入损耗来选择所述第一组相位超前/滞后调整数据或所述第二组相位超前/滞后调整数据。
在某些实施例中，所述第一相位调整电路用于响应于具有正值的所述后体数据样本而生成相位超前调整数据，并且其中，所述相位调整电路用于响应于具有负值的所述后体数据样本而生成相位滞后调整数据。
在某些实施例中，所述第一相位超前/滞后调整数据的值大于指示所述串行数据信号与相对应的数据边沿检测信号之间的相位差的所述相位超前/滞后信号的值。
在某些实施例中，所述第二相位调整电路用于响应于包括高于阈值电压的数据的所述第一信号样本和包括低于阈值电压的数据的所述第二信号样本来生成相位超前调整数据。
在某些实施例中，所述第二相位调整电路用于响应于包括低于阈值电压的数据的所述第一信号样本和包括高于阈值电压的数据的所述第二信号样本来生成相位滞后调整数据。
提供了摘要，其将容许读者确定本公开内容的性质和主旨。提交了摘要，应当理解，摘要并非用于限制权利要求书的范围或含义。所附权利要求书由此并入具体实施方式中，其中，每一项权利要求自身作为单独的实施例。

Claims (20)

1.一种装置，包括：
输入端，所述输入端用于接收串行数据信号；
边沿数据分接头，所述边沿数据分接头用于对所述串行数据信号中的过渡边沿进行采样，以便生成数据边沿检测信号；
时钟与数据恢复(CDR)电路，所述时钟与数据恢复(CDR)电路包括相位检测器，所述相位检测器用于接收所述串行数据信号和所述数据边沿检测信号，并且用于输出指示所述串行数据信号与所述数据边沿检测信号之间的相位差的相位超前/滞后信号；以及
相位调整电路，所述相位调整电路用于生成相位超前/滞后调整数据；
其中，所述CDR电路用于至少部分地基于由所述相位超前/滞后调整数据所调整的所述相位超前/滞后信号来输出经恢复的时钟信号。
2.根据权利要求1所述的装置，还包括：
判决反馈均衡(DFE)回路，所述判决反馈均衡(DFE)回路用于至少部分地基于分别由所述DFE回路的前体分接头和后体分接头捕获的所述串行数据信号的前体数据样本和后体数据样本来为所述CDR电路提供均衡。
3.根据权利要求2所述的装置，其中，所述相位调整电路用于至少部分地基于由所述DFE回路捕获的所述前体数据样本或所述后体数据样本其中之一来生成所述相位超前/滞后调整数据。
4.根据权利要求2所述的装置，其中，所述相位调整电路用于响应于具有正值的所述后体数据样本而生成相位超前调整数据，并且其中，所述相位调整电路用于响应于具有负值的所述后体数据样本而生成相位滞后调整数据。
5.根据权利要求2所述的装置，其中，所述相位超前/滞后调整数据的值大于指示所述串行数据信号与所述数据边沿检测信号之间的所述相位差的所述相位超前/滞后信号的值。
6.根据权利要求1所述的装置，还包括：
第一数据分接头和第二数据分接头，所述第一数据分接头和所述第二数据分接头用于对所述串行数据信号进行采样以便分别生成第一信号样本和第二信号样本，其中，所述第一数据分接头用于在所述第二数据分接头之前以预定的时序偏移来对所述串行数据信号进行采样；
其中，所述相位调整电路用于至少部分地基于所述第一信号样本与所述第二信号样本之间的差来生成所述相位超前/滞后调整数据。
7.根据权利要求6所述的装置，其中，所述相位调整电路用于响应于包括高于阈值电压的数据的所述第一信号样本和包括低于阈值电压的数据的所述第二信号样本来生成相位超前调整数据。
8.根据权利要求6所述的装置，其中，所述相位调整电路用于响应于包括低于阈值电压的数据的所述第一信号样本和包括高于阈值电压的数据的所述第二信号样本来生成相位滞后调整数据。
9.一种系统，包括：
处理器；
存储器；
无线接口，所述无线接口用于容许所述处理器与另一个设备进行通信；以及
系统总线，所述系统总线通信地耦合所述处理器和所述存储器；
其中，所述存储器或所述处理器至少其中之一包括串行输入/输出(I/O)接口，所述串行输入/输出(I/O)接口包括：
输入端，所述输入端用于接收串行数据信号；
边沿数据分接头，所述边沿数据分接头用于对所述串行数据信号中的过渡边沿进行采样，以便生成数据边沿检测信号；
时钟与数据恢复(CDR)电路，所述时钟与数据恢复(CDR)电路包括相位检测器，所述相位检测器用于接收所述串行数据信号和所述数据边沿检测信号，并且用于输出指示所述串行数据信号与所述数据边沿检测信号之间的相位差的相位超前/滞后信号；以及
相位调整电路，所述相位调整电路用于生成相位超前/滞后调整数据；
其中，所述CDR电路用于至少部分地基于由所述相位超前/滞后调整数据所调整的所述相位超前/滞后信号来输出经恢复的时钟信号。
10.根据权利要求9所述的系统，其中，所述串行I/O接口还包括：
判决反馈均衡(DFE)回路，所述判决反馈均衡(DFE)回路用于至少部分地基于分别由所述DFE回路的前体分接头和后体分接头捕获的所述串行数据信号的前体数据样本和后体数据样本来为所述CDR电路提供均衡；
其中，所述相位调整电路用于至少部分地基于由所述DFE回路捕获的所述前体数据样本或所述后体数据样本其中之一来生成所述相位超前/滞后调整数据。
11.根据权利要求10所述的系统，其中，用于所述串行I/O接口的所述相位调整电路用于响应于具有正值的所述后体数据样本而生成相位超前调整数据，并且其中，所述相位调整电路用于响应于具有负值的所述后体数据样本而生成相位滞后调整数据。
12.根据权利要求10所述的系统，其中，所述相位超前/滞后调整数据的值大于指示所述数据信号与所述数据边沿检测信号之间的所述相位差的所述相位超前/滞后信号的值。
13.根据权利要求9所述的系统，其中，所述串行I/O接口还包括：
第一数据分接头和第二数据分接头，所述第一数据分接头和所述第二数据分接头用于对所述串行数据信号进行采样以便分别生成第一信号样本和第二信号样本，其中，所述第一数据分接头用于在所述第二数据分接头之前以预定的时序偏移来对所述串行数据信号进行采样；
其中，所述相位调整电路用于至少部分地基于所述第一信号样本与所述第二信号样本之间的差来生成所述相位超前/滞后调整数据。
14.根据权利要求13所述的系统，其中，所述串行I/O接口的所述相位调整电路用于响应于包括高于阈值电压的数据的所述第一信号样本和包括低于阈值电压的数据的所述第二信号样本来生成相位超前调整数据。
15.根据权利要求13所述的系统，其中，所述串行I/O接口的所述相位调整电路用于响应于包括低于阈值电压的数据的所述第一信号样本和包括高于阈值电压的数据的所述第二信号样本来生成相位滞后调整数据。
16.一种装置，包括：
判决反馈均衡(DFE)回路，所述判决反馈均衡(DFE)回路利用分别由所述DFE回路的前体分接头和后体分接头捕获的串行数据信号的前体数据样本和后体数据样本；
第一相位调整电路和第二相位调整电路，所述第一相位调整电路用于至少部分地基于由所述DFE回路捕获的所述前体数据样本或所述后体数据样本其中之一来生成第一相位超前/滞后调整数据，所述第二相位调整电路用于至少部分地基于第一信号样本与第二信号样本之间的差来生成第二相位超前/滞后调整数据，所述第一信号样本和所述第二信号样本与所述前体数据样本和所述后体数据样本不同；以及
选择电路，所述选择电路用于至少部分地基于所述串行数据信号的检测到的插入损耗来选择所述第一相位超前/滞后调整数据或所述第二相位超前/滞后调整数据。
17.根据权利要求16所述的装置，其中，所述第一相位调整电路用于响应于具有正值的所述后体数据样本而生成相位超前调整数据，并且其中，所述相位调整电路用于响应于具有负值的所述后体数据样本而生成相位滞后调整数据。
18.根据权利要求16所述的装置，其中，所述第一相位超前/滞后调整数据的值大于指示所述串行数据信号与相对应的数据边沿检测信号之间的所述相位差的所述相位超前/滞后信号的值。
19.根据权利要求16所述的装置，其中，所述第二相位调整电路用于响应于包括高于比阈值电压的数据的所述第一信号样本和包括低于阈值电压的数据的所述第二信号样本来生成相位超前调整数据。
20.根据权利要求16所述的装置，其中，所述第二相位调整电路用于响应于包括低于阈值电压的数据的所述第一信号样本和包括高于阈值电压的数据的所述第二信号样本来生成相位滞后调整数据。
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