JPH0332109A - 比較器回路 - Google Patents
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- JPH0332109A JPH0332109A JP2161156A JP16115690A JPH0332109A JP H0332109 A JPH0332109 A JP H0332109A JP 2161156 A JP2161156 A JP 2161156A JP 16115690 A JP16115690 A JP 16115690A JP H0332109 A JPH0332109 A JP H0332109A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/249—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
- H03F1/303—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters using a switching device
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
- H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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- Transmission And Conversion Of Sensor Element Output (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、アナログ−デジタル比較器用の比較器回路
に関するものである。
に関するものである。
デジタル回路技術は、大衆用電子装置においてデジタル
信号処理を実際に行ない得る点まで発達して来た。たと
えば、製造業者は、受像機に対してフレーム静止（フリ
ーズ・フレーム）または画面小画面といった様な特殊機
能を付加するためにデジタル・エレクトロニクス技術を
組込んだテレビジョン受像機とビデオ・カセット・レコ
ーダを、紹介し始めている。デジタル処理を行なうには
、先ず受信した放送信号をデジタル様式に変換すること
が必要であり、これはアナログ−デジタル変換器（ＡＤ
Ｃ）を使って行なうことができる。デジタル・テレビジ
璽ン信号処理においては、カラ−副搬送波周波数の４倍
の周波数（約１４．３２ＭＨｚ）でテレビジョン信号を
サンプリングし、この信号を８ビツトの解像度をもって
パルス・コード変調（ＰＧＭ）様式に変換することが望
ましい、この様なサンプリング周波数と解像度で満足す
べき動作を行なうバイポーラＡＤＣは存在するが、エレ
クトロニクス製品においてデジタル処理を行なうために
選択される技術は金属酸化物半導体（ＭＯＳ）電界効果
トランジスタ（ＦＥＴ）技術である。その理由は、ＭＯ
ＳＦＥＴ技術によると電力消費が少なくしかも装置を高
密度で集積できるからである。
信号処理を実際に行ない得る点まで発達して来た。たと
えば、製造業者は、受像機に対してフレーム静止（フリ
ーズ・フレーム）または画面小画面といった様な特殊機
能を付加するためにデジタル・エレクトロニクス技術を
組込んだテレビジョン受像機とビデオ・カセット・レコ
ーダを、紹介し始めている。デジタル処理を行なうには
、先ず受信した放送信号をデジタル様式に変換すること
が必要であり、これはアナログ−デジタル変換器（ＡＤ
Ｃ）を使って行なうことができる。デジタル・テレビジ
璽ン信号処理においては、カラ−副搬送波周波数の４倍
の周波数（約１４．３２ＭＨｚ）でテレビジョン信号を
サンプリングし、この信号を８ビツトの解像度をもって
パルス・コード変調（ＰＧＭ）様式に変換することが望
ましい、この様なサンプリング周波数と解像度で満足す
べき動作を行なうバイポーラＡＤＣは存在するが、エレ
クトロニクス製品においてデジタル処理を行なうために
選択される技術は金属酸化物半導体（ＭＯＳ）電界効果
トランジスタ（ＦＥＴ）技術である。その理由は、ＭＯ
ＳＦＥＴ技術によると電力消費が少なくしかも装置を高
密度で集積できるからである。
現在のところ、ｘＯ６技法で作られた従来型の８ビツト
１４ＭＨｚＡＤＧは利用できるが、その様な装置の歩留
りは可成り低い０代表的なＭＯＳＡＤＣの一例が、この
明細書中に参考文献として引用する米国特許第４６９１
１８９号に記載されている。この形式のＡＤＣについて
は、その動作速度や変換の直線性を改善するために多く
の改変案が提案された。しかし、その様な案は、ビデオ
周波数信号の処理用として満足すべき特性／歩留りを持
った装置を提供することができなかった。上記米国特許
第４６９１１８９号に開示された形式のＡＤＣでは、動
作特性は歩留りに対して妥協を余儀なくされ、そのトラ
ンジスタの寸法は集積密度と歩留りを上げるために極端
に小さくなっている。しかし、トランジスタ装置が小さ
くなるにつれて、浮遊キャパシタンスが急速に重要なも
のとなる。この浮遊キャパシタンスは回路の動作特性に
悪影響を及ぼすものである。その上、ＮＯＳ回路中の浮
遊キャパシタンスは、印加電位によって非直線性となる
傾向があるので完全に予測することは困難である。
１４ＭＨｚＡＤＧは利用できるが、その様な装置の歩留
りは可成り低い０代表的なＭＯＳＡＤＣの一例が、この
明細書中に参考文献として引用する米国特許第４６９１
１８９号に記載されている。この形式のＡＤＣについて
は、その動作速度や変換の直線性を改善するために多く
の改変案が提案された。しかし、その様な案は、ビデオ
周波数信号の処理用として満足すべき特性／歩留りを持
った装置を提供することができなかった。上記米国特許
第４６９１１８９号に開示された形式のＡＤＣでは、動
作特性は歩留りに対して妥協を余儀なくされ、そのトラ
ンジスタの寸法は集積密度と歩留りを上げるために極端
に小さくなっている。しかし、トランジスタ装置が小さ
くなるにつれて、浮遊キャパシタンスが急速に重要なも
のとなる。この浮遊キャパシタンスは回路の動作特性に
悪影響を及ぼすものである。その上、ＮＯＳ回路中の浮
遊キャパシタンスは、印加電位によって非直線性となる
傾向があるので完全に予測することは困難である。
第１図にその一部分を示した上記米国特許に開示されて
いる比較器回路は、２つの反転増幅器段１１、１２を使
用するもので、それらは縦続的に容量結合（Ｃ２）され
ており、それぞれ各サンプル期間の一部分中に自動零化
するためのスイッチング回路（ＴＣｉｌ 、 ＴＧ２）
を持っている。この段間結合キャパシタンスＣ２には、
その一方の極板と回路基板との間の浮遊キャパシタンス
が付帯していて、その大きさは結合キャパシタンスの大
きさと同程度のものである。この浮遊キャパシタンスは
、第１反転増幅器の出力における応答時間を遅くさせそ
の結果この比較器の応答時間を遅くする。
いる比較器回路は、２つの反転増幅器段１１、１２を使
用するもので、それらは縦続的に容量結合（Ｃ２）され
ており、それぞれ各サンプル期間の一部分中に自動零化
するためのスイッチング回路（ＴＣｉｌ 、 ＴＧ２）
を持っている。この段間結合キャパシタンスＣ２には、
その一方の極板と回路基板との間の浮遊キャパシタンス
が付帯していて、その大きさは結合キャパシタンスの大
きさと同程度のものである。この浮遊キャパシタンスは
、第１反転増幅器の出力における応答時間を遅くさせそ
の結果この比較器の応答時間を遅くする。
この米国特許第４６９１１８９号の比較器の設計に当っ
ては、互に共通ゲート接続を持ちドレイン−ソース導通
路が再供給電位間に直列に結合されている相補的なＦＥ
Ｔで、両反転増幅器Ｉｔ、 １２を構成している。自動
零化スイッチは、各信号サンプリング期間の直前に、各
反転増幅器の出力端子をそれぞれ入力端子に接続するよ
うに構成されている。
ては、互に共通ゲート接続を持ちドレイン−ソース導通
路が再供給電位間に直列に結合されている相補的なＦＥ
Ｔで、両反転増幅器Ｉｔ、 １２を構成している。自動
零化スイッチは、各信号サンプリング期間の直前に、各
反転増幅器の出力端子をそれぞれ入力端子に接続するよ
うに構成されている。
この形の自動零化回路によって、反転増幅器は入力電位
の非常に小さな変化にも感応する（この形の比較器とし
て望ましい特性）ようになる。
の非常に小さな変化にも感応する（この形の比較器とし
て望ましい特性）ようになる。
Ａｒ１Ｃ中のどの比較器でも、また８ビツトのフラッシ
ュＡＤＣ中の２５６個の比較器においても、すくなくと
もすべての第２反転増幅器工２は、各サンプル期間中飽
和出力電位を呈するので、自動零化期間中は相当の電位
変化を必要とする０反転増幅器が自動零化できる速度が
回路中の浮遊キャパシタ、たとえばＣＩ、 Ｃ２と基板
間の浮遊キャパシタンスおよび自動零化スイッチング回
路（ＴＣＩ、 ＴＧ２）と基板間の浮遊キャパシタンス
等、によって悪影響を受けることは、理解できよう。
ュＡＤＣ中の２５６個の比較器においても、すくなくと
もすべての第２反転増幅器工２は、各サンプル期間中飽
和出力電位を呈するので、自動零化期間中は相当の電位
変化を必要とする０反転増幅器が自動零化できる速度が
回路中の浮遊キャパシタ、たとえばＣＩ、 Ｃ２と基板
間の浮遊キャパシタンスおよび自動零化スイッチング回
路（ＴＣＩ、 ＴＧ２）と基板間の浮遊キャパシタンス
等、によって悪影響を受けることは、理解できよう。
この発明の比較器回路は、縦統的に直接結合された第１
と第２の共通ンース増幅器を持っている。その各共通ソ
ース増幅器は、それぞれ自動零化回路を有し、入力信号
はキャパシタを介して上記第１共通ソース増幅器の入力
端子に結合される。その第２（出力）増幅器に付属した
自動零化回路は上記出力増幅器の入力端子から分離され
ている。
と第２の共通ンース増幅器を持っている。その各共通ソ
ース増幅器は、それぞれ自動零化回路を有し、入力信号
はキャパシタを介して上記第１共通ソース増幅器の入力
端子に結合される。その第２（出力）増幅器に付属した
自動零化回路は上記出力増幅器の入力端子から分離され
ている。
以下、図面を参照して従来例およびこの発明の実施例に
ついて説明する。
ついて説明する。
先ず、第１図に示す従来の回路についてその動作の概略
を説明する。各サンプル期間の第１半部中は、スイッチ
ング回路ＴＧＩ 、 ＴＧ２は、それぞれ反転増幅器１
１とＩ２の入力および出力接続を短絡している。これに
よって、各増幅器の入力電位はそのダイナミック動作範
囲の中間値に設定される。
を説明する。各サンプル期間の第１半部中は、スイッチ
ング回路ＴＧＩ 、 ＴＧ２は、それぞれ反転増幅器１
１とＩ２の入力および出力接続を短絡している。これに
よって、各増幅器の入力電位はそのダイナミック動作範
囲の中間値に設定される。
これらの電位はキャパシタＣ１と０２の各極板に蓄積さ
れる。同時に、スイツチング回路２６ＩとＴ（ｉ２は短
絡され、スイツチング回路２６Ｒも短絡されて、基準電
位をキャパシタＣ１の入力極板に結合する。
れる。同時に、スイツチング回路２６ＩとＴ（ｉ２は短
絡され、スイツチング回路２６Ｒも短絡されて、基準電
位をキャパシタＣ１の入力極板に結合する。
スイツチング回路２６Ｉ 、 ＴＧ２および丁ＧＲは、
次に同時に開路される。増幅器Ｉｔと■２は大きな利得
を墳し、不安定動作点にバイアスされる。
次に同時に開路される。増幅器Ｉｔと■２は大きな利得
を墳し、不安定動作点にバイアスされる。
次にスイツチング回路２６Ｓが短絡されて入力電位をキ
ャパシタＣ１の極板に結合する。もしこの入力電位が基
準電位よりも極く僅か大（または小）であれば１反転増
幅器Ｉ２からの出力電位は実質的にその正の（負の）出
力飽和レベルに駆動され、以後サンプル期間中ラッチ回
路に蓄積される。この回路の、より詳しい動作説明につ
いては前記した米国特許第４６９１１８９号を参照され
たい。
ャパシタＣ１の極板に結合する。もしこの入力電位が基
準電位よりも極く僅か大（または小）であれば１反転増
幅器Ｉ２からの出力電位は実質的にその正の（負の）出
力飽和レベルに駆動され、以後サンプル期間中ラッチ回
路に蓄積される。この回路の、より詳しい動作説明につ
いては前記した米国特許第４６９１１８９号を参照され
たい。
次に、第２図を参照すると、こへには第１図の回路と似
た動作をするが、より高速動作特性を示すように構成さ
れた回路が示されている。第２図で、素子１２．２２．
２６．２８．３０および３２はスイッチング回路で、第
１図のスイツチング回路２６ＩおよびＴＧ２のような相
補的なトランジスタ伝送ゲートによって構成することが
できる。
た動作をするが、より高速動作特性を示すように構成さ
れた回路が示されている。第２図で、素子１２．２２．
２６．２８．３０および３２はスイッチング回路で、第
１図のスイツチング回路２６ＩおよびＴＧ２のような相
補的なトランジスタ伝送ゲートによって構成することが
できる。
比較すべき入力信号は端子１０からスイッチング回路１
２に結合される。この入力信号が比較されるべき基準信
号は端子２０からスイッチング回路２２へ結合される。
２に結合される。この入力信号が比較されるべき基準信
号は端子２０からスイッチング回路２２へ結合される。
スイッチング回路１２と２２は、実質的に逆相のクロッ
ク信号Ｐ２とＰＩＤにより制御されて、入力キャパシタ
２４の第１極板に入力信号と基準信号とを交互に結合す
る。キャパシタ２４の第２の極板は共通ソース増幅器Ａ
２としてバイアスされたｐ形トランジスタＰ１３のゲー
ト電極に結合されている。定電流源をなすようにバイア
スされているｎ形トランジスタ旧３は、そのドレイン電
極がトランジスタＰ１３のドレイン電極に結合されてい
てその増幅器の負荷インピーダンスを形成している。ト
ランジスタＮ１３とＰＩ３の相互接続点はその共通ソー
ス増幅器の出力接続点である。この共通ンース増幅器の
入力接続点と出力接続点間にはスイッチング回路２６が
結合されている。スイッチング回路２６は、クロック信
号Ｐ１により制御されて、スイッチング回路２２が基準
信号をキャパシタ２４に結合するのと実質的に一致して
この増幅器段を自動零化する。クロック信号ＰＩ、 Ｐ
２およびＰＩＤの相補的な時間関係は第３図の通りであ
る。
ク信号Ｐ２とＰＩＤにより制御されて、入力キャパシタ
２４の第１極板に入力信号と基準信号とを交互に結合す
る。キャパシタ２４の第２の極板は共通ソース増幅器Ａ
２としてバイアスされたｐ形トランジスタＰ１３のゲー
ト電極に結合されている。定電流源をなすようにバイア
スされているｎ形トランジスタ旧３は、そのドレイン電
極がトランジスタＰ１３のドレイン電極に結合されてい
てその増幅器の負荷インピーダンスを形成している。ト
ランジスタＮ１３とＰＩ３の相互接続点はその共通ソー
ス増幅器の出力接続点である。この共通ンース増幅器の
入力接続点と出力接続点間にはスイッチング回路２６が
結合されている。スイッチング回路２６は、クロック信
号Ｐ１により制御されて、スイッチング回路２２が基準
信号をキャパシタ２４に結合するのと実質的に一致して
この増幅器段を自動零化する。クロック信号ＰＩ、 Ｐ
２およびＰＩＤの相補的な時間関係は第３図の通りであ
る。
ｎ形トランジスタＮ１３に対するバイアス電位はｐ形ト
ラ、ンジスタＰ２３とｎ形トランジスタＮ２３とによっ
て供給され、両トランジスタＰ２３とＮ２３の主導通路
は供給電位間に直列に接続されている。
ラ、ンジスタＰ２３とｎ形トランジスタＮ２３とによっ
て供給され、両トランジスタＰ２３とＮ２３の主導通路
は供給電位間に直列に接続されている。
トランジスタＮ２３は、スレーブ・トランジスタとして
トランジスタＮ１３を持っている電流ミラー増幅器のマ
スク・トランジスタとして結合されている。トランジス
タＮ１３の制御電極は供給電位間のはζ中間値の電位に
バイアスされている０両トランジスタＰ２３とＮ２３の
相互コンダクタンスの比Ｐ２３７Ｎ２３は、トランジス
タＰ１３とＮ１３の相互フンダクタンスの比ＰＩ３ ／
Ｎ１３に等しい。
トランジスタＮ１３を持っている電流ミラー増幅器のマ
スク・トランジスタとして結合されている。トランジス
タＮ１３の制御電極は供給電位間のはζ中間値の電位に
バイアスされている０両トランジスタＰ２３とＮ２３の
相互コンダクタンスの比Ｐ２３７Ｎ２３は、トランジス
タＰ１３とＮ１３の相互フンダクタンスの比ＰＩ３ ／
Ｎ１３に等しい。
増幅器Ａ１の出力は、共通ソース増幅器Ａ２として接続
されている別のｎ形トランジスタＮ３３の制御電極に接
続されている。トランジスタＮ３３の負荷回路はｐ形ト
ランジスタＰ３３で形成され、このドレイン／ソース導
通路はトランジスタＮ３３のドレイン／ソース導通路と
直列に、再供給電位ＷＯＯと大地電位との間に結合され
ている。トランジスタＰ３３とＮ３３の相互接続点はこ
の増幅器Ａ２の出力接続を形成している。
されている別のｎ形トランジスタＮ３３の制御電極に接
続されている。トランジスタＮ３３の負荷回路はｐ形ト
ランジスタＰ３３で形成され、このドレイン／ソース導
通路はトランジスタＮ３３のドレイン／ソース導通路と
直列に、再供給電位ＷＯＯと大地電位との間に結合され
ている。トランジスタＰ３３とＮ３３の相互接続点はこ
の増幅器Ａ２の出力接続を形成している。
トランジスタＰ３３の制御電極は、スイツチング回路２
８によって増幅器Ａ２の出力接続に接続されている。こ
のスイッチング回路はクロック信号ＰＩＤによって制御
される。増幅器ＡＩを自動零化するためにスイッチング
回路２６が増幅器Ａ１の入力接続と出力接続を結合する
期間中、スイッチング回路２８は増幅器Ａ２の出力接続
をトランジスタＰ３３のゲート電極に結合して増幅器Ａ
２を自動零化する。
８によって増幅器Ａ２の出力接続に接続されている。こ
のスイッチング回路はクロック信号ＰＩＤによって制御
される。増幅器ＡＩを自動零化するためにスイッチング
回路２６が増幅器Ａ１の入力接続と出力接続を結合する
期間中、スイッチング回路２８は増幅器Ａ２の出力接続
をトランジスタＰ３３のゲート電極に結合して増幅器Ａ
２を自動零化する。
トランジスタＰ３３の制御電極と成る固定電位点たとえ
ば供給電位Ｖ２Ｏ点または大地電位との間にはキャパシ
タ２９が結合されている。キャパシタ２９はその回路中
に構成することもできるし、浮遊キャパシタンスで形成
することもできる。キャパシタ２９は、自動零化電位を
蓄積し、スイッチング回路２８が開路したとき、その蓄
積電位をトランジスタＰ３３の制御電極に印加するため
に、組込まれている。
ば供給電位Ｖ２Ｏ点または大地電位との間にはキャパシ
タ２９が結合されている。キャパシタ２９はその回路中
に構成することもできるし、浮遊キャパシタンスで形成
することもできる。キャパシタ２９は、自動零化電位を
蓄積し、スイッチング回路２８が開路したとき、その蓄
積電位をトランジスタＰ３３の制御電極に印加するため
に、組込まれている。
増幅器Ａ２の出力接続に結合された回路素子３０．３２
．３３および３４は普通のラッチ回路を形成して、各比
較結果を少なくとも後続するサンプル期間の２分の１の
間蓄積する。
．３３および３４は普通のラッチ回路を形成して、各比
較結果を少なくとも後続するサンプル期間の２分の１の
間蓄積する。
名目上、スイッチング回路２６と２８は同じクロック信
号で制御することができる。しかし、好ましい実施例に
おいては、スイッチング回路２日は、スイッチング回路
２６が開路された後、ある短時間は閉路すなわち短絡状
態を維持する。その理由は次の通りである。キャパシタ
２４と２９が同一キャパシタンス値を有し、トランジス
タＰ１３とＰ３３がトランジスタＮ１３とＮ３３に対し
て相補性のものとであると仮定する。この様な条件の下
では、トランジスタＰ１３ 、 Ｐ３３およびＮ３３の
利得は同じ様な大きさを示す、また、スイッチング回路
２６と２８は構造的に同様なものであると仮定する。す
ると、自動零化期間の終了時に両スイッチング回路が開
路されると、スイッチング回路２６と２８は、その制御
電極とその各人力／出力端子間の固有浮遊キャノくシタ
ンスのために、クロック信号の転移部の一部分をトラン
ジスタＰ１３とＰ３３の制御電極に結合する。増幅器Ａ
１の利得が、”−Ａ”、トランジスタ８３３の制御電極
に印加される電位に対する増幅器Ａ２の利得が”−Ａ”
、またトランジスタＰ３３に印加される信号に対する増
幅器Ａ２の利得を”−＾”と仮定しよう、また、スイッ
チング回路２６と２８は、クロッキングの転移部によっ
て、トランジスタＰ１３とＰ３３の制御電極に成る電位
ΔＶを同時に結合するものとする。この電位Δ■は、増
幅器ＡＩとＡ２の自動零化された出力電位中に、−ＡΔ
ＶとΔＶＡ（Ａ−１）〜ムＶＡ２ に等しい変化をそれ
ぞれ発生させる。この電位変化が示唆するものの１つは
、少なくとも逆方向の出力電位の振れについては、信号
の比較作用のために、増幅器Ａ２の出力はΔＶＡ２ポル
トの余分な電位分を越えねばならないから回路の応答時
間が遅くなるということである。２番目は感度の低下で
ある。
号で制御することができる。しかし、好ましい実施例に
おいては、スイッチング回路２日は、スイッチング回路
２６が開路された後、ある短時間は閉路すなわち短絡状
態を維持する。その理由は次の通りである。キャパシタ
２４と２９が同一キャパシタンス値を有し、トランジス
タＰ１３とＰ３３がトランジスタＮ１３とＮ３３に対し
て相補性のものとであると仮定する。この様な条件の下
では、トランジスタＰ１３ 、 Ｐ３３およびＮ３３の
利得は同じ様な大きさを示す、また、スイッチング回路
２６と２８は構造的に同様なものであると仮定する。す
ると、自動零化期間の終了時に両スイッチング回路が開
路されると、スイッチング回路２６と２８は、その制御
電極とその各人力／出力端子間の固有浮遊キャノくシタ
ンスのために、クロック信号の転移部の一部分をトラン
ジスタＰ１３とＰ３３の制御電極に結合する。増幅器Ａ
１の利得が、”−Ａ”、トランジスタ８３３の制御電極
に印加される電位に対する増幅器Ａ２の利得が”−Ａ”
、またトランジスタＰ３３に印加される信号に対する増
幅器Ａ２の利得を”−＾”と仮定しよう、また、スイッ
チング回路２６と２８は、クロッキングの転移部によっ
て、トランジスタＰ１３とＰ３３の制御電極に成る電位
ΔＶを同時に結合するものとする。この電位Δ■は、増
幅器ＡＩとＡ２の自動零化された出力電位中に、−ＡΔ
ＶとΔＶＡ（Ａ−１）〜ムＶＡ２ に等しい変化をそれ
ぞれ発生させる。この電位変化が示唆するものの１つは
、少なくとも逆方向の出力電位の振れについては、信号
の比較作用のために、増幅器Ａ２の出力はΔＶＡ２ポル
トの余分な電位分を越えねばならないから回路の応答時
間が遅くなるということである。２番目は感度の低下で
ある。
また、スイッチング回路２Ｇがターンオフされたときス
イッチング回路２８がオン状態に保たれていれば、増幅
器ＡＩの自動零化された電位に変化があっても増幅器Ａ
２は自動零化する。その後、スイー２チング回路２８は
開路されると、増幅器Ａ２の自動零化された出力電位に
ＡΔＶだけの変化が生じる。
イッチング回路２８がオン状態に保たれていれば、増幅
器ＡＩの自動零化された電位に変化があっても増幅器Ａ
２は自動零化する。その後、スイー２チング回路２８は
開路されると、増幅器Ａ２の自動零化された出力電位に
ＡΔＶだけの変化が生じる。
この動作モードでは、このシステムの応答時間と感度と
は大幅に劣化するように悪影響を受ける。
は大幅に劣化するように悪影響を受ける。
増幅器Ａ２に対する入力は、増幅器Ａｔの出力に直接結
合されており、この形は第１図に示した従来の回路の容
量結合に比べると２つの利点をもたらす、第１は、増幅
器ＡＩの出力接続における対大地（すなわち基板）浮遊
キャパシタンスが減少し、そのため回路の応答時間が改
善されることである。第２は、トランジスタＮ３３（お
よび第１図のトランジスタＮ２１とＰ２１ ）の制御電
極が、増幅器ＡＩ（１１）の出力に容量性負荷Ｃを与え
ることである。もし増幅器ＡＩがトランジスタＮ１３に
容量結合（キヤパシタＣ２Ｃｃによって）していたとし
たら、増幅器ＡＩからの出力電位ＶＡｔが分圧されるこ
とになろう、トランジスタＮ１３に印加される電位は、
Ｖ＊＋Ｃｃ ／ （Ｃｃ＋Ｃ）に減少し、この減少は
回路の応答時間を不要に増大させまた感度を低下させる
ものである。従って、増幅器段間の結合用キャパシタを
除くことは大きな利点になる。
合されており、この形は第１図に示した従来の回路の容
量結合に比べると２つの利点をもたらす、第１は、増幅
器ＡＩの出力接続における対大地（すなわち基板）浮遊
キャパシタンスが減少し、そのため回路の応答時間が改
善されることである。第２は、トランジスタＮ３３（お
よび第１図のトランジスタＮ２１とＰ２１ ）の制御電
極が、増幅器ＡＩ（１１）の出力に容量性負荷Ｃを与え
ることである。もし増幅器ＡＩがトランジスタＮ１３に
容量結合（キヤパシタＣ２Ｃｃによって）していたとし
たら、増幅器ＡＩからの出力電位ＶＡｔが分圧されるこ
とになろう、トランジスタＮ１３に印加される電位は、
Ｖ＊＋Ｃｃ ／ （Ｃｃ＋Ｃ）に減少し、この減少は
回路の応答時間を不要に増大させまた感度を低下させる
ものである。従って、増幅器段間の結合用キャパシタを
除くことは大きな利点になる。
この発明のまた別の利点は、自動零化回路２８の配置点
にある。従来の回路にあっては、自動零化期間中は、増
幅器Ｉ２の出力はスイツチング回路２６ｌ 、丁Ｇ２お
よびキャパシタＣ２を介して増幅器１１の入力に結合さ
れていることに注目されたい、この接続は、２つの増幅
器間に再生帰還路を形成して、この従来回路の自動零化
応答時間を遅くする傾向を示す、第２図の実施例におい
ては、増幅器ＡＩの入力接続と増幅器Ａ２の出力接続と
の間には接続回路が無いので、再生帰還作用は防がれる
。
にある。従来の回路にあっては、自動零化期間中は、増
幅器Ｉ２の出力はスイツチング回路２６ｌ 、丁Ｇ２お
よびキャパシタＣ２を介して増幅器１１の入力に結合さ
れていることに注目されたい、この接続は、２つの増幅
器間に再生帰還路を形成して、この従来回路の自動零化
応答時間を遅くする傾向を示す、第２図の実施例におい
ては、増幅器ＡＩの入力接続と増幅器Ａ２の出力接続と
の間には接続回路が無いので、再生帰還作用は防がれる
。
第２図の回路には幾多の変形を施すことができる。たと
えば、増幅器Ａ１の出力はトランジスタＰ３３の制御電
極に結合し、スイッチング回路２８を増幅器Ａ２の出力
とＮ３３の制御電極の間に結合することもできる。或い
は、増幅器Ａ１に対する入力を、トランジスタＮ１３に
結合し、トランジスタ１３を電流源負荷装置として動作
させることもできる。また、フラッシュ＾ＤＣにおける
ように１つの共通入力端子に第２図の形式の比較器回路
が多数結合されている場合を検討して見よう、この様な
場合、入力接続２０の各々のものは、大地電位から供給
電圧にわたる範囲で順次増分増加する異なった基準電圧
に結合されることになる。その共通入力端子に印加され
る信号の平均値すなわちＤＣ値が上記供給電圧の２分の
１であると仮定する。
えば、増幅器Ａ１の出力はトランジスタＰ３３の制御電
極に結合し、スイッチング回路２８を増幅器Ａ２の出力
とＮ３３の制御電極の間に結合することもできる。或い
は、増幅器Ａ１に対する入力を、トランジスタＮ１３に
結合し、トランジスタ１３を電流源負荷装置として動作
させることもできる。また、フラッシュ＾ＤＣにおける
ように１つの共通入力端子に第２図の形式の比較器回路
が多数結合されている場合を検討して見よう、この様な
場合、入力接続２０の各々のものは、大地電位から供給
電圧にわたる範囲で順次増分増加する異なった基準電圧
に結合されることになる。その共通入力端子に印加され
る信号の平均値すなわちＤＣ値が上記供給電圧の２分の
１であると仮定する。
この様にすると、供給電圧の２分の１よりも大きな基準
電位点に結合される比較器回路はすべて第２図に示され
る様な形式とし、また供給電圧の２分の１より小さな基
準電位点に結合される比較器回路はすべて第２図の回路
と相補的な形にすること、またはその逆関係にすること
が望ましい（こ覧で相補的とは、たとえば増幅器Ａ１と
Ａ２に対する入力がトランジスタ旧３とＰ３３の制御電
極にそれぞれ結合されているという様な関係をいう）。
電位点に結合される比較器回路はすべて第２図に示され
る様な形式とし、また供給電圧の２分の１より小さな基
準電位点に結合される比較器回路はすべて第２図の回路
と相補的な形にすること、またはその逆関係にすること
が望ましい（こ覧で相補的とは、たとえば増幅器Ａ１と
Ａ２に対する入力がトランジスタ旧３とＰ３３の制御電
極にそれぞれ結合されているという様な関係をいう）。
また別の実施例では、第２図の回路の第１の反転増幅器
Ａ１を第１図の回路における増幅器ＩＩのような反転増
幅器で置換することもできる。この実施例では、トラン
ジスタ１３３の制御電極すなわちゲート電極はトランジ
スタｐＨとＮｌｌの相互接続点に直接結合され、トラン
ジスタ１３３とＮ３３は不要である。
Ａ１を第１図の回路における増幅器ＩＩのような反転増
幅器で置換することもできる。この実施例では、トラン
ジスタ１３３の制御電極すなわちゲート電極はトランジ
スタｐＨとＮｌｌの相互接続点に直接結合され、トラン
ジスタ１３３とＮ３３は不要である。
第３図は、スイッチング回路を制御するために印加され
るクロック信号の好ましいタイミングを示している。ク
ロック信号ＰＩとＰｌは互に逆相で重畳することのない
信号であることが望ましい。
るクロック信号の好ましいタイミングを示している。ク
ロック信号ＰＩとＰｌは互に逆相で重畳することのない
信号であることが望ましい。
第４図は、第３図に示したクロック信号を発生させる一
例回路を示す０回路設計技術者であればこの回路の動作
は容易に理解し得る筈であるから詳細な説明は省略する
。信号Ｐｌの遅延分を発生させることによって遅延信号
ＰＩＤが生成されるということだけを述べるに止める。
例回路を示す０回路設計技術者であればこの回路の動作
は容易に理解し得る筈であるから詳細な説明は省略する
。信号Ｐｌの遅延分を発生させることによって遅延信号
ＰＩＤが生成されるということだけを述べるに止める。
第４図において、この遅延は、直列接続されたゲート回
路（たとえば、４個のインバータ回路）によって、実施
できる。
路（たとえば、４個のインバータ回路）によって、実施
できる。
第１図は従来の比較器回路の構成図、第２図はこの発明
を実施した一例比較器回路を示す構成図、第３図は第２
図の回路の動作説明に役立つクロック信号波形を示す図
、第４図は第３図に示すクロック信号を発生させるため
の一例回路図である。 ｌＯ・・・第１の信号入力端子、２０・・・第２の信号
入力端子、２４・・・キャパシタ、 １２．２２・・・
第１のスイッチ手段、 ＡＩ・・・第１の反転増幅器、
２６・・・第２のスイッチ手段、Ａ２・・・第２の反転
増幅器、２８．２９・・・第２反転増幅器の選択的自動
零化手段（スイッチング回路とキャパシタ）。
を実施した一例比較器回路を示す構成図、第３図は第２
図の回路の動作説明に役立つクロック信号波形を示す図
、第４図は第３図に示すクロック信号を発生させるため
の一例回路図である。 ｌＯ・・・第１の信号入力端子、２０・・・第２の信号
入力端子、２４・・・キャパシタ、 １２．２２・・・
第１のスイッチ手段、 ＡＩ・・・第１の反転増幅器、
２６・・・第２のスイッチ手段、Ａ２・・・第２の反転
増幅器、２８．２９・・・第２反転増幅器の選択的自動
零化手段（スイッチング回路とキャパシタ）。
Claims (1)
- （１）信号電位と基準電位をそれぞれ印加するための第
１と第２の信号入力端子と、 第１と第２の端子を有するキャパシタと、 上記キャパシタの第１の端子に対して上記第１と第２の
信号入力端子を交互に結合する第１のスイッチ手段と、 上記キャパシタの第２の端子に結合された入力端子と、
出力端子とを有する第１の反転増幅器と、 上記第１の反転増幅器の入力端子と出力端子とを交互に
結合しまた切離すための第２のスイッチ手段と、 上記第１の反転増幅器の出力端子に直接結合された入力
端子と、出力端子とを有する第２の反転増幅器と、 上記第２の反転増幅器の入力端子に対する接続を含んで
いない、この第２の反転増幅器を選択的に自動的に零化
する手段と、 を具備して成る比較器回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/367,836 US4989003A (en) | 1989-06-19 | 1989-06-19 | Autozeroed set comparator circuitry |
| US367836 | 1989-06-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0332109A true JPH0332109A (ja) | 1991-02-12 |
| JP2871809B2 JP2871809B2 (ja) | 1999-03-17 |
Family
ID=23448834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2161156A Expired - Fee Related JP2871809B2 (ja) | 1989-06-19 | 1990-06-18 | 比較器回路 |
Country Status (17)
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| EP (1) | EP0404476B1 (ja) |
| JP (1) | JP2871809B2 (ja) |
| KR (1) | KR0175299B1 (ja) |
| CN (1) | CN1023534C (ja) |
| AT (1) | ATE115790T1 (ja) |
| AU (1) | AU633586B2 (ja) |
| CA (1) | CA2019034C (ja) |
| CS (1) | CS294790A3 (ja) |
| DD (1) | DD295289A5 (ja) |
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| DK (1) | DK0404476T3 (ja) |
| ES (1) | ES2064633T3 (ja) |
| FI (1) | FI98016C (ja) |
| MY (1) | MY105750A (ja) |
| PT (1) | PT94404B (ja) |
| TR (1) | TR24862A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4834657B2 (ja) * | 2005-02-18 | 2011-12-14 | 日本メクトロン株式会社 | ガスケットによる密封構造 |
| JP2013526102A (ja) * | 2010-03-11 | 2013-06-20 | アルテラ コーポレイション | 精密に調整可能な閾値を有する高速差動比較器回路 |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9014679D0 (en) * | 1990-07-02 | 1990-08-22 | Sarnoff David Res Center | Sequential successive approximation a/d converter |
| US5272481A (en) * | 1991-07-02 | 1993-12-21 | David Sarnoff Research Center, Inc. | Successive approximation analog to digital converter employing plural feedback digital to analog converters |
| US5600270A (en) * | 1993-06-18 | 1997-02-04 | Yozan Inc. | Computational circuit |
| CN1108778A (zh) * | 1993-09-20 | 1995-09-20 | 株式会社鹰山 | 多极开关电路 |
| US5471208A (en) * | 1994-05-20 | 1995-11-28 | David Sarnoff Research Center, Inc. | Reference ladder auto-calibration circuit for an analog to digital converter |
| FR2722625B1 (fr) * | 1994-07-18 | 1996-10-04 | Thomson Consumer Electronics | Convertisseur a/n a comparaison multiple utilisant le principe d'interpolation |
| US5572153A (en) * | 1995-03-03 | 1996-11-05 | Lucent Technologies Inc. | Low offset comparators based on current copiers |
| US5760616A (en) * | 1995-09-05 | 1998-06-02 | Lucent Technologies, Inc. | Current copiers with improved accuracy |
| JPH10256884A (ja) * | 1997-03-12 | 1998-09-25 | Mitsubishi Electric Corp | 電圧比較器及びａ／ｄコンバータ |
| EP0988700A1 (de) * | 1997-06-09 | 2000-03-29 | Siemens Aktiengesellschaft | Integrierte schaltungsanordnung |
| US6753705B1 (en) * | 2000-07-27 | 2004-06-22 | Sigmatel, Inc. | Edge sensitive detection circuit |
| US6674389B2 (en) * | 2001-02-09 | 2004-01-06 | Broadcom Corporation | Capacitive folding circuit for use in a folding/interpolating analog-to-digital converter |
| US6608503B2 (en) | 2001-08-10 | 2003-08-19 | Shakti Systems, Inc. | Hybrid comparator and method |
| US6573853B1 (en) * | 2002-05-24 | 2003-06-03 | Broadcom Corporation | High speed analog to digital converter |
| US7019679B2 (en) * | 2002-05-31 | 2006-03-28 | Broadcom Corporation | Multiplexer with low parasitic capacitance effects |
| US6972620B2 (en) | 2004-02-19 | 2005-12-06 | Optical Communication Products, Inc. | Post amplifier array integrated circuit |
| WO2007088175A1 (en) * | 2006-01-31 | 2007-08-09 | Interuniversitair Microelektronica Centrum (Imec) | A/d converter comprising a voltage comparator device |
| CN101030771B (zh) * | 2006-02-28 | 2010-05-12 | 盛群半导体股份有限公司 | 一种迟滞型比较器 |
| WO2010014094A1 (en) * | 2008-07-31 | 2010-02-04 | Georgia Tech Research Corporation | Multi-gigabit analog to digital converter |
| US9160293B2 (en) | 2013-09-07 | 2015-10-13 | Robert C. Schober | Analog amplifiers and comparators |
| DE102015002501B3 (de) * | 2015-02-27 | 2016-07-07 | Dialog Semiconductor (Uk) Limited | Anstiegsraten- und Einschaltstrom-Controller |
| US11764759B2 (en) | 2020-04-23 | 2023-09-19 | Silicon Laboratories Inc. | Apparatus for offset cancellation in comparators and associated methods |
| US11742843B2 (en) * | 2020-04-23 | 2023-08-29 | Silicon Laboratories Inc. | Apparatus for offset cancellation in comparators and associated methods |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5421102A (en) * | 1977-07-18 | 1979-02-17 | Toshiba Corp | Semiconductor device circuit |
| JPS5544284A (en) * | 1978-09-25 | 1980-03-28 | Mitsubishi Electric Corp | Voltage comparison circuit |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55118221A (en) * | 1979-03-06 | 1980-09-11 | Nec Corp | Comparison circuit |
| US4262221A (en) * | 1979-03-09 | 1981-04-14 | Rca Corporation | Voltage comparator |
| JPS55135418A (en) * | 1979-04-10 | 1980-10-22 | Sharp Corp | Comparator circuit |
| DE3130391A1 (de) * | 1981-07-31 | 1983-02-24 | Siemens AG, 1000 Berlin und 8000 München | Monolithisch integrierbare komparatorschaltung |
| JPS58170213A (ja) * | 1982-03-31 | 1983-10-06 | Toshiba Corp | 電圧比較回路 |
| US4547683A (en) * | 1982-10-18 | 1985-10-15 | Intersil, Inc. | High speed charge balancing comparator |
| US4598215A (en) * | 1983-11-03 | 1986-07-01 | Motorola, Inc. | Wide common mode range analog CMOS voltage comparator |
| US4667180A (en) * | 1986-01-27 | 1987-05-19 | General Datacomm, Inc. | Continuous time domain analog-digital converter |
| US4691189A (en) * | 1986-05-23 | 1987-09-01 | Rca Corporation | Comparator with cascaded latches |
-
1989
- 1989-06-19 US US07/367,836 patent/US4989003A/en not_active Expired - Lifetime
-
1990
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5421102A (en) * | 1977-07-18 | 1979-02-17 | Toshiba Corp | Semiconductor device circuit |
| JPS5544284A (en) * | 1978-09-25 | 1980-03-28 | Mitsubishi Electric Corp | Voltage comparison circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4834657B2 (ja) * | 2005-02-18 | 2011-12-14 | 日本メクトロン株式会社 | ガスケットによる密封構造 |
| JP2013526102A (ja) * | 2010-03-11 | 2013-06-20 | アルテラ コーポレイション | 精密に調整可能な閾値を有する高速差動比較器回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| TR24862A (tr) | 1992-07-01 |
| CN1023534C (zh) | 1994-01-12 |
| CA2019034C (en) | 2000-05-23 |
| PT94404A (pt) | 1992-02-28 |
| EP0404476B1 (en) | 1994-12-14 |
| AU633586B2 (en) | 1993-02-04 |
| DD295289A5 (de) | 1991-10-24 |
| ES2064633T3 (es) | 1995-02-01 |
| ATE115790T1 (de) | 1994-12-15 |
| CA2019034A1 (en) | 1990-12-19 |
| KR0175299B1 (ko) | 1999-04-01 |
| EP0404476A3 (en) | 1991-01-23 |
| PT94404B (pt) | 1997-05-28 |
| JP2871809B2 (ja) | 1999-03-17 |
| CS275692B6 (en) | 1992-03-18 |
| DE69015017D1 (de) | 1995-01-26 |
| DE69015017T2 (de) | 1995-06-29 |
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| CS294790A3 (en) | 1992-03-18 |
| FI98016C (fi) | 1997-03-25 |
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| AU5712590A (en) | 1990-12-20 |
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