KR20190123315A - 다수의 리셋 레벨들을 갖는 동적 양자화기들 - Google Patents

다수의 리셋 레벨들을 갖는 동적 양자화기들 Download PDF

Info

Publication number
KR20190123315A
KR20190123315A KR1020197029140A KR20197029140A KR20190123315A KR 20190123315 A KR20190123315 A KR 20190123315A KR 1020197029140 A KR1020197029140 A KR 1020197029140A KR 20197029140 A KR20197029140 A KR 20197029140A KR 20190123315 A KR20190123315 A KR 20190123315A
Authority
KR
South Korea
Prior art keywords
voltage
circuit
input
quantizer
analog
Prior art date
Application number
KR1020197029140A
Other languages
English (en)
Other versions
KR102564880B1 (ko
Inventor
제임스 허드너
Original Assignee
자일링크스 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 자일링크스 인코포레이티드 filed Critical 자일링크스 인코포레이티드
Publication of KR20190123315A publication Critical patent/KR20190123315A/ko
Application granted granted Critical
Publication of KR102564880B1 publication Critical patent/KR102564880B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
    • H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
    • H03K5/249—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Analogue/Digital Conversion (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

프로세스, 전압 및 온도("PVT") 및 입력 공통 모드(Vcm) 변동들에 걸쳐 동적 양자화기들의 성능을 개선시키는 다양한 구현들이 본 명세서에서 제시된다. 이것은, 양자화기의 입력 디바이스들에 연결된 리셋 디바이스들(170)에 대한 전압 공급(110)을 분리시키고 이어서 변화시키면서 양자화기의 다른 부분들에 대한 공급을 변경되지 않게 유지함으로써 달성된다. 양자화기의 타이밍 성능은 리셋 디바이스들에 대한 전압 공급을 낮춤으로써 개선(클록-투-q 감소)될 수 있다. 회로의 입력 참조 RMS 잡음 및 오프셋 전압은 리셋 디바이스들에 대한 전압 공급을 상승시킴으로써 개선(감소)될 수 있다. 유사하게, 프로세스 및 전압 스케일링으로 인한 Vcm의 증가들은 리셋 디바이스들에 대한 전압 공급을 상승시킴으로써 완화될 수 있다. 이들 및 다른 목적들을 달성하기 위해 리셋 디바이스들에 대한 전압 공급을 제어하기 위한 제어 시스템들이 또한 본 명세서에서 제공된다.

Description

다수의 리셋 레벨들을 갖는 동적 양자화기들
본 개시내용은 일반적으로 양자화기들에 관한 것으로, 더 상세하게는 다수의 전압 공급부들을 갖는 양자화기들에 관한 것이다.
"슬라이서(slicer)들"로 종종 지칭되는 양자화기 회로들은, 아날로그 신호를 디지털 비트로 양자화하기 위해 직렬화기/역직렬화기("SerDes") 및 아날로그-디지털 변환("ADC") 회로들에서 사용되는 고속 클록 비교기의 일 타입이다. 양자화기들의 가장 중요한 성능 파라미터들 중 3개는 클록-투-q(clock-to-q)로서 측정된 타이밍, 입력-참조(input-referred) RMS 잡음, 및 입력-참조 오프셋 전압이다. 입력-참조 RMS 잡음 및 오프셋 전압 성능은, 둘 모두의 양들이 입력-참조되므로 공통 파라미터, 즉 순방향 전압 이득에 의해 링크된다.
양자화기들은 동적 또는 정적 양자화기들로 광범위하게 그룹화될 수 있으며, 여기서, 동적 양자화기들은 임의의 정적 전력 손실(power dissipation)을 갖지 않고, 정적 양자화기 타입들, 이를테면 전류 모드 로직("CML") 양자화기들은 정적 전력 손실을 갖는다. 동적 양자화기들은 2개의 그룹들로 추가로 서브-카테고리화될 수 있으며, 제1 그룹은 STRONGARM®-타입 토폴로지를 갖는 것으로 종종 지칭되는 것을 가지며, 이는 감지 증폭기로 종종 지칭된다. 다른 그룹은 더블-테일 래치 토폴로지(double-tail latch topology)로 종종 지칭되는 것을 가지며, 이는 주어진 타이밍 성능에 대해 비교적 더 큰 감도, 더 낮은 입력 참조 RMS 잡음 및 오프셋 전압을 갖는다.
동적 양자화기 타이밍 성능은 통상적으로, 느린 트랜지스터 프로세스 코너, 높은 온도 및 최소의 공급 전압에서 가장 낮은데, 그 이유는, 이러한 프로세스 코너가 최소 전류를 제공하고 내부 양자화기 노드들의 가장 느린 충전을 야기하기 때문이다. 입력-참조 RMS 잡음 및 오프셋 전압은 통상적으로, 빠른 트랜지스터 프로세스 코너, 높은 온도 및 최소의 공급 전압에서 최악인데, 그 이유는 그것이 최악의 전압 이득 프로세스 코너이기 때문이다. 본 명세서에 설명되는 바와 같이, 이들 프로세스 코너들은 최악의 경우 타이밍 및 최악의 경우 RMS 잡음 코너들로 각각 지칭된다.
STRONGARM®-타입 토폴로지를 갖는 양자화기들의 입력 참조 RMS 잡음 및 오프셋 전압을 개선시키기 위한 이전의 접근법들은 테일 전류를 감소시키는 것을 포함했으며, 이는 양자화기의 전압 이득을 상승시킨다. 그러나, 테일 전류의 이러한 감소는 양자화기의 클록-투-q 시간을 증가시키고, 그에 따라 타이밍 성능을 저하시킨다. 다른 접근법들은 양자화기의 클록-투-q 시간을 개선시키기 위해 테일 전류를 증가시키는 것을 포함했다. 그러나, 이러한 기법은 이득을 감소시키고, 그에 따라 입력 참조 RMS 잡음 및 오프셋 전압을 악화시킨다. 추가적인 접근법은, 양자화기의 입력 참조 RMS 잡음 및 오프셋 전압을 개선시키기 위해 테일 전류를 감소시키기보다는 이득을 증가시키기 위해 입력 디바이스 사이즈를 증가시키는 것을 포함할 수 있다. 그러나, 이것은 구동 회로들에 대한 입력 커패시턴스 및 내부 기생 커패시턴스의 바람직하지 않은 증가들을 야기하며, 이는 또한 타이밍 성능을 저하시킨다.
본 개시내용은 아래에 기재되는 바와 같이, 이들 및 다른 문제들을 해결하기 위한 양자화기들의 구성 및 동작에 대한 개선들을 제공한다.
다수의 구현들은 아날로그 신호를 디지털화하기 위한 양자화기 회로에 관한 것이다. 양자화기는 통상적으로, 입력 회로, 재생 회로(regeneration circuit) 및 리셋 회로를 포함한다. 입력 회로는 일반적으로, 복수의 입력 전계 효과 트랜지스터들을 포함하며, 제1 전압으로 입력 신호를 공급하는 제1 전압 공급부에 커플링된다. 입력 회로는, 양자화기 회로의 동작의 활성 사이클의 입력 샘플링 페이즈(phase) 동안 통합되는 입력 전류로 입력 신호를 변환한다. 재생 회로는 입력 회로에 커플링되며, 복수의 재생 전계 효과 트랜지스터들을 포함한다. 재생 회로는 제2 전압의 제2 전압 공급부에 연결된다. 제2 전압은 통상적으로 제1 전압과 크기가 상이하다. 결국, 리셋 회로는 입력 회로 및 재생 회로에 커플링된다.
일부 구현들에서, 제1 전압 및 제2 전압은 고정될 수 있다. 원한다면, 제1 전압은 제2 전압에 비례하거나 또는 제2 전압으로부터 도출될 수 있다. 제1 전압은 양자화기 회로에서 잡음 및 전압 오프셋을 감소시키기 위해 제2 전압보다 높도록 구성될 수 있다. 일부 구현들에서, 제1 전압은 양자화기 회로의 타이밍 성능을 개선시키기 위해 제2 전압보다 낮도록 구성될 수 있다. 바람직하게, 입력 회로는 제1 시변의 제1 클록 신호를 수신하도록 구성되며, 입력 회로는, 제1 클록 신호가 임계 전압 미만일 경우 전류를 인출하지 않는다.
일부 구현들에서, 입력 회로는 제2 시변 클록 신호를 수신하도록 추가로 구성될 수 있다. 제2 클록 신호의 크기는 제1 클록 신호를 참조하여 생성될 수 있다. 예컨대, 제2 클록 신호는, 제1 클록 신호를 표시하는 신호를 수신하도록 구성된 조절기로부터 공급되는 회로에 의해 생성될 수 있다.
일부 구현들에서, 제2 전압은 접지에 있을 수 있으며, 제1 전압은 양자화기 회로에서 잡음 및 전압 오프셋을 감소시키기 위해 제2 전압보다 낮을 수 있다. 다른 구현들에서, 제2 전압은 접지에 있을 수 있으며, 제1 전압은 양자화기 회로의 타이밍 성능을 개선시키기 위해 제2 전압보다 높을 수 있다.
본 개시내용의 추가적인 양상들에 따르면, 제1 전압의 크기를 증가 또는 감소시키도록 구성된, 본 개시내용에 따라 양자화기들을 동작시키기 위한 제어 회로가 제공된다. 제어 회로는 아날로그 및/또는 디지털 컴포넌트들을 포함할 수 있다. 일부 구현들에서, 제1 전압을 표현하는 기준 신호를 생성하도록 구성된 아날로그 제어 회로가 제공된다. 제1 전압을 표현하는 기준 신호에 대한 응답으로 제1 전압을 양자화기 회로에 출력하도록 구성될 수 있는, 아날로그 제어 회로와 동작가능하게 통신하는 조절기가 제공될 수 있다. 원한다면, 아날로그 제어 회로는 복수의 입력 신호들에 대한 응답으로 기준 신호를 생성할 수 있다. 아날로그 제어 회로에 대한 입력 신호들은, 예컨대 제2 전압, 프로세스 의존 전압, 온도 의존 전압, 및/또는 시프트 전압의 크기 중 적어도 하나를 표시하는 신호들을 포함할 수 있다.
일부 구현들에서, 제어 회로는, 복수의 입력 신호들을 수신하고 디지털 입력 신호 데이터를 생성하도록 구성된 적어도 하나의 아날로그-디지털 변환기, 아날로그-디지털 변환기에 동작가능하게 커플링된 프로그래밍가능 집적 회로 ― 프로그래밍가능 집적 회로는 디지털 입력 신호 데이터를 프로세싱하여 회로 구성 데이터를 결정하고 회로 구성 데이터 디지털 출력 신호를 생성하도록 구성됨 ―; 및 프로세서에 동작가능하게 커플링된 적어도 하나의 디지털-아날로그 변환기를 포함할 수 있다. 적어도 하나의 디지털-아날로그 변환기는 제1 전압을 표현하는 기준 신호로 회로 구성 데이터 디지털 출력 신호를 변환하도록 구성될 수 있다. 입력 신호들은, 제2 전압, 프로세스 의존 전압, 공통 모드 전압, 온도 의존 전압, 및/또는 시프트 전압의 크기 중 적어도 하나를 표시하는 신호들을 포함할 수 있다. 제어 회로는 적어도 하나의 디지털-아날로그 변환기와 동작가능하게 통신하는 조절기를 더 포함할 수 있다. 조절기는, 제1 전압을 표현하는 기준 신호에 대한 응답으로 제1 전압을 양자화기 회로에 출력하도록 구성될 수 있다. 다양한 구현들에서, 프로그래밍가능 집적 회로는 구성 데이터를 결정하기 위한 실행가능 코드를 이용하여 프로그래밍될 수 있다. 다양한 실시예들에 추가로 따르면, 양자화기 회로는 무엇보다도, STRONGARM®-타입 양자화기들 및 "더블 테일"-타입 양자화기들의 통상적인 토폴로지를 포함할 수 있다. 다른 특징들은 후속하는 상세한 설명 및 청구항들을 고려할 때 인식될 것이다.
개시된 디바이스들 및 관련 방법들의 다양한 양상들 및 특징들은 다음의 상세한 설명의 검토 시에 그리고 도면들을 참조할 시에 자명해질 것이다.
도 1은 본 개시내용의 제1 구현에 따른 양자화기를 묘사한다.
도 2는 본 개시내용의 제2 구현에 따른 양자화기를 묘사한다.
도 3은 본 개시내용의 제3 구현에 따른 양자화기를 묘사한다.
도 4는 본 개시내용의 제4 구현에 따른 양자화기를 묘사한다.
도 5는 본 개시내용의 제5 구현에 따른 양자화기를 묘사한다.
도 6은 본 개시내용의 제6 구현에 따른 양자화기를 묘사한다.
도 7a는 본 개시내용에 따른, 양자화기를 제어하기 위한 제어 회로의 제1 구현을 묘사한다.
도 7b는 본 개시내용에 따른, 도 7a의 제어 회로의 일부를 묘사한다.
도 8은 본 개시내용에 따른, 양자화기를 제어하기 위한 제어 회로의 제2 구현을 묘사한다.
도 9는 본 개시내용에 따른, 아날로그 프로세스 및 온도 의존 전압 생성을 위한 회로를 묘사한다.
도 10은 본 개시내용에 따른, 클록 신호를 생성하는 클록 생성기를 공급하는 조절기에 대한 로우 사이드(low side) 기준을 생성하기 위한 회로를 묘사한다.
도 11은 개시된 회로들 및 프로세스들이 구현될 수 있는 프로그래밍가능 집적 회로(IC)를 도시한다.
다음의 설명에서, 다수의 특정한 세부사항들이 본 명세서에 제시되는 특정한 예들을 설명하기 위해 기재된다. 그러나, 이들 예들의 하나 이상의 다른 예들 및/또는 변경들이 아래에서 주어지는 모든 특정 세부사항들 없이도 실시될 수 있다는 것이 당업자에게 자명해야 한다. 다른 예시들에서, 잘 알려진 특징들은 본 명세서의 예들의 설명을 모호하게 하지 않기 위해 상세히 설명되지는 않는다. 예시의 용이함을 위해, 동일한 엘리먼트들 또는 동일한 엘리먼트의 부가적인 인스턴스들을 지칭하도록 동일한 참조 부호들이 상이한 다이어그램들에서 사용될 수 있다.
프로세스, 전압 및 온도("PVT") 및 입력 공통 모드(Vcm) 변동들에 걸쳐 동적 양자화기들(또는 슬라이서들)의 전체 성능을 개선시키는 다양한 구현들이 본 명세서에서 제시된다. 본 명세서에 기재된 바와 같이, 양자화기의 입력 디바이스들에 연결된 리셋 디바이스들에 대한 전압 공급을 분리시키고 이어서 변화시키면서 양자화기의 다른 부분들에 대한 공급을 변경되지 않게 유지함으로써 양자화기 회로의 성능을 개선시키는 특정한 실시예들이 제공된다. 일부 구현들에서, 양자화기의 타이밍 성능은 리셋 디바이스들에 대한 전압 공급을 낮춤으로써 개선(클록-투-q 감소)될 수 있다. 다른 구현들에서, 회로의 입력 참조 RMS 잡음 및 오프셋 전압은 리셋 디바이스들에 대한 전압 공급을 상승시킴으로써 개선(감소)될 수 있다. 유사하게, 프로세스 및 전압 스케일링으로 인한 Vcm의 증가들은 리셋 디바이스들에 대한 전압 공급을 상승시킴으로써 완화될 수 있다. 이들 및 다른 목적들을 달성하기 위해 리셋 디바이스들에 대한 전압 공급을 제어하기 위한 제어 시스템들이 본 명세서에서 제공된다.
개시된 실시예들은, 요구되는 타이밍 성능을 충족시키고 이어서 후속하여, 전술된 "최악의 경우" RMS 잡음 프로세스 코너에서 리셋 디바이스들에 대한 전압 공급의 레벨을 증가시켜 입력 참조 RMS 잡음 및 오프셋 전압 성능의 개선을 허용하기 위해 테일 전류가 증가되게 한다. 반대로, 개시된 실시예들은, 요구되는 입력 참조 RMS 잡음 및 오프셋 전압 성능을 충족시키고 이어서, 전술된 "최악의 경우" 타이밍 프로세스 코너에서 리셋 디바이스들에 대한 전압 공급의 레벨을 낮춰서 타이밍 성능의 개선을 용이하게 하도록 테일 전류의 감소를 허용한다.
따라서, 개시된 실시예들은 STRONGARM®-타입 또는 더블-테일 타입 래치 토폴로지들의 양자화기들과 같은 동적 양자화기들의 설계에서 부가적인 유연성을 제공한다. 특정한 구현들에서, 이것은 양자화기의 성능을 개선시키기 위해, (본 명세서에서 Avcc 또는 Avss로 지칭되는) 메인 공급부로부터 입력 디바이스들에 연결된 리셋 디바이스들에 대한 공급을 연결해제시키고 (본 명세서에서 Avccrst 또는 Avssrst로 지칭되는) 별개로 제어된 공급부에 리셋 디바이스들을 연결시킴으로써 달성된다. 따라서, 이것은 (i) 양자화기의 입력 참조 RMS 잡음 및 오프셋 전압 성능을 개선시키고 그리고/또는 (ii) Vcm 증가들을 완화시키기 위해 새로운 Avccrst/Avssrst 레벨을 상승시키는 것/낮추는 것을 용이하게 한다. 이것은 또한, 양자화기의 타이밍 성능을 개선시키기 위해 Avccrst/Avssrst 레벨을 낮추는 것/상승시키는 것을 용이하게 한다. 이들 목적들은 새로운 Avccrst/Avssrst 공급을 구동시키도록, (i) 프로세스 및 온도(PT), (ii) 프로세스 및 전압(PV), 또는 (iii) 프로세스, 전압 및 온도(PVT) 의존 공급 전압을 생성함으로써 용이하게 될 수 있으며, 여기서, "V"는 Avcc 및 Vcm의 적절한 조합이도록 구성될 수 있다.
PVT 보상을 사용할 경우, Avccrst 기준 클록을 생성하기 위한 로직 로우 공급부는 신뢰가능한 동작을 허용하고, TDDB, HCI 및 BTI 저하를 회피하며, 이는 또한, 리셋 디바이스들에 대한 PVT 보상 오버드라이브(overdrive)를 생성하여 리셋 디바이스들이 전체 클록 레이트로 동작할 수 있게 한다.
본 개시내용의 범위는 STRONGARM®-타입 또는 더블-테일 타입 래치 토폴로지들의 양자화기들과 같은 동적 양자화기들에 적용가능하다. STRONGARM®-타입 토폴로지를 갖는 양자화기들의 경우, 개시된 실시예들은 타이밍 성능의 개선 및 입력 참조 RMS 잡음 및 오프셋 전압의 감소를 동시에 허용한다. 개시된 실시예들이 직렬 통신들 및 ADC들의 분야들에서 주로 사용되는 동적 양자화기들에 적용가능하지만, 그들은 또한 다른 검출 분야들에서 사용될 수 있으며, 신호 이득의 리셋가능한 통합을 이용하는 임의의 회로에 적용가능하다. 더블-테일 래치 양자화기 토폴로지의 경우, 개시된 실시예들은 (a) 타이밍 성능 및 (b) 입력 참조 RMS 잡음 및 오프셋 전압 둘 모두의 개선을 위해 사용될 수 있다.
이제 도면들을 참조하면, 제한이 아니라 예시의 목적들을 위해, 도 1은 STRONGARM®-타입 토폴로지를 갖는, 본 개시내용의 제1 구현에 따른 양자화기를 묘사한다. 도 1에 예시된 바와 같이, 입력 회로, 재생 회로 및 리셋 회로를 포함하는, 아날로그 신호를 디지털화하기 위한 양자화기 회로(100)가 제시된다. 입력 회로(110)는, 복수의 입력 전계 효과 트랜지스터들(112)을 포함하며, 제1 전압(본 명세서에서 Avccrst로 표현됨)으로 입력 신호를 공급하는 제1 전압 공급부(120)에 커플링된다. 예시된 바와 같이, 입력 회로(110)는 제1 시변의 제1 클록 신호(clk)를 수신하도록 구성된다. 입력 회로는, 제1 클록 신호가 임계 전압 미만일 경우 전류를 인출하지 않으며, 제1 클록 신호가 임계 전압 초과일 경우 활성이고 전류를 소비한다.
재생 회로(130)는 입력 회로(110)에 커플링되며, 복수의 재생 전계 효과 트랜지스터들(132, 134)을 포함한다. 재생 회로는 제2 전압(Avcc)의 제2 전압 공급부(140)에 연결된다. 제2 전압(Avcc)은 본 명세서에 기재된 바와 같이, 원하는 성능 개선들을 유발하기 위해 제1 전압(Avccrst)과 크기가 상이하다(원하는 대로, 더 높거나 또는 더 낮음).
리셋 회로(170)는 입력 회로(110) 및 재생 회로(130)에 커플링된다. 리셋 회로(170)는, 입력 회로(110)를 제1 전압 공급부(120)에 커플링시키는 제1 세트의 트랜지스터들(172), 및 재생 회로(130)를 제2 전압 공급부(140)에 커플링시키는 제2 세트의 트랜지스터들(174), 및 출력 핀(161)을 출력 핀(162)에 커플링시키는 제3 트랜지스터(178)를 포함한다.
동작 시에, 입력 회로(110)는, 양자화기 회로(100)의 동작의 활성 사이클의 입력 샘플링 페이즈 동안 통합되는 입력 전류로 입력 신호를 입력 핀들(151, 152)을 통해 변환한다. 입력 샘플링 페이즈 동안, 이전의 사이클로부터의 리셋 페이즈가 완료되고 리셋 회로의 PMOS들(P0, P1, P2 및 P3)(172, 174)이 오프되므로, 디바이스들(N0, N1 및 N2)(112)만이 초기에 온(on)된다.
이득을 개선시키고 그에 따라 잡음/전압 오프셋을 감소시키기 위해, 예컨대, 재생이 발생할 경우 결국 모든 디바이스들이 선형 구역에 진입할 때(포화 구역을 빠져나올 때) 타이밍 성능을 희생하더라도, 입력 회로(110) 내의 디바이스들이 가능한 활성 사이클의 대부분 동안 포화로 동작하는 것이 바람직하다. 디바이스(N0)는, 일단 자신의 드레인 상의 전압이 Avcc-Vth0보다 작으면 선형 구역에 먼저 진입한다. 이것에는 나중에, 노드들(X1 및 X2)이 각각 (Vcm-Vth1) 및 (Vcm-Vth2)보다 작게 될 경우, 디바이스들(N1 및 N2)이 선형 구역에 진입하는 것이 뒤따르며, 여기서 Vcm은 입력들(151, 152)에서의 공통 모드 전압이고, Vth0, Vth1 및 Vth2는 디바이스들(N0, N1 및 N2)의 개개의 임계 전압들이다. 입력 샘플링 페이즈는 N1 및 N2가 선형 구역에 진입하는 것과 대략적으로 동시에 종료된다.
입력 샘플링 페이즈의 끝을 향해(N1 및 N2가 선형 구역에 진입하기 전에) 그리고 일단 노드들(X1 및 X2)이 (Avcc - Vth34)보다 작게 되면 ― Vth34는 N3 및 N4의 임계 전압들임 ―, 재생 디바이스들(N3 및 N4)은 2차 통합 네트워크로/로부터 턴 온된다. N3 및 N4는 또한 이러한 시간 동안 포화되며, 이들 디바이스들 주위에서의 재생이 시작된다. 양자화기 회로(100)는 N1 내지 N4가 포화로 유지되는 한 동작의 제2 페이즈에서 유지된다.
일단 N3 및 N4가 출력 핀들(161, 162)에서 (Avcc - Vthp12) 미만으로 방전되도록 충분히 길에 온되었다면 ― Vthp12는 P1 및 P2의 임계 전압들임 ―, 전체 재생이 시작된다. 재생 회로(130)는, 출력 핀들(161, 162)에서의 CMOS 레벨들에 가까운 큰 신호 전압들을 생성하도록 포지티브(positive) 피드백을 사용하여 입력 샘플링 페이즈 동안 노드들(X1 및 X2) 양단의 입력 회로에 의해(및 또한, 출력 핀들(161, 162) 양단의 N3/N4에 의해) 생성된 차동 전압을 증폭시킨다.
양자화기 회로(100)가 동작의 제3 페이즈에 진입할 때, P4, P5, N3 및 N4가 재생된다. 이러한 제3 페이즈는, N1 내지 N4 중 임의의 것이 더 이상 포화되지 않는 경우 시작된다. N3 및 N4는 제3 페이즈에서 계속 재생되고, P4 및 P5는 전도하기 시작한다. 동작의 제3 페이즈는 클록 신호의 하강 에지 상에서 리셋 시에 종료된다.
본 개시내용에 따른 장점들은 다수의 전압 공급들을 양자화기(100)에 제공하는 것, 및 일부 실시예들에서는 전압 공급들의 상대적인 전압 레벨들을 변화시키는 것으로부터 비롯된다.
입력 참조 RMS 잡음 및 입력 참조 오프셋 전압은 둘 모두 양자화기 이득을 증가시킴으로써 감소될 수 있다. 본 명세서에 예시된 양자화기들이 오프셋 보정 없이 예시됨을 유의해야 한다. 그러나, 인식될 바와 같이, 모든 정적 및 동적 토폴로지들의 양자화기들은 일반적으로, 당업계에 알려진 바와 같은 전류/전압 또는 용량성 보정 중 어느 하나에 기반한 입력 참조 전압 오프셋 보정을 제공받을 수 있다.
양자화기(100)가 위에 기재된 바와 같이 페이즈들의 시퀀스에서 동작하므로, 더 이전의 페이즈들에서의 이득은 입력 참조 RMS 잡음 및 오프셋 전압의 더 큰 감소를 제공한다. 따라서, 양자화기 동작의 제1 페이즈에서 이득을 증가시킴으로써, 입력 참조 RMS 잡음 및 오프셋 전압이 감소될 수 있다. 따라서, Avccrst가 조정되거나, 또는 Avcc보다 큰 값으로 간단히 고정되어, RMS 잡음 및 전압 오프셋을 감소시킬 수 있다.
반대로, Avccrst가 조정되거나, 또는 Avcc보다 작은 값으로 간단히 고정되어, 클록-투-q를 감소시키고 타이밍을 개선시킬 수 있다. 추가적인 구현들에 따르면, Avccrst는, 양자화기의 다양한 동작 조건들에 걸쳐 RMS 잡음 및 전압 오프셋을 감소시키고 타이밍을 개선시키기 위해 프로세스, 전압 및 온도(PVT)의 조합을 추적하는 값에 세팅되도록 제어될 수 있다.
본 개시내용의 추가적인 양상에 따르면, 양자화기들은 최소 전력 증가를 이용하여 입력 공통 모드 전압(Vcm)의 증가를 보상할 수 있다. 이것은, 공급 전압들이 지오메트리(geometry)로 스케일링 다운(scale down)될 경우 특히 유리하다. 양자화기들은 일반적으로, 아날로그 및 디지털 신호 프로세싱 사이의 경계에 배치된다. 이것은 일반적으로, 자신의 입력이 그 자신의 디지털 공급 도메인(예컨대, Avcc)보다 더 높은 아날로그 공급 도메인으로부터 전달된다는 것을 의미한다. 이러한 입력의 평균은 공통 모드 입력 전압(Vcm)으로 지칭된다. 높은 Vcm 값들은 이득을 감소시키고, 그에 따라 RMS 잡음 및 오프셋 전압을 증가시킨다.
프로세스 기술들이 스케일링 다운됨에 따라, 디지털 공급은 또한, 예컨대 신뢰도 문제들을 완화시키기 위해, 고정된 프로세싱 성능에 대한 디지털 전력 소비를 감소시키기 위해, 또는 일정한 또는 감소된 전력 소비에 대한 디지털 프로세싱 성능을 증가시키기 위해 (예컨대, 0.85v로부터 0.75v로) 감소된다. 따라서, 아날로그 공급은 감소되지 않거나 또는 그의 감소는 디지털 공급 감소보다 작으며, 이는, 양자화기의 Vcm이 양자화기의 새로운 더 낮은 Avcc 값에 비해 효과적으로 상승되었다는 것을 의미한다.
이러한 상황에서, 본 개시내용에도 불구하고, 당업자는 본 감지 증폭기(예컨대, STRONGARM®-타입) 양자화기 토폴로지들에 관해 2개의 옵션들만을 가질 것이다. 하나의 옵션은 더 낮은 이득 및 그에 따른 더 높은 RMS 잡음 및 전압 오프셋을 용인할 수 있거나, 또는 양자화기 이득을 보존하기 위해 양자화기 공급을 스케일링 다운시키지 않을 수 있다. 그러나, 후자의 옵션은 양자화기에서 더 높은 전력 소비를 용인해야 하는 것을 초래하여, 더 오래된 스케일링되지 않은 Avcc 레벨을 생성하고 양자화기 출력을 Avcc로 레벨 시프팅시키도록 조절기를 부가할 필요가 있다. 그러나, 본 교시들을 이용함으로써, Avccrst는 더 오래된 스케일링되지 않은 Avcc 공급 전압 레벨(예컨대, 0.85v)을 유지할 수 있다. 이것은 이득을 보존하고, 그에 따라 RMS 잡음 및 오프셋 전압이 개선된다. 이어서, 양자화기의 나머지는 스케줄링된 Avcc 레벨(예컨대, 0.75v)에 의해 전력공급된다.
본 개시내용에 따르면, 원하는 애플리케이션에 의존하여, Avccrst가 고정될 수 있거나 또는 그것은 제어된 방식으로 변화될 수 있다. 따라서, 일부 구현들에서, 제1 전압(Avccrst) 및 제2 전압(Avcc)은 서로에 대해 고정될 수 있다. 원한다면, 제1 전압(Avccrst)은 제2 전압(Avcc)에 비례하거나 또는 제2 전압(Avcc)으로부터 도출될 수 있다. 위에서 언급된 바와 같이 제1 전압(Avccrst)은 양자화기 회로에서 잡음 및 전압 오프셋을 감소시키기 위해 제2 전압(Avcc)보다 높을 수 있다. 일부 실시예들에서, 위에서 설명된 바와 같이, 제1 전압(Avccrst)은 양자화기 회로의 타이밍 성능을 개선시키기 위해 제2 전압(Avcc)보다 낮을 수 있다.
도 2 및 도 3은 본 개시내용에 따른 양자화기들(200, 300)의 추가적인 실시예들을 각각 묘사한다. 양자화기들(200, 300)은 각각, "더블 테일" 타입이며 입력 회로들(210 및 310)을 포함한다. 입력 회로들 각각은 N0, N1, N2, N5 및 N6(여기서, N5 및 N6은 부가적인 이득을 제공함), 및 N3, N4, P4 및 P5(그리고 회로(300)의 경우에는 N7 및 N8)를 포함한 재생 회로(230, 330)를 포함한다. N7 및 N8은 간략화를 위해 리셋 회로의 일부인 것으로 고려될 수 있지만, 그들이 P0 및 P1과 조합될 때, 그들은 또한 부가적인 이득을 제공한다(도 3).
회로들(210, 230) 각각은, 입력 스테이지 이득 및 재생 스테이지 타이밍이 별개로 최적화되게 허용하는 별개의 전류들을 갖는다. 구체적으로, 입력 디바이스들(N1, N2, N5, N6)은 재생 디바이스들(N3, N4, P4, P5)과는 별개의 전류들을 갖는다.
도 2의 양자화기(200)는 듀얼 페이즈 클록을 포함하지만, 도 3의 양자화기는 단일 페이즈 클록을 포함한다. 도 3의 실시예는 P0, P1, N7, N8에 의한 노드들(X1, X2)로부터 출력(outb)으로의 여분의 이득 경로를 포함한다.
입력 회로(210, 310)는 도 1의 실시예와 정확히 동일한 방식으로 입력을 노드들(X1 및 X2) 상으로 통합한다. 입력 회로(210, 310)는, 입력 디바이스들(N1 및 N2)이 포화되는 한 입력(251, 252)(351, 352)으로부터의 이득에 기여한다. 그러나, Avccrst 핀들을 부가함으로써, 도 1의 실시예에서와 같이 초기 전압을 증가시키는 것이 가능하다. 그러한 방식으로 초기 시작 전압을 증가시키는 것은, 입력 쌍(N1, N2)이 포화로부터 나오기 전에 발생하는 시간을 증가시키는 관점들에서 테일 전류를 감소시키는 것과 동일한 실제 효과를 갖는다. 이것은 통합 시간을 증가시키고 그에 따라 이득을 증가시키며, 따라서 RMS 잡음 및 오프셋 전압을 감소시킨다.
일부 구현들에서, 제2 전압은 접지에 있을 수 있으며, 제1 전압은 양자화기 회로에서 잡음 및 전압 오프셋을 감소시키기 위해 제2 전압보다 낮을 수 있다. 예컨대, 제2 전압은 접지에 있을 수 있으며, 제1 전압은 양자화기 회로의 타이밍 성능을 개선시키기 위해 제2 전압보다 높을 수 있다.
제한이 아니라 예시의 목적들을 위해, 도 4, 도 5 및 도 6은 본 개시내용의 추가적인 구현들에 따른 양자화기들(400, 500, 600)을 묘사한다. 일부 구현들에서, 아날로그 신호가 디지털 비트로 양자화되는 포인트에서 낮은 입력 공통 모드 전압(Vcm)을 사용하는 것이 편리할 수 있다. 이것은 양자화기에 대해 낮은 입력 Vcm을 유발한다. 본 명세서의 위에서 설명된 양자화기들(100, 200)은 높은 입력 Vcm에 적합한 NMOS 입력 쌍(들)을 갖는다. 전술된 양자화기들 각각은 높은 입력 Vcm의 NMOS 입력쌍(들) 양자화기로부터 낮은 입력 Vcm의 PMOS 입력 쌍(들) 양자화기로 인버팅(invert)될 수 있다. 그러한 낮은 입력 Vcm 회로들에서, 리셋 전압은 Avcc로부터 접지(Gnd) 또는 Avss로 교환된다. 더블 테일 래치 토폴로지의 경우, 출력 리셋은 접지(Avss)로부터 Avcc로 교환된다. 도 4, 도 5 및 도 6은, STRONGARM®-타입 기술(도 4), 더블 테일 래치 토폴로지(도 5) 및 수정된 더블 테일 래치 토폴로지(도 6)를 포함하는 3개의 토폴로지들에 대한 이들 낮은 입력 Vcm의 PMOS 입력 쌍 양자화기들을 예시한다.
도 4 내지 도 6의 낮은 입력 Vcm의 PMOS 입력 쌍(들) 양자화기들 모두는 도 1 내지 도 3의 실시예들과 동일한 방식으로 입력 회로들(410, 510, 610)의 입력을 노드들(X1 및 X2) 상으로 통합한다. 이들 실시예들의 입력 회로들은, 입력 디바이스들(P1 및 P2)이 포화되는 한 입력으로부터의 이득에 기여한다. 대체로, 그러한 토폴로지들에서, 드레인들은 Avss로 리셋되며, 이어서 공통 모드 전류에 의하여 Avcc를 향해 상향으로 끌어당겨진다. 본 개시내용에 따르면, 초기 전압은 Avss보다는 Avssrst를 적용하도록 핀들을 부가함으로써 감소될 수 있다. 이것은 초기 전압 Avssrst를 접지(Avss)보다 작은 전압으로 감소시키도록 작용하여, 증가된 통합 시간을 초래하며, 이는 결국, 이득을 증가시키고 입력 참조 RMS 잡음 및 입력 오프셋 전압을 감소시킨다. 반대로, Avssrst를 접지보다 큰 전압으로 증가시키는 것은 통합 시간을 감소시키며, 이는 clock-투-q를 감소시킴으로써 타이밍 성능을 증가시킨다. 이전에 설명된 것과 동일한 방식으로, Avssrst의 레벨은 고정되거나, 또는 입력 참조 RMS 잡음 및 입력 오프셋 전압 둘 모두 및/또는 타이밍 성능을 개선시키기 위해, 최적화된 방식으로 PVT에 걸쳐 변화될 수 있다.
본 개시내용의 추가적인 양상들에 따르면, 본 개시내용에 따라 양자화기들을 동작시키기 위하여 Avcc 또는 Avss에 관해 제1 전압의 크기를 증가 또는 감소시키도록 구성된 제어 회로의 실시예들이 제공된다.
도 7a 및 도 7b에 예시된 바와 같이, 제어 회로는, 제1 전압을 표현하는 기준 신호를 생성하도록 구성된 아날로그 제어 회로(700)를 포함할 수 있다. 아날로그 제어 회로(700)와 동작가능하게 통신하는 조절기(710)가 제공될 수 있다. 조절기(710)는, 제1 전압을 표현하는 기준 신호에 대한 응답으로 제1 전압을 양자화기 회로에 출력하도록 구성될 수 있다. 아날로그 제어 회로는 복수의 입력 신호들(702, 704, Avcc, Vcm)에 대한 응답으로 기준 신호(Vref_reg)를 생성할 수 있다. 입력 신호들은, 제2 전압, 프로세스 의존 전압, 온도 의존 전압, 또는 시프트 전압의 크기 중 적어도 하나를 표시하는 신호들을 포함할 수 있다. 도 7b는 도 7a의 제어 회로에서 사용되는 합산기의 가능한 구현을 묘사하며, 여기서 다른 합산기 토폴로지들, 전압 & 전류 합산기들 둘 모두는 또한, 본 개시내용에 따라 당업자들에 의해 사용될 수 있다. 인식될 바와 같이, Avcc(또는 Avss)와 함께 프로세스 의존 전압 및 온도 의존 전압 입력들은 프로그래밍가능 스위치 또는 합산기(706)에 제공될 수 있으며, 이어서 회로(720)에서 프로세싱되어, 조절기로 출력되는 기준 전압을 생성한다.
프로세싱 회로(720)는, 입력 프로세스 및 온도 의존 전압에 의존하여 Avcc보다 크거나 또는 작은 전압을 출력할 연산 증폭기를 포함한다. 따라서, 입력 프로세스 및 온도 의존 전압을 적절하게 선택함으로써, 기준 전압 및 그에 따른 Avccrst가 Avcc보다 크거나 또는 작을 수 있다. 유사하게, Avss가 참조되고 있으면, 입력 프로세스 및 온도 의존 전압은 Avss보다 크거나 또는 작은 Avssrst를 갖도록 선택될 수 있다. 인식될 바와 같이, 도 7a 및 도 7b(뿐만 아니라 본 명세서의 다른 도면들)는 제한이 아니라 예시적인 것으로 의도된다.
도 8에 예시된 바와 같이, 일부 구현들에서, 제어 회로(800)는, 복수의 입력 신호들을 수신하고 디지털 입력 신호 데이터를 생성하도록 구성된 적어도 하나의 아날로그-디지털 변환기(808), 적어도 하나의 아날로그-디지털 변환기("ADC")(808)에 동작가능하게 커플링된 프로그래밍가능 집적 회로(810) ― 프로그래밍가능 집적 회로(810)는 디지털 입력 신호 데이터를 프로세싱하여 회로 구성 데이터를 결정하고 회로 구성 데이터 디지털 출력 신호를 생성하도록 구성됨 ―; 및 프로세서에 동작가능하게 커플링된 적어도 하나의 디지털-아날로그 변환기(812)를 포함할 수 있다. 적어도 하나의 디지털-아날로그 변환기는 제1 전압을 표현하는 기준 신호로 회로 구성 데이터 디지털 출력 신호를 변환하도록 구성될 수 있다.
입력 신호들은, 제2 전압의 크기, 공통 모드 전압(Vcm), 프로세스 의존 전압(802), 온도 의존 전압(804), 또는 시프트 전압의 크기 중 적어도 하나를 표시하는 신호들을 포함할 수 있다. 묘사된 바와 같이, 단일 ADC 및 멀티플렉서는 선택된 아날로그 입력 신호로부터 디지털 코드를 생성하기 위해 이들 4개의 아날로그 입력들을 순차적으로 폴링(poll)할 수 있다. 그러나, (하드웨어의 관점들에서는 더 많은 비용이 들지만) 더 많은 수의 ADC들, 이를테면 입력 신호 당 하나의 ADC(예컨대, 총 4개)를 사용하고 4개의 디지털 코드들(하나의 디지털 코드는 각각의 입력 신호에 대응함)을 병렬로 프로세서에 전송하는 것이 또한 가능하다.
제어 회로(800)는 적어도 하나의 디지털-아날로그 변환기(812)와 동작가능하게 통신하는 조절기(814)를 더 포함할 수 있다. 조절기는, 제1 전압(Avccrst)을 표현하는 기준 신호(Vref_reg)에 대한 응답으로 제1 전압을 양자화기 회로에 출력하도록 구성될 수 있다. 다양한 실시예들에서, 프로그래밍가능 집적 회로(810)는 구성 데이터를 결정하기 위한 실행가능 코드를 이용하여 프로그래밍될 수 있다.
도 9는 본 개시내용에 따른, 아날로그 프로세스 및 온도 의존 전압 생성을 위한 회로(900)를 묘사한다. 아날로그 Vref_reg 생성 회로는 아날로그 프로세스 및 온도 의존 전압(Vproc_temp)을 필요로 한다. 아날로그 프로세스 및 온도 의존 전압 생성의 일 실시예가 여기에 도시된다. 도 9에 예시된 바와 같이, 전류는 X개의 NMOS 디바이스들의 스택으로 강제된다. 디바이스들의 수 X는 요구된 Vproc_temp를 세팅하도록 선택된다. 스택의 상단의 디바이스는 Vt를 추적하기 위해 회로(예컨대, 100)에서 N3/N4와 매칭하도록 선택될 수 있으며, 하위 디바이스들은 i/p 베타(N1/N2)와 매칭하고 gm을 추적하도록 선택될 수 있다.
도 10은 본 개시내용에 따른, 클록 신호를 생성하는 클록 생성기를 공급하는 조절기에 대한 로우 사이드 기준을 생성하기 위한 회로(950)를 묘사한다. 일부 구현들에서, 입력 회로(예컨대, 110)는 제2 시변 클록 신호(clk_hi)를 수신하도록 추가로 구성될 수 있다. 제2 클록 신호의 크기는 제1 클록 신호를 참조하여 생성될 수 있다. 제2 클록 신호(clk_hi)는, 제1 클록 신호를 표시하는 신호를 수신하도록 구성된 회로에 의해 생성될 수 있고, 로우 사이드 기준 전압을 수신하도록 구성된 조절기로부터 공급된다.
Avccrst > Avcc인 경우, 양자화기 내의 PMOS의 리셋 디바이스들(P2, P3)은 Avcc보다는 Avccrst의 로직 하이 레벨을 갖는 클록(clk_hi)을 필요로 한다. 양자화기(100)에 대한 클록 버퍼는 Avcc의 로직 하이 레벨을 갖는 clk로 지칭되는 클록을 생성한다. Clk_hi는 본 문헌에서 설명된 바와 같이 고속 AC 커플링 클록 생성기를 사용하여 clk로부터 생성될 수 있다. 그러나, 이러한 클록(clk_hi)의 로우 로직 레벨은, Avccrst > Avcc일 경우 현대의 CMOS 프로세스들에서 제로 볼트가 될 수 없다. 그것은 신뢰도 문제점들을 생성할 것이다. 따라서, clk_hi 생성기에 대한 새로운 로직 로우 레벨이 제공되며, 본 명세서에서 Vneg_clk_ref로 라벨링된다. 결국, 이것은 기준 Vneg_clk_ref를 갖는 조절기에 의해 생성된다. 그러나, Avccrst < Avcc이고, 자신의 최소 값에 있는 경우, Vneg_clk_ref의 값은 Avccrst를 이용하여 Avss를 향해 하향으로 플로팅(float)되어야 한다. 이를 행하기 위해, Vneg_clk_ref는 Avccrst 공급에 대해 생성된다. 양자화기에서 P2, P3에 매칭되는, 도 10에 예시된 바와 같은 PMOS 디바이스들(P1…Px)의 스택으로서 기준이 구현된다.
본 개시내용은 디바이스들(100, 200…)의 벌크 또는 매우 양호한 연결을 추가로 고려한다. 일반적으로, PMOS 디바이스들은, 본 도면들에 예시된 바와 같이 일반적으로 Avcc인 가장 높은 전압 공급에 결부된 자신들의 벌크 연결을 갖는다. 일반적으로, NMOS 디바이스들은 이들 다이어그램들에서 일반적으로 Avss인 가장 낮은 전압 공급에 결부된 자신들의 벌크 연결을 갖는다. 그러나, Avccrst 및 Avssrst의 부가는, Avcc 및 Avss가 각각 반드시 가장 높은 공급 및 가장 낮은 공급일 필요가 없다는 것을 의미한다. Avccrst 또는 Avssrst에 연결된 리셋 디바이스들을 제외하고, 본 명세서에 개시된 모든 PMOS 및 NMOS 디바이스들에 대해 Avcc 및 Avss 벌크 연결을 각각 유지하는 것이 가장 용이하다. 그러나, 본 개시내용에 따라, 모든 PMOS 및 NMOS 벌크 연결들을 Avccrst 또는 Avssrst에 각각 연결시키는 것이 또한 가능하다. 따라서, Avccrst 또는 Avssrst로부터 전력공급되는 PMOS 및 NMOS 리셋 디바이스들의 벌크 연결은 애플리케이션 의존적이다.
현대의 높은-볼륨 CMOS 프로세스들은 통상적으로, 전기적으로 격리된 N-웰(N-well)들을 갖는 p-기판을 사용한다. PMOS 디바이스들은 N-웰들에 놓여있다. N-웰들은 상이한 포텐셜들에 있을 수 있으며, 하나 또는 많은 포지티브 공급 전압들에 연결된다. NMOS 디바이스들은, p-기판으로부터 전기적으로 격리되지 않은 P-웰들에 놓여있다. p-기판은 통상적으로 제로 볼트에 연결되며, 일반적으로 Gnd 또는 Avss로 표기된다.
Avssrst < Avss의 사용은, (a) p-기판 프로세스 상에서 전기적으로 격리된 p-기판 아일랜드(island)들을 생성하기 위한 깊은 N-웰, 또는 (b) 전기적으로 격리된 P-웰들에 대한 n-기판 프로세스 중 어느 하나에 의해 용이하게 되는 것으로 믿어진다.
모든 PMOS/NMOS 디바이스 벌크들의 Avccrst/Avssrst로의 연결을 달성하는 것이 가능하다. 이러한 예시에서, 본 발명은 높은 Vcm의 NMOS i/p 양자화기에서 Avccrst에 모든 PMOS 디바이스 벌크들을 연결시킬 수 있다. 낮은 Vcm의 PMOS i/p 양자화기에서 Avssrst에 모든 NMOS 디바이스 벌크들을 연결시키는 것이 또한 가능하다. 이것은 모든 웰들이 동일한 포텐셜을 가지므로, 그것이 더 밀집된 레이아웃을 제공할 때 유리할 수 있다. 그러나, 둘 모두의 경우들에서의 단점은, 자신의 소스가 여전히 Avcc 또는 Avss 중 어느 하나인 모든 비-리셋 디바이스들의 증가된 Vt(평면형 프로세스들)이다. Avccrst로부터 전력공급되는 PMOS 리셋 디바이스들의 벌크를 연결시키기 위한 2개의 기본적인 옵션들이 존재한다. 먼저, 하나의 옵션은 벌크를 Avccrst에 연결시킬 수 있다. 둘째로, 벌크는 Avcc에 연결될 수 있다. 유사하게, NMOS 리셋 디바이스들의 벌크는 Avssrst 또는 Avss에 연결될 수 있다. 리셋 디바이스들의 벌크를 Avccrst/Avssrst에 연결시키는 것은 전기적으로 더 안전한 경향이 있지만, 더 많은 공간을 차지할 수 있다. 이것은 비-FinFET 프로세스들에 대한 최상의 연결인 것으로 믿어지며, 여기서 소스 전압에 대한 벌크의 비-제로 값들은 성능을 악화시킬 수 있다.
도 11은 개시된 회로들 및 프로세스들이 구현될 수 있는 프로그래밍가능 집적 회로(IC)(1000)를 도시한다. 프로그래밍가능 IC는 또한, 다른 프로그래밍가능 리소스들과 함께 필드 프로그래밍가능 게이트 어레이 로직(FPGA)을 포함하는 SOC(System on Chip)로 지칭될 수 있다. FPGA 로직은 어레이에서 수개의 상이한 타입들의 프로그래밍가능 로직 블록들을 포함할 수 있다. 예컨대, 도 11은, 멀티-기가비트 트랜시버(MGT)들(1001), 구성가능한 로직 블록(CLB)들(1002), 랜덤 액세스 메모리의 블록(BRAM)들(1003), 입력/출력 블록(IOB)들(1004), 구성 및 클록킹 로직(CONFIG/CLOCKS)(1005), 디지털 신호 프로세싱 블록(DSP)들(1006), 특수화된 입력/출력 블록들(I/O)(1007), 예컨대 클록 포트들, 및 다른 프로그래밍가능 로직(1008), 이를테면 디지털 클록 관리자들, 아날로그-디지털 변환기들, 시스템 모니터링 로직 등을 포함하는 많은 수의 상이한 프로그래밍가능 타일들을 포함하는 프로그래밍가능 IC(1000)를 예시한다. FPGA 로직을 갖는 일부 프로그래밍가능 IC는 또한, 전용 프로세서 블록들(PROC)(1010) 및 내부 및 외부 재구성 포트들(도시되지 않음)을 포함한다.
일부 FPGA 로직에서, 각각의 프로그래밍가능 타일은, 각각의 인접한 타일 내의 대응하는 상호연결 엘리먼트로의 그리고 상호연결 엘리먼트로부터의 표준화된 연결들을 갖는 프로그래밍가능 상호연결 엘리먼트(INT)(1011)를 포함한다. 따라서, 함께 취해진 프로그래밍가능 상호연결 엘리먼트들은 예시된 FPGA 로직에 대한 프로그래밍가능 상호연결 구조를 구현한다. 프로그래밍가능 상호연결 엘리먼트(INT)(1011)는 또한, 도 11의 최상부에 포함된 예들에 의해 도시된 바와 같이, 동일한 타일 내의 프로그래밍가능 로직 엘리먼트로의 그리고 프로그래밍가능 로직 엘리먼트로부터의 연결들을 포함한다.
예컨대, CLB(1002)는, 사용자 로직 플러스(plus) 단일 프로그래밍가능 상호연결 엘리먼트(INT)(1011)를 구현하도록 프로그래밍될 수 있는 구성가능한 로직 엘리먼트(CLE)(1012)를 포함할 수 있다. BRAM(1003)은 하나 이상의 프로그래밍가능 상호연결 엘리먼트들에 부가하여 BRAM 로직 엘리먼트(BRL)(1013)를 포함할 수 있다. 종종, 타일에 포함된 상호연결 엘리먼트들의 수는 타일의 높이에 의존한다. 도시된 구현에서, BRAM 타일은 5개의 CLB들과 동일한 높이를 갖지만, 다른 수들(예컨대, 4)이 또한 사용될 수 있다. DSP 타일(1006)은 적절한 수의 프로그래밍가능 상호연결 엘리먼트들에 부가하여 DSP 로직 엘리먼트(DSPL)(1014)를 포함할 수 있다. IOB(1004)는, 예컨대, 프로그래밍가능 상호연결 엘리먼트(INT)(1011)의 하나의 인스턴스에 부가하여 입력/출력 로직 엘리먼트(IOL)(1015)의 2개의 인스턴스들을 포함할 수 있다. 당업자들에게 자명할 바와 같이, 예컨대, I/O 로직 엘리먼트(1015)에 연결된 실제 I/O 본드(bond) 패드들은 다양한 예시된 로직 블록들 위에 계층화된 금속을 사용하여 제조되며, 통상적으로, 입력/출력 로직 엘리먼트(1015)의 영역으로 한정되지 않는다.
도시된 구현에서, (도 11에서 음영으로 도시된) 다이의 중심 근방의 원주형(columnar) 영역은 구성, 클록 및 다른 제어 로직에 대해 사용된다. 열로부터 연장되는 수평 영역들(1009)은 프로그래밍가능 IC의 폭에 걸쳐 클록들 및 구성 신호들을 분배하는 데 사용된다. "원주형" 및 "수평" 영역들에 대한 참조들이 세로 배향(portrait orientation)으로 도면을 보는 것에 관한 것임을 유의한다.
도 11에 예시된 아키텍처를 이용하는 일부 프로그래밍가능 IC들은 프로그래밍가능 IC의 많은 부분을 구성하는 일반적인 열 구조를 방해하는 부가적인 로직 블록들을 포함한다. 부가적인 로직 블록들은 프로그래밍가능 블록들 및/또는 전용 로직일 수 있다. 예컨대, 도 11에 도시된 프로세서 블록(PROC)(1010)은 CLB들 및 BRAM들의 수개의 열들에 걸쳐 있다.
도 11이 프로그래밍가능 IC 아키텍처의 일 예만을 예시하도록 의도됨을 유의한다. 열 내의 로직 블록들의 수들, 열들의 상대적인 폭들, 열들의 수 및 순서, 열들에 포함된 로직 블록들의 타입들, 로직 블록들의 상대적인 사이즈들, 및 도 11의 최상부에 포함된 상호연결/로직 구현들은 순수하게 예들로서 제공된다. 예컨대, 실제 프로그래밍가능 IC에서, CLB들의 1개 초과의 인접 열은 통상적으로, 사용자 로직의 효율적인 구현을 용이하게 하기 위해, CLB들이 나타나는 곳마다 포함된다.
본 명세서에 도시된 다양한 흐름도들에 대해, 블록들 및 연관된 기능들의 특정한 순서들은 예들로서 제공된다. 순서는 반드시 제한될 필요는 없으며, 다양한 구현들에 따라 변경될 수 있다.
당업자들은, 하나 이상의 프로세서들 및 프로그램 코드로 구성된 메모리 어레인지먼트(arrangement)들을 포함하는 다양한 대안적인 컴퓨팅 어레인지먼트들이 본 명세서에 개시된 기능들을 수행할 수 있는 프로세스들 및 데이터 구조들을 호스팅하는 데 적합할 것임을 인식할 것이다. 부가적으로, 프로세스들은 다양한 컴퓨터-판독가능 저장 매체들 또는 전달 채널들, 이를테면, 자기 또는 광학 디스크들 또는 테이프들, 전자 저장 디바이스들을 통해 또는 네트워크를 통한 애플리케이션 서비스들로서 제공될 수 있다.
일부 경우들에서, 양상들 및 특징들이 개별 도면들에서 설명될 수 있지만, 결합이 명시적으로 도시되지 않거나 또는 조합으로서 명시적으로 설명되지 않더라도, 하나의 도면으로부터의 특징들이 다른 도면의 특징들과 조합될 수 있음을 인식할 것이다.
방법들 및 시스템은 RAM 회로들을 사용하는 다양한 시스템들에 적용가능한 것으로 간주된다. 다른 양상들 및 특징들은 명세서를 고려할 시에 당업자들에게 자명할 것이다. 방법들 및 시스템의 일부들은, 소프트웨어를 실행하도록 구성된 하나 이상의 프로세서들, 주문형 집적 회로(ASIC), 또는 프로그래밍가능 로직 디바이스 상의 로직으로서 구현될 수 있다. 또한, 본 명세서에서 식별된 다양한 회로들은 하드웨어 회로망, 이를테면, 공통 컴퓨터 프로세싱 유닛 또는 디지털 프로세싱 유닛의 사용을 공유할 수 있다. 명세서 및 도면들은 단지 예들로서만 고려되며, 본 발명의 실제 범위는 다음의 청구항들에 의해 표시된다는 것이 의도된다.

Claims (15)

  1. 아날로그 신호를 디지털화하기 위한 양자화기 회로로서,
    복수의 입력 전계 효과 트랜지스터들을 포함하는 입력 회로 ― 상기 입력 회로는 제1 전압으로 입력 신호를 공급하는 제1 전압 공급부에 커플링되고, 상기 입력 회로는, 상기 양자화기 회로의 동작의 활성 사이클의 입력 샘플링 페이즈(phase) 동안 통합되는 입력 전류로 상기 입력 신호를 변환함 ―;
    상기 입력 회로에 커플링된 재생 회로(regeneration circuit) ― 상기 재생 회로는 복수의 재생 전계 효과 트랜지스터들을 포함하고, 상기 재생 회로는 제2 전압의 제2 전압 공급부에 연결되며, 상기 제2 전압은 상기 제1 전압과는 상이함 ―; 및
    상기 입력 회로 및 상기 재생 회로에 커플링된 리셋 회로를 포함하는, 아날로그 신호를 디지털화하기 위한 양자화기 회로.
  2. 제1항에 있어서,
    상기 제1 전압은 상기 양자화기 회로에서 잡음 및 전압 오프셋을 감소시키도록 상기 제2 전압보다 높거나, 또는 상기 제1 전압은 상기 양자화기 회로의 타이밍 성능을 개선시키도록 상기 제2 전압보다 낮은, 아날로그 신호를 디지털화하기 위한 양자화기 회로.
  3. 제1항 또는 제2항에 있어서,
    상기 입력 회로는 제1 시변의 제1 클록 신호를 수신하도록 구성되고;
    상기 입력 회로는 제2 시변 클록 신호를 수신하도록 추가로 구성되며; 그리고
    상기 제2 클록 신호의 크기는 상기 제1 클록 신호를 참조하여 생성되는, 아날로그 신호를 디지털화하기 위한 양자화기 회로.
  4. 제3항에 있어서,
    상기 제2 클록 신호는, 상기 제1 클록 신호를 표시하는 신호를 수신하도록 구성된 조절기로부터 공급되는 회로에 의해 생성되는, 아날로그 신호를 디지털화하기 위한 양자화기 회로.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제2 전압은 접지에 있고, 상기 제1 전압은 상기 양자화기 회로에서 잡음 및 전압 오프셋을 감소시키기 위해 상기 제2 전압보다 낮거나, 또는 상기 제2 전압은 접지에 있고, 상기 제1 전압은 상기 양자화기 회로의 타이밍 성능을 개선시키기 위해 상기 제2 전압보다 높은, 아날로그 신호를 디지털화하기 위한 양자화기 회로.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 전압의 크기를 증가 또는 감소시키도록 구성된 제어 회로를 더 포함하며,
    상기 제어 회로는, 상기 제1 전압을 표현하는 기준 신호를 생성하도록 구성된 아날로그 제어 회로를 포함하는, 아날로그 신호를 디지털화하기 위한 양자화기 회로.
  7. 제6항에 있어서,
    상기 아날로그 제어 회로와 동작가능하게 통신하는 조절기를 더 포함하며,
    상기 조절기는, 상기 제1 전압을 표현하는 기준 신호에 대한 응답으로 상기 제1 전압을 상기 양자화기 회로에 출력하도록 구성되는, 아날로그 신호를 디지털화하기 위한 양자화기 회로.
  8. 제6항에 있어서,
    상기 아날로그 제어 회로는 복수의 입력 신호들에 대한 응답으로 상기 기준 신호를 생성하는, 아날로그 신호를 디지털화하기 위한 양자화기 회로.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 제1 전압의 크기를 증가 또는 감소시키도록 구성된 제어 회로를 더 포함하며,
    상기 제어 회로는,
    복수의 입력 신호들을 수신하고 디지털 입력 신호 데이터를 생성하도록 구성된 적어도 하나의 아날로그-디지털 변환기 ― 상기 입력 신호들은 상기 제2 전압, 프로세스 의존 전압, 공통 모드 전압, 온도 의존 전압, 또는 시프트 전압의 크기 중 적어도 하나를 표시하는 신호들을 포함함 ―;
    상기 적어도 하나의 아날로그-디지털 변환기에 동작가능하게 커플링된 프로그래밍가능 집적 회로 ― 상기 프로그래밍가능 집적 회로는 상기 디지털 입력 신호 데이터를 프로세싱하여 회로 구성 데이터를 결정하고 회로 구성 데이터 디지털 출력 신호를 생성하도록 구성되고, 상기 프로그래밍가능 집적 회로는 상기 구성 데이터를 결정하기 위한 실행가능 코드를 이용하여 프로그래밍됨 ―; 및
    상기 프로그래밍가능 집적 회로에 동작가능하게 커플링된 적어도 하나의 디지털-아날로그 변환기를 포함하며,
    상기 적어도 하나의 디지털-아날로그 변환기는 상기 회로 구성 데이터 디지털 출력 신호를 상기 제1 전압을 표현하는 기준 신호로 변환하도록 구성되는, 아날로그 신호를 디지털화하기 위한 양자화기 회로.
  10. 제9항에 있어서,
    상기 적어도 하나의 디지털-아날로그 변환기와 동작가능하게 통신하는 조절기를 더 포함하며,
    상기 조절기는, 상기 제1 전압을 표현하는 기준 신호에 대한 응답으로 상기 제1 전압을 상기 양자화기 회로에 출력하도록 구성되는, 아날로그 신호를 디지털화하기 위한 양자화기 회로.
  11. 제8항에 있어서,
    상기 양자화기는 벌크(bulk) 또는 웰(well) 연결을 포함하는, 아날로그 신호를 디지털화하기 위한 양자화기 회로.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 복수의 입력 전계 효과 트랜지스터들은 N-타입 전계 효과 트랜지스터들을 포함하며,
    추가로, 상기 입력 회로는, 상기 제1 클록 신호가 임계 전압 미만일 경우 전류를 인출하지 않는, 아날로그 신호를 디지털화하기 위한 양자화기 회로.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서,
    상기 복수의 입력 전계 효과 트랜지스터들은 P-타입 전계 효과 트랜지스터들을 포함하며,
    추가로, 상기 입력 회로는, 상기 제1 클록 신호가 임계 전압을 초과할 경우 전류를 인출하지 않는, 아날로그 신호를 디지털화하기 위한 양자화기 회로.
  14. 제1항 내지 제13항 중 어느 한 항에 있어서,
    상기 리셋 회로는, 상기 입력 회로를 상기 제1 전압 공급부에 커플링시키는 제1 세트의 트랜지스터들, 상기 재생 회로를 상기 제2 전압 공급부에 커플링시키는 제2 세트의 트랜지스터들, 및 상기 양자화기의 복수의 출력 핀들을 서로 커플링시키는 제3 트랜지스터를 포함하는, 아날로그 신호를 디지털화하기 위한 양자화기 회로.
  15. 제1항 내지 제14항 중 어느 한 항에 있어서,
    상기 입력 회로 및 상기 재생 회로 각각은, 입력 스테이지 이득 및 재생 스테이지 타이밍이 별개로 제어되게 허용하는 별개의 전류들 및 복수의 클록 신호 입력들을 갖도록 구성 및 배열되는, 아날로그 신호를 디지털화하기 위한 양자화기 회로.
KR1020197029140A 2017-03-08 2018-02-14 다수의 리셋 레벨들을 갖는 동적 양자화기들 KR102564880B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/453,707 US9755655B1 (en) 2017-03-08 2017-03-08 Dynamic quantizers having multiple reset levels
US15/453,707 2017-03-08
PCT/US2018/018255 WO2018164818A1 (en) 2017-03-08 2018-02-14 Dynamic quantizers having multiple reset levels

Publications (2)

Publication Number Publication Date
KR20190123315A true KR20190123315A (ko) 2019-10-31
KR102564880B1 KR102564880B1 (ko) 2023-08-07

Family

ID=59702469

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020197029140A KR102564880B1 (ko) 2017-03-08 2018-02-14 다수의 리셋 레벨들을 갖는 동적 양자화기들

Country Status (6)

Country Link
US (1) US9755655B1 (ko)
EP (1) EP3593452B1 (ko)
JP (1) JP7274420B2 (ko)
KR (1) KR102564880B1 (ko)
CN (1) CN110521119B (ko)
WO (1) WO2018164818A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11688442B2 (en) 2021-04-07 2023-06-27 SK Hynix Inc. Clock signal processing circuit, semiconductor apparatus, and semiconductor system

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107863962B (zh) * 2017-11-10 2019-09-03 中国电子科技集团公司第五十八研究所 高精度电荷域流水线adc的电容适配误差校准系统
CN107863964B (zh) * 2017-11-10 2019-09-24 中国电子科技集团公司第五十八研究所 可精确控制共模电荷量的全差分电荷传输电路
CN107733432B (zh) * 2017-11-10 2019-09-03 中国电子科技集团公司第五十八研究所 高精度电荷域流水线adc共模电荷误差校准系统
US10454463B1 (en) 2018-08-21 2019-10-22 Xilinx, Inc. Adaptable quantizers having dedicated supply voltage for tail device drivers
US11670345B2 (en) 2021-02-05 2023-06-06 Samsung Electronics Co., Ltd. Sense amplifier including pre-amplifier circuit and memory device including same
US11973621B2 (en) * 2021-12-17 2024-04-30 Samsung Display Co., Ltd. Power efficient slicer for decision feedback equalizer
US11664821B1 (en) * 2022-02-08 2023-05-30 SK Hynix Inc. Error floor performance of a bit flipping decoder through identifying unreliable check nodes

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000114970A (ja) * 1998-10-07 2000-04-21 Yozan Inc 比較回路およびアナログデジタル変換回路
WO2007072588A1 (ja) * 2005-12-20 2007-06-28 Matsushita Electric Industrial Co., Ltd. 比較器及びａ／ｄ変換器
JP2013187695A (ja) * 2012-03-07 2013-09-19 Sony Corp コンパレータおよびａｄ変換器

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4821286A (en) * 1986-05-27 1989-04-11 American Telephone And Telegraph Company Quaternary signal regenerator
US6021172A (en) * 1994-01-28 2000-02-01 California Institute Of Technology Active pixel sensor having intra-pixel charge transfer with analog-to-digital converter
JP2002076901A (ja) * 2000-08-30 2002-03-15 Matsushita Electric Ind Co Ltd Δ変調とδς変調を混合した方式の変調器，オーバーサンプリング型ｄ／ａ変換器およびａ／ｄ変換器
US6456215B1 (en) * 2000-11-29 2002-09-24 Raytheon Company Method and system for quantizing an input signal
US6392449B1 (en) * 2001-01-05 2002-05-21 National Semiconductor Corporation High-speed low-power low-offset hybrid comparator
US7288998B2 (en) * 2003-05-02 2007-10-30 Silicon Laboratories Inc. Voltage controlled clock synthesizer
JP2007072588A (ja) 2005-09-05 2007-03-22 Nissan Motor Co Ltd 待ち合わせ支援システム、待ち合わせ支援方法、および待ち合わせ支援装置
US7420497B2 (en) * 2006-06-28 2008-09-02 Broadcom Corporation Low offset flash analog-to-digital converter
JP5412639B2 (ja) * 2008-10-31 2014-02-12 国立大学法人東京工業大学 比較器及びアナログデジタル変換器
TWI382669B (zh) * 2009-07-16 2013-01-11 Ralink Technology Corp 用於管線式類比數位轉換器之比較器及相關訊號取樣方法
US8040159B1 (en) * 2010-03-23 2011-10-18 Lattice Semiconductor Corporation Comparator with jitter mitigation
JP2011211371A (ja) * 2010-03-29 2011-10-20 Panasonic Corp 逐次比較型ａｄ変換器用クロック生成回路
TWI443969B (zh) * 2010-11-17 2014-07-01 Ind Tech Res Inst 以動態比較器為基礎的比較系統
JP2012227588A (ja) * 2011-04-15 2012-11-15 Fujitsu Semiconductor Ltd 比較回路及びアナログデジタル変換回路
US8692582B1 (en) * 2012-01-06 2014-04-08 Altera Corporation Latched comparator circuitry
JP5417470B2 (ja) * 2012-03-05 2014-02-12 株式会社半導体理工学研究センター ダイナミックコンパレータのためのオフセット電圧補正回路とそれを用いたダイナミックコンパレータ回路
CN102638268B (zh) * 2012-04-19 2015-02-18 北京工业大学 基于逐次比较量化器的三阶前馈Sigma-Delta调制器
US8730404B2 (en) * 2012-05-31 2014-05-20 Silicon Laboratories Inc. Providing a reset mechanism for a latch circuit
US9287862B2 (en) * 2013-12-26 2016-03-15 Texas Instruments Incorporated Bootstrapped sampling switch circuits and systems
CN104158545B (zh) * 2014-08-14 2017-04-05 电子科技大学 一种基于压控振荡器量化的逐次逼近寄存器型模数转换器

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000114970A (ja) * 1998-10-07 2000-04-21 Yozan Inc 比較回路およびアナログデジタル変換回路
WO2007072588A1 (ja) * 2005-12-20 2007-06-28 Matsushita Electric Industrial Co., Ltd. 比較器及びａ／ｄ変換器
JP2013187695A (ja) * 2012-03-07 2013-09-19 Sony Corp コンパレータおよびａｄ変換器

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11688442B2 (en) 2021-04-07 2023-06-27 SK Hynix Inc. Clock signal processing circuit, semiconductor apparatus, and semiconductor system

Also Published As

Publication number Publication date
CN110521119A (zh) 2019-11-29
JP2020510340A (ja) 2020-04-02
KR102564880B1 (ko) 2023-08-07
EP3593452A1 (en) 2020-01-15
CN110521119B (zh) 2024-01-23
JP7274420B2 (ja) 2023-05-16
US9755655B1 (en) 2017-09-05
WO2018164818A1 (en) 2018-09-13
EP3593452B1 (en) 2021-03-31

Similar Documents

Publication Publication Date Title
KR102564880B1 (ko) 다수의 리셋 레벨들을 갖는 동적 양자화기들
Wooters et al. An energy-efficient subthreshold level converter in 130-nm CMOS
US9762243B2 (en) Apparatus for reference voltage generation for I/O interface circuit
JP5430507B2 (ja) 電圧レベルシフタ
KR102036830B1 (ko) 온도 불안정성 인식 회로
US6525587B2 (en) Semiconductor integrated circuit device including a clock synchronous type logical processing circuit
US20150355662A1 (en) Power Gating in an Electronic Device
US20130021080A1 (en) Clock distribution network
JP4939655B2 (ja) デジタル回路内の電力消費量を低減させる補償技法
US7770139B2 (en) Design structure for a flexible multimode logic element for use in a configurable mixed-logic signal distribution path
Aakash et al. Design of a low power, high speed double tail comparator
US7429877B2 (en) Design structure for a flexible multimode logic element for use in a configurable mixed-logic signal distribution path
Singhvi et al. A fine-grained, uniform, energy-efficient delay element for FD-SOI technologies
US20110109370A1 (en) Level Converter
US7362138B1 (en) Flexible multimode logic element for use in a configurable mixed-logic signal distribution path
US9419636B1 (en) Clocked current-steering circuit for a digital-to-analog converter
JP4769509B2 (ja) 半導体装置
US6559787B1 (en) Apparatus for reducing charge kickback in a dynamic comparator
US10454463B1 (en) Adaptable quantizers having dedicated supply voltage for tail device drivers
Kamae et al. A forward/reverse body bias generator with wide supply-range down to threshold voltage
KR20220099979A (ko) 전류 스티어링 디지털-아날로그 변환기의 내장형 vop(variable output power)
JP5417470B2 (ja) ダイナミックコンパレータのためのオフセット電圧補正回路とそれを用いたダイナミックコンパレータ回路
TWI512422B (zh) 具製程、電壓、溫度及漏電流補償之輸出緩衝器及其漏電流補償電路
US9887552B2 (en) Fine timing adjustment method
JP5200263B2 (ja) 半導体集積回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant