JP2010220049A - 比較器およびad変換器 - Google Patents
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Abstract
【課題】入力電圧と基準電圧との大小関係が一方に偏っている場合においても、回路面積の増大を抑制しつつ、入力換算オフセットを低減させる。
【解決手段】比較回路11の前段にスイッチSW1、SW2を設け、スイッチ切り替え部13は、比較回路11に入力される入力信号Vin1、Vin2を互いに入れ替えるようにスイッチSW1、SW2に指示し、比較回路11から論理値‘0’が出力される期間と、比較回路11から論理値‘1’が出力される期間とを均等化させる。
【選択図】 図1
【解決手段】比較回路11の前段にスイッチSW1、SW2を設け、スイッチ切り替え部13は、比較回路11に入力される入力信号Vin1、Vin2を互いに入れ替えるようにスイッチSW1、SW2に指示し、比較回路11から論理値‘0’が出力される期間と、比較回路11から論理値‘1’が出力される期間とを均等化させる。
【選択図】 図1
Description
本発明は比較器およびAD変換器に関し、特に、比較器またはAD変換器に用いられるPチャンネル電界効果トランジスタのNBTI(Negative Bias Temperature Instability:負バイアス温度不安定性)を低減させる方法に適用して好適なものである。
入力電圧と基準電圧との大小関係を比較するために比較器が用いられている。この比較器では、入力電圧と基準電圧との大小関係を論理値‘0’または論理値‘1’として保持するためにラッチ回路が設けられている。そして、このようなラッチ回路として、互いにクロスカップル接続された一対のCMOSトランジスタが用いられることがある。この場合、一方のCMOSトランジスタのゲートにはグランド電位が印加され、他方のCMOSトランジスタのゲートには電源電位が印加される。ここで、入力電圧と基準電圧との大小関係が一方に偏っているために、一方のCMOSトランジスタのゲートに電源電位が印加される状態が長く続くと、特にPチャンネル電界効果トランジスタではNBTIによってしきい値電圧が上昇し、入力換算オフセットが発生するようになる。
ここで、特許文献1には、入力換算オフセットをキャンセルさせるために、初段の差動増幅回路と次段の差動増幅回路との間に一対のカップリング・コンデンサとこれらのコンデンサを充電するための一対のスイッチとからなるオフセット充電回路を設けるとともに、初段の差動増幅回路の入力切替回路には、入力信号と基準電圧のサンプリング用スイッチとは別個に同一電圧を入力するためのスイッチを付加する方法が開示されている。
しかしながら、特許文献1に開示された方法では、入力換算オフセットをキャンセルさせるために、カップリング・コンデンサが用いられている。このため、回路面積が大幅に増大し、コストアップを招くとともに、カップリング・コンデンサを充電させるための電荷量も大きいことから、消費電力を増加させるという問題があった。
本発明の目的は、入力電圧と基準電圧との大小関係が一方に偏っている場合においても、回路面積の増大を抑制しつつ、入力換算オフセットを低減させることが可能な比較器およびAD変換器を提供することである。
本発明の一態様によれば、第1の入力信号と第2の入力信号を比較する比較回路と、前記第1の入力信号と前記第2の入力信号とを互いに入れ替えて前記比較回路に入力する入力入れ替え部と、前記入力入れ替え部による入力信号の入れ替え結果に基づいて、前記比較回路からの出力を互いに入れ替える出力入れ替え部とを備えることを特徴とする比較器を提供する。
本発明の一態様によれば、互いにクロスカップル接続された第1および第2のPチャンネル電界効果トランジスタと、互いにクロスカップル接続された第1および第2のNチャンネル電界効果トランジスタと、前記第1のPチャンネル電界効果トランジスタと第1のNチャンネル電界効果トランジスタとが直列接続され、かつ前記第2のPチャンネル電界効果トランジスタと第2のNチャンネル電界効果トランジスタとが直列接続された状態と、前記第1のPチャンネル電界効果トランジスタと第2のNチャンネル電界効果トランジスタとが直列接続され、かつ前記第2のPチャンネル電界効果トランジスタと第1のNチャンネル電界効果トランジスタとが直列接続された状態とを切り替える切り替え部とを備えることを特徴とする比較器を提供する。
本発明の一態様によれば、アナログ入力信号を互いに異なる基準信号と並列に比較する複数の比較器と、前記比較器に入力される基準信号を入れ替える入力入れ替え部と、前記入力入れ替え部による基準信号の入れ替え結果に基づいて、前記比較器からの出力を入れ替えるエンコーダとを備えることを特徴とするAD変換器を提供する。
本発明の一態様によれば、高電位と低電位の差電圧を分圧することにより、互いに異なる基準信号を生成する分圧回路と、アナログ入力信号を前記分圧回路にて生成された互いに異なる基準信号と並列に比較する複数の比較器と、前記分圧回路に入力される前記高電位と前記低電位を入れ替える入力入れ替え部と、前記入力入れ替え部による前記高電位と前記低電位の入れ替え結果に基づいて、前記比較器からの出力を入れ替えるエンコーダとを備えることを特徴とするAD変換器を提供する。
本発明によれば、入力電圧と基準電圧との大小関係が一方に偏っている場合においても、回路面積の増大を抑制しつつ、入力換算オフセットを低減させることが可能となる。
以下、本発明の実施形態に係る比較器およびAD変換器について図面を参照しながら説明する。
(第1実施形態)
図1は、本発明の第1実施形態に係る比較器の概略構成を示すブロック図である。
図1において、比較器には、比較回路11、スイッチSW1、SW2、スイッチ切り替え部13および論理反転回路12が設けられている。ここで、比較回路11は、入力信号Vin1と入力信号Vin2を比較し、その比較結果として、入力信号Vin1が入力信号Vin2よりも小さいならば論理値‘0’を出力し、入力信号Vin1が入力信号Vin2よりも大きいならば論理値‘1’を出力することができる。なお、論理値‘0’はグランド電位、論理値‘1’は電源電位に対応させることができる。
図1は、本発明の第1実施形態に係る比較器の概略構成を示すブロック図である。
図1において、比較器には、比較回路11、スイッチSW1、SW2、スイッチ切り替え部13および論理反転回路12が設けられている。ここで、比較回路11は、入力信号Vin1と入力信号Vin2を比較し、その比較結果として、入力信号Vin1が入力信号Vin2よりも小さいならば論理値‘0’を出力し、入力信号Vin1が入力信号Vin2よりも大きいならば論理値‘1’を出力することができる。なお、論理値‘0’はグランド電位、論理値‘1’は電源電位に対応させることができる。
スイッチSW1は、入力信号Vin1と入力信号Vin2とを切り替えて、比較回路11の正側入力端子に入力することができる。スイッチSW2は、入力信号Vin1と入力信号Vin2とを切り替えて、比較回路11の負側入力端子に入力することができる。スイッチ切り替え部13は、比較回路11に入力される入力信号Vin1、Vin2を互いに入れ替えるようにスイッチSW1、SW2に指示することができる。なお、スイッチ切り替え部13は、比較回路11から論理値‘0’が出力される期間と、比較回路11から論理値‘1’が出力される期間とが均等化されるように、比較回路11に入力される入力信号Vin1、Vin2を互いに入れ替えることが好ましい。
論理反転回路12は、スイッチSW1、SW2による入力信号Vin1、Vin2の入れ替え結果に基づいて、比較回路11からの出力を論理値‘0’および論理値‘1’との間で互いに入れ替えることができる。例えば、スイッチ切り替え部13にてスイッチSW1が入力信号Vin1側に切り替えられるとともに、スイッチSW2が入力信号Vin2側に切り替えられた場合、論理反転回路12は、比較回路11からの出力をそのまま出力することができる。一方、スイッチ切り替え部13にてスイッチSW1が入力信号Vin2側に切り替えられるとともに、スイッチSW2が入力信号Vin1側に切り替えられた場合、論理反転回路12は、比較回路11からの出力を反転して出力することができる。
ここで、比較回路11には、プリアンプPA1、スイッチSW3、SW4およびラッチ回路LH1が設けられている。ここで、プリアンプPA1は、入力電圧Vinと基準電圧Vrefとの差分を増幅することができる。なお、プリアンプPA1としては、例えば、反転増幅器を用いることができる。ラッチ回路LH1は、入力電圧Vinと基準電圧Vrefとの大小関係に応じて論理値‘0’または論理値‘1’を保持し、出力信号VoutNまたは出力信号VoutPとして出力することができる。なお、比較回路11からの出力としては、例えば、出力信号VoutNおよび出力信号VoutPのうちのいずれか一方を用いることができる。
スイッチSW3、SW4は、ラッチ回路LH1にて論理値‘0’または論理値‘1’が保持された時に、プリアンプPA1とラッチ回路LH1とを遮断し、電源電位がプリアンプPA1の出力側にかからないようにしてプリアンプPA1を保護することができる。
ここで、ラッチ回路LH1には、Pチャンネル電界効果トランジスタM1、M2およびNチャンネル電界効果トランジスタM3、M4が設けられている。そして、Pチャンネル電界効果トランジスタM1、M2は、その一方の入力が他方の出力に互いに接続されることで、クロスカップル接続されている。また、Nチャンネル電界効果トランジスタM3、M4は、その一方の入力が他方の出力に互いに接続されることで、クロスカップル接続されている。そして、Pチャンネル電界効果トランジスタM1とNチャンネル電界効果トランジスタM3とは、ゲートが共通に接続されるとともに、ドレインが共通に接続されることでインバータを構成している。また、Pチャンネル電界効果トランジスタM2とNチャンネル電界効果トランジスタM4とは、ゲートが共通に接続されるとともに、ドレインが共通に接続されることでインバータを構成している。
そして、Pチャンネル電界効果トランジスタM2のゲートと、Nチャンネル電界効果トランジスタM4のゲートと、Pチャンネル電界効果トランジスタM1のドレインと、Nチャンネル電界効果トランジスタM3のドレインは、スイッチSW3を介してプリアンプPA1の反転出力端子に接続されている。また、Pチャンネル電界効果トランジスタM1のゲートと、Nチャンネル電界効果トランジスタM3のゲートと、Pチャンネル電界効果トランジスタM2のドレインと、Nチャンネル電界効果トランジスタM4のドレインは、スイッチSW4を介してプリアンプPA1の非反転出力端子に接続されている。また、Pチャンネル電界効果トランジスタM1、M2のソースは電源電位に接続され、Nチャンネル電界効果トランジスタM3、M4のソースはグランド電位に接続されている。
そして、スイッチ切り替え部13にてスイッチSW1が入力信号Vin1側に切り替えられるとともに、スイッチSW2が入力信号Vin2側に切り替えられたものとする。この場合、入力信号Vin1は、スイッチSW1を介して比較回路11の正側入力端子に入力されるとともに、入力信号Vin2は、スイッチSW2を介して比較回路11の負側入力端子に入力される。
そして、入力信号Vin1、Vin2が比較回路11に入力されると、入力信号Vin1、Vin2の差分がプリアンプPA1にて増幅される。そして、スイッチSW3、SW4がオンすると、プリアンプPA1からの出力がラッチ回路LH1に入力され、入力信号Vin1、Vin2の大小に応じて、出力信号VoutPがグランド電位になったり、電源電位になったりする。
例えば、入力信号Vin1より入力信号Vin2の方が大きい場合、Pチャンネル電界効果トランジスタM1およびNチャンネル電界効果トランジスタM4がオンするとともに、Pチャンネル電界効果トランジスタM2およびNチャンネル電界効果トランジスタM3がオフする。このため、Pチャンネル電界効果トランジスタM2のドレインおよびNチャンネル電界効果トランジスタM4のドレインはグランド電位になり、出力信号VoutPがグランド電位になるとともに、Pチャンネル電界効果トランジスタM1のゲートおよびNチャンネル電界効果トランジスタM3のゲートはグランド電位になる。また、Pチャンネル電界効果トランジスタM1のドレインおよびNチャンネル電界効果トランジスタM3のドレインは電源電位になり、出力信号VoutNが電源電位になるとともに、Pチャンネル電界効果トランジスタM2のゲートおよびNチャンネル電界効果トランジスタM4のゲートは電源電位になる。
ここで、Pチャンネル電界効果トランジスタM1、M2のゲートに電圧が印加されると、NBTIによってPチャンネル電界効果トランジスタM1、M2のしきい値電圧が変動する。そして、Pチャンネル電界効果トランジスタM1に印加される電圧の方がPチャンネル電界効果トランジスタM2に印加される電圧よりも小さいと、Pチャンネル電界効果トランジスタM1の方がしきい値電圧の上昇分が大きくなる。
一方、入力信号Vin1より入力信号Vin2の方が小さい場合、Pチャンネル電界効果トランジスタM1およびNチャンネル電界効果トランジスタM4がオフするとともに、Pチャンネル電界効果トランジスタM2およびNチャンネル電界効果トランジスタM3がオンする。このため、Pチャンネル電界効果トランジスタM2のドレインおよびNチャンネル電界効果トランジスタM4のドレインは電源電位になり、出力信号VoutPが電源電位になるとともに、Pチャンネル電界効果トランジスタM1のゲートおよびNチャンネル電界効果トランジスタM3のゲートは電源電位になる。また、Pチャンネル電界効果トランジスタM1のドレインおよびNチャンネル電界効果トランジスタM3のドレインはグランド電位になり、出力信号VoutNがグランド電位になるとともに、Pチャンネル電界効果トランジスタM2のゲートおよびNチャンネル電界効果トランジスタM4のゲートはグランド電位になる。
そして、Pチャンネル電界効果トランジスタM1に印加される電圧の方がPチャンネル電界効果トランジスタM2に印加される電圧よりも大きいと、Pチャンネル電界効果トランジスタM1の方がしきい値電圧の上昇分が小さくなる。
図2は、Pチャンネル電界効果トランジスタのしきい値電圧の経時変化前後の入力信号と出力信号の波形を示す図である。
図2(a)において、期間t1では、入力信号Vin1より入力信号Vin2の方が大きいものとすると、Pチャンネル電界効果トランジスタM1に印加される電圧の方がPチャンネル電界効果トランジスタM2に印加される電圧よりも小さくなり、Pチャンネル電界効果トランジスタM1の方がしきい値電圧の上昇分が大きくなる。
図2(a)において、期間t1では、入力信号Vin1より入力信号Vin2の方が大きいものとすると、Pチャンネル電界効果トランジスタM1に印加される電圧の方がPチャンネル電界効果トランジスタM2に印加される電圧よりも小さくなり、Pチャンネル電界効果トランジスタM1の方がしきい値電圧の上昇分が大きくなる。
一方、期間t2では、入力信号Vin1より入力信号Vin2の方が小さいものとすると、Pチャンネル電界効果トランジスタM1に印加される電圧の方がPチャンネル電界効果トランジスタM2に印加される電圧よりも大きくなり、Pチャンネル電界効果トランジスタM1の方がしきい値電圧の上昇分が小さくなる。
図3は、経時変化によるPチャンネル電界効果トランジスタのしきい値電圧の変動を示す図である。
図3において、Pチャンネル電界効果トランジスタM1、M2は、初期状態では、しきい値電圧は互いに等しい値Vt0に設定されていたものとする。そして、Pチャンネル電界効果トランジスタM1のゲートにグランド電位が印加される期間t1の方が、Pチャンネル電界効果トランジスタM2のゲートにグランド電位が印加される期間t2よりも長いものとすると、Pチャンネル電界効果トランジスタM1の方がPチャンネル電界効果トランジスタM2よりも、しきい値電圧の上昇分が大きくなる。このため、Pチャンネル電界効果トランジスタM1のしきい値電圧Vt_M1の方がPチャンネル電界効果トランジスタM2のしきい値電圧Vt_M2よりも大きくなる。
図3において、Pチャンネル電界効果トランジスタM1、M2は、初期状態では、しきい値電圧は互いに等しい値Vt0に設定されていたものとする。そして、Pチャンネル電界効果トランジスタM1のゲートにグランド電位が印加される期間t1の方が、Pチャンネル電界効果トランジスタM2のゲートにグランド電位が印加される期間t2よりも長いものとすると、Pチャンネル電界効果トランジスタM1の方がPチャンネル電界効果トランジスタM2よりも、しきい値電圧の上昇分が大きくなる。このため、Pチャンネル電界効果トランジスタM1のしきい値電圧Vt_M1の方がPチャンネル電界効果トランジスタM2のしきい値電圧Vt_M2よりも大きくなる。
そして、Pチャンネル電界効果トランジスタM1のしきい値電圧Vt_M1と、Pチャンネル電界効果トランジスタM2のしきい値電圧Vt_M2との差分は、図1の比較回路11において入力換算オフセットとして発生するようになる。そして、入力換算オフセットが比較回路11に発生すると、図2(b)に示すように、図1のプリアンプPA1の基準電圧がVrefからVref´に変化する。この結果、期間t3〜t6では、入力信号Vin1より入力信号Vin2の方が大きいにもかかわらず、出力信号VoutPが電源電位になり、入力信号Vin1、Vin2の大小関係の判定に誤りが発生する。
一方、図2(a)の期間t1よりも期間t2の方が長い場合において、スイッチ切り替え部13にてスイッチSW1が入力信号Vin2側に切り替えられるとともに、スイッチSW2が入力信号Vin1側に切り替えられたものとする。この場合、Pチャンネル電界効果トランジスタM1のゲートにグランド電位が印加される期間の方が、Pチャンネル電界効果トランジスタM2のゲートにグランド電位が印加される期間よりも短くなる。
このため、Pチャンネル電界効果トランジスタM2の方がPチャンネル電界効果トランジスタM1よりも、しきい値電圧の上昇分が大きくなり、Pチャンネル電界効果トランジスタM1のしきい値電圧の上昇分と、Pチャンネル電界効果トランジスタM2のしきい値電圧の上昇分とが均一化される。
従って、図2(a)の期間t1よりも期間t2の方が長い場合においても、カップリング・コンデンサを用いることなく、比較回路11に発生する入力換算オフセットを低減することが可能となり、回路面積の増大を抑制しつつ、入力信号Vin1、Vin2の大小関係の判定に誤りが発生するのを防止することができる。
なお、スイッチ切り替え部13にて入力信号Vin1、Vin2を入れ替えるタイミングは、所定の周期で規則的に入力信号Vin1、Vin2を入れ替えるようにしてもよい。あるいは、Pチャンネル電界効果トランジスタM1、M2間のしきい値電圧の差分を検出し、その差分が許容値を超えた場合に入力信号Vin1、Vin2を入れ替えるようにしてもよい。あるいは、比較回路11からの出力が論理値‘0’である時間と、比較回路11からの出力が論理値‘1’である時間とを計測し、比較回路11からの出力が論理値‘0’である時間と、比較回路11からの出力が論理値‘1’である時間とが等しくなるように、入力信号Vin1、Vin2を入れ替えるようにしてもよい。
(第2実施形態)
図4は、本発明の第2実施形態に係る比較器に用いられるスイッチ切り替え部の構成例を示すブロック図である。
図4において、フリップフロップ14の反転出力端子Q´は、フリップフロップ14の入力端子Dに接続され、分周器が構成されている。そして、フリップフロップ14のクロック端子CPにクロック信号CLKが入力されると、クロック信号CLKの2倍の周期の切り替え信号SW_CLKが出力される。
図4は、本発明の第2実施形態に係る比較器に用いられるスイッチ切り替え部の構成例を示すブロック図である。
図4において、フリップフロップ14の反転出力端子Q´は、フリップフロップ14の入力端子Dに接続され、分周器が構成されている。そして、フリップフロップ14のクロック端子CPにクロック信号CLKが入力されると、クロック信号CLKの2倍の周期の切り替え信号SW_CLKが出力される。
そして、このフリップフロップ14を図1のスイッチ切り替え部13として用い、切り替え信号SW_CLKを図1のスイッチSW1、SW2に入力することにより、クロック信号CLKの2倍の周期で入力信号Vin1、Vin2を入れ替えることができる。
なお、図4のフリップフロップ14をM(Mは2以上の整数)段接続し、クロック信号CLKの2M倍の周期の切り替え信号SW_CLKを用いるようにしてもよい。
また、図4の例では、フリップフロップ14のクロック端子CPにクロック信号CLKを入力する方法について説明したが、フリップフロップ14のクロック端子CPにスタンバイ信号STBを入力するようにしてもよい。そして、電源が入っている状態で、フリップフロップ14のクロック端子CPにスタンバイ信号STBが入力されるごとに、比較回路11に入力される入力信号Vin1、Vin2を入れ替えるようにしてもよい。
(第3実施形態)
図5は、本発明の第3実施形態に係る比較器に用いられるスイッチ切り替え部の概略構成を示すブロック図である。
図5において、スイッチ切り替え部13には、例えば、変動量評価用比較器15および劣化量検出回路16を設けることができる。ここで、変動量評価用比較器15には、変動量評価用比較回路11´およびスイッチSW1´、SW2´が設けられている。なお、変動量評価用比較回路11´およびスイッチSW1´、SW2´は、比較回路11およびスイッチSW1、SW2と同様の構成をとることができる。
図5は、本発明の第3実施形態に係る比較器に用いられるスイッチ切り替え部の概略構成を示すブロック図である。
図5において、スイッチ切り替え部13には、例えば、変動量評価用比較器15および劣化量検出回路16を設けることができる。ここで、変動量評価用比較器15には、変動量評価用比較回路11´およびスイッチSW1´、SW2´が設けられている。なお、変動量評価用比較回路11´およびスイッチSW1´、SW2´は、比較回路11およびスイッチSW1、SW2と同様の構成をとることができる。
そして、変動量評価用比較回路11´は、参照信号Vref1と参照信号Vref2を比較し、その比較結果として、参照信号Vref1が参照信号Vref2よりも小さいならば論理値‘0’を出力し、参照信号Vref1が参照信号Vref2よりも大きいならば論理値‘1’を出力することができる。なお、参照信号Vref1、Vref2は、参照信号Vref1、Vref2間に所定の電位差が得られるように設定することができる。この参照信号Vref1、Vref2間の電位差は、比較回路11のPチャンネル電界効果トランジスタM1、M2のしきい値電圧の変動量の許容値よりも小さな変動量で変動量評価用比較回路11´の出力が反転するように設定することができる。
スイッチSW1´は、参照信号Vref1と参照信号Vref2とを切り替えて、比較回路11´の正側入力端子に入力することができる。スイッチSW2´は、参照信号Vref1と参照信号Vref2とを切り替えて、比較回路11´の負側入力端子に入力することができる。
劣化量検出回路16は、変動量評価用比較回路11´からの出力に基づいて、比較回路11に入力される入力信号Vin1、Vin2を互いに入れ替えるようにスイッチSW1、SW2に指示するとともに、比較回路11´に入力される参照信号Vref1、Vref2を互いに入れ替えるようにスイッチSW1´、SW2´に指示することができる。なお、劣化量検出回路16は、変動量評価用比較回路11´からの出力が反転した時に、入力信号Vin1、Vin2を互いに入れ替えるようにスイッチSW1、SW2に指示するとともに、参照信号Vref1、Vref2を互いに入れ替えるようにスイッチSW1´、SW2´に指示することができる。
そして、劣化量検出回路16にてスイッチSW1が入力信号Vin1側に切り替えられるとともに、スイッチSW2が入力信号Vin2側に切り替えられた場合、スイッチSW1´が参照信号Vref1側に切り替えられるとともに、スイッチSW2´が参照信号Vref2側に切り替えられる。
そして、参照信号Vref1より参照信号Vref2の方が大きいものとすると、変動量評価用比較回路11´の出力は論理値‘0’になる。このため、変動量評価用比較回路11´に設けられた1対のPチャンネル電界効果トランジスタ間において、図3に示すように、しきい値電圧の変動量に差分が発生する。そして、1対のPチャンネル電界効果トランジスタ間のしきい値電圧の変動量の差分が、参照信号Vref1、Vref2間の電位差を越えると、変動量評価用比較回路11´の出力は論理値‘0’から論理値‘1’に反転する。
そして、変動量評価用比較回路11´の出力が反転すると、比較回路11に入力される入力信号Vin1、Vin2を互いに入れ替えるように、劣化量検出回路16からスイッチSW1、SW2に指示されるとともに、変動量評価用比較回路11´に入力される参照信号Vref1、Vref2を互いに入れ替えるように、劣化量検出回路16からスイッチSW1´、SW2´に指示される。
以下同様に、変動量評価用比較回路11´の出力が反転するごとに、比較回路11に入力される入力信号Vin1、Vin2を互いに入れ替えるように劣化量検出回路16からスイッチSW1、SW2に指示される。
これにより、NBTIによる比較回路11の劣化量をスイッチ切り替え部13にて評価させながら、比較回路11に入力される入力信号Vin1、Vin2を互いに入れ替えることが可能となり、入力信号Vin1、Vin2の大小関係の判定に誤りが発生するのを防止することができる。
これにより、NBTIによる比較回路11の劣化量をスイッチ切り替え部13にて評価させながら、比較回路11に入力される入力信号Vin1、Vin2を互いに入れ替えることが可能となり、入力信号Vin1、Vin2の大小関係の判定に誤りが発生するのを防止することができる。
(第4実施形態)
図6は、本発明の第4実施形態に係る比較器に用いられるスイッチ切り替え部の構成例を示すブロック図である。
図6において、Pチャンネル電界効果トランジスタM11、M12は、その一方の入力が他方の出力に互いに接続されることで、クロスカップル接続されている。また、Nチャンネル電界効果トランジスタM13、M14は、その一方の入力が他方の出力に互いに接続されることで、クロスカップル接続されている。そして、Pチャンネル電界効果トランジスタM11とNチャンネル電界効果トランジスタM13とは、ゲートが共通に接続されるとともに、ドレインが共通に接続されることでインバータを構成している。また、Pチャンネル電界効果トランジスタM12とNチャンネル電界効果トランジスタM14とは、ゲートが共通に接続されるとともに、ドレインが共通に接続されることでインバータを構成している。
図6は、本発明の第4実施形態に係る比較器に用いられるスイッチ切り替え部の構成例を示すブロック図である。
図6において、Pチャンネル電界効果トランジスタM11、M12は、その一方の入力が他方の出力に互いに接続されることで、クロスカップル接続されている。また、Nチャンネル電界効果トランジスタM13、M14は、その一方の入力が他方の出力に互いに接続されることで、クロスカップル接続されている。そして、Pチャンネル電界効果トランジスタM11とNチャンネル電界効果トランジスタM13とは、ゲートが共通に接続されるとともに、ドレインが共通に接続されることでインバータを構成している。また、Pチャンネル電界効果トランジスタM12とNチャンネル電界効果トランジスタM14とは、ゲートが共通に接続されるとともに、ドレインが共通に接続されることでインバータを構成している。
そして、Pチャンネル電界効果トランジスタM12のゲートと、Nチャンネル電界効果トランジスタM14のゲートと、Pチャンネル電界効果トランジスタM11のドレインと、Nチャンネル電界効果トランジスタM13のドレインは、インバータIV1を介して出力信号VoutP´の出力端子に接続されている。また、Pチャンネル電界効果トランジスタM11のゲートと、Nチャンネル電界効果トランジスタM13のゲートと、Pチャンネル電界効果トランジスタM12のドレインと、Nチャンネル電界効果トランジスタM14のドレインは、インバータIV2を介して出力信号VoutN´の出力端子に接続されている。また、Pチャンネル電界効果トランジスタM11、M12のソースは電源電位に接続され、Nチャンネル電界効果トランジスタM13、M14のソースはグランド電位に接続されている。
そして、例えば、Pチャンネル電界効果トランジスタM11の方が、Pチャンネル電界効果トランジスタM12よりもしきい値電圧が低いものとすると、電源投入時に、Pチャンネル電界効果トランジスタM12およびNチャンネル電界効果トランジスタM13がオフするとともに、Pチャンネル電界効果トランジスタM11およびNチャンネル電界効果トランジスタM14がオンする。このため、出力信号VoutP´は、論理値‘0’になるとともに、出力信号VoutN´は、論理値‘1’になる。
また、Pチャンネル電界効果トランジスタM11のゲートには、グランド電位が印加されるとともに、Pチャンネル電界効果トランジスタM12のゲートには、電源電位が印加され、Pチャンネル電界効果トランジスタM11の方がPチャンネル電界効果トランジスタM12よりも、NBTIによる劣化が速く進む。
そして、Pチャンネル電界効果トランジスタM11の方が、Pチャンネル電界効果トランジスタM12よりもしきい値電圧が高くなったものとすると、次の電源投入時においては、Pチャンネル電界効果トランジスタM12およびNチャンネル電界効果トランジスタM13がオンするとともに、Pチャンネル電界効果トランジスタM11およびNチャンネル電界効果トランジスタM14がオフする。このため、出力信号VoutP´は、論理値‘0’から論理値‘1’に反転するとともに、出力信号VoutN´は、論理値‘1’から論理値‘0’に反転する。
このように、比較動作の停止状態から動作状態に復帰するごとに、Pチャンネル電界効果トランジスタM11、M12のうちのNBTIによる劣化量の少ない方が次に劣化するように、出力信号VoutP´、VoutN´が反転する。
そして、この図6の構成を図1のスイッチ切り替え部13として用いることにより、比較動作の停止状態から動作状態に復帰するごとに、Pチャンネル電界効果トランジスタM11、M12のうちのNBTIによる劣化量の少ない方が次に劣化するように、入力信号Vin1、Vin2を入れ替えることができる。
そして、この図6の構成を図1のスイッチ切り替え部13として用いることにより、比較動作の停止状態から動作状態に復帰するごとに、Pチャンネル電界効果トランジスタM11、M12のうちのNBTIによる劣化量の少ない方が次に劣化するように、入力信号Vin1、Vin2を入れ替えることができる。
(第5実施形態)
図7は、本発明の第5実施形態に係る比較器の概略構成を示すブロック図である。
図7において、比較器には、プリアンプPA2、スイッチSW23、SW24、ラッチ回路LH2およびスイッチ切り替え部23が設けられている。ここで、プリアンプPA2は、入力信号Vin1と入力信号Vin2との差分を増幅することができる。ラッチ回路LH2は、入力信号Vin1と入力信号Vin2との大小関係に応じて論理値‘0’または論理値‘1’を保持し、出力信号VoutNまたは出力信号VoutPとして出力することができる。
図7は、本発明の第5実施形態に係る比較器の概略構成を示すブロック図である。
図7において、比較器には、プリアンプPA2、スイッチSW23、SW24、ラッチ回路LH2およびスイッチ切り替え部23が設けられている。ここで、プリアンプPA2は、入力信号Vin1と入力信号Vin2との差分を増幅することができる。ラッチ回路LH2は、入力信号Vin1と入力信号Vin2との大小関係に応じて論理値‘0’または論理値‘1’を保持し、出力信号VoutNまたは出力信号VoutPとして出力することができる。
スイッチSW23、SW24は、ラッチ回路LH2にて論理値‘0’または論理値‘1’が保持された時に、プリアンプPA2とラッチ回路LH2とを遮断し、電源電位がプリアンプPA2の出力側にかからないようにしてプリアンプPA2を保護することができる。
ここで、ラッチ回路LH2には、Pチャンネル電界効果トランジスタM21、M22、Nチャンネル電界効果トランジスタM23、M24およびスイッチSW21、SW22が設けられている。
そして、Pチャンネル電界効果トランジスタM21、M22は、その一方の入力が他方の出力に互いに接続されることで、クロスカップル接続されている。また、Nチャンネル電界効果トランジスタM23、M24は、その一方の入力が他方の出力に互いに接続されることで、クロスカップル接続されている。また、Pチャンネル電界効果トランジスタM21、M22のソースは電源電位に接続され、Nチャンネル電界効果トランジスタM23、M24のソースはグランド電位に接続されている。
また、スイッチSW21は、Pチャンネル電界効果トランジスタM21のドレインと、Pチャンネル電界効果トランジスタM22のドレインとを切り替えて、Nチャンネル電界効果トランジスタM23のドレインに接続することができる。スイッチSW22は、Pチャンネル電界効果トランジスタM21のドレインと、Pチャンネル電界効果トランジスタM22のドレインとを切り替えて、Nチャンネル電界効果トランジスタM24のドレインに接続することができる。スイッチ切り替え部23は、Pチャンネル電界効果トランジスタM21、M22のドレインが切り替えられて、Nチャンネル電界効果トランジスタM23、M24のドレインに接続されるようにスイッチSW21、SW22に指示することができる。なお、スイッチ切り替え部23は、Pチャンネル電界効果トランジスタM21、M22のゲートにグランド電位が印加される期間と、Pチャンネル電界効果トランジスタM21、M22のゲートに電源電位が印加される期間とが均等化されるように、Pチャンネル電界効果トランジスタM21、M22のドレインとの接続を互いに切り替えることが好ましい。
そして、スイッチ切り替え部23にてスイッチSW21がPチャンネル電界効果トランジスタM21のドレイン側に切り替えられるとともに、スイッチSW22がPチャンネル電界効果トランジスタM22のドレイン側に切り替えられたものとする。
そして、入力信号Vin1、Vin2がプリアンプPA2に入力されると、入力信号Vin1、Vin2の差分がプリアンプPA2にて増幅される。そして、スイッチSW23、SW24がオンすると、プリアンプPA2からの出力がラッチ回路LH2に入力され、入力信号Vin1、Vin2の大小に応じて、出力信号VoutPがグランド電位になったり、電源電位になったりする。
例えば、入力信号Vin1より入力信号Vin2の方が大きい場合、Pチャンネル電界効果トランジスタM22およびNチャンネル電界効果トランジスタM23がオンするとともに、Pチャンネル電界効果トランジスタM21およびNチャンネル電界効果トランジスタM24がオフする。このため、Pチャンネル電界効果トランジスタM21のドレインおよびNチャンネル電界効果トランジスタM23のドレインはグランド電位になり、出力信号VoutNがグランド電位になるとともに、Pチャンネル電界効果トランジスタM22のゲートおよびNチャンネル電界効果トランジスタM24のゲートはグランド電位になる。また、Pチャンネル電界効果トランジスタM22のドレインおよびNチャンネル電界効果トランジスタM24のドレインは電源電位になり、出力信号VoutPが電源電位になるとともに、Pチャンネル電界効果トランジスタM21のゲートおよびNチャンネル電界効果トランジスタM23のゲートは電源電位になる。
ここで、Pチャンネル電界効果トランジスタM21、M22のゲートに電圧が印加されると、NBTIによってPチャンネル電界効果トランジスタM21、M22のしきい値電圧が変動する。そして、Pチャンネル電界効果トランジスタM22に印加される電圧の方がPチャンネル電界効果トランジスタM21に印加される電圧よりも小さいと、Pチャンネル電界効果トランジスタM22の方がしきい値電圧の上昇分が大きくなる。
そして、所定期間の経過後、スイッチ切り替え部23にてスイッチSW21がPチャンネル電界効果トランジスタM22のドレイン側に切り替えられるとともに、スイッチSW22がPチャンネル電界効果トランジスタM21のドレイン側に切り替えられたものとする。そして、入力信号Vin1より入力信号Vin2の方が大きい場合、Pチャンネル電界効果トランジスタM21およびNチャンネル電界効果トランジスタM23がオンするとともに、Pチャンネル電界効果トランジスタM22およびNチャンネル電界効果トランジスタM24がオフする。
このため、Pチャンネル電界効果トランジスタM21のドレインおよびNチャンネル電界効果トランジスタM24のドレインは電源電位になり、出力信号VoutPが電源電位になるとともに、Pチャンネル電界効果トランジスタM22のゲートおよびNチャンネル電界効果トランジスタM23のゲートは電源電位になる。また、Pチャンネル電界効果トランジスタM22のドレインおよびNチャンネル電界効果トランジスタM23のドレインはグランド電位になり、出力信号VoutNがグランド電位になるとともに、Pチャンネル電界効果トランジスタM21のゲートおよびNチャンネル電界効果トランジスタM24のゲートはグランド電位になる。
このため、Pチャンネル電界効果トランジスタM22に印加される電圧の方がPチャンネル電界効果トランジスタM21に印加される電圧よりも大きくなり、Pチャンネル電界効果トランジスタM22の方がしきい値電圧の上昇分が小さくなる。この結果、入力信号Vin1より入力信号Vin2の方が大きい場合においても、Pチャンネル電界効果トランジスタM21のしきい値電圧の上昇分と、Pチャンネル電界効果トランジスタM22のしきい値電圧の上昇分とが均一化される。
従って、図2(a)の期間t1よりも期間t2の方が長い場合においても、カップリング・コンデンサを用いることなく、比較器に発生する入力換算オフセットを低減することが可能となり、回路面積の増大を抑制しつつ、入力信号Vin1、Vin2の大小関係の判定に誤りが発生するのを防止することができる。
(第6実施形態)
図8は、本発明の第6実施形態に係るAD変換器の概略構成を示すブロック図である。
図8において、AD変換器には、N(Nは2以上の整数)個の比較回路H1〜HN、N+2個の抵抗R0〜RN+1、N個のスイッチS1〜SN、スイッチ切り替え部33およびエンコーダ32が設けられている。なお、抵抗R0〜RN+1の抵抗値は、互いに等しくなるように設定することができる。
図8は、本発明の第6実施形態に係るAD変換器の概略構成を示すブロック図である。
図8において、AD変換器には、N(Nは2以上の整数)個の比較回路H1〜HN、N+2個の抵抗R0〜RN+1、N個のスイッチS1〜SN、スイッチ切り替え部33およびエンコーダ32が設けられている。なお、抵抗R0〜RN+1の抵抗値は、互いに等しくなるように設定することができる。
ここで、抵抗R0〜RN+1は順次直列接続され、高電位VREFHと低電位VREFLとの差電圧を分圧したN個の基準信号Vf1〜VfNを生成することができる。比較回路H1〜HNは、アナログ入力信号Ainと、抵抗R0〜RN+1にて生成されたN個の基準信号Vf1〜VfNとをそれぞれ並列に比較し、アナログ入力信号Ainが基準信号Vf1〜VfNよりも小さいならば論理値‘0’を出力信号D1〜DNとしてそれぞれ出力し、アナログ入力信号Ainが基準信号Vf1〜VfNよりも大きいならば論理値‘1’を出力信号D1〜DNとしてそれぞれ出力することができる。
スイッチS1〜SNは、抵抗R0〜RN+1にて生成されたN個の基準信号Vf1〜VfNを入れ替えて、比較回路H1〜HNにそれぞれ入力することができる。なお、比較回路H1〜HNにそれぞれ入力される基準信号Vf1〜VfNを入れ替える場合、電圧値のより大きな基準信号Vf1〜VfNと、電圧値のより小さな基準信号Vf1〜VfNとを組にして入れ替えることが好ましい。例えば、スイッチS1〜SNは、比較回路H1〜HNの入力を、抵抗R1〜RN側にそれぞれ切り替えたり、抵抗RN〜R1側にそれぞれ切り替えたりすることができる。
スイッチ切り替え部33は、比較回路H1〜HNにそれぞれ入力される基準信号Vf1〜VfNを互いに入れ替えるようにスイッチS1〜SNに指示することができる。エンコーダ32は、スイッチS1〜SNによる基準信号Vf1〜VfNの入れ替えが行われた場合においても、基準信号Vf1〜VfNの入れ替えが行われない時と同一のデジタル出力信号Doutが得られるように、比較回路H1〜HNからの出力信号D1〜DNの論理値を変更することができる。
そして、スイッチ切り替え部33にてスイッチS1〜SNが抵抗R1〜RN側にそれぞれ切り替えられたものとする。そして、アナログ入力信号Ainが比較回路H1〜HNに入力されると、抵抗R0〜RN+1にて生成されたN個の基準信号Vf1〜VfNと並列に比較され、アナログ入力信号AinとN個の基準信号Vf1〜VfNとの大小に応じた出力信号D1〜DNが比較回路H1〜HNからそれぞれ出力される。
ここで、スイッチS1〜SNが抵抗R1〜RN側にそれぞれ切り替えられた場合、比較回路H1〜HNには基準信号Vf1〜VfNがそれぞれ入力され、基準信号Vf1〜VfNの電圧値は、比較回路H1から比較回路HNに向かって順次大きくなる。このため、出力信号D1〜DNが論理値‘0’になっている時間は、出力信号D1から出力信号DNに向かって順次長くなり、出力信号D1〜DNが論理値‘1’になっている時間は、出力信号DNから出力信号D1に向かって順次長くなる。従って、比較回路H1〜HNにおいて、クロスカップル接続された1対のPチャンネル電界効果トランジスタの一方のNBTIによる劣化量が、比較回路H1〜HNの順で増大する。
そして、所定期間の経過後、スイッチ切り替え部33にてスイッチS1〜SNが抵抗RN〜R1側にそれぞれ切り替えられたものとする。そして、アナログ入力信号Ainが比較回路H1〜HNに入力されると、抵抗R0〜RN+1にて生成されたN個の基準信号Vf1〜VfNと並列に比較され、アナログ入力信号AinとN個の基準信号Vf1〜VfNとの大小に応じた出力信号D1〜DNが比較回路H1〜HNからそれぞれ出力される。
ここで、スイッチS1〜SNが抵抗RN〜R1側にそれぞれ切り替えられた場合、比較回路H1〜HNには基準信号VfN〜Vf1がそれぞれ入力され、基準信号VfN〜Vf1の電圧値は、比較回路H1から比較回路HNに向かって順次小さくなる。このため、出力信号D1〜DNが論理値‘0’になっている時間は、出力信号DNから出力信号D1に向かって順次長くなり、出力信号D1〜DNが論理値‘1’になっている時間は、出力信号D1から出力信号DNに向かって順次長くなる。
従って、比較回路H1〜HNにおいて、クロスカップル接続された1対のPチャンネル電界効果トランジスタの他方のNBTIによる劣化量が、比較回路Hn〜H1の順で増大する。この結果、クロスカップル接続された1対のPチャンネル電界効果トランジスタが比較回路H1〜HNにそれぞれ設けられている場合においても、これら1対のPチャンネル電界効果トランジスタのNBTIによる劣化量を均一化することができ、AD変換器の誤動作を防止することができる。
(第7実施形態)
図9は、本発明の第7実施形態に係るAD変換器の概略構成を示すブロック図である。
図9において、AD変換器には、N(Nは2以上の整数)個の比較回路H21〜H2N、N+2個の抵抗R20〜R2N+1、スイッチSWH、SWL、スイッチ切り替え部43およびエンコーダ42が設けられている。なお、抵抗R20〜R2N+1の抵抗値は、互いに等しくなるように設定することができる。
図9は、本発明の第7実施形態に係るAD変換器の概略構成を示すブロック図である。
図9において、AD変換器には、N(Nは2以上の整数)個の比較回路H21〜H2N、N+2個の抵抗R20〜R2N+1、スイッチSWH、SWL、スイッチ切り替え部43およびエンコーダ42が設けられている。なお、抵抗R20〜R2N+1の抵抗値は、互いに等しくなるように設定することができる。
ここで、抵抗R20〜R2N+1は順次直列接続され、高電位VREFHと低電位VREFLとの差電圧を分圧したN個の基準信号Vf1〜VfNを生成することができる。比較回路H21〜H2Nは、アナログ入力信号Ainと、抵抗R20〜R2N+1にて生成されたN個の基準信号Vf1〜VfNとをそれぞれ並列に比較し、アナログ入力信号Ainが基準信号Vf1〜VfNよりも小さいならば論理値‘0’を出力信号D1〜DNとしてそれぞれ出力し、アナログ入力信号Ainが基準信号Vf1〜VfNよりも大きいならば論理値‘1’を出力信号D1〜DNとしてそれぞれ出力することができる。
スイッチSWH、SWLは、抵抗R0〜RN+1の直列回路の両端に入力される高電位VREFHと低電位VREFLとを入れ替えることができる。スイッチ切り替え部43は、抵抗R0〜RN+1の直列回路の両端に入力される高電位VREFHと低電位VREFLとを入れ替えるようにスイッチSWH、SWLに指示することができる。エンコーダ42は、スイッチSWH、SWLによる高電位VREFHと低電位VREFLとの入れ替えが行われた場合においても、高電位VREFHと低電位VREFLとの入れ替えが行われない時と同一のデジタル出力信号Doutが得られるように、比較回路H1〜HNからの出力信号D1〜DNの論理値を変更することができる。
そして、スイッチ切り替え部43にてスイッチSWLが抵抗R20側に切り替えられるとともに、スイッチSWHが抵抗R2N+1側に切り替えられたものとする。そして、アナログ入力信号Ainが比較回路H1〜HNに入力されると、抵抗R0〜RN+1にて生成されたN個の基準信号Vf1〜VfNと並列に比較され、アナログ入力信号AinとN個の基準信号Vf1〜VfNとの大小に応じた出力信号D1〜DNが比較回路H21〜H2Nからそれぞれ出力される。
ここで、スイッチSWLが抵抗R20側に切り替えられるとともに、スイッチSWHが抵抗R2N+1側に切り替えられた場合、抵抗R20側には低電位VREFLが印加されるとともに、抵抗R2N+1側には高電位VREFHが印加される。この場合、比較回路H21〜H2Nにそれぞれ入力される基準信号Vf1〜VfNの電圧値は、比較回路H21から比較回路H2Nに向かって順次大きくなる。このため、出力信号D1〜DNが論理値‘0’になっている時間は、出力信号D1から出力信号DNに向かって順次長くなり、出力信号D1〜DNが論理値‘1’になっている時間は、出力信号DNから出力信号D1に向かって順次長くなる。従って、比較回路H21〜H2Nにおいて、クロスカップル接続された1対のPチャンネル電界効果トランジスタの一方のNBTIによる劣化量が、比較回路H21〜H2Nの順に増大する。
そして、所定期間の経過後、スイッチ切り替え部43にてスイッチSWLが抵抗R2N+1側に切り替えられるとともに、スイッチSWHが抵抗R20側に切り替えられたものとする。そして、アナログ入力信号Ainが比較回路H21〜H2Nに入力されると、抵抗R20〜R2N+1にて生成されたN個の基準信号Vf1〜VfNと並列に比較され、アナログ入力信号AinとN個の基準信号Vf1〜VfNとの大小に応じた出力信号D1〜DNが比較回路H21〜H2Nからそれぞれ出力される。
ここで、スイッチSWLが抵抗R2N+1側に切り替えられるとともに、スイッチSWHが抵抗R20側に切り替えられた場合、比較回路H21〜H2Nにそれぞれ入力される基準信号Vf1〜VfNの電圧値は、比較回路H21から比較回路H2Nに向かって順次小さくなる。このため、出力信号D1〜DNが論理値‘0’になっている時間は、出力信号DNから出力信号D1に向かって順次長くなり、出力信号D1〜DNが論理値‘1’になっている時間は、出力信号D1から出力信号DNに向かって順次長くなる。
従って、比較回路H21〜H2Nにおいて、クロスカップル接続された1対のPチャンネル電界効果トランジスタの他方のNBTIによる劣化量が、比較回路H2N〜H21の順で増大する。この結果、クロスカップル接続された1対のPチャンネル電界効果トランジスタが比較回路H21〜H2Nにそれぞれ設けられている場合においても、スイッチSWH、SWLの個数の増大を抑制しつつ、これら1対のPチャンネル電界効果トランジスタのNBTIによる劣化量を均一化することができ、図8の構成よりも回路面積を低減しつつ、AD変換器の誤動作を防止することができる。
11、H1〜HN、H21〜H2N 比較回路、11´ 変動量評価用比較回路、12 論理反転回路、13、23、33、43 スイッチ切り替え部、SW1〜SW4、SW1´、SW2´、SW21〜SW24、S1〜SN、SWH、SWL スイッチ、PA1、PA2 プリアンプ、LH1、LH2 ラッチ回路、M1、M2、M11、M12、M21、M22 Pチャンネル電界効果トランジスタ、M3、M4、M13、M14、M23、M24 Nチャンネル電界効果トランジスタ、14 フリップフロップ、15 変動量評価用比較器、16 劣化量検出回路、IV1、IV2 インバータ、32、42 エンコーダ、R0〜RN+1、R20〜R2N+1 抵抗
Claims (5)
- 第1の入力信号と第2の入力信号を比較する比較回路と、
前記第1の入力信号と前記第2の入力信号とを互いに入れ替えて前記比較回路に入力する入力入れ替え部と、
前記入力入れ替え部による入力信号の入れ替え結果に基づいて、前記比較回路からの出力を互いに入れ替える出力入れ替え部とを備えることを特徴とする比較器。 - 互いにクロスカップル接続された第1および第2のPチャンネル電界効果トランジスタと、
互いにクロスカップル接続された第1および第2のNチャンネル電界効果トランジスタと、
前記第1のPチャンネル電界効果トランジスタと第1のNチャンネル電界効果トランジスタとが直列接続され、かつ前記第2のPチャンネル電界効果トランジスタと第2のNチャンネル電界効果トランジスタとが直列接続された状態と、前記第1のPチャンネル電界効果トランジスタと第2のNチャンネル電界効果トランジスタとが直列接続され、かつ前記第2のPチャンネル電界効果トランジスタと第1のNチャンネル電界効果トランジスタとが直列接続された状態とを切り替える切り替え部とを備えることを特徴とする比較器。 - 前記入力入れ替え部は、
第1の参照信号と第2の参照信号を比較する変動量評価用比較回路と、
前記変動量評価用比較回路からの出力に基づいて、前記第1の入力信号と前記第2の入力信号との入れ替えを指示する劣化量検出回路とを備えることを特徴とする請求項1または2に記載の比較器。 - アナログ入力信号を互いに異なる基準信号と並列に比較する複数の比較器と、
前記比較器に入力される基準信号を入れ替える入力入れ替え部と、
前記入力入れ替え部による基準信号の入れ替え結果に基づいて、前記比較器からの出力を入れ替えるエンコーダとを備えることを特徴とするAD変換器。 - 高電位と低電位の差電圧を分圧することにより、互いに異なる基準信号を生成する分圧回路と、
アナログ入力信号を前記分圧回路にて生成された互いに異なる基準信号と並列に比較する複数の比較器と、
前記分圧回路に入力される前記高電位と前記低電位を入れ替える入力入れ替え部と、
前記入力入れ替え部による前記高電位と前記低電位の入れ替え結果に基づいて、前記比較器からの出力を入れ替えるエンコーダとを備えることを特徴とするAD変換器。
Priority Applications (1)
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JP2018044779A (ja) * | 2016-09-12 | 2018-03-22 | セイコーエプソン株式会社 | 回路装置、電気光学装置及び電子機器 |
-
2009
- 2009-03-18 JP JP2009066477A patent/JP2010220049A/ja active Pending
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JP7003395B2 (ja) | 2016-09-12 | 2022-01-20 | セイコーエプソン株式会社 | 回路装置、電気光学装置及び電子機器 |
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