JP2006513597A - アナログ・デジタル変換器 - Google Patents
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Abstract
複数の比較器のそれぞれを逐次比較方式で選択的に使用可能または使用不能にし、それらの比較器からの出力を合計してデジタル信号を生成するアナログ・デジタル変換器である。実際の比較器の間に仮想比較器の補間出力を形成するように計算した比率で隣接する比較器の出力を重み付けして混合することにより、変換器に固定ハードウェア要素を追加しなくても、このような仮想比較器を多数作成することができる。これにより、変換器は、信号を比較するための実際のハードウェア要素をN個しか使用せずに、nビットのデジタル出力を生成することができる(N<2n−1)。変換器内の複数の比較器はそれぞれ、使用可能信号用の入力を有し、使用可能信号は、個々の比較器を使用可能または使用不能にし、それらの出力を修正するように操作することができる。このような変換器を用いてアナログ入力信号をデジタル信号に変換する方法も開示する。
Description
本発明はアナログ・デジタル変換器に関し、特に、より多数の出力ビットを比較的低いハードウェア要件で生成する仮想比較器を備えたアナログ・デジタル変換器に関する。
アナログ・デジタル変換器は、当技術分野では周知である。1つのタイプのアナログ・デジタル変換器として、「逐次比較型」変換器がある。逐次比較型変換器は、入力アナログ信号のレベルに関する数ビットの情報を時間的に連続して収集するように構成されている。個々のビット集合はそれぞれ、その他の収集ビットとともにコンパイルされ、そのアナログ・デジタル変換器によって決まる所望の確度または分解能で入力信号を特徴付ける。通常は、逐次比較型変換器は、単一の比較器を使用して、各クロック・サイクルで一度に1ビットの情報を得る。動作においては、各クロック・サイクルの間に、単一の比較器が入力信号と単一の基準信号とを比較して、1ビットの情報を提供する。次いで、この1ビットに基づいてこの基準信号を調節する。第2のクロック・サイクルでは、調節した基準信号を用いて別のビットを得る。このプロセスを、所望の分解能および確度のデジタル出力に必要なビット数を得るために十分な所定数のクロック・サイクル分繰り返す。その後、プロセスの終了時に、収集したビットをアセンブルして、所望の分解能および確度の変換器のデジタル出力を送出する。
2n−1個未満の比較器を用いてnビットのデジタル出力を生成することができる有効なアナログ・デジタル変換器を作成する様々な試みがなされている。1つの従来例では、アナログ・デジタル変換器は、複数の「疑似比較器」を使用することにより、2n−1個未満の比較器を使用することになっている。これらの疑似比較器は、中間出力を生成するように、離間させた実際の比較器の対の間に配置される。これらの出力は、比較器出力の重み付け平均に基づいてその位置の実際の比較器の出力をシミュレートするように調節されている。この回路では、入力基準ノードにおける「主要な」比較器の数は減少するが、これらの疑似比較器は、依然として変換器回路内に実際に存在する別個の「ハードウェア」要素である。これらの要素は、実際には入力基準ノードに接続されていないが、常に一定かつ所定の補間可能な間隔で存在する。したがって、回路要素は現実には減少していない。もう1つの問題は、所定の疑似比較器ハードウェア要素は可変ではなく、柔軟性がないことである。
したがって、回路要素の数を比較的少なくしながら、複数のデータ・ビットを同時に収集する装置および方法が必要とされている。本発明が洗練された方法でこれを実現することが分かるであろう。
本発明は、複数の比較器を逐次比較方式で構成したアナログ・デジタル変換器、およびそれに関連する方法を提供するものである。動作中には、この変換器は、個々の比較器からの出力を選択的に使用可能または使用不能にし、それらの出力を合計してデジタル信号出力を生成するように構成される。さらに、実際の比較器の間に仮想比較器の補間出力を形成するように計算した比率で、隣接する比較器の出力を重み付けして混合することにより、補間出力を得ることができる。したがって、変換器に固定ハードウェア要素を追加しなくても、このような仮想比較器を数多く生成することができる。これにより、変換器は、信号を比較するための実際のハードウェア要素を比較的少数だけ使用して、比較的ビット数の大きなデジタル出力を生成することができる。
変換器内の複数の比較器はそれぞれ、基準信号及び又はアナログ入力信号のための追加的入力を有する。各比較器は、さらに使用可能信号のための入力を含み、この信号に応答して比較器を動作可能又は不能にするように構成される。各比較器は、また、使用可能信号に比例した線形出力を生成する構成要素も有する。したがって、本発明によれば、所望の比率で使用可能信号を修正することによって、ある範囲にわたって比較器の出力を修正することができる。
本発明は、ある入力範囲にわたって個々の比較器を選択的に使用可能または使用不能にし、それらの比較器の出力を合計する逐次比較方式で、アナログ入力信号をデジタル信号に変換する方法を提供する。使用可能信号を変化させて様々な程度に比較器を使用可能および使用不能にすることにより、簡単に仮想比較器を作成することができる。したがって、隣接する比較器の出力は、様々な比率で重み付けし、混合することができる。これにより、実際の比較器の出力の間の中間出力の動作によって仮想比較器が生成される。
本発明によるアナログ・デジタル変換器は、逐次比較方式で動作する。従来の逐次比較型アナログ・デジタル変換器とは異なり、本発明により構成される変換器は、比較器を1つだけではなく複数含む。本発明によれば、この変換器では、多数の比較器を使用するが、任意の時点では、そのうちの少数の比較器だけが使用可能となる。さらに、任意の2つの比較器の出力を補間して、その2つの比較器の間に収まる信号範囲からデジタル・データ情報を生成することができる。こうして、仮想比較器が生成される。以下では、アナログ信号をデジタル出力に変換する際に使用する逐次比較型比較器に関連して本発明について述べる。ただし、本発明の趣旨および範囲を逸脱することなく本発明のその他の有用な応用も実施することができ、本発明の範囲は添付の特許請求の範囲に定義されていることを当業者なら理解されたい。
図1は、フラッシュ型アナログ・デジタル変換器として従来使用される回路を示す概略図である。この回路は、本発明の一実施形態による逐次比較型変換器としても使用することができる。逐次比較型変換器100は、入力インピーダンス・ネットワークによって規定されるノードで対応する複数の基準信号に接続された複数の比較器を含む。フィードバック経路内にDACを配置する必要がないので、このことは、このような変換器で通常使用される単一の比較器に優る改善点である。図1に示すように、直列接続抵抗器チェーンの形をした入力インピーダンス・ネットワークは、N個の抵抗器R1、R2、R3、...RNを含む。これらの抵抗器は、それらの間に画定された中間ノードを有し、N個の比較器C1、C2、C3、...CNに基準信号を供給する。図1に詳細に示すこの例では、N=6であり、6個の抵抗器および6個の比較器が与えられている。ただし、Nは、1より大きい任意の整数にしても本発明を逸脱することはない。さらに図1を参照して、これら複数の基準信号の電圧レベルは、抵抗器チェーンの両端間に印加される信号VleftおよびVrightによって設定される。入力電圧Vrightは、接地電位を表すこともあるが、適用分野によっては別の電圧レベルを表すこともある。本発明の範囲を逸脱することなくいずれかの電圧基準で発生する電圧レベルが様々に変化することもできることは、当業者なら理解するであろう。比較器C1、C2、C3、...CNはそれぞれ、アナログ入力信号Vinを受信するよう構成された端子に接続された第1の入力を有する。各比較器は、抵抗器R1、R2、R3、...RNによって規定されるインピーダンス・ネットワーク内のノードの1つに接続された第2の入力も含む。比較器C1、C2、C3、...CNそれぞれの出力V1、out、V2、out、V3、out、...VN、outは結合され、例えばエンコーダまたはデータ変換器(図示せず)によって、所望数n個のビットを有するデジタル出力ワードに変換される。あるいは、これらの出力は、結合され、n個の別個のデジタル信号出力に変換することもできる。比較器の数Nは、従来のシステムでは、通常は少なくとも2n−1に等しくなる。しかし、本発明によれば、有限数のノードを使用して、任意の2つのノード間のデジタル・データ・ビット値を補間することができる。したがって、仮想比較器を生成して、データ・ビットに関する情報サンプルを実際の比較器の数よりも多く生成することができる。
さらに図1を参照すると、本発明によれば、変換器100は、逐次比較方式で動作する。特に、本発明の一実施形態によれば、任意の時点で、複数の比較器C1、C2、C3、...CNのうちただ1つの比較器しか使用可能にならず、残りの比較器は使用不能である。こうして、変換器100は、従来通りの逐次比較方式で動作し、複数のデータ・ビットが同時に収集されるのではなく、各クロック・サイクルごとに1つのビット・サンプルが収集される。
複数の比較器C1、C2、C3、...CNはそれぞれ、量Vi、out=Vi・Eiを出力する。ここで、1≦i≦Nであり、Viは入力信号Vinと比較器Ciに印加される基準信号との差である。この数式において、Eiは使用可能信号の値である。一実施形態では、Ei=0のときに比較器が使用不能になり、Ei=1のときに比較器が使用可能になる。すべての比較器C1、C2、C3、...CNの出力Vi、outをグループとして合計すると、全体出力Voutは以下の数式1で表される。
前述の選択的使用可能プロセスでは、使用可能となった比較器の出力の値が、そのグループの出力点で得られるようになる。したがって、変換器100が個々の比較器を選択的に使用可能にし、その後すべての比較器の出力を合計した場合には、使用可能となった比較器の出力のみが表されることになる。かくして、従来の逐次比較型変換器と同等のものは、このようにして単に比較器C1、C2、C3、...CNのそれぞれを選択的に使用可能にすることによって得られる。本発明によれば、任意の1つの比較器のEの値が2つの整数、例えば1.5と2の間で変化する場合には、ノード1とノード2の間で生じる信号の一部から別の値を得ることができる。したがって、ノード1とノード2の間に仮想比較器が生成される。
本発明の一実施形態によるアナログ・デジタル変換器100は以下のように動作する。最初に、中間点の比較器すなわちC0.5Nが使用可能とされる。次いで、入力信号Vinのレベルがこの中間点の基準信号のレベルより高いことを出力V0.5N、outが示した場合には、この中間点比較器C0.5Nは使用不能とされ、3/4点比較器C0.75Nが使用可能とされる。逆に、入力信号のレベルがこの中間点の基準信号のレベルより低いことを出力V0.5N、outが示した場合には、中間点比較器C0.5Nは使用不能とされ、1/4点比較器C0.25Nが使用可能とされる。逐次比較シーケンスでは、この手続きを繰り返し行うこともある。仮想比較器の確立は、ノード間の補間によって行われる。仮想比較器は、隣接する2つのノード間で生成することも、任意の2つのノード間で生成することもできる。好ましい実施形態では、隣接するノード間で補間を実行して、これらのノード間で発生するデータ・ビット・サンプルを収集する。このようにして、変換器回路の任意の隣接する2つのノード間に複数の仮想比較器を生成することができる。
本発明によれば、基本的に、比較器C1、C2、C3、...CNのアレイは、これらの比較器のうちの1つの使用可能信号パラメータEiを1に設定し、その他を0に維持する操作によって「プローブ」される。例えば、E5=1とし、i≠5としてEi=0とすると、入力信号Vinは第5の比較器C5の基準信号のみと効果的に比較される。逐次比較プロセスは、Eiパラメータの1つを1に設定し、その他のEパラメータを0に設定することにより進行する。従来の逐次比較型変換器では、このプロセスを終了したときに、n個のビットが得られていることになり、このとき入力は、例えば第23の比較器C23と第24の比較器C24の間にある。この時点で比較器C23とC24の間には中間点の比較器が存在しないので、出力を生成することができないことは明らかであろう。ただし、再度数式(1)を参照すると、E23=0.5かつE24=0.5である場合には、変換器100は、仮想の23・1/2比較器C23.5とのさらなる比較を表す出力を提供する。したがって、変換器100は、実際の比較器の間を線形的に補間することができる。入力電圧信号を測定するために、例えば64の部分に分割する電流を使用することに決めた場合には、E23=63/64、E24=1/64からE23=1/64、E24=63/64までを1/64ずつの増分で補間することができる。このように補間を行うことにより、比較器C23とC24の間にさらに64個の仮想比較器が生じる。したがって、実際の比較器は64個(すなわち26)しか用いずに、変換器100によって12ビットの情報を得ることができる。64個の比較器を有する従来の変換器の場合は、6ビットしか得ることができない。これら12ビットは、本発明によれば、どのようなハードウェア要素を追加することなく行われる。得られた中間比較器は仮想的なものであり、比較器またはその他の構成要素は追加されていない。本発明の好ましい実施形態では、2つ以上の隣接する比較器がそれぞれ使用可能とされる。これらの比較器の出力を重み付けし、中間仮想比較器の補間出力を提供するように計算した比率で混合する。本発明によるこの方法は、入力信号に関する情報サンプルをより多く提供することにより、ハードウェア要素の追加も必要とせずに、入力信号Vinを最も良くシミュレートする。
したがって、本発明によれば、実際の比較器の出力は、仮想比較器の出力を生成するように適切に補間される。さらに、仮想比較器は、別個のハードウェア要素として存在しないので、その仮想出力信号が時間変化するように時間的に修正することができる。実際の比較器C1、C2、C3、...CNでは、それらの出力を混合することで、様々な比較基準信号レベルにおいて逐次的に仮想比較器が構成される。
本発明の一実施形態は、信号を比較するために実際のハードウェア要素として存在する比較器の数よりもビット数が多いデジタル出力を生成することができるアナログ・デジタル変換器を提供するものである。例えば、比較器をN個使用した場合には、N<2n−1としてn個の出力ビットを生成することができる。ただし、本発明は、図1に示す直列接続抵抗器チェーンに限定されない。複数の比較器を有する任意のアナログ・デジタル変換器回路とともに使用するように本発明を容易に適応させることができることは当業者なら理解されよう。これは、入力信号が差動信号であっても非差動信号であっても可能である。例えば、本発明は、アナログ入力電圧信号を放物線波形の基準電圧信号に変換する従来の入力インピーダンス・ネットワークに適用することもできる。
図2を参照すると、図1と同様の変換器200の入力インピーダンス・ネットワークおよび比較器の部分が示してある。ただし、この場合には、複数の比較器C1、C2、C3、C4およびC5はそれぞれ、抵抗器R1、R2、R3、R4またはR5を含む対応する抵抗器バンク202の両端間に配置されている。この抵抗器のバンク202は、その間にノードN1、N2、N3およびN4を画定する複数の抵抗器を有する。各ノードから、対応する電流源G1、G2、G3およびG4は等しい電流を引き出す。入力信号Vinは、信号VleftとVrightの差として表され、本質的に差分となる。また、図2に示す入力インピーダンス・ネットワークも、放物線波形の基準電圧信号を生成する。したがって、基準信号の波形のゼロ電圧値は、入力信号Vinの関数としてノードN1、N2、N3およびN4に沿って異なる時間に発生する。本発明の実施態様は、図2に示すものと同様の入力インピーダンス・ネットワークを有する任意の変換器に適している。このような回路では、差動入力信号Vinは、入力インピーダンス・ネットワークの両端間に印加され、複数の比較器C1、C2、C3、...CNがこのネットワーク内のノードN1、N2、N3、...NN−1の間の差を測定する。従来のシステムでは、測定値は、ノードと入力信号Vin自体との間でとられる。実際に、本発明は、変換器が複数の比較器を使用し、各比較器が使用可能信号のための入力を含む場合には、任意の基準信号波形およびインピーダンス・ネットワークのアナログ・デジタル変換器に適している。
図3は、本発明を実施する回路を示す概略図である。変換器回路300は、変換器300内の選択的に使用可能にし得る複数の比較器304、C1、C2、C3、...CNの例である。この場合には、比較器C1、C2、C3、...CNの出力を合成して変換器300の出力を形成することができる。複数の比較器C1、C2、C3、...CNはそれぞれ複数の構成要素を接続してなり、これは所定の入力、特に使用可能信号の入力に比例した線形出力を有する。図3の複数の比較器304、C1、C2、C3、...CNを構成する具体的な構成要素は限定的なものではない。図3に示す回路の以下の詳細な説明に照らせば、本発明では、比較器C1、C2、C3、...CNが同様に線形な入出力特性を示す限り、これらの比較器を様々な構成にすることができることは当業者には明らかであろう。図3の変換器300において実施される本発明が理解されたら、これらの原理は、様々な程度に選択的に使用可能または使用不能にされて仮想比較器を生成する複数の比較器を有する任意のアナログ・デジタル変換器に適用することができる。本発明によれば、これら仮想比較器は、隣接するノード間に生じる補間電圧値を生成するように構成される。
図3に示す例では、変換器300は、N個の比較器Ciのバンク304を含む。各比較器は、一対の3端子半導体デバイスMi、1およびMi、2を含む。ここで、1≦i≦Nである。好ましい実施形態では、2つのデバイスの低インピーダンス接続は、バンク306の電流源Si、306のうちの1つと共通に接続される。電流源のバンク306は、個々の比較器Ciの使用可能信号を提供する。3端子デバイスMi、1およびMi、2は、例えば、電界効果トランジスタ(FET)デバイスまたはバイポーラ接合トランジスタ(BJT)デバイスにすることができる。任意のこのような具体的構成では、比較器Ciは、そのデバイスがどのように構成されているかによって、一対のデバイスのゲートまたはベースにおける電圧差に応答可能となる。デバイスMi、1およびMi、2がそれぞれ、図3に示すようにnチャネル型金属酸化物半導体FET(NMOS)デバイスからなる場合には、これらのデバイスのソースは共に電流源Siに接続されることになる。動作中には、電流源Siからの電流は、デバイスMi、1およびMi、2の相対ゲート電圧に応じて、2つのデバイスMi、1およびMi、2の間で分割されることになる。各対のデバイスMi、1およびMi、2は協働して、その対のデバイスMi、1およびMi、2のゲートの間に印加される電圧の差に応答する1つの比較器Ciを形成する。電圧差は、入力インピーダンス・ネットワークによって与えられる。すべてのデバイスMi、1のドレインは結合されて出力電流Ileftを提供し、すべてのデバイスMi、2のドレインは結合されて出力電流Irightを提供する。変換器300の出力は、出力電流IleftとIrightの差と考えることができる。これらの出力電流は、適当な電圧バイアス状態を保つに十分な低さのインピーダンスをもつ点を含むノードにおける電流である。
この例では、各比較器C1、C2、C3、...CNは、値Rをそれぞれ有し、それぞれ対応する抵抗器R1、R2、R3、...RNの両端間に配置される。これらの抵抗器は直列に接続され、それらの間にノードを画定する。これらのノードそれぞれから、対応する電流源G1、G2、G3、...GNは、値ISを有する等しい電流を引き出す。電流源のバンクおよび対応する抵抗器302から引き出すことで、入力信号Vinの関数としてゼロ電圧値が生じる放物線波形の基準電圧信号が生じる。入力電圧Vinは、信号VleftとVrightの差である。放物線波形の頂点にある比較器は、入力信号Vinが変化するにつれて変わる。このようにして、比較器C1、C2、C3、...CNは入力信号Vinに応答することができる。図3は、放物線波形の基準電圧信号を生成するように構成された入力インピーダンス・ネットワーク302に接続された比較器を示すが、比較器C1、C2、C3、...CNは、本発明の原理から逸脱することなく、当技術分野で既知のその他の入力インピーダンス・ネットワークに同様の方法で容易に接続することもできる。
再度図3の回路を参照すると、動作中には、各電流源Siは、比較器Ciを構成するデバイス対Mi、1およびMi、2を選択的に使用可能にする「プローブ」電流の形で使用可能信号を提供することができる。例えば、電流源S6のみが活動状態であって10.0μAに設定され、その他すべての電流源Si(i≠6)が0μAに設定された場合には、出力電流IleftとIrightの差は、単純に、デバイスM6、1およびM6、2のドレインからそれぞれ得られる比較器C6の出力に存在する電流の除法関数となる。
図4は、電流源S6からの電流10.0μAに応答してデバイスM6、1およびM6、2のドレインに生じる電流を縦軸に示し、デバイスM6、1およびM6、2のゲート間の入力電圧差の範囲を横軸に示すグラフである。生じうる入力電圧差の全範囲にわたって見ると、デバイスM6、1およびM6、2のドレインの出力電流は線形ではなく、すべての電流が電流源S6からデバイスM6、1のドレインに流れる一方の極端な状態から、すべての電流がデバイスM6、2のドレインに流れる状態まで変化する。ただし、変換器300(図3)を構成する回路では、このデバイス対M6、1およびM6、2は、デバイスM6、1とM6、2の間で電流がほぼ均等に分割されることになる伝達特性の「中央」付近のみで動作することが分かる。これは、「中央」からわずかな偏位しても線形である場合に起こり、デバイスM6、1およびM6、2の一方または他方が飽和する前にこれらのデバイスのゲートに印加することができる電圧の差の範囲が限られていることが分かる。1≦i≦NであるすべてのデバイスMi、1のドレインを結合して出力電流Ileftを提供し、すべてのデバイスMi、2のドレインを結合して出力電流Irightを提供する。この結合により、伝達特性全体における線形領域が拡大する。
この例では、変換器300の出力を全出力電流IleftとIrightの差と見なすことができ、また電流源S6のみが非ゼロ電流を提供して比較器C6だけが使用可能になるようにしているので、変換器300の出力が、比較器C6からの2つの出力電流の差であることは明らかである。これらは、図4のグラフに示すように、デバイスM6、1およびM6、2のドレインにおける出力である。これに関連して、図5は、変換器300の全体の出力を唯一の使用可能な比較器C6からの出力電流の差として示すグラフである。
デバイスM6、1およびM6、2のゲート間の電圧差がゼロであるときには、変換器300の出力もゼロである。したがって、変換器300の出力電流の差に応答する回路であれば、デバイスM6、1のゲートにおける電圧がデバイスM6、2のゲートにおける電圧と等しいときにのみゼロ入力を有することになる。再度図3を参照すると、この状態は、抵抗器R6の両端間の電圧差がゼロであるときにのみ生じることが分かる。これは、信号VleftとVrightの差によって抵抗器R6にゼロ電流が流れるときに起こりうる。R6のいずれかの端部のノードにおける電圧をVR6で表すと、図3についての基本回路解析から、数式2であることが分かる。
ここで、Rは各抵抗器R1、R2、R3、...RNの値であり、ISは、各電流源G1、G2、G3、...GNを流れる等しい電流の値である。再び基本回路解析を使用し、さらに一次方程式の重ね合わせを利用すると、信号Vleftが、
Vleft=VR6+5R・IS+4R・IS+3R・IS+2R・IS+R・IS
に等しくなければならず、したがって、数式3になることが分かる。
Vleft=VR6+5R・IS+4R・IS+3R・IS+2R・IS+R・IS
に等しくなければならず、したがって、数式3になることが分かる。
したがって、Vin=Vleft−Vrightである場合には、唯一の使用可能な比較器C6がゼロ出力を生じるためには、入力信号Vinの値が、数式4を満たさなければならない。
したがって、電流源S6のみが非ゼロ電流を供給する状況では、比較器C6のみが使用可能とされる。C6は、入力信号Vinと、値14R・ISを有する基準電圧信号とを比較する。
同様の解析を行うと、電流源S5のみが非ゼロ電流を供給する場合には、比較器C5のみが使用可能となることが分かる。また、比較器C5がゼロ出力を生じるためには、抵抗器R5の両端間の電圧差はゼロでなければならない。すなわち、
Vright=VR5+2R・IS+R・IS
であるので、数式5になる。
Vright=VR5+2R・IS+R・IS
であるので、数式5になる。
また、
Vleft=VR5+4R・IS+3R・IS+2R・IS+R・IS
であるので、数式6になる。
Vleft=VR5+4R・IS+3R・IS+2R・IS+R・IS
であるので、数式6になる。
Vin=Vleft−Vrightとすると、唯一の使用可能な比較器C5がゼロ出力を生じるためには、入力信号Vinの値が、数式7を満たさなければならない。
したがって、電流源S5のみが非ゼロ電流を供給する状況では、比較器C5のみが使用可能とされる。C5は、入力信号Vinと、値7R・ISを有する基準電圧信号とを比較する。
本発明の仮想比較器は、電流源S6および電流源S5の両方を同時に非ゼロ電流を供給するように設定した場合には、比較器C6およびC5の両方が同時に使用可能となるという所見に基づくものである。この場合、変換器300全体の有効な比較点は、14R・ISと7R・ISの間となる。電流源S6および電流源S5によって供給される2つの非ゼロ電流の合計が単一の非ゼロ電流源S6またはS5によって供給される単一の非ゼロ電流の値と等しい場合には、変換器300の出力は、図6に示すように出力電流IleftとIrightの差となる。
電流源S6および電流源S5双方からの電流を流すことができるようにすることの総合的な効果は、比較器C6からの出力電流の差が比較器C5からの出力電流の差と等しくかつ反対であるときにのみ、変換器300の出力がゼロになることである。狭い領域内では、比較器C5またはC6の出力はその入力と線形な関係にある。このために、変換器300の出力がゼロになるためには、比較器C5が比較する入力信号Vinと電圧基準信号との差が、比較器C5が比較する入力信号Vinと電圧基準信号との差と等しくかつ反対であることが必要である。数式(4)および(7)をこの原則に当てはめると、電流源S5およびS6の両方が等しい非ゼロ電流を供給する(例えば元の単一のプローブ電流10.0μAのうちそれぞれが5.0μAを供給する)ときには、数式8を満たさなければならない。
したがって、数式9になる。
これは、2つの比較器C5およびC6それぞれの電圧基準信号レベルの中間にある。したがって、電流源S5およびS6を活動化して比較器C5およびC6を同時に使用可能にする使用可能信号を供給することにより、変換器300は、比較器C5およびC6のいずれか一方を単独で使用可能とした場合に通常それらが入力信号Vinと比較することになるそれぞれの電圧基準信号レベルの間の電圧基準信号レベルと入力信号Vinとを比較することになる。
比較器C1、C2、C3、...CNの通常動作の範囲内で伝達特性が線形であることに基づいて、さらに解析すると、電流源S5およびS6から供給される電流が共に非ゼロであるが等しくはない場合には、これら不等の非ゼロ電流の比によって決まるさらに別の中間基準信号レベルが生じる。例えば、電流源S6が供給する電流が7.5μAであり、電流源S5が供給する電流が2.5μAであり、その比が3:1である場合には、入力信号Vinと比較器C6の基準信号レベルの間の電圧差(これは、普通ならば、変換器300が全体としてゼロ出力を生成するためには、入力信号Vinと比較器C5の基準信号レベルの差と等しくかつ反対であることが必要である)は、入力信号Vinと比較器C5の基準信号レベルの間の差の3分の1でよいことになり、数式10となる。
したがって、数式11となる。
これは、比較器C5の基準信号レベルと比較器C6の基準信号レベルの差の4分の3となる。
これらの例から、この回路が比例的に動作していること、ならびに任意の時点で比較器C1、C2、C3、...CNのうちのどれが使用可能になっていても、対応する電流源S1、S2、S3、...SNを介して比例的に電流に重み付けすることによって、これらの比較器それぞれの比較点の間で任意の仮想比較点を選択することができることが分かる。
前述の開示に照らせば当業者には明らかなように、本発明の趣旨または範囲を逸脱することなく、本発明の実施においては数多くの改変および修正を行うことができる。
一実施形態では、一度に1つまたは2つの比較器しか使用可能にしないことがある。3つ以上の比較器を利用して一対しか使用しない場合の誤差をさらに低下させると有利であると考えられる。例えば、図3の回路において、電流源S3が1.0μA、電流源S4が4.0μA、電流源S5が4.0μA、電流源S6が1.0μAの電流を供給する(元は10.0μA)ように電流源を操作して、比較器C3、C4、C5およびC6を所望の形で使用可能にすることもできる。適当に重み付けして使用可能にした4つの比較器を含むことにより、DCオフセットの部分的な「平均の平均」の減少が生じる。
他の実施形態では、本発明は、変換器の回路内で複数の比較器がどのように配列されているかにかかわらず適用可能である。本発明は、回路内の任意の比較器グループに仮想比較器を追加するために容易に適用される。このように構成することで、追加の比較器が中間出力を提供するシミュレーションを行うことができる。これにより、さらに多くの比較を行うためにハードウェア要素を追加しなくても変換器の分解能が改善される。
その他の実施形態では、本発明は、一部がフラッシュ型アナログ・デジタル変換器として動作し、一部が逐次比較型変換器として動作する変換器回路と関連づけて使用することもできる。例えば、上記の性質を有するフラッシュ型アナログ・デジタル変換器が比較器ごとに1ビットの情報を同時に収集し、所定のビット数のデジタル・ワードを生成した後で。この変換器を、本発明による逐次比較モードに移行してよりビット数が多くかつ分解能の高いデジタル・ワードを生成するように改変することができる。フラッシュ型アナログ・デジタル変換器と同じ、ただし上述の好ましい逐次比較方法に従う回路を使用すると、フラッシュ方法で生成された最初のデジタル出力に最も近い2つの比較器が選択的に使用可能とされる。その後、それらの出力を補間し、重み付けし、適当な比率で混合して、上述のように仮想比較器を生成することができる。この方法を逐次適用することにより、変換器回路を修正したり、別のハードウェア要素を追加したりせずに、変換器はより多くのビット数およびより高い分解能が実現するようになる。
分解能、線形性および確度のより高い出力を生成するように構成された比較器回路に関連して本発明について述べた。これは、出力値を補間することによって実際の比較器のノード間に得られる仮想比較器からの出力を生成することにより実現したものである。当業者なら、本発明にはより広範な有用性があることを理解するであろう。本発明によれば、本発明の趣旨および範囲を逸脱することなくその他の実施形態を実施することもできる。本発明の範囲は、頭記の特許請求の範囲に定義する内容により解釈されるものとする。
Claims (19)
- 変換対象のアナログ入力信号を受信する変換器入力と、
複数の基準信号を生成する入力インピーダンス・ネットワークと、
上記入力インピーダンス・ネットワークに接続されて上記複数の基準信号のうちの1つの供給を受ける第1の比較器入力と、上記変換器入力に接続されて上記アナログ入力信号を受信する第2の比較器入力と、その使用可能信号源に接続されて使用可能信号を受信する第3の比較器入力と、第1、第2および第3の比較器入力で同時に信号を受信したときにのみ信号を出力する比較器出力とをそれぞれ有する、上記複数の基準信号に対応する複数の比較器と、
上記複数の比較器それぞれの比較器出力に接続された変換器出力と
を具えることを特徴とするアナログ・デジタル変換器。 - 上記複数の比較器それぞれの第1の比較器入力および第2の比較器入力は、第3の比較器入力における使用可能信号の比較器出力における信号への伝達を制御し、第3の比較器入力と比較器出力の間の各比較器の伝達特性が線形である
ことを特徴とする請求項1に記載のアナログ・デジタル変換器。 - 上記複数の比較器は、がそれぞれ第1および第2の3端子半導体デバイスを含み、上記第1の半導体デバイスのベースまたはゲートが上記第1の比較器入力に接続され、上記第2の半導体デバイスのベースまたはゲートが上記第2の比較器入力に接続され、上記第1および第2の半導体デバイスの低インピーダンス接続が、上記第3の比較器入力に共通して接続される
ことを特徴とする請求項2に記載のアナログ・デジタル変換器。 - 上記第1および第2の半導体デバイスは、それぞれ電界効果トランジスタ・デバイスである
ことを特徴とする請求項3に記載のアナログ・デジタル変換器。 - 上記第1および第2の半導体デバイスは、がそれぞれバイポーラ接合トランジスタ・デバイスである
ことを特徴とする請求項3に記載のアナログ・デジタル変換器。 - 変換対象のアナログ入力信号を受信する変換器入力と、
上記変換器入力に接続されて、上記アナログ入力信号の関数としてゼロが存在する放物線波形を有する複数の基準信号を生成する入力インピーダンス・ネットワークと、
上記入力インピーダンス・ネットワークに接続されて上記複数の基準信号のうちの1つを上記比較器に供給する第1の比較器入力と、上記入力インピーダンス・ネットワークに接続されて上記複数の基準信号のうちの別の1つを上記比較器に供給する第2の比較器入力と、その使用可能信号源に接続されて使用可能信号を受信する第3の比較器入力と、第1、第2および第3の比較器入力で同時に信号を受信したときにのみ信号を出力する比較器出力とをそれぞれ有する、上記複数の基準信号に対応する複数の比較器と、
上記複数の比較器それぞれの比較器出力に接続された変換器出力と
を具えることを特徴とするアナログ・デジタル変換器。 - 上記複数の比較器それぞれの第1の比較器入力および第2の比較器入力が、第3の比較器入力における使用可能信号の比較器出力における信号への伝達を制御し、さらに、第3の比較器入力と比較器出力の間の各比較器の伝達特性が線形である
ことを特徴とする請求項6に記載のアナログ・デジタル変換器。 - 上記複数の比較器は、第1および第2の3端子半導体デバイスを含み、上記第1の半導体デバイスのベースまたはゲートが上記第1の比較器入力に接続され、上記第2の半導体デバイスのベースまたはゲートが上記第2の比較器入力に接続され、上記第1および第2の半導体デバイスの低インピーダンス接続が、上記第3の比較器入力に共通して接続される
ことを特徴とする請求項7に記載のアナログ・デジタル変換器。 - 上記第1および第2の半導体デバイスは、それぞれ電界効果トランジスタ・デバイスである
ことを特徴とする請求項8に記載のアナログ・デジタル変換器。 - 上記第1および第2の半導体デバイスは、それぞれバイポーラ接合トランジスタ・デバイスである
ことを特徴とする請求項8に記載のアナログ・デジタル変換器。 - 上記アナログ入力信号は、上記インピーダンス・ネットワークの両端間に印加される差動信号である
ことを特徴とする請求項6に記載のアナログ・デジタル変換器。 - アナログ入力信号を受信する入力を有する変換器と、上記アナログ入力信号と複数の基準信号とを直接的または間接的に比較する複数の比較器を提供するステップと、
上記複数の比較器のそれぞれに対応する複数の基準信号を提供するステップと、
アナログ入力信号を上記変換器に印加するステップと、
逐次比較的方式で、上記複数の比較器のそれぞれを繰り返し選択的に使用可能または使用不能にして上記信号を比較し、次いで上記比較器の出力を合計するステップと、
上記比較器の上記合計した出力から上記デジタル出力信号を生成するステップと
を具えることを特徴とするアナログ入力信号をデジタル出力信号に変換する方法。 - 上記複数の比較器のうち複数を同時に使用可能にし、上記使用可能状態の比較器の出力を上記出力を合計する前に修正することによって逐次比較方式での上記繰返し比較の実行中に仮想比較器を生成するステップをさらに具え、この比率の修正が、上記使用可能状態の比較器の出力の間に中間出力を有する仮想比較器をシミュレートするように上記使用可能状態の比較器の出力の間を線形に補間するものである
ことを特徴とする請求項12に記載の方法。 - 上記アナログ入力信号は差動信号である
ことを特徴とする請求項12に記載の方法。 - デジタル・データに変換するアナログ入力信号を受信する変換器入力と、
抵抗器のバンクと、各抵抗器の間に生じる複数のノードと、各ノードにそれぞれ対応する複数の電流源とを含む放物線インピーダンス・ネットワークであり、各抵抗器および対応する電流源が、当該インピーダンス・ネットワークの両端間に生じるその他の電圧基準に関連して放物線状に生じる値を有する個別の電圧基準を生成するように構成された放物線インピーダンス・ネットワークと、
使用可能信号源に接続されて使用可能信号を受信する使用可能信号入力と比較器が使用可能になったときに信号を出力する比較器出力とをそれぞれ含む、上記複数の基準信号に対応する複数の比較器であり、当該放物線インピーダンス・ネットワークが、入力電圧と合計された放物線状の基準電圧入力を対応する各比較器の入力に供給する複数の比較器と、
2つのノード間に仮想比較器を生成するように2つのノード間を補間する値を出力するように構成された、上記複数の比較器のそれぞれの共通の出力に接続された変換器出力と
を具えることを特徴とするアナログ・デジタル変換器。 - 上記複数の比較器のそれぞれの共通の出力に接続された変換器出力は、数式Vi、out=Vi・Eiにしたがって2つのノード間を補間する値を出力するように構成され、ここで1≦i≦N、Viは入力信号Vinと比較器Ciに印加される基準信号の差、Eiは連続した2つの整数の間で変化して2つのノードの間に仮想比較器を生成することができる使用可能信号の値である
ことを特徴とする請求項15に記載の電圧電流変換器。 - 放物線インピーダンス・ネットワークは、放物線状に基準電圧を生成するような方法で当該複数の比較器のそれぞれの入力に基準電圧を供給するように構成され、1つの比較器に供給される基準電圧の値は、中間に位置する比較器に供給される基準電圧より低く、中間に位置する比較器の基準電圧は、その他の比較器に比べて最大の電圧値を受ける
ことを特徴とする請求項15に記載の電圧電流変換器。 - 放物線インピーダンス・ネットワークは、放物線状に基準電圧を生成するような方法で当該複数の比較器のそれぞれの入力に基準電圧を供給するように構成され、1つの比較器に供給される基準電圧の値は、中間に位置する比較器に供給される基準電圧より高く、中間に位置する比較器の基準電圧は、その他の比較器に比べて最小の電圧値を受ける
ことを特徴とする請求項15に記載の電圧電流変換器。 - 比較器はそれぞれ一対のトランジスタを含み、放物線インピーダンス・ネットワークは、放物線状に基準電圧を生成するような方法で当該複数の比較器のそれぞれの一対のトランジスタの1つのドレインに基準電圧を供給する用に構成され、1つの比較器に供給される基準電圧の値は、中間比較器に供給される基準電圧より高く、中間比較器は、その他の比較器に比べて最小の電圧値を受ける
ことを特徴とする請求項15に記載の電圧電流変換器。
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