JP2006513597A - アナログ・デジタル変換器 - Google Patents

Abstract

複数の比較器のそれぞれを逐次比較方式で選択的に使用可能または使用不能にし、それらの比較器からの出力を合計してデジタル信号を生成するアナログ・デジタル変換器である。実際の比較器の間に仮想比較器の補間出力を形成するように計算した比率で隣接する比較器の出力を重み付けして混合することにより、変換器に固定ハードウェア要素を追加しなくても、このような仮想比較器を多数作成することができる。これにより、変換器は、信号を比較するための実際のハードウェア要素をＮ個しか使用せずに、ｎビットのデジタル出力を生成することができる（Ｎ＜２^ｎ−１）。変換器内の複数の比較器はそれぞれ、使用可能信号用の入力を有し、使用可能信号は、個々の比較器を使用可能または使用不能にし、それらの出力を修正するように操作することができる。このような変換器を用いてアナログ入力信号をデジタル信号に変換する方法も開示する。

Description

本発明はアナログ・デジタル変換器に関し、特に、より多数の出力ビットを比較的低いハードウェア要件で生成する仮想比較器を備えたアナログ・デジタル変換器に関する。

アナログ・デジタル変換器は、当技術分野では周知である。１つのタイプのアナログ・デジタル変換器として、「逐次比較型」変換器がある。逐次比較型変換器は、入力アナログ信号のレベルに関する数ビットの情報を時間的に連続して収集するように構成されている。個々のビット集合はそれぞれ、その他の収集ビットとともにコンパイルされ、そのアナログ・デジタル変換器によって決まる所望の確度または分解能で入力信号を特徴付ける。通常は、逐次比較型変換器は、単一の比較器を使用して、各クロック・サイクルで一度に１ビットの情報を得る。動作においては、各クロック・サイクルの間に、単一の比較器が入力信号と単一の基準信号とを比較して、１ビットの情報を提供する。次いで、この１ビットに基づいてこの基準信号を調節する。第２のクロック・サイクルでは、調節した基準信号を用いて別のビットを得る。このプロセスを、所望の分解能および確度のデジタル出力に必要なビット数を得るために十分な所定数のクロック・サイクル分繰り返す。その後、プロセスの終了時に、収集したビットをアセンブルして、所望の分解能および確度の変換器のデジタル出力を送出する。

２^ｎ−１個未満の比較器を用いてｎビットのデジタル出力を生成することができる有効なアナログ・デジタル変換器を作成する様々な試みがなされている。１つの従来例では、アナログ・デジタル変換器は、複数の「疑似比較器」を使用することにより、２^ｎ−１個未満の比較器を使用することになっている。これらの疑似比較器は、中間出力を生成するように、離間させた実際の比較器の対の間に配置される。これらの出力は、比較器出力の重み付け平均に基づいてその位置の実際の比較器の出力をシミュレートするように調節されている。この回路では、入力基準ノードにおける「主要な」比較器の数は減少するが、これらの疑似比較器は、依然として変換器回路内に実際に存在する別個の「ハードウェア」要素である。これらの要素は、実際には入力基準ノードに接続されていないが、常に一定かつ所定の補間可能な間隔で存在する。したがって、回路要素は現実には減少していない。もう１つの問題は、所定の疑似比較器ハードウェア要素は可変ではなく、柔軟性がないことである。

したがって、回路要素の数を比較的少なくしながら、複数のデータ・ビットを同時に収集する装置および方法が必要とされている。本発明が洗練された方法でこれを実現することが分かるであろう。

本発明は、複数の比較器を逐次比較方式で構成したアナログ・デジタル変換器、およびそれに関連する方法を提供するものである。動作中には、この変換器は、個々の比較器からの出力を選択的に使用可能または使用不能にし、それらの出力を合計してデジタル信号出力を生成するように構成される。さらに、実際の比較器の間に仮想比較器の補間出力を形成するように計算した比率で、隣接する比較器の出力を重み付けして混合することにより、補間出力を得ることができる。したがって、変換器に固定ハードウェア要素を追加しなくても、このような仮想比較器を数多く生成することができる。これにより、変換器は、信号を比較するための実際のハードウェア要素を比較的少数だけ使用して、比較的ビット数の大きなデジタル出力を生成することができる。

変換器内の複数の比較器はそれぞれ、基準信号及び又はアナログ入力信号のための追加的入力を有する。各比較器は、さらに使用可能信号のための入力を含み、この信号に応答して比較器を動作可能又は不能にするように構成される。各比較器は、また、使用可能信号に比例した線形出力を生成する構成要素も有する。したがって、本発明によれば、所望の比率で使用可能信号を修正することによって、ある範囲にわたって比較器の出力を修正することができる。

本発明は、ある入力範囲にわたって個々の比較器を選択的に使用可能または使用不能にし、それらの比較器の出力を合計する逐次比較方式で、アナログ入力信号をデジタル信号に変換する方法を提供する。使用可能信号を変化させて様々な程度に比較器を使用可能および使用不能にすることにより、簡単に仮想比較器を作成することができる。したがって、隣接する比較器の出力は、様々な比率で重み付けし、混合することができる。これにより、実際の比較器の出力の間の中間出力の動作によって仮想比較器が生成される。

本発明によるアナログ・デジタル変換器は、逐次比較方式で動作する。従来の逐次比較型アナログ・デジタル変換器とは異なり、本発明により構成される変換器は、比較器を１つだけではなく複数含む。本発明によれば、この変換器では、多数の比較器を使用するが、任意の時点では、そのうちの少数の比較器だけが使用可能となる。さらに、任意の２つの比較器の出力を補間して、その２つの比較器の間に収まる信号範囲からデジタル・データ情報を生成することができる。こうして、仮想比較器が生成される。以下では、アナログ信号をデジタル出力に変換する際に使用する逐次比較型比較器に関連して本発明について述べる。ただし、本発明の趣旨および範囲を逸脱することなく本発明のその他の有用な応用も実施することができ、本発明の範囲は添付の特許請求の範囲に定義されていることを当業者なら理解されたい。

図１は、フラッシュ型アナログ・デジタル変換器として従来使用される回路を示す概略図である。この回路は、本発明の一実施形態による逐次比較型変換器としても使用することができる。逐次比較型変換器１００は、入力インピーダンス・ネットワークによって規定されるノードで対応する複数の基準信号に接続された複数の比較器を含む。フィードバック経路内にＤＡＣを配置する必要がないので、このことは、このような変換器で通常使用される単一の比較器に優る改善点である。図１に示すように、直列接続抵抗器チェーンの形をした入力インピーダンス・ネットワークは、Ｎ個の抵抗器Ｒ_１、Ｒ_２、Ｒ_３、．．．Ｒ_Ｎを含む。これらの抵抗器は、それらの間に画定された中間ノードを有し、Ｎ個の比較器Ｃ_１、Ｃ_２、Ｃ_３、．．．Ｃ_Ｎに基準信号を供給する。図１に詳細に示すこの例では、Ｎ＝６であり、６個の抵抗器および６個の比較器が与えられている。ただし、Ｎは、１より大きい任意の整数にしても本発明を逸脱することはない。さらに図１を参照して、これら複数の基準信号の電圧レベルは、抵抗器チェーンの両端間に印加される信号Ｖ_ｌｅｆｔおよびＶ_{ｒｉｇｈｔ}によって設定される。入力電圧Ｖ_{ｒｉｇｈｔ}は、接地電位を表すこともあるが、適用分野によっては別の電圧レベルを表すこともある。本発明の範囲を逸脱することなくいずれかの電圧基準で発生する電圧レベルが様々に変化することもできることは、当業者なら理解するであろう。比較器Ｃ_１、Ｃ_２、Ｃ_３、．．．Ｃ_Ｎはそれぞれ、アナログ入力信号Ｖ_ｉｎを受信するよう構成された端子に接続された第１の入力を有する。各比較器は、抵抗器Ｒ_１、Ｒ_２、Ｒ_３、．．．Ｒ_Ｎによって規定されるインピーダンス・ネットワーク内のノードの１つに接続された第２の入力も含む。比較器Ｃ_１、Ｃ_２、Ｃ_３、．．．Ｃ_Ｎそれぞれの出力Ｖ_{１、ｏｕｔ}、Ｖ_{２、ｏｕｔ}、Ｖ_{３、ｏｕｔ}、．．．Ｖ_{Ｎ、ｏｕｔ}は結合され、例えばエンコーダまたはデータ変換器（図示せず）によって、所望数ｎ個のビットを有するデジタル出力ワードに変換される。あるいは、これらの出力は、結合され、ｎ個の別個のデジタル信号出力に変換することもできる。比較器の数Ｎは、従来のシステムでは、通常は少なくとも２^ｎ−１に等しくなる。しかし、本発明によれば、有限数のノードを使用して、任意の２つのノード間のデジタル・データ・ビット値を補間することができる。したがって、仮想比較器を生成して、データ・ビットに関する情報サンプルを実際の比較器の数よりも多く生成することができる。

さらに図１を参照すると、本発明によれば、変換器１００は、逐次比較方式で動作する。特に、本発明の一実施形態によれば、任意の時点で、複数の比較器Ｃ_１、Ｃ_２、Ｃ_３、．．．Ｃ_Ｎのうちただ１つの比較器しか使用可能にならず、残りの比較器は使用不能である。こうして、変換器１００は、従来通りの逐次比較方式で動作し、複数のデータ・ビットが同時に収集されるのではなく、各クロック・サイクルごとに１つのビット・サンプルが収集される。

複数の比較器Ｃ_１、Ｃ_２、Ｃ_３、．．．Ｃ_Ｎはそれぞれ、量Ｖ_{ｉ、ｏｕｔ}＝Ｖ_ｉ・Ｅ_ｉを出力する。ここで、１≦ｉ≦Ｎであり、Ｖ_ｉは入力信号Ｖ_ｉｎと比較器Ｃ_ｉに印加される基準信号との差である。この数式において、Ｅ_ｉは使用可能信号の値である。一実施形態では、Ｅ_ｉ＝０のときに比較器が使用不能になり、Ｅ_ｉ＝１のときに比較器が使用可能になる。すべての比較器Ｃ_１、Ｃ_２、Ｃ_３、．．．Ｃ_Ｎの出力Ｖ_{ｉ、ｏｕｔ}をグループとして合計すると、全体出力Ｖ_ｏｕｔは以下の数式１で表される。

前述の選択的使用可能プロセスでは、使用可能となった比較器の出力の値が、そのグループの出力点で得られるようになる。したがって、変換器１００が個々の比較器を選択的に使用可能にし、その後すべての比較器の出力を合計した場合には、使用可能となった比較器の出力のみが表されることになる。かくして、従来の逐次比較型変換器と同等のものは、このようにして単に比較器Ｃ_１、Ｃ_２、Ｃ_３、．．．Ｃ_Ｎのそれぞれを選択的に使用可能にすることによって得られる。本発明によれば、任意の１つの比較器のＥの値が２つの整数、例えば１．５と２の間で変化する場合には、ノード１とノード２の間で生じる信号の一部から別の値を得ることができる。したがって、ノード１とノード２の間に仮想比較器が生成される。

本発明の一実施形態によるアナログ・デジタル変換器１００は以下のように動作する。最初に、中間点の比較器すなわちＣ_０．５Ｎが使用可能とされる。次いで、入力信号Ｖ_ｉｎのレベルがこの中間点の基準信号のレベルより高いことを出力Ｖ_{０．５Ｎ、ｏｕｔ}が示した場合には、この中間点比較器Ｃ_０．５Ｎは使用不能とされ、３／４点比較器Ｃ_{０．７５Ｎ}が使用可能とされる。逆に、入力信号のレベルがこの中間点の基準信号のレベルより低いことを出力Ｖ_{０．５Ｎ、ｏｕｔ}が示した場合には、中間点比較器Ｃ_０．５Ｎは使用不能とされ、１／４点比較器Ｃ_{０．２５Ｎ}が使用可能とされる。逐次比較シーケンスでは、この手続きを繰り返し行うこともある。仮想比較器の確立は、ノード間の補間によって行われる。仮想比較器は、隣接する２つのノード間で生成することも、任意の２つのノード間で生成することもできる。好ましい実施形態では、隣接するノード間で補間を実行して、これらのノード間で発生するデータ・ビット・サンプルを収集する。このようにして、変換器回路の任意の隣接する２つのノード間に複数の仮想比較器を生成することができる。

本発明によれば、基本的に、比較器Ｃ_１、Ｃ_２、Ｃ_３、．．．Ｃ_Ｎのアレイは、これらの比較器のうちの１つの使用可能信号パラメータＥ_ｉを１に設定し、その他を０に維持する操作によって「プローブ」される。例えば、Ｅ_５＝１とし、ｉ≠５としてＥ_ｉ＝０とすると、入力信号Ｖ_ｉｎは第５の比較器Ｃ_５の基準信号のみと効果的に比較される。逐次比較プロセスは、Ｅ_ｉパラメータの１つを１に設定し、その他のＥパラメータを０に設定することにより進行する。従来の逐次比較型変換器では、このプロセスを終了したときに、ｎ個のビットが得られていることになり、このとき入力は、例えば第２３の比較器Ｃ_２３と第２４の比較器Ｃ_２４の間にある。この時点で比較器Ｃ_２３とＣ_２４の間には中間点の比較器が存在しないので、出力を生成することができないことは明らかであろう。ただし、再度数式（１）を参照すると、Ｅ_２３＝０．５かつＥ_２４＝０．５である場合には、変換器１００は、仮想の２３・１／２比較器Ｃ_２３．５とのさらなる比較を表す出力を提供する。したがって、変換器１００は、実際の比較器の間を線形的に補間することができる。入力電圧信号を測定するために、例えば６４の部分に分割する電流を使用することに決めた場合には、Ｅ_２３＝６３／６４、Ｅ_２４＝１／６４からＥ_２３＝１／６４、Ｅ_２４＝６３／６４までを１／６４ずつの増分で補間することができる。このように補間を行うことにより、比較器Ｃ_２３とＣ_２４の間にさらに６４個の仮想比較器が生じる。したがって、実際の比較器は６４個（すなわち２^６）しか用いずに、変換器１００によって１２ビットの情報を得ることができる。６４個の比較器を有する従来の変換器の場合は、６ビットしか得ることができない。これら１２ビットは、本発明によれば、どのようなハードウェア要素を追加することなく行われる。得られた中間比較器は仮想的なものであり、比較器またはその他の構成要素は追加されていない。本発明の好ましい実施形態では、２つ以上の隣接する比較器がそれぞれ使用可能とされる。これらの比較器の出力を重み付けし、中間仮想比較器の補間出力を提供するように計算した比率で混合する。本発明によるこの方法は、入力信号に関する情報サンプルをより多く提供することにより、ハードウェア要素の追加も必要とせずに、入力信号Ｖ_ｉｎを最も良くシミュレートする。

したがって、本発明によれば、実際の比較器の出力は、仮想比較器の出力を生成するように適切に補間される。さらに、仮想比較器は、別個のハードウェア要素として存在しないので、その仮想出力信号が時間変化するように時間的に修正することができる。実際の比較器Ｃ_１、Ｃ_２、Ｃ_３、．．．Ｃ_Ｎでは、それらの出力を混合することで、様々な比較基準信号レベルにおいて逐次的に仮想比較器が構成される。

本発明の一実施形態は、信号を比較するために実際のハードウェア要素として存在する比較器の数よりもビット数が多いデジタル出力を生成することができるアナログ・デジタル変換器を提供するものである。例えば、比較器をＮ個使用した場合には、Ｎ＜２^ｎ−１としてｎ個の出力ビットを生成することができる。ただし、本発明は、図１に示す直列接続抵抗器チェーンに限定されない。複数の比較器を有する任意のアナログ・デジタル変換器回路とともに使用するように本発明を容易に適応させることができることは当業者なら理解されよう。これは、入力信号が差動信号であっても非差動信号であっても可能である。例えば、本発明は、アナログ入力電圧信号を放物線波形の基準電圧信号に変換する従来の入力インピーダンス・ネットワークに適用することもできる。

図２を参照すると、図１と同様の変換器２００の入力インピーダンス・ネットワークおよび比較器の部分が示してある。ただし、この場合には、複数の比較器Ｃ_１、Ｃ_２、Ｃ_３、Ｃ_４およびＣ_５はそれぞれ、抵抗器Ｒ_１、Ｒ_２、Ｒ_３、Ｒ_４またはＲ_５を含む対応する抵抗器バンク２０２の両端間に配置されている。この抵抗器のバンク２０２は、その間にノードＮ_１、Ｎ_２、Ｎ_３およびＮ_４を画定する複数の抵抗器を有する。各ノードから、対応する電流源Ｇ_１、Ｇ_２、Ｇ_３およびＧ_４は等しい電流を引き出す。入力信号Ｖ_ｉｎは、信号Ｖ_ｌｅｆｔとＶ_{ｒｉｇｈｔ}の差として表され、本質的に差分となる。また、図２に示す入力インピーダンス・ネットワークも、放物線波形の基準電圧信号を生成する。したがって、基準信号の波形のゼロ電圧値は、入力信号Ｖ_ｉｎの関数としてノードＮ_１、Ｎ_２、Ｎ_３およびＮ_４に沿って異なる時間に発生する。本発明の実施態様は、図２に示すものと同様の入力インピーダンス・ネットワークを有する任意の変換器に適している。このような回路では、差動入力信号Ｖ_ｉｎは、入力インピーダンス・ネットワークの両端間に印加され、複数の比較器Ｃ_１、Ｃ_２、Ｃ_３、．．．Ｃ_Ｎがこのネットワーク内のノードＮ_１、Ｎ_２、Ｎ_３、．．．Ｎ_Ｎ−１の間の差を測定する。従来のシステムでは、測定値は、ノードと入力信号Ｖ_ｉｎ自体との間でとられる。実際に、本発明は、変換器が複数の比較器を使用し、各比較器が使用可能信号のための入力を含む場合には、任意の基準信号波形およびインピーダンス・ネットワークのアナログ・デジタル変換器に適している。

図３は、本発明を実施する回路を示す概略図である。変換器回路３００は、変換器３００内の選択的に使用可能にし得る複数の比較器３０４、Ｃ_１、Ｃ_２、Ｃ_３、．．．Ｃ_Ｎの例である。この場合には、比較器Ｃ_１、Ｃ_２、Ｃ_３、．．．Ｃ_Ｎの出力を合成して変換器３００の出力を形成することができる。複数の比較器Ｃ_１、Ｃ_２、Ｃ_３、．．．Ｃ_Ｎはそれぞれ複数の構成要素を接続してなり、これは所定の入力、特に使用可能信号の入力に比例した線形出力を有する。図３の複数の比較器３０４、Ｃ_１、Ｃ_２、Ｃ_３、．．．Ｃ_Ｎを構成する具体的な構成要素は限定的なものではない。図３に示す回路の以下の詳細な説明に照らせば、本発明では、比較器Ｃ_１、Ｃ_２、Ｃ_３、．．．Ｃ_Ｎが同様に線形な入出力特性を示す限り、これらの比較器を様々な構成にすることができることは当業者には明らかであろう。図３の変換器３００において実施される本発明が理解されたら、これらの原理は、様々な程度に選択的に使用可能または使用不能にされて仮想比較器を生成する複数の比較器を有する任意のアナログ・デジタル変換器に適用することができる。本発明によれば、これら仮想比較器は、隣接するノード間に生じる補間電圧値を生成するように構成される。

図３に示す例では、変換器３００は、Ｎ個の比較器Ｃ_ｉのバンク３０４を含む。各比較器は、一対の３端子半導体デバイスＭ_ｉ、１およびＭ_ｉ、２を含む。ここで、１≦ｉ≦Ｎである。好ましい実施形態では、２つのデバイスの低インピーダンス接続は、バンク３０６の電流源Ｓ_ｉ、３０６のうちの１つと共通に接続される。電流源のバンク３０６は、個々の比較器Ｃ_ｉの使用可能信号を提供する。３端子デバイスＭ_ｉ、１およびＭ_ｉ、２は、例えば、電界効果トランジスタ（ＦＥＴ）デバイスまたはバイポーラ接合トランジスタ（ＢＪＴ）デバイスにすることができる。任意のこのような具体的構成では、比較器Ｃ_ｉは、そのデバイスがどのように構成されているかによって、一対のデバイスのゲートまたはベースにおける電圧差に応答可能となる。デバイスＭ_ｉ、１およびＭ_ｉ、２がそれぞれ、図３に示すようにｎチャネル型金属酸化物半導体ＦＥＴ（ＮＭＯＳ）デバイスからなる場合には、これらのデバイスのソースは共に電流源Ｓ_ｉに接続されることになる。動作中には、電流源Ｓ_ｉからの電流は、デバイスＭ_ｉ、１およびＭ_ｉ、２の相対ゲート電圧に応じて、２つのデバイスＭ_ｉ、１およびＭ_ｉ、２の間で分割されることになる。各対のデバイスＭ_ｉ、１およびＭ_ｉ、２は協働して、その対のデバイスＭ_ｉ、１およびＭ_ｉ、２のゲートの間に印加される電圧の差に応答する１つの比較器Ｃ_ｉを形成する。電圧差は、入力インピーダンス・ネットワークによって与えられる。すべてのデバイスＭ_ｉ、１のドレインは結合されて出力電流Ｉ_ｌｅｆｔを提供し、すべてのデバイスＭ_ｉ、２のドレインは結合されて出力電流Ｉ_{ｒｉｇｈｔ}を提供する。変換器３００の出力は、出力電流Ｉ_ｌｅｆｔとＩ_{ｒｉｇｈｔ}の差と考えることができる。これらの出力電流は、適当な電圧バイアス状態を保つに十分な低さのインピーダンスをもつ点を含むノードにおける電流である。

この例では、各比較器Ｃ_１、Ｃ_２、Ｃ_３、．．．Ｃ_Ｎは、値Ｒをそれぞれ有し、それぞれ対応する抵抗器Ｒ_１、Ｒ_２、Ｒ_３、．．．Ｒ_Ｎの両端間に配置される。これらの抵抗器は直列に接続され、それらの間にノードを画定する。これらのノードそれぞれから、対応する電流源Ｇ_１、Ｇ_２、Ｇ_３、．．．Ｇ_Ｎは、値Ｉ_Ｓを有する等しい電流を引き出す。電流源のバンクおよび対応する抵抗器３０２から引き出すことで、入力信号Ｖ_ｉｎの関数としてゼロ電圧値が生じる放物線波形の基準電圧信号が生じる。入力電圧Ｖ_ｉｎは、信号Ｖ_ｌｅｆｔとＶ_{ｒｉｇｈｔ}の差である。放物線波形の頂点にある比較器は、入力信号Ｖ_ｉｎが変化するにつれて変わる。このようにして、比較器Ｃ_１、Ｃ_２、Ｃ_３、．．．Ｃ_Ｎは入力信号Ｖ_ｉｎに応答することができる。図３は、放物線波形の基準電圧信号を生成するように構成された入力インピーダンス・ネットワーク３０２に接続された比較器を示すが、比較器Ｃ_１、Ｃ_２、Ｃ_３、．．．Ｃ_Ｎは、本発明の原理から逸脱することなく、当技術分野で既知のその他の入力インピーダンス・ネットワークに同様の方法で容易に接続することもできる。

再度図３の回路を参照すると、動作中には、各電流源Ｓ_ｉは、比較器Ｃ_ｉを構成するデバイス対Ｍ_ｉ、１およびＭ_ｉ、２を選択的に使用可能にする「プローブ」電流の形で使用可能信号を提供することができる。例えば、電流源Ｓ_６のみが活動状態であって１０．０μＡに設定され、その他すべての電流源Ｓ_ｉ（ｉ≠６）が０μＡに設定された場合には、出力電流Ｉ_ｌｅｆｔとＩ_{ｒｉｇｈｔ}の差は、単純に、デバイスＭ_６、１およびＭ_６、２のドレインからそれぞれ得られる比較器Ｃ_６の出力に存在する電流の除法関数となる。

図４は、電流源Ｓ_６からの電流１０．０μＡに応答してデバイスＭ_６、１およびＭ_６、２のドレインに生じる電流を縦軸に示し、デバイスＭ_６、１およびＭ_６、２のゲート間の入力電圧差の範囲を横軸に示すグラフである。生じうる入力電圧差の全範囲にわたって見ると、デバイスＭ_６、１およびＭ_６、２のドレインの出力電流は線形ではなく、すべての電流が電流源Ｓ_６からデバイスＭ_６、１のドレインに流れる一方の極端な状態から、すべての電流がデバイスＭ_６、２のドレインに流れる状態まで変化する。ただし、変換器３００（図３）を構成する回路では、このデバイス対Ｍ_６、１およびＭ_６、２は、デバイスＭ_６、１とＭ_６、２の間で電流がほぼ均等に分割されることになる伝達特性の「中央」付近のみで動作することが分かる。これは、「中央」からわずかな偏位しても線形である場合に起こり、デバイスＭ_６、１およびＭ_６、２の一方または他方が飽和する前にこれらのデバイスのゲートに印加することができる電圧の差の範囲が限られていることが分かる。１≦ｉ≦ＮであるすべてのデバイスＭ_ｉ、１のドレインを結合して出力電流Ｉ_ｌｅｆｔを提供し、すべてのデバイスＭ_ｉ、２のドレインを結合して出力電流Ｉ_{ｒｉｇｈｔ}を提供する。この結合により、伝達特性全体における線形領域が拡大する。

この例では、変換器３００の出力を全出力電流Ｉ_ｌｅｆｔとＩ_{ｒｉｇｈｔ}の差と見なすことができ、また電流源Ｓ_６のみが非ゼロ電流を提供して比較器Ｃ_６だけが使用可能になるようにしているので、変換器３００の出力が、比較器Ｃ_６からの２つの出力電流の差であることは明らかである。これらは、図４のグラフに示すように、デバイスＭ_６、１およびＭ_６、２のドレインにおける出力である。これに関連して、図５は、変換器３００の全体の出力を唯一の使用可能な比較器Ｃ_６からの出力電流の差として示すグラフである。

デバイスＭ_６、１およびＭ_６、２のゲート間の電圧差がゼロであるときには、変換器３００の出力もゼロである。したがって、変換器３００の出力電流の差に応答する回路であれば、デバイスＭ_６、１のゲートにおける電圧がデバイスＭ_６、２のゲートにおける電圧と等しいときにのみゼロ入力を有することになる。再度図３を参照すると、この状態は、抵抗器Ｒ_６の両端間の電圧差がゼロであるときにのみ生じることが分かる。これは、信号Ｖ_ｌｅｆｔとＶ_{ｒｉｇｈｔ}の差によって抵抗器Ｒ_６にゼロ電流が流れるときに起こりうる。Ｒ_６のいずれかの端部のノードにおける電圧をＶ_Ｒ６で表すと、図３についての基本回路解析から、数式２であることが分かる。

ここで、Ｒは各抵抗器Ｒ_１、Ｒ_２、Ｒ_３、．．．Ｒ_Ｎの値であり、Ｉ_Ｓは、各電流源Ｇ_１、Ｇ_２、Ｇ_３、．．．Ｇ_Ｎを流れる等しい電流の値である。再び基本回路解析を使用し、さらに一次方程式の重ね合わせを利用すると、信号Ｖ_ｌｅｆｔが、
Ｖ_ｌｅｆｔ＝Ｖ_Ｒ６＋５Ｒ・Ｉ_Ｓ＋４Ｒ・Ｉ_Ｓ＋３Ｒ・Ｉ_Ｓ＋２Ｒ・Ｉ_Ｓ＋Ｒ・Ｉ_Ｓ
に等しくなければならず、したがって、数式３になることが分かる。

したがって、Ｖ_ｉｎ＝Ｖ_ｌｅｆｔ−Ｖ_{ｒｉｇｈｔ}である場合には、唯一の使用可能な比較器Ｃ_６がゼロ出力を生じるためには、入力信号Ｖ_ｉｎの値が、数式４を満たさなければならない。

したがって、電流源Ｓ_６のみが非ゼロ電流を供給する状況では、比較器Ｃ_６のみが使用可能とされる。Ｃ_６は、入力信号Ｖ_ｉｎと、値１４Ｒ・Ｉ_Ｓを有する基準電圧信号とを比較する。

同様の解析を行うと、電流源Ｓ_５のみが非ゼロ電流を供給する場合には、比較器Ｃ_５のみが使用可能となることが分かる。また、比較器Ｃ_５がゼロ出力を生じるためには、抵抗器Ｒ_５の両端間の電圧差はゼロでなければならない。すなわち、
Ｖ_{ｒｉｇｈｔ}＝Ｖ_Ｒ５＋２Ｒ・Ｉ_Ｓ＋Ｒ・Ｉ_Ｓ
であるので、数式５になる。

また、
Ｖ_ｌｅｆｔ＝Ｖ_Ｒ５＋４Ｒ・Ｉ_Ｓ＋３Ｒ・Ｉ_Ｓ＋２Ｒ・Ｉ_Ｓ＋Ｒ・Ｉ_Ｓ
であるので、数式６になる。

Ｖ_ｉｎ＝Ｖ_ｌｅｆｔ−Ｖ_{ｒｉｇｈｔ}とすると、唯一の使用可能な比較器Ｃ_５がゼロ出力を生じるためには、入力信号Ｖ_ｉｎの値が、数式７を満たさなければならない。

したがって、電流源Ｓ_５のみが非ゼロ電流を供給する状況では、比較器Ｃ_５のみが使用可能とされる。Ｃ_５は、入力信号Ｖ_ｉｎと、値７Ｒ・Ｉ_Ｓを有する基準電圧信号とを比較する。

本発明の仮想比較器は、電流源Ｓ_６および電流源Ｓ_５の両方を同時に非ゼロ電流を供給するように設定した場合には、比較器Ｃ_６およびＣ_５の両方が同時に使用可能となるという所見に基づくものである。この場合、変換器３００全体の有効な比較点は、１４Ｒ・Ｉ_Ｓと７Ｒ・Ｉ_Ｓの間となる。電流源Ｓ_６および電流源Ｓ_５によって供給される２つの非ゼロ電流の合計が単一の非ゼロ電流源Ｓ_６またはＳ_５によって供給される単一の非ゼロ電流の値と等しい場合には、変換器３００の出力は、図６に示すように出力電流Ｉ_ｌｅｆｔとＩ_{ｒｉｇｈｔ}の差となる。

電流源Ｓ_６および電流源Ｓ_５双方からの電流を流すことができるようにすることの総合的な効果は、比較器Ｃ_６からの出力電流の差が比較器Ｃ_５からの出力電流の差と等しくかつ反対であるときにのみ、変換器３００の出力がゼロになることである。狭い領域内では、比較器Ｃ_５またはＣ_６の出力はその入力と線形な関係にある。このために、変換器３００の出力がゼロになるためには、比較器Ｃ_５が比較する入力信号Ｖ_ｉｎと電圧基準信号との差が、比較器Ｃ_５が比較する入力信号Ｖ_ｉｎと電圧基準信号との差と等しくかつ反対であることが必要である。数式（４）および（７）をこの原則に当てはめると、電流源Ｓ_５およびＳ_６の両方が等しい非ゼロ電流を供給する（例えば元の単一のプローブ電流１０．０μＡのうちそれぞれが５．０μＡを供給する）ときには、数式８を満たさなければならない。

したがって、数式９になる。

これは、２つの比較器Ｃ_５およびＣ_６それぞれの電圧基準信号レベルの中間にある。したがって、電流源Ｓ_５およびＳ_６を活動化して比較器Ｃ_５およびＣ_６を同時に使用可能にする使用可能信号を供給することにより、変換器３００は、比較器Ｃ_５およびＣ_６のいずれか一方を単独で使用可能とした場合に通常それらが入力信号Ｖ_ｉｎと比較することになるそれぞれの電圧基準信号レベルの間の電圧基準信号レベルと入力信号Ｖ_ｉｎとを比較することになる。

比較器Ｃ_１、Ｃ２、Ｃ_３、．．．Ｃ_Ｎの通常動作の範囲内で伝達特性が線形であることに基づいて、さらに解析すると、電流源Ｓ_５およびＳ_６から供給される電流が共に非ゼロであるが等しくはない場合には、これら不等の非ゼロ電流の比によって決まるさらに別の中間基準信号レベルが生じる。例えば、電流源Ｓ_６が供給する電流が７．５μＡであり、電流源Ｓ_５が供給する電流が２．５μＡであり、その比が３：１である場合には、入力信号Ｖ_ｉｎと比較器Ｃ_６の基準信号レベルの間の電圧差（これは、普通ならば、変換器３００が全体としてゼロ出力を生成するためには、入力信号Ｖ_ｉｎと比較器Ｃ_５の基準信号レベルの差と等しくかつ反対であることが必要である）は、入力信号Ｖ_ｉｎと比較器Ｃ_５の基準信号レベルの間の差の３分の１でよいことになり、数式１０となる。

したがって、数式１１となる。

これは、比較器Ｃ_５の基準信号レベルと比較器Ｃ_６の基準信号レベルの差の４分の３となる。

これらの例から、この回路が比例的に動作していること、ならびに任意の時点で比較器Ｃ_１、Ｃ_２、Ｃ_３、．．．Ｃ_Ｎのうちのどれが使用可能になっていても、対応する電流源Ｓ_１、Ｓ_２、Ｓ_３、．．．Ｓ_Ｎを介して比例的に電流に重み付けすることによって、これらの比較器それぞれの比較点の間で任意の仮想比較点を選択することができることが分かる。

前述の開示に照らせば当業者には明らかなように、本発明の趣旨または範囲を逸脱することなく、本発明の実施においては数多くの改変および修正を行うことができる。

一実施形態では、一度に１つまたは２つの比較器しか使用可能にしないことがある。３つ以上の比較器を利用して一対しか使用しない場合の誤差をさらに低下させると有利であると考えられる。例えば、図３の回路において、電流源Ｓ_３が１．０μＡ、電流源Ｓ_４が４．０μＡ、電流源Ｓ_５が４．０μＡ、電流源Ｓ_６が１．０μＡの電流を供給する（元は１０．０μＡ）ように電流源を操作して、比較器Ｃ_３、Ｃ_４、Ｃ_５およびＣ_６を所望の形で使用可能にすることもできる。適当に重み付けして使用可能にした４つの比較器を含むことにより、ＤＣオフセットの部分的な「平均の平均」の減少が生じる。

他の実施形態では、本発明は、変換器の回路内で複数の比較器がどのように配列されているかにかかわらず適用可能である。本発明は、回路内の任意の比較器グループに仮想比較器を追加するために容易に適用される。このように構成することで、追加の比較器が中間出力を提供するシミュレーションを行うことができる。これにより、さらに多くの比較を行うためにハードウェア要素を追加しなくても変換器の分解能が改善される。

その他の実施形態では、本発明は、一部がフラッシュ型アナログ・デジタル変換器として動作し、一部が逐次比較型変換器として動作する変換器回路と関連づけて使用することもできる。例えば、上記の性質を有するフラッシュ型アナログ・デジタル変換器が比較器ごとに１ビットの情報を同時に収集し、所定のビット数のデジタル・ワードを生成した後で。この変換器を、本発明による逐次比較モードに移行してよりビット数が多くかつ分解能の高いデジタル・ワードを生成するように改変することができる。フラッシュ型アナログ・デジタル変換器と同じ、ただし上述の好ましい逐次比較方法に従う回路を使用すると、フラッシュ方法で生成された最初のデジタル出力に最も近い２つの比較器が選択的に使用可能とされる。その後、それらの出力を補間し、重み付けし、適当な比率で混合して、上述のように仮想比較器を生成することができる。この方法を逐次適用することにより、変換器回路を修正したり、別のハードウェア要素を追加したりせずに、変換器はより多くのビット数およびより高い分解能が実現するようになる。

分解能、線形性および確度のより高い出力を生成するように構成された比較器回路に関連して本発明について述べた。これは、出力値を補間することによって実際の比較器のノード間に得られる仮想比較器からの出力を生成することにより実現したものである。当業者なら、本発明にはより広範な有用性があることを理解するであろう。本発明によれば、本発明の趣旨および範囲を逸脱することなくその他の実施形態を実施することもできる。本発明の範囲は、頭記の特許請求の範囲に定義する内容により解釈されるものとする。

入力信号と、インピーダンス・ネットワークによって規定される複数の基準信号のうちの１つとをそれぞれ比較する複数の比較器を有するアナログ・デジタル変換器の回路の概略図である。 インピーダンス・ネットワークによって規定される基準信号の放物線波形内の２点をそれぞれ比較する複数の比較器を有するアナログ・デジタル変換器であり、出力の波形が入力信号の関数としてシフトするアナログ・デジタル変換器の回路の概略図である。 各比較器を選択的に使用可能および使用不能にし、２つの比較器の間に中間出力を生成するようにその出力を修正する使用可能信号のための入力をそれぞれ有する、アナログ・デジタル変換器内の複数の比較器を示す概略回路図である。 入力信号に対する比較器の出力信号を示すグラフである。 使用可能であるときの変換器の全体の差動出力を、その入力信号の差に対して示すグラフである。 ２つの比較器が使用可能であるときの変換器の全体の出力を、それらの比較器への入力信号の差に対して示すグラフである。

Claims (19)

1. 変換対象のアナログ入力信号を受信する変換器入力と、
   複数の基準信号を生成する入力インピーダンス・ネットワークと、
   上記入力インピーダンス・ネットワークに接続されて上記複数の基準信号のうちの１つの供給を受ける第１の比較器入力と、上記変換器入力に接続されて上記アナログ入力信号を受信する第２の比較器入力と、その使用可能信号源に接続されて使用可能信号を受信する第３の比較器入力と、第１、第２および第３の比較器入力で同時に信号を受信したときにのみ信号を出力する比較器出力とをそれぞれ有する、上記複数の基準信号に対応する複数の比較器と、
   上記複数の比較器それぞれの比較器出力に接続された変換器出力と
   を具えることを特徴とするアナログ・デジタル変換器。
2. 上記複数の比較器それぞれの第１の比較器入力および第２の比較器入力は、第３の比較器入力における使用可能信号の比較器出力における信号への伝達を制御し、第３の比較器入力と比較器出力の間の各比較器の伝達特性が線形である
   ことを特徴とする請求項１に記載のアナログ・デジタル変換器。
3. 上記複数の比較器は、がそれぞれ第１および第２の３端子半導体デバイスを含み、上記第１の半導体デバイスのベースまたはゲートが上記第１の比較器入力に接続され、上記第２の半導体デバイスのベースまたはゲートが上記第２の比較器入力に接続され、上記第１および第２の半導体デバイスの低インピーダンス接続が、上記第３の比較器入力に共通して接続される
   ことを特徴とする請求項２に記載のアナログ・デジタル変換器。
4. 上記第１および第２の半導体デバイスは、それぞれ電界効果トランジスタ・デバイスである
   ことを特徴とする請求項３に記載のアナログ・デジタル変換器。
5. 上記第１および第２の半導体デバイスは、がそれぞれバイポーラ接合トランジスタ・デバイスである
   ことを特徴とする請求項３に記載のアナログ・デジタル変換器。
6. 変換対象のアナログ入力信号を受信する変換器入力と、
   上記変換器入力に接続されて、上記アナログ入力信号の関数としてゼロが存在する放物線波形を有する複数の基準信号を生成する入力インピーダンス・ネットワークと、
   上記入力インピーダンス・ネットワークに接続されて上記複数の基準信号のうちの１つを上記比較器に供給する第１の比較器入力と、上記入力インピーダンス・ネットワークに接続されて上記複数の基準信号のうちの別の１つを上記比較器に供給する第２の比較器入力と、その使用可能信号源に接続されて使用可能信号を受信する第３の比較器入力と、第１、第２および第３の比較器入力で同時に信号を受信したときにのみ信号を出力する比較器出力とをそれぞれ有する、上記複数の基準信号に対応する複数の比較器と、
   上記複数の比較器それぞれの比較器出力に接続された変換器出力と
   を具えることを特徴とするアナログ・デジタル変換器。
7. 上記複数の比較器それぞれの第１の比較器入力および第２の比較器入力が、第３の比較器入力における使用可能信号の比較器出力における信号への伝達を制御し、さらに、第３の比較器入力と比較器出力の間の各比較器の伝達特性が線形である
   ことを特徴とする請求項６に記載のアナログ・デジタル変換器。
8. 上記複数の比較器は、第１および第２の３端子半導体デバイスを含み、上記第１の半導体デバイスのベースまたはゲートが上記第１の比較器入力に接続され、上記第２の半導体デバイスのベースまたはゲートが上記第２の比較器入力に接続され、上記第１および第２の半導体デバイスの低インピーダンス接続が、上記第３の比較器入力に共通して接続される
   ことを特徴とする請求項７に記載のアナログ・デジタル変換器。
9. 上記第１および第２の半導体デバイスは、それぞれ電界効果トランジスタ・デバイスである
   ことを特徴とする請求項８に記載のアナログ・デジタル変換器。
10. 上記第１および第２の半導体デバイスは、それぞれバイポーラ接合トランジスタ・デバイスである
    ことを特徴とする請求項８に記載のアナログ・デジタル変換器。
11. 上記アナログ入力信号は、上記インピーダンス・ネットワークの両端間に印加される差動信号である
    ことを特徴とする請求項６に記載のアナログ・デジタル変換器。
12. アナログ入力信号を受信する入力を有する変換器と、上記アナログ入力信号と複数の基準信号とを直接的または間接的に比較する複数の比較器を提供するステップと、
    上記複数の比較器のそれぞれに対応する複数の基準信号を提供するステップと、
    アナログ入力信号を上記変換器に印加するステップと、
    逐次比較的方式で、上記複数の比較器のそれぞれを繰り返し選択的に使用可能または使用不能にして上記信号を比較し、次いで上記比較器の出力を合計するステップと、
    上記比較器の上記合計した出力から上記デジタル出力信号を生成するステップと
    を具えることを特徴とするアナログ入力信号をデジタル出力信号に変換する方法。
13. 上記複数の比較器のうち複数を同時に使用可能にし、上記使用可能状態の比較器の出力を上記出力を合計する前に修正することによって逐次比較方式での上記繰返し比較の実行中に仮想比較器を生成するステップをさらに具え、この比率の修正が、上記使用可能状態の比較器の出力の間に中間出力を有する仮想比較器をシミュレートするように上記使用可能状態の比較器の出力の間を線形に補間するものである
    ことを特徴とする請求項１２に記載の方法。
14. 上記アナログ入力信号は差動信号である
    ことを特徴とする請求項１２に記載の方法。
15. デジタル・データに変換するアナログ入力信号を受信する変換器入力と、
    抵抗器のバンクと、各抵抗器の間に生じる複数のノードと、各ノードにそれぞれ対応する複数の電流源とを含む放物線インピーダンス・ネットワークであり、各抵抗器および対応する電流源が、当該インピーダンス・ネットワークの両端間に生じるその他の電圧基準に関連して放物線状に生じる値を有する個別の電圧基準を生成するように構成された放物線インピーダンス・ネットワークと、
    使用可能信号源に接続されて使用可能信号を受信する使用可能信号入力と比較器が使用可能になったときに信号を出力する比較器出力とをそれぞれ含む、上記複数の基準信号に対応する複数の比較器であり、当該放物線インピーダンス・ネットワークが、入力電圧と合計された放物線状の基準電圧入力を対応する各比較器の入力に供給する複数の比較器と、
    ２つのノード間に仮想比較器を生成するように２つのノード間を補間する値を出力するように構成された、上記複数の比較器のそれぞれの共通の出力に接続された変換器出力と
    を具えることを特徴とするアナログ・デジタル変換器。
16. 上記複数の比較器のそれぞれの共通の出力に接続された変換器出力は、数式Ｖ_{ｉ、ｏｕｔ}＝Ｖ_ｉ・Ｅ_ｉにしたがって２つのノード間を補間する値を出力するように構成され、ここで１≦ｉ≦Ｎ、Ｖ_ｉは入力信号Ｖ_ｉｎと比較器Ｃ_ｉに印加される基準信号の差、Ｅ_ｉは連続した２つの整数の間で変化して２つのノードの間に仮想比較器を生成することができる使用可能信号の値である
    ことを特徴とする請求項１５に記載の電圧電流変換器。
17. 放物線インピーダンス・ネットワークは、放物線状に基準電圧を生成するような方法で当該複数の比較器のそれぞれの入力に基準電圧を供給するように構成され、１つの比較器に供給される基準電圧の値は、中間に位置する比較器に供給される基準電圧より低く、中間に位置する比較器の基準電圧は、その他の比較器に比べて最大の電圧値を受ける
    ことを特徴とする請求項１５に記載の電圧電流変換器。
18. 放物線インピーダンス・ネットワークは、放物線状に基準電圧を生成するような方法で当該複数の比較器のそれぞれの入力に基準電圧を供給するように構成され、１つの比較器に供給される基準電圧の値は、中間に位置する比較器に供給される基準電圧より高く、中間に位置する比較器の基準電圧は、その他の比較器に比べて最小の電圧値を受ける
    ことを特徴とする請求項１５に記載の電圧電流変換器。
19. 比較器はそれぞれ一対のトランジスタを含み、放物線インピーダンス・ネットワークは、放物線状に基準電圧を生成するような方法で当該複数の比較器のそれぞれの一対のトランジスタの１つのドレインに基準電圧を供給する用に構成され、１つの比較器に供給される基準電圧の値は、中間比較器に供給される基準電圧より高く、中間比較器は、その他の比較器に比べて最小の電圧値を受ける
    ことを特徴とする請求項１５に記載の電圧電流変換器。
    
    

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