CN101001084B - 模数转换电路 - Google Patents

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Abstract

这里公开的是一种用来将输入的逻辑信号转换成数字信号的模数转换电路，所述模数转换电路包括：第一放大单元；第二放大单元；比较单元；第一求平均单元；第二求平均单元；以及第三求平均单元。

Description

模数转换电路
对相关申请的交叉引用
本发明包含与日本专利申请JP 2006---6134(2006年1月13日在日本专利局提交)有关的主题，在此通过引用将其全文引入。
技术领域
本发明涉及一种用于将输入的模拟信号转换成数字信号的模数转换电路，尤其是实现了更小的面积更低的功耗的并联式模数转换电路。
背景技术
图13是展示普通并联式模数转换电路的一种配置示例的图。
图13中所示模数转换电路有用于产生多个参考电压的电阻阶梯(resistance ladder)(R1到R8)，两级放大器电路A1和A2，用于进行比较和确定的主比较器锁存器U31到U37，以及编码电路A3。
两级放大器电路放大由电阻阶梯(R1到R8)产生的多个参考电压和模拟输入电压之间的差值。主比较器锁存器U31到U37依照时钟信号CKA同步进行比较操作。被输入高于模拟输入电压的一个参考电压的主比较器锁存器都产生具有“0”电平的输出，被输入低于模拟输入电压的一个参考电压的主比较器锁存器都产生具有“1”电平的输出。编码电路A 3进行对相邻比较输出的排它性分离的逻辑过程，将该过程的结果转换成数字信号，然后输出该数字信号。因为用一级放大器电路可能不能获得足够的增益，在很多情况下都提供了两个放大级。
例如，日本专利公开号为2000-183742的专利涉及一种并联式模数转换电路。
发明内容
上述并联式模数转换系统能够进行高速处理，但根据精度需要放大器电路和主比较器锁存器。因此，当提高精度时，电路规模也将按指数规律增长，功耗和芯片尺寸也将相应地增加。此外，当要实现高精度时，电路之间的偏差也加大了。因而并联式模数转换电路的应用范围将受到限制。
考虑到上述问题而产生了本发明，并且希望提供实现更小的面积和更低的功耗的模数转换电路。
依照本发明的一个实施例，所提供的模数转换电路包括：以模拟信号作输入的第一放大单元，用于放大该模拟信号和多个参考信号之间的每个电平差并且输出与放大结果对应的多个差分信号；第二放大单元，用于放大第一放大单元输出的多个差分信号中的每一个并输出与放大结果对应的多个差分信号；比较单元，用于将第二放大单元输出的多个差分信号中的每对信号进行相互比较并输出与比较结果对应的多个二进制信号；第一求平均单元，包括多个求平均电阻元件用于第一放大单元的输出终端之间的连接；第二求平均单元，包括多个求平均电阻元件用于第二放大单元的输出终端之间的连接；以及第三求平均单元，用于通过对通过比较单元的多个二进制信号输出中的每个信号进行的与预定数量的其它二进制信号的多数逻辑操作而进行求平均过程。
优选地，第一放大单元和第二放大单元中至少有一个包括：用于放大输入的差分信号的差分放大器电路；以及电压跟随器电路，其输入从该差分放大器电路输出的差分信号，并且将与输入的差分信号的电压差对应的差分电压输出到输出终端。
另外，优选地，电压跟随器电路的输出阻抗和通过输出终端与电压跟随器相连的阻抗元件的阻抗值之间的阻抗比是一个预定值。
依照本发明的另一实施例，所述输出终端被通过第一放大单元和第二放大单元的每一级中的求平均阻抗元件相互连接起来，此外通过多数逻辑操作进行的求平均过程是在二进制级中完成的。由此即使在电路元件的尺寸相对较小时也能够降低偏差变化，因而实现了更小的面积和更低的功耗。
从结合附图进行的下列说明中将明了本发明的上述及其它特性和优势，附图通过示例展示了本发明的优选实施例。
附图说明
图1示出了依照本发明的第一实施例的3-比特模数转换电路的一种配置示例；
图2A和2B是说明由于第一求平均单元的求平均效果而导致第一放大单元的偏差降低的辅助图；
图3示出了在第一放大单元中进行差分信号放大的放大器电路的一种配置示例。
图4示出了图3中所示放大器电路被省略了输出级中的源极跟随器电路的一个实例；
图5示出了第三求平均单元中的多数逻辑电路的一种配置示例；
图6示出了依照本发明的第二实施例的3-比特模数转换电路的一种配置示例；
图7示出了内插电路的一种配置示例；
图8A、8B、8C、8D、8E、8F和8G示出了图7中所示内插电路的输入和输出信号以及粗放大器的输出信号的波形示例；
图9是解释从折叠电路到比较单元的信号通路的电路的辅助图；
图10示出了主比较器锁存器(MCL)的一种配置示例；
图11示出了主比较器锁存器(MCL)的另一种配置示例；
图12示出了在放大器电路中提供了阻抗比控制电路的一种示例；
图13示出了普通并联式模数转换电路的一种配置示例。
具体实施方式
第一实施例
图1示出了依照本发明的第一实施例的3-比特模数转换电路的一种配置示例。
图1所示模数转换电路包括用于产生参考电压的阻抗元件10A到17A、第一放大单元2、第一求平均单元3、第二放大单元4、第二求平均单元5、比较单元6、第三求平均单元7和编码单元8。
第一放大单元2是依照本发明的第一放大单元的一个实施例。
第二放大单元4是依照本发明的第二放大单元的一个实施例。
第一求平均单元3是依照本发明的第一求平均单元的一个实施例。
第二求平均单元5是依照本发明的第二求平均单元的一个实施例。
比较单元6是依照本发明的比较单元的一个实施例。
第三求平均单元7是依照本发明的第三求平均单元的一个实施例。
阻抗元件10A到17A被按照引用编号的顺序相互串联。参考电压VRB被施加于该串联电路中阻抗元件10A一侧的尾部，高于参考电压VRB的参考电压VRT被施加在阻抗元件17A一侧的尾部。
在阻抗元件10A到17A之间的各个连接点上从低电压端按顺序产生了参考电压VR1、VR2、...、和VR7。
第一放大单元2放大了输入电压VIN和参考电压VR1到VR7之间的各个电压差，然后输出与放大结果对应的各个差分信号。
如图1所示，第一放大单元2有放大器电路21到27用于进行差分信号放大。
放大器电路2i(i表示1到7的整数，以下同此)放大参考电压VRi和输入电压VIN之间的差，然后输出放大结果作为差分电压。
第一求平均单元3是用于通过以模拟方式对从第一放大单元2输出的各个差分信号的电压求平均而降低第一放大单元2的偏差的电路。第一求平均单元3拥有求平均阻抗元件311到316以及321到326用于第一放大单元2的输出终端之间的连接。
求平均阻抗元件31j(j表示1到6的整数，以下同此)被连接在放大器电路2j和放大器电路2(j+1)的正输出终端之间。求平均阻抗元件32j被连接在放大器电路2j和放大器电路2(j+1)的负输出终端之间。
换句话说，上述连接关系可以表示如下：
当7个放大器电路21到27被按照输入电压VIN的导致放大器电路输出的差分信号的极性反转的电平排序时，按照引用编号顺序是放大器电路21、22、23、...、27。求平均阻抗元件31j被连接在这个顺序中相邻的放大器电路2j和放大器电路2(j+1)的正输出终端之间。求平均阻抗元件32j被类似地连接在彼此相邻的放大器电路2j和放大器电路2(j+1)的负输出终端之间。
图2A和2B是说明由第一求平均单元3的求平均效果导致的第一放大电路2的偏差降低的辅助图。
作为用于简化电路的精度要求并减小电路元件尺寸的技术，有一种称为求平均的方法(例如，见非专利文档1，″Spatial Filtering inFlash A/D Converters″，IEEE Transactions on Circuits andSystem-II，vol.50，pp.424到436，Aug.2003，Pan Hui)。
假定如图2A所示，第一放大单元2由于元件特征匹配导致的变化已经造成了偏差电压ΔVos1。第一放大单元2的配置不变，当如图2B所示在相邻输出间插入求平均阻抗元件时，第一放大单元2的偏差电压ΔVos2被求平均，并且偏差电压ΔVos2的值低于初始偏差值ΔVos1。当偏差电压变小时，可以在更小的区域上进行高精度信号处理。因此能够降低总体的元件尺寸并且降低功耗和面积。
图3示出了在第一放大单元2中进行差分信号放大的放大器电路22的一种配置示例。第一放大单元2中的其它放大器电路(21和23到27)具有与放大器电路22相同的配置。
图3中所示放大器电路22具有N-型MOS晶体管101到106、阻抗元件107和108以及恒流电路109到111。
包括MOS晶体管101到104以及阻抗元件107和108的电路是依照本发明的差分放大器电路的一个实施例。
包括MOS晶体管105和106以及恒流电路110和111的电路是依照本发明的电压跟随器电路的一个实施例。
MOS晶体管101和102各自具有与一个公共结点相连的源极。它们的源极通过恒流电路109与参考电势VSS相连。
MOS晶体管101的漏极与MOS晶体管103的源极相连。输入电压VIN被施加于MOS晶体管101的门极。MOS晶体管102的漏极与MOS晶体管104的源极相连。参考电压VR2被施加于MOS晶体管102的门极。
MOS晶体管103的漏极通过阻抗元件107与电源电压VDD相连，还与MOS晶体管105的门极相连。MOS晶体管104的漏极通过阻抗元件108与电源电压VDD相连，还与MOS晶体管106的门极相连。预定的偏压VG被施加于MOS晶体管103和104的门极。
MOS晶体管105的漏极与电源电压VDD相连。MOS晶体管105的源极通过恒流电路111与参考电势VSS相连。MOS晶体管106的漏极与电源电压VDD相连。MOS晶体管106的源极通过恒流电路110与参考电势VSS相连。
在MOS晶体管106和恒流电路110之间的连接点上发生的电压被输出到放大器电路22的正输出终端PAOP。在MOS晶体管105和恒流电路111之间的连接点上发生的电压被输出到放大器电路22的负输出终端PAON。
MOS晶体管101到104及阻抗元件107和108形成了一个差分放大器电路。这个差分放大器电路放大了输入电压VIN和参考电压VR2之间的差，并且产生放大结果作为MOS晶体管103和104的漏极之间的差分电压。
MOS晶体管105和恒流电路111形成了一个源极跟随器电路。使得MOS晶体管105的源极(即，放大器电路22的负输出终端PAON)电压跟随MOS晶体管105的门极电压。MOS晶体管106和恒流电路110同样形成了一个源极跟随器电路。使得MOS晶体管106的源极(即，放大器电路22的正输出终端PAOP)电压跟随MOS晶体管106的门极电压。
因而，由输入电压VIN和参考电压VR2之间的差值的放大而产生的差分电压被输出到放大器电路22的输出终端(PAOP和PAON)。
如图3所示，放大器电路22在放大器电路的输出级中有源极跟随器电路(105和111及106和110)。
在本实施例中，源极跟随器电路的输出阻抗Ro和求平均阻抗元件(311、312...)的阻抗值Ra之间的比值(Ra/Ro)被设置为一个预定值(如0.1)。
如非专利文档1所示，已知有利的求平均效果通常是通过将放大器电路的输出阻抗和求平均阻抗元件的阻抗值之间的比设为约0.1而获得的。
图4示出了图3中所示放大器电路被省略了输出级中的源极跟随器电路的一个实例；
在图4所示实例中，放大器电路的输出阻抗是阻抗元件107和108的阻抗值R1。因此，要满足上述阻抗比(Ra/R1＝0.1)时，阻抗值R1就受限于阻抗值Ra。阻抗值R1与差分放大器电路(101到104和107到109)的增益有关。该增益可以随着阻抗值R1的增大而增加。但是，当阻抗值Ra的范围受限时，就不能将阻抗值R1增大很多，因而可能不能获得期望的增益。
另一方面，图3中所示放大器电路22在输出级中设置了源极跟随器电路，所以可以独立于求平均阻抗元件的阻抗值Ra设置阻抗元件107和108的阻抗值R 1。因而能够阻止第一级中差分放大器电路(101到104和107到109)的增益下降同时维持上述适当的阻抗比(Ra/Ro＝0.1)。
也就是说，通过设置适当的阻抗比(Ra/Ro＝0.1)，能够降低偏差并提高转换精度，提高第一级中的差分放大电路(101到104和107到109)的增益并提高运行速度。
说明将回到图1。
第二放大单元4还放大从第一放大单元2输出的每个差分信号，然后输出与放大结果对应的每个差分信号。
与第一放大单元2相同，第二放大单元4有7个放大器电路41到47用于进行差分信号放大。
放大器电路4i(i＝1到7)放大从第一放大单元2中的放大器电路2i输出的差分信号，然后输出放大结果作为差分信号。放大器电路4i与图3中所示放大器电路22有相同的配置。
第二求平均单元5是用于通过以模拟方式对从第二放大单元4输出的各个差分信号的电压求平均而降低第二放大单元4的偏差的电路。第二求平均单元5有求平均阻抗元件511到516和521到526用于第二放大单元4的输出终端之间的连接。
求平均阻抗元件51j(j＝1到6)被连接在放大器电路4j和放大器电路4(j+1)的正输出终端之间。求平均阻抗元件52j(j＝1到6)被连接在放大器电路4j和放大器电路4(j+1)的负输出终端之间。
换句话说，上述连接关系可以表示如下：
当7个放大器电路41到47被按照输入电压VIN的电平排序时，该输入电压VIN导致放大器电路输出的差分信号的极性反转，按照引用编号顺序是放大器电路41、42、43、...、47。求平均阻抗元件51j被连接在这个顺序中相邻的放大器电路4j和放大器电路4(j+1)的正输出终端之间。求平均阻抗元件52j被类似地连接在彼此相邻的放大器电路4j和放大器电路4(j+1)的负输出终端之间。
通过用求平均阻抗元件(511到516和521到526)连接相邻的放大器电路41到47各自的输出终端，可以像在第一放大单元2中那样以模拟方式求平均并降低由元件失配造成的放大器电路41到47的偏差电压。
比较器6相互比较从第二放大单元4输出的差分信号中的每对信号，并随后输出与比较结果对应的7-比特二进制信号。
在图1的示例中，比较单元6有主比较器锁存器(MCL)61到67。MCL6i(i＝1到7)与时钟信号CKA同步地相互比较从放大器电路4i输出的差分信号中的一对信号，并保持(锁存)与该比较的结果对应的二进制信号。
第三求平均单元7通过进行与从MCL61到67输出的其它两个二进制信号的多数逻辑操作，来对从比较单元6的MCL61到67输出的每个二进制信号进行求平均过程。
图1示例中的第三求平均单元7有七个多数逻辑电路71到77。多数逻辑电路7k(k表示2到6的整数，以下同此)在从MCL6(k-1)、6k、6(k+1)输出的三个二进制信号上进行多数逻辑操作。多数逻辑电路71在自MCL61和62输出的两个二进制信号上进行多数逻辑操作(来自MCL61的二进制信号输出被看作两个信号)。多数逻辑电路77在自MCL66和67输出的两个二进制信号上进行多数逻辑操作(来自MCL67的二进制信号输出被看作两个信号)。
换句话说，第三求平均单元7的上述操作可以表示如下：
当比较单元6的MCL61到67被按照输入电压VIN(该输入电压导致MCL输出的逻辑反转)的电平排序时，按照引用编号顺序是MCL61、62、63、...、67。第三求平均单元7在按照这个顺序的一组三个相邻的二进制信号上进行多数逻辑操作。
图5示出了第三求平均单元7中的多数逻辑电路73的一种配置示例。其它多数逻辑电路(71、72和74到77)有相似的配置。
图5中所示多数逻辑电路73有NAND电路201、NOR电路202和205、OR电路206、NOT电路203和204以及输入端I1到I3。
MCL64、63和62的输出信号被分别输入到输入端I1、I2和I3。NAND电路201在输入到输入端I1和I2的信号上进行NAND操作。NOR电路202在输入到输入端I1和I2的信号上进行NOR操作。NOT电路203将输入到输入端I3的信号进行逻辑反转。NOT电路204将NAND电路201的输出进行逻辑反转。NOR电路205在NOR电路202和NOT电路203的输出上进行NOR操作。OR电路206在NOT电路204和NOR电路205的输出上进行OR操作，然后输出信号D作为多数逻辑操作的结果。
假定″I1″、″I2″、″I3″是输入到输入端I1、I2和I3的信号的逻辑值，I1、I2和I3的值如图5中的真值表所示。信号D由下面的逻辑等式表示：
[等式1]
D＝I1*I2+I2*I3+I3*I1...(1)
如图5中的真值表所示，信号D的值基本等于″I2″。但有例外，当″I1＝1″、″I2＝0″、″I3＝1″时″D＝1″，当″I1＝0″、″I2＝1″、″I3＝0″时″D＝0″。
当由多数逻辑将MCL的输出信号与相邻信号求平均时，能够纠正包括了被称为“气沫误差”(例如，详见Sanroku Tsukamoto的″A CMOS6-b，400-MSample/s ADC with Error Correction″，vol.33，pp.1939 to 1947，Dec.，1998)的误差的MCL的输出结果。
编码单元8将在第三求平均单元中通过多数逻辑进行的求平均过程产生的7-比特二进制信号转换成3-比特数字信号，然后输出该3-比特数字信号。
下面将说明图1中所示数模转换电路的操作，该电路具有上述配置。
首先，在第一放大单元2，放大7个参考电压(VR1到VR7)和输入电压VIN之间的差，并且各个差分信号在第二放大单元4中被进一步放大并随后被输入到比较单元6。比较单元6相互比较自第二放大单元4输出的差分信号中的每对信号，然后输出与比较结果对应的7-比特二进制信号。这7-比特二进制信号将由通过在第三求平均单元中与相邻二进制信号的多数逻辑的求平均过程进行处理，并且随后在编码单元8中被转换成3-比特数字信号。
如上所述，在依照本发明的模数转换电路中，第一放大单元2和第二放大单元4各自级中的输出终端通过求平均阻抗元件互连，并且自比较单元6输出的二进制信号由求平均过程通过多数逻辑操作进行处理。由此即使当电路元件的尺寸相对较小时也能降低偏差变化，并从而实现更小的面积和更低的功耗。
也就是说，本实施例在第一放大单元2、第二放大单元4和比较单元6的输出部分提供了总共三级求平均电路，所以能够有效地降低发生在各个输出部分的偏差。因而，可以用相对较小尺寸的电路元件(晶体管或类似电路)形成各个基本电路。因此能够实现更小的面积和更低的功耗。
此外，通过在第一放大单元2和第二放大单元4的输出级中提供源级跟随器电路(电压跟随器电路)并设置该源级跟随器电路的输出阻抗Ro和求平均阻抗元件的阻抗值Ra之间的比例为预定值(如，Ra/Ro＝0.1)，就能够改善第一求平均电路3和第二求平均电路5的求平均效果，并且因而提高精度。
另外，假如这样，在第一放大单元2和第二放大单元4的输出级中提供的电压跟随器电路使得能够设置上述阻抗比而不降低第一放大单元2和第二放大单元4的第一级(差分放大器电路)的增益，并提高运行速度。
第二实施例
接下来将说明本发明的第二实施例。
依照第二实施例的模数转换电路配备了折叠电路和内插电路。
图6示出了依照本发明的第二实施例的3-比特模数转换电路的一种配置示例。
图6中所示模数转换电路有用于产生参考电压的阻抗元件10A到15A、第一放大单元2A、第一求平均单元3A、折叠电路9、粗放大器10、内插电路11、第二求平均单元5A、比较单元6A、第三求平均单元7A以及编码单元8。
第一放大单元2A是依照本发明的第一放大单元的一个实施例。
折叠电路9是依照本发明的折叠电路的一个实施例。
粗放大器10是依照本发明的第一差分放大器电路的实施例。
内插电路11是依照本发明的内插电路的一个实施例。
第一求平均单元3A是依照本发明的第一求平均单元的一个实施例。
第二求平均单元5A是依照本发明的第二求平均单元的一个实施例。
比较单元6A是依照本发明的比较单元的一个实施例。
第三求平均单元7A是依照本发明的第三求平均单元的一个实施例。
阻抗元件10A到15A被按照引用编号的顺序相互串联。参考电压VRDB被施加于该串联电路中阻抗元件10A那一端的终端部分，高于参考电压VRDB的参考电压VRDT被施加于阻抗元件15A那一端的终端部分。
在阻抗元件10A到15A之间的各个连接点上从低电压一端按顺序产生参考电压VR1、VR2...、VR5。
第一放大单元2A放大输入电压VIN和参考电压VR1、VR2...、VR5之间的各个电压差，然后输出与放大结果对应的各个差分信号。
如图6中所示，例如，第一放大单元2A有用于进行差分信号放大的放大器电路21到25。
放大器电路2n(n表示1到5的整数，以下同此)放大参考电压VRn和输入电压VIN之间的差，然后将放大结果输出作为差分电压。放大器电路2n与图3中所示放大器电路22有相似的配置。
第一放大单元2A还有放大器电路20到26用于产生用在第一求平均单元3A的求平均过程中的假比特信号。
放大器电路20放大输入电压VIN和参考电压VRDB之间的差，然后将放大结果输出为差分电压。放大器电路26放大输入电压VIN和参考电压VRDT之间的差，然后将放大结果输出为差分电压。放大器电路20到26也有与图3中所示放大器电路22相似的配置。
就像采用上述第一求平均单元3那样，第一求平均单元3A通过以模拟方式对从第一放大单元2A输出的各个差分信号的电压求平均而降低第一放大单元2A的偏差。第一求平均单元3A有求平均阻抗元件310到315和320到325用于第一放大单元2A的输出终端之间的连接。
求平均阻抗元件31m(m表示0到5的整数，以下同此)被连接在放大器电路2m和放大器电路2(m+1)之间的正输出终端之间。求平均阻抗元件32m被连接在放大器电路2m和放大器电路2(m+1)之间的负输出终端之间。
当通过将求平均阻抗元件连接在放大器电路的输出终端之间进行求平均化时，在最大定标(full scale)两端附近的确定电压中会发生漂移。为了防止这个漂移，图6中所示模数转换电路的具有扩展的最大定标，并且为其配备了放大器电路20和26，分别用于低电压端和高电压端的假比特。通过将由用于假比特的放大器电路20和26输出的差分电压通过求平均阻抗元件提供给放大器电路21和25的输出终端，能够抑制在最大定标两端附近的精度下降。尽管在图6的示例中有两个用于假比特的放大器电路，但可以根据所需精度增加第一级中放大器电路的数量、参考电压VRDT和VRDB之间的电压差以及用于产生参考电压的阻抗元件的数量。
粗放大器10放大第一放大单元2A的输出信号，该信号与从编码单元8输出的3-比特数字信号的最高有效位D2有关。当输入电压VIN达到最大定标的一半时该最高有效位D2被从“0”转换成“1”。在相同条件下转换后的信号是放大器电路23的输出信号，放大器电路23放大与最大定标的中点对应的参考电压VR3和输入电压VIN之间的差。因而，粗放大器10放大了差分放大器电路23的输出信号。
折叠电路9有放大器电路(第二差分放大器电路)91到96，用于放大第一放大单元2A中的放大器电路21到26各自的输出。折叠电路9按预定组合合成从放大器电路91到96输出的差分信号，并由此产生折叠信号FL1和FL2，在这两个信号中差分信号的极性在不同电平的输入电压VIN上被反转。
图6的示例中所示折叠电路9通过合成放大器电路91、93和95的输出而产生折叠信号FL1。具体的，放大器电路91和95的负输出终端和放大器电路93的正输出终端彼此相连以产生折叠信号FL1的一个信号FL1P。放大器电路91和95的正输出终端和放大器电路93的负输出终端彼此相连以产生折叠信号FL1的另一个信号FL1N。
图8A示出了折叠信号FL1的波形的一个示例。如这幅图所示，当输入电压VIN与参考电压VR1、VR3或VR5重合时折叠信号FL1的波形中差分信号的极性被反转。
另外，图6的示例中所示折叠电路9通过合成放大器电路92、94和96的输出而产生折叠信号FL2。具体地，放大器电路92和96的负输出终端和放大器电路94的正输出终端彼此相连以产生折叠信号FL2的一个信号FL2P。放大器电路92和96的正输出终端和放大器电路94的负输出终端彼此相连以产生折叠信号FL2的另一个信号FL2N。
折叠电路通常是由用于调节折叠信号的操作点的奇数个放大器电路形成。因此图6的示例中所示折叠电路9使用了假比特放大器电路96的输出。
图8B示出了折叠信号FL2的波形的一个示例。如这幅图中所示，当输入电压VIN与参考电压VR2或VR4重合时折叠信号FL2的波形中差分信号的极性被反转。
在如上所述产生折叠信号FL1和FL2的折叠电路9之后的一级中，图6中所示模数转换电路配备了内插电路11。
根据由折叠电路9产生的折叠信号FL1和FL2，内插电路11产生内插的折叠信号INT2和INT4，在这两个信号中在输入电压VIN的不同于折叠信号FL1或FL2任一个的电平上差分信号的极性被反转。
另外，内插电路11产生合成的折叠信号INT1和INT3，在这两个信号中差分信号的极性在输入电压VIN的分别等于折叠信号FL1和FL2的那些电平上被反转。
例如，内插电路11通过给予在折叠电路9中产生作为差分电流的折叠信号FL1和FL2预定的权重并合成折叠信号FL1和FL2，而如上所述产生内插折叠信号和合成折叠信号作为差分电流。
图7示出了内插电路11的一种配置示例。
图7中所示内插电路11有P-型MOS晶体管401到416。
在下面的说明中，差分信号的符号名称尾部后所附的符号“P”或“N”表示差分信号的一对两个信号中的一个。例如，形成折叠信号对FL1的信号被分别表示为“FL1P”和“FL1N”。
折叠电路9中产生的折叠信号(FL1P、FL1N、FL2P、FL2N)被如下输入P-型MOS晶体管401到416的源极。
MOS晶体管408、411、412和415的源极与一个公共连接点相连。信号FL1P的电流被输入该连接点。
MOS晶体管406、409、410和413的源极与一个公共连接点相连。信号FL1N的电流被输入该连接点。
MOS晶体管403、404、407和414的源极与一个公共连接点相连。信号FL2P的电流被输入该连接点。
MOS晶体管401、402、405和416的源极与一个公共连接点相连。信号FL2N的电流被输入该连接点。
从P-型MOS晶体管401到416的漏极如下输出内插折叠信号INT2和INT4以及合成折叠信号INT1和INT3。
MOS晶体管401和402的漏极与一个公共连接点相连。信号INT3N的电流从该连接点输出。
MOS晶体管403和404的漏极与一个公共连接点相连。信号INT3P的电流从该连接点输出。
MOS晶体管405和406的漏极与一个公共连接点相连。信号INT2N的电流从该连接点输出。
MOS晶体管407和408的漏极与一个公共连接点相连。信号INT2P的电流从该连接点输出。
MOS晶体管409和410的漏极与一个公共连接点相连。信号INT1N的电流从该连接点输出。
MOS晶体管411和412的漏极与一个公共连接点相连。信号INT1P的电流从该连接点输出。
MOS晶体管413和414的漏极与一个公共连接点相连。信号INT4P的电流从该连接点输出。
MOS晶体管415和416的漏极与一个公共连接点相连。信号INT4N的电流从该连接点输出。
图8A、8B、8C、8D、8E、8F和8G示出了图7中所示内插电路11的输入和输出信号的波形示例以及粗放大器10的输出信号CAS1的波形的一个示例。
图8A和8B分别示出了折叠电路9中生成的折叠信号FL1和FL2的波形的一个示例。
图8C、8D、8E和8F分别示出了内插电路11中产生的折叠信号INT1、INT2、INT3和INT4的波形的一个示例。
图8G示出了粗放大器10中放大的信号CAS1的波形的一个示例。
图7中所示内插电路11输出折叠信号FL1作为折叠信号INT1而没有将折叠信号FL1与其它信号组合在一起。因此，由图8A和图8C的比较可以看出，折叠信号FL1和INT1在相同的输入电压VIN引起差分信号极性反转。
对折叠信号FL2和INT3也是如此。折叠信号FL2和INT3在相同的输入电压VIN上引起差分极性反转(图8B和图8E)。
另一方面，折叠信号INT2和INT4是通过将折叠信号FL1和FL2相互组合而产生的。折叠信号INT2和INT4在不同于折叠信号FL1和FL2任一个的输入电压VIN上引起差分信号极性反转。特别地，折叠信号INT2在参考电压VR1和VR2之间的中点以及参考电压VR3和VR4之间的中点上引起差分信号极性反转。折叠信号INT4在参考电压VR2和VR3之间的中点以及参考电压VR4和VR5之间的中点上引起差分信号极性反转。
说明将回到图6。
第二求平均单元5A是用于通过以模拟方式对在内插电路11中产生的折叠信号INT1到INT4求平均而降低内插电路11的输出中发生的偏差的电路。第二求平均单元5A拥有求平均阻抗元件510到513以及520到523用于内插电路11的输出终端之间的连接。
求平均阻抗元件511和521将折叠信号INT1和IN2相同极性的输出终端彼此相连。也就是说，求平均阻抗元件511和521将信号INT1P和INT2P的输出终端彼此相连，并将信号INT1N和和INT2N的输出终端彼此相连。
求平均阻抗元件512和522将折叠信号INT2和INT3的相同极性的输出终端彼此相连。也就是说，求平均阻抗元件512和522将信号INT2P和INT3P的输出终端彼此相连，并将信号INT2N和INT3N的输出终端彼此相连。
求平均阻抗元件513和523将折叠信号INT3和INT4的相同极性的输出终端彼此相连。也就是说，求平均阻抗元件513和523将信号INT3P和INT4P的输出终端彼此相连，并将信号INT3N和和INT4N的输出终端彼此相连。
求平均阻抗元件510和520将折叠信号INT1和INT4的相反极性的输出终端彼此相连。也就是说，求平均阻抗元件510和520将信号INT1P和INT4N的输出终端彼此相连，并将信号INT1N和INT4P的输出终端彼此相连。
如上所述的情况，通过用求平均阻抗元件(511到513和521到523)将折叠信号INT1到INT4的相邻输出终端彼此相连，能够以模拟方式求平均并降低内插电路11的输出中的偏差电压，该偏差电压是由元件失配或类似原因引起的。另外，在求平均阻抗元件的两端将相反极性的输出终端彼此相连的阻抗元件510和520能够更有效地抑制转换精度的下降。
比较单元6A对粗放大器10的输出信号CAS1和内插电路11的折叠信号INT1到INT4的每对信号进行相互比较，然后输出与比较结果对应的一个5-比特二进制信号。
例如，比较单元6A有主比较器锁存器(MCL)61到65。MCL61到65与时钟信号CKA同步相互比较输出信号CAS1和折叠信号INT1到INT4的每对信号，并保持(锁存)与比较结果对应的二进制信号。
图9是解释从折叠电路9到比较单元6A的信号通路的电路的辅助图。
折叠电路9中产生的折叠信号FL1和FL2和与图9中所示电源电压VDD相连的恒流电路503和504的电流被组合在一起，然后通过MOS晶体管501和502的共射放大电路(cascode circuit)被输入内插电路11。
用于电流-到-电压转换的阻抗元件12例如被连接在内插电路11的输出和参考电势VSS之间。阻抗元件12中产生的电压通过第二求平均单元5A被输入比较单元6A。
假定“R1”是阻抗元件12的阻抗值，“Ra”是第二求平均单元5A中求平均阻抗元件的阻抗值，当阻抗值之间的比(Ra/R1)被设置为约“0.1”时，获得了极好的偏差降低效果。
图10示出了主比较器锁存器(MCL)61到65的一种配置示例。图10示出了具有不同差分电压输入类型的比较器600的一种配置示例。图10所示的MCL具有比较器600和锁存电路610。
在图10的示例中，在比较器600之前的那一级中，用于电源-到-电压转换的阻抗元件121和122将从内插电路11输出的折叠信号(INT1到I NT4)的差分电流转换成差分电压。比较器600在时钟信号CK的高电平期间对所述差分电压的一对电压进行相互比较，然后输出一个二进制信号作为比较结果给锁存器电路610。锁存器电路610锁存该二进制信号作为比较结果，该信号与时钟信号CK同步从比较器600输出。
图10中所示比较器600具有N-型MOS晶体管601到605以及P-型MOS晶体管606到609。
MOS晶体管601和602的源级与一个公共连接点相连。该公共连接点通过MOS晶体管603与参考电势VSS相连。
MOS晶体管606到609的源级与公共电源电压VDD相连。MOS晶体管606和608的漏极与MOS晶体管604的漏极相连。MOS晶体管607和609的漏极与MOS晶体管605的漏极相连。
来自内插电路11的差分电压被输入在MOS晶体管601和602的门极之间。时钟信号CK被输入到MOS晶体管603、606和607的门极。
MOS晶体管608和604的门极与MOS晶体管605的公共漏极相连。
MOS晶体管609和605的门极与MOS晶体管604的公共漏极相连。
锁存器电路610与时钟信号CK同步锁存MOS晶体管604和605的漏极之间发生的差分电压。
在图10所示比较器600中，当时钟信号CK处于低电平时，MOS晶体管603关闭，并且MOS晶体管606和607打开，所以MOS晶体管604和605的漏极都与电源电压VDD相连。因此没有进行比较差分输入电压的操作。
当时钟信号CK从低电平变为高电平时，MOS晶体管606和607被关闭而MOS晶体管603被打开。因此MOS晶体管601和602的门极之间的电压差被以非常高的增益放大，并且在MOS晶体管604和605的漏极之间产生了一个差分电压。
图11示出了主比较器锁存器(MCL)61到65的另一种配置示例。图11示出了拥有差分电流从内插电路11直接输入其中的那种类型的比较器700的配置。图11中所示MCL拥有比较器700和锁存器电路710。
在图11的示例中，从内插电路11输出的折叠信号(INT1到INT4)的差分电流被直接输入比较器700。比较器700在时钟信号CK1的高电平期间(时钟信号CK2的低电平期间)对差分电流中的一对电流进行相互比较，然后输出一个二进制信号作为比较结果到锁存器电路710。锁存器电路710锁存该二进制信号作为比较结果，访信号与时钟信号CK1同步从比较器700输出。
图11中所示比较器700拥有N-型MOS晶体管701到705以及P-型MOS晶体管706到709。
MOS晶体管701和702的源极与参考电势VSS相连。MOS晶体管701的漏极与MOS晶体管704的源极相连。MOS晶体管701的门极与MOS晶体管702的漏极相连。MOS晶体管702的漏级与MOS晶体管705的源极相连。MOS晶体管702的门极与MOS晶体管701的漏极相连。MOS晶体管703被连接在MOS晶体管701和702的漏极之间。
MOS晶体管706到709的源极与公共电源电压VDD相连。MOS晶体管706和708的漏极与MOS晶体管704的漏极相连。MOS晶体管707和709的漏极与MOS晶体管705的漏极相连。
来自内插电路11的差分电流被输入在MOS晶体管701和702的漏极之间。时钟信号CK1被输入MOS晶体管704到707的门极。时钟信号CK 2被输入MOS晶体管703的门极。
MOS晶体管708的门极与MOS晶体管705的漏极相连。MOS晶体管709的门极与MOS晶体管704的漏极相连。
锁存器电路710与时钟信号CK1同步锁存MOS晶体管704和705的漏极之间发生的差分电压。
比较器700响应于两个系统的时钟信号CK1和CK2运行，这两个系统被控制使得时钟信号CK1和CK2的高电平期间不会相互重合。首先，比较器700在时钟信号CK2的高电平期间处于复位状态。也就是说，来自内插电路11的差分电流的输入IIP和IIN被MOS晶体管703短路，从这个输入部分到电源一端的通路被MOS晶体管704和705断开。此时，与锁存器电路710相连的比较器700的输出终端(P1和P2)通过MOS晶体管706和707与电源电压VDD相连。接下来，在时钟信号CK1的高电平期间，MOS晶体管704和705处于导通状态，MOS晶体管703、706和707处于断开状态，所以放大了来自输入IIP和IIN的差分电流输入。也就是说，完成了正反馈以放大输入到输入IIP和IIN的电流之间的差，并且比较结果被作为差分电压从输出终端(P1和P2)输出。
在时钟信号CK2处于高电平的复位期间，从输入IIP和IIN看来比较器700的输入阻抗可以表示为″1/(2gm)″，其可″gm″表示MOS晶体管701和702的电压/电流放大因子。当该输入阻抗和第二求平均单元5A中的求平均阻抗元件的阻抗值Ra之间的比值被设为约″0.1″时，能够获得上述极好的偏差降低效果。
顺便说一下，求平均阻抗元件不必是无源元件，当用有源元件(如晶体管或类似的元件)代替无源元件时也能够产生相同的效果。
说明将回到图6。
第三求平均单元7A通过与两个其它二进制信号的多数逻辑操作对比较单元6A的MCL61到64输出的二进制信号中的每一个施加求平均过程。图6的示例中的第三求平均单元7A有四个多数逻辑电路71到74。多数逻辑电路71在从MCL61和62输出的两个二进制信号(从MCL61输出的二进制信号被看作两个信号)上进行多数逻辑操作。多数逻辑电路72在从MCL61到63输出的三个二进制信号上进行多数逻辑操作。多数逻辑电路73在从MCL62到64输出的三个二进制信号上进行多数逻辑操作。多数逻辑电路74在从MCL63和64输出的两个二进制信号(从MCL64输出的二进制信号被看作两个信号)上进行多数逻辑操作。
编码单元8将第三求平均单元7A中的由多数逻辑进行的求平均过程产生的4-比特二进制信号以及从比较单元6A中的MCL65输出的二进制信号转换成一个3-比特数字信号。
至于在第一个实施例中，依照本实施例的具有上述配置的模数转换电路能够通过由第一求平均单元3A、第二求平均单元5A和第三求平均单元7A形成的三级中的求平均电路有效地降低偏差。因此能够实现更小的面积和更低的功耗。
另外，通过折叠电路9和内插电路11可以极大地减少电路元件(如比较器和类似元件)的数量。因此能够更有效地减小电路面积和功耗。
尽管上面已经说明了本发明的一些实施例，但本发明并不限于前面这些实施例，而是允许进行各种改变。
在图3所示放大器电路的示例中，通过在制造时调节晶体管的元件常数以及恒流电路的电流值能够获得适合求平均的阻抗比(Ra/Ro＝0.1)。但是，可以单独提供用于调节阻抗比的电路。
图12示出了该电路的一个示例。在该放大器电路内提供了用于输出与阻抗比(Ra/Ro)对应的检测信号的检测电路112以及用于根据检测信号控制流经恒流电路110和111的电流的控制电路113。
在前面的实施例中，已经说明了3-比特转换器的一个示例。但是，本发明并不限于3-比特转换器的配置，还适用于4比特或更多比特的转换器。
在前面的实施例中，说明了通过组合内插电路11中的电流而进行信号内插的一个示例。但是，本发明并不仅限于此，还可用阻抗通过分压进行用电压完成的信号内插。
本领域的技术人员应该理解在所附权利要求或它们的等价体的范围内根据设计和其它因素可以有各种更改、组合、子-组合和变化。

Claims (11)

1.一种用来将输入的模拟信号转换成数字信号的模数转换电路，所述模数转换电路包括：
第一放大单元，用于放大所述模拟信号和多个参考信号之间的各个电平差，并输出与放大结果对应的多个差分信号；
第二放大单元，用来放大从所述第一放大单元输出的多个差分信号中的各个信号，并输出与放大结果对应的多个差分信号；
比较单元，用来对从所述第二放大单元输出的多个差分信号中的每对信号进行相互比较，并输出与比较结果对应的多个二进制信号；
第一求平均单元，包括多个用来连接在所述第一放大单元的输出终端之间的求平均阻抗元件；
第二求平均单元，包括多个用来连接在所述第二放大单元的输出终端之间的求平均阻抗元件；
第三求平均单元，用来通过在从所述比较单元输出的多个二进制信号中的每个信号和预定数量的其它二进制信号上进行多数逻辑操作而完成求平均过程；
其中所述第一放大单元和所述第二放大单元中至少有一个包括：
差分放大器电路，用来放大输入的差分信号；和
电压跟随器电路，从所述差分放大器电路输出的差分信号被输入给它，它输出与输入的差分信号的电压差对应的差分电压到所述输出终端。
2.如权利要求1所述的模数转换电路，其中所述电压跟随器电路的输出阻抗与通过所述输出终端与所述电压跟随器电路相连的所述阻抗元件之间的阻抗比有一预定值。
3.如权利要求2所述的模数转换电路，其中所述电压跟随器电路包括：
第一晶体管，以从所述差分放大器电路输出的差分信号的一对信号之一供给它作为其控制信号；
第二晶体管，以从所述差分放大器电路输出的差分信号的那对信号中的另一信号供给它作为其控制信号；
与所述第一晶体管相连的第一恒流电路；和
与所述第二晶体管相连的第二恒流电路；
其中在所述第一晶体管和所述第一恒流电路之间的连接点上产生的电压和所述第二晶体管和所述第二恒流电路之间的连接点上产生的电压之间的差被作为差分电压输出到所述输出终端；并且
所述第一恒流电路和所述第二恒流电路产生调整过的恒定电流以使所述阻抗比具有所述预定值。
4.如权利要求3所述的模数转换电路，还包括：
检测电路，用来输出与所述阻抗比对应的检测信号；和
控制电路，用来根据所述检测信号控制流经所述第一恒流电路和所述第二恒流电路的电流。
5.如权利要求1所述的模数转换电路，其中所述第二放大单元包括：
第一差分放大器电路，用来放大所述第一放大单元的至少一个与所述数字信号的预定高阶位有关的差分信号；
折叠电路，包括多个用来放大从所述第一放大单元输出的多个差分信号的至少一部分的第二差分放大器电路，所述折叠电路通过按照预定组合合成从所述多个第二差分放大器电路输出的差分信号而产生多个折叠信号，在产生的折叠信号中在所述模拟信号的不同电平上发生了差分信号极性反转；和
内插电路，用来根据所述折叠电路产生的多个折叠信号产生至少一个内插折叠信号，在所产生的内插折叠信号中，在所述模拟信号的电平上发生了差分信号极性反转，所述发生差分信号极性反转的电平不同于在所有所述多个折叠信号中发生差分信号极性反转的电平；
其中所述比较单元相互比较从所述第一差分放大器电路输出的差分信号、所述多个折叠信号以及所述内插折叠信号的每对信号，并输出与比较结果对应的多个二进制信号。
6.如权利要求5所述的模数转换电路，其中所述折叠电路产生所述多个折叠信号中的每一个作为差分电流；并且所述内插电路通过给所述折叠电路中产生作为差分电流的所述多个折叠信号中的每个信号一个预定的权重并合成所述多个折叠信号产生所述内插折叠信号作为差分电流。
7.如权利要求6所述的模数转换电路，其中所述比较单元将产生作为差分电流的所述内插折叠信号的一对电流相互比较，并且输出与比较结果对应的二进制信号。
8.如权利要求6所述的模数转换电路，还包括一个用来将产生作为差分电流的所述内插折叠信号转换成差分电压的电流-到-电压转换电路，其中所述比较单元相互比较所述电流-到-电压转换电路中转换的差分电压中的一对电压，并输出与比较结果对应的二进制信号。
9.如权利要求5所述的模数转换电路，其中所述内插电路产生多个合成的折叠信号，在所述合成的折叠信号中在与所述多个折叠信号中发生差分信号极性反转时相同的所述模拟信号电平上发生差分信号极性反转，并且所述多个合成的折叠信号被作为所述多个折叠信号提供给所述比较单元，并且所述比较单元输出与所述多个合成的折叠信号对应的二进制信号。
10.如权利要求1所述的模数转换电路，其中当所述第一放大单元的多个输出终端被按照输出的差分信号的极性被反转时的所述模拟信号的电平排序时，所述第一求平均单元的求平均阻抗元件依序地将相邻的输出终端彼此连接，并且当所述第二放大单元的多个输出终端被按照输出的差分信号的极性被反转时的所述模拟信号的电平排序时，所述第二求平均单元的求平均阻抗元件依序将相邻的输出终端彼此连接。
11.如权利要求1所述的模数转换电路，其中当所述比较单元的多个二进制信号被按照该多个二进制信号的极性被逻辑反转时的所述模拟信号的电平排序时，所述第三求平均单元在每一组预定数量的相邻二进制信号依序进行多数逻辑操作。
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