TWI339023B - - Google Patents

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1339023 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種將所輸入之類比信號變換為數位信號 之類比/數位變換電路，尤其係關於一種可實現小面積化 及低消耗電力化之並列型類比/數位變換電路。 【先前技術】 圖13係表示一般的並列型類比/數位變換電路之構成例 圖。 圖13所示之類比/數位變換電路具有產生複數個基準電 壓之階梯電阻（R1〜R8)、二級（two-stage)放大電路A1及 A2 H行比較判疋之主鎖存比較器（Master Comparator Latch)U31〜U37、以及編碼電路A3。 二級放大電路係放大由階梯電阻（ri〜R8)所產生之複數 個基準電壓與類比輸入電壓之差。主鎖存比較器U3 1〜U37 係根據時脈信號CKA而一同進行比較動作。輸入高於類比 輸入電壓之基準電壓的主鎖存比較器，係產生全部為"〇" 位準之輸出，而輸入低於類比輸入電壓之基準電壓的主鎖 存比較器，係產生全部為"1，，位準之輸出。編碼電路A3進 行相鄰接之比較輸出的互斥或邏輯處理，並將該處理結果 變換為數位信號而輸出。通常，由於一級的放大電路無法 獲得足夠之增益’故常設置二級左右之放大級。 下述專利文獻1係關於一種並列型類比/數位變換電路。 [專利文獻1]曰本專利特開2000-183742號公報 【發明内容】 115810-990324.doc 1339023 [發明所欲解決之問題] 上述並列型類比/數位變換方式可實行高速處理，但必 需具有與解析度相應之放大電路及主鎖存比較器，因此存 在下述缺點，即，當欲提高解析度時，電路規模呈指數函 數地增大，故消耗電力及晶片尺寸隨之增大。進而，當欲 實現高解析度時’各電路間之偏移變得嚴重，故存在其應 用範圍受到限制之傾向。

本發明係鑒於上述情形而創作完成者，其目的在於提供 一種可實現小面積化及低消耗電力化之類比/數位變換電 路。 [解決問題之技術手段]

本發明之類比/數位變換電路包含：第丨放大部，係輸入 類比信號，分別放大該類比信號與複數個基準信號之位準 差，並且輸出與該放大結果對應之複數個差動信號；第2 放大部，❹別放λ自上述放大部所輸出之複數個差 動L號ϋ且輸出與或放大結果對應之複數個差動信號； 比較部，係分別比較自上述第2放大部所輸出之複數個差 動信號之成對信號，並且輸出與該比較結果對應之複數個 二進制信號；^平均化部，係含有連接上㈣m大部之 輸出端子之間的複數個平均化用電阻元件；第2平均化 部’係含有連接上述第2放大部之輸出端子之間的複數個 平均化用電阻元件；以及第3平均化#，係分別對自上述 比較部所輸出之複數個二進制信號各者，進行其與其他特 定數量二進制信號間的多數決邏輯運算之平均化處理。 115810-990324.doc 1339023 車父佳態樣係上述第1放大部及上述第2放大部中之至少一 者包含有：差動放大電路，係放大所輸入之差動信號；以 及電壓隨耦器電路’係輸入自上述差動放大電路所輸出之 差動信號，並且將與該輸入之差動信號之電壓差所對應的 差動電壓輸出至上述輸出端子。 又，較佳態樣為上述電壓隨耦器電路之輸出阻抗，與經 上述輸出端子而連接於該電壓隨耦器電路之上述電阻元件 之電阻值間的阻抗比，係具有特定值。 [發明之效果] 根據本發明，於第丨放大部及第2放大部之各級中利用 平均化用電阻元件而連接各輸出端子，並且於二進制信號 之層級中，進一步進行多數決邏輯運算之平均化處理，藉 此，縱或電路元件之尺寸較小，亦可減小偏移差異，故可 貫現小面積化及低消耗電力化。 【實施方式】 <第1實施形態> 圓I係表示本發明第丨實施形態之3位元類比/數位變換電 路之構成其中一例圖。 圖1所示之類比/數位變換電路具有基準電壓產生用電阻 元件10A〜17A、P放大部2、第】平均化部3、第2放大部 4、第2平均化部5、比較部6、第3平均化部7、以及編 8。 第1放大部2係本發明之第1放大部之一實施形態。 第2放大部4係本發明之第2放大部之一實施形態。 115810-990324.doc 第1平均化部3係本發明之第i平均化部之一實施形態。 第2平均化部5係本發明之第2平均化部之一實施形態。 比較部6係本發明之比較部之一實施形態。 第3平均化部7係本發明之第3平均化部之一實施形態^ 電阻元件10A〜17A依符號之號碼順序而串聯，對該串聯 電路之電阻元件〖〇A側之端部施加基準電壓，並且對 電阻元件1 7A側之端部施加高於基準電壓VRB之基準電壓 VRT。 於電阻元件10A〜17A之各連接點，自低電壓側依序產生 基準電壓Vrl、Vr2 '…、Vl*7。 第1放大部2分別放大輸入電壓VIN與基準電壓心卜％? 之電壓差’並且分別輸出與該放大結果對應之差動信號。 第1放大部2例如於圖丨所示，具有進行差動信號放大之 放大電路21〜27。 放大電路2i(i表示丨至7之整數。以下同）放大基準電壓vd 與輸入電壓VIN之差，並且將該放大結果作為差動電壓而 輸出》 第1平均化部3係將自第1放大部2所輸出之各差動信號之 電壓進行類比平均化’藉此而使^放大部？之偏移減小之 電路，該第1平均化部3具有連接第1放大部2之輸出端子之 間的平均化用電阻元件311〜316及32卜326。 平均化用電阻元件3丨圯表示1至6之整數。以下同。）連 接於放大電路2j與放大電路2G + 1)之正輪出端子之間。平 均化用電阻元件32j連接於放大電料與放大電路2(j + i)之 115810-990324.doc 負輸出端子之間 迷連接關係可以下述方式換而

JU 根據使7個放大電路2卜27之輸出差動信號產生極性反轉 的輸入電壓VIN之位準，來對7個放大電路2ι〜27附以順序 時，該順序依符號之號碼順序為放大電路21、22、 23、…、27。平均化用電阻元件31J連接於該順序下鄰接之 放大電路2j與放大電路2(j + 1)之正輸出端子之間。平均化 用電阻元件聊同樣地連接於鄰接之放大電路2j與放大電 路2 (j + 1)之負輸出端子之間。 圖2係用以說明第丨放大部2之偏移因第丨平均化部]之平 均化作用而減小之圖。 •作為緩和電路之需求精確度、肖,m電路元件之面積之技 術’存在稱作平均化之方法（例#參照非專利文⑴

Spatial Filtering in Flash A/D Converters", IEEE Transactions on Circuits and Systems-II, vol.50, PP424-436, Aug.，2003”）。 π如圖2(A)所示’由於元件特性不匹配引起之差異，致使 第1放大部2產生偏移電塵Λν〇3卜若維持該第！放大部^ 結構’如圖2(B)所示將平均化用電阻元件插人至鄰接之輸 出之間’則第1放大部2之偏移電壓Δν〇_平均化，其值 小於原本之偏移電壓Δν〇3ΐ。若偏移電壓變小，則可以更 J積而貫行问精確度之仏號處理因此能夠使元件面積 整體變小，故可實現消耗電力及面積之減小。 圖3係表示於第i放大部2中進行差動信號放大之放大電 115810-990324.doc •10- 1339023 路22之構成其中一例圖。第1放大部2之其他放大電路 (21、23〜27)亦具有與該放大電路22相同之構造。 圖3所示之放大電路22，包含有η型MOS電晶體 101〜106、電阻元件1〇7與108、以及定電流電路109〜i i 1。 含有MOS電晶體丨〇卜104與電阻元件107、108之電路， 係本發明之差動放大電路之一實施形態。 含有MOS電晶體1 05、1 06及定電流電路11 0、111之電 路’係本發明之電壓隨耦器電路之一實施形態。 MOS電晶體101及1〇2彼此之源極共通連接，且該源極經 由定電流電路1 09而連接於基準電位VSS。 MOS電晶體101之汲極係連接於M0S電晶體1〇3之源極， 且對其閘極施加輸入電壓VIN。MOS電晶體1 02之汲極係連 接於MOS電晶體1 04之源極，且對其閘極施加基準電壓 Vr2。 MOS電晶體1 03之汲極，係經由電阻元件1 〇7而連接於電 源電壓VDD，並且連接於MOS電晶體105之閘極。MOS電 晶體1 04之汲極，係經由電阻元件1 〇8而連接於電源電壓 VDD，並且連接於MOS電晶體1 06之閘極。對MOS電晶體 103及HH之閘極施加特定之偏壓電壓VG。 MOS電晶體1 05之汲極係連接於電源電壓VDD，且其源 極經由定電流電路111而連接於基準電位VSS。MOS電晶體 106之沒極係連接於電源電壓vdD，且其源極經由定電流 電路110而連接於基準電位VSS。 於MOS電晶體1 〇6與定電流電路11 〇之連接點所產生之電 115810-990324.doc 1339023 壓’係輸出至放大電路22之正輸出端子PAOP。於MOS電 晶體105與定電流電路111之連接點所產生之電壓，係輸出 至放大電路22之負輸出端子PAON。 MOS電晶體1(H〜1〇4與電阻元件〖07、108構成差動放大 電路。該差動放大電路係放大輸入電壓VIN與基準電壓Vr2 之差’並將該放大結果作為差動電壓’而產生於M〇s電晶 體103及1〇4之汲極之間。 MOS電晶體1 〇5及定電流電路π 1構成源極隨耗器電路， 並且使MOS電晶體105之源極（即放大電路22之負輸出端子 PAON)電壓隨從於M0S電晶體ι〇5之閘極電壓。又，M〇s 電晶體1 06及定電流電路11〇亦與上述同樣地構成源極隨耦 器電路，並且使MOS電晶體106之源極（即放大電路22之正 輸出端子PAOP)電壓隨從於M0S電晶體1〇6之閘極電壓。 因此，於放大電路22之輸出端子（paop、PA0N)輸出有 將輸入電壓VIN與基準電壓Vr2之差放大後之差動電壓。 如圖3所示，放大電路22於其輸出級具有源極隨耦器電 路（105及 111、1〇6及11〇)。 於本實施形態令，將該源極隨耦器電路之輸出阻抗R〇與 平均化用電阻元件（3丨1、3 1 2.·.)之電阻值Ra之比（Ra/R〇)設 定為特定值（例如"0.1")。 如非專利文獻It所示可知，通常將放大電路之輸出阻 抗與平均化用電阻元件之電阻值之比設定為大致”〇1，，左 右’藉此而獲得良好之平均化效果。 圖4係表示自圖3所示之放大電路令省略輸出級之源㈣ 115810-990324.doc 耦器電路之圖。 於圖4所示之情形下，放大電路之輸出阻抗成為電阻元 件1 07 108之電阻值R卜因此，當欲滿足上述阻抗比 、1)夺龟阻值R1因電阻值Ra而受到制約❶電阻值 R1與差動放大電路（1G1〜1Q4、1G7〜1G9)之增益相關，使該 值越大，則越可提高增S，但於電阻值Ra之範圍受到限制 時無法使電阻值R1過大，因而可能無法獲得預期之增 益。 相對於此，於圖3所示之放大電路22中，於輸出級設有 源極耦器電路，故可與平均化用電阻元件之電阻值以獨 立地設定電阻元件丨〇7、1〇8之電阻值幻。因此，可一邊保 持上述較佳阻抗比（Ra/R〇=〇丨），一邊防止初級之差動放大 電路（101〜104、107〜109)之增益下降。 即’由於設定為較佳阻抗比（Ra/R〇==〇丨），故可實現偏移 之減小及變換精確度之提高，並且可實行初級之差動放大 電路（101〜104、1〇7〜1〇9)之高增益化及動作速度之高速 化。 返回至圖1之說明。 第2放大部4進而放大自第1放大部2所輸出之各差動信 號’並且分別輸出與該放大結果對應之差動信號。 第2放大部4與第1放大部2同樣地具有進行差動信號放大 之7個放大電路41〜47。 放大電路4i(i=i〜7)放大自第1放大部2之放大電路2i所輸 出之差動信號，並且將該放大結果作為差動信號而輸出。 115810-990324.doc 1339023 放大電路4i具有與圖3所示之放大電路22相同之結構。 第2平均化部5係將自第2放大部4所輸出之各差動信號之 電壓進行類比平均化，藉此而使第2放大部5之偏移減小之 電路’該第2平均化部5具有連接第2放大部4之輸出端子之 間的平均化用電阻元件511〜5 16及521 ~526。 平均化用電阻元件51j(j = l〜6)連接於放大電路4〗與放大 電路4(j + l)之正輸出端子之間。平均化用電阻元件52〗連接 於放大電路4j與放大電路4(j + i)之負輸出端子之間。

上述連接關係可以下述方式換而言之。 根據使7個放大電路41〜47之輸出差動信號產生極性反轉 的輸入電壓VIN之位準，來對7個放大電路41〜47附以順序 時，該順序依符號之號碼順序為放大電路41、42、 43、…、47。平均化用電阻元件51j連接於該順序下鄰接之 放大電路4j與放大電路4(】+!)之正輸出端子之間。平均化 用電阻元件52j亦同#地連接於鄰接之放大電路^與放大電 路4ϋ +1)之負輸出端子之間。

利用平均化用電阻元件（511〜516及52ι〜⑵）來連接鄰接 之放大電路41〜47各自之輸出端子’藉此與第1平均化部2 相：·’可使元件不匹配引起之放大電路41〜47之偏移電壓 進行類比平均化而減小。 比較部6於圖】之例中 具有主鎖存比較器 H58l〇.990324.do< 14 (MCL)61〜67。MCL6i(i=l~7)與時脈信號CKA同步，比較 自放大電路4i所輸出之差動信號之成對信號，並且保持⑽ 存）與該比較結果對應之二進制信號。 第3平均化部7對自比較部6‘MCL61〜67所輸击之二進制 信號之各自，實行與自MCL61〜67所輸出之其他2個二進制 信號進行多數決邏輯運算之平均化處理。 第3平均化部7於圖丨之例中，具有7個多數決邏輯電路 71〜77。多數決邏輯電路儿化表示2至6之整數。以下同。） 對自MCL6(k-l)、从及6(k+l)所輸出之3個二進制信號進行 多數決邏輯運算。多數決邏輯電路71對自MCL61&62所輸 出之2個二進制信號（將自MCL61所輸出之二進制信號作為 2個信號）進行多數決邏輯運算。多數決邏輯電路”對自 MCL66及67所輸出之2個二進制信號（將自MCL67所輸出之 二進制信號作為2個信號）進行多數決邏輯運算。 第3平均化部7中之上述動作可以下述方式換而言之。 根據使比較部6之MC L6 1〜6 7之輸出產生邏輯反轉的輸入 電壓VIN之位準’來對比較部6之MCL6卜67附以順序時， 該順序依符號之號碼順序為MCL6 1、...、67。第3平均化 部7以該順序下鄰接之3個二進制信號為組，按組進行多數 決邏輯運算d 圖5係表示第3平均化部7之多數決邏輯電路73之構成例 圖。其他多數決邏輯電路（71、72、74〜77)亦具有相同之結 構。

圖5所示之多數決邏輯電路73具有nand電路201、NOR 1158 l0-990324.doc 15 1339023 電路202及205、OR電路206、NOT電路203及204、以及輸 入端子II〜13。 輸入端子II、12、13中分別輸入有MCL64、63、62之輸 出信號。NAND電路201對輸入至輸入端子II及12之信號進 行NAND運算。NOR電路202對輸入至輸入端子II及12之信 號進行NOR運算。NOT電路203使輸入至輸入端子13之信 號邏輯反轉。NOT電路204使NAND電路201之輸出邏輯反 轉。NOR電路205對NOR電路202及NOT電路203之輸出進 行NOR運算。OR電路206對NOT電路204及NOR電路205之 輸出進行OR運算，並且將多數決邏輯運算之結果作為信 號D而輸出。 將輸入至輸入端子11、12、13之信號之邏輯值分別設為 "ΙΓ、"12"，"13"，則具有圖5之真值表所示之值。以邏輯 式表示信號D時，如下所示。 [數1] 0=11*12+12*13+13*11 ... (1) 如圖5之真值表所示，信號D之值基本上等於"Π" ’但 "11 = 1""12=0""13 = 1"時，"D=l"，"11=〇"”12=1"”13 = 0"時， "D=0"為例外》 如上所述，若將MCL之各輸出信號與鄰接之信號進行多 數決邏輯而使MCL之各輸出信號平均化，則可修正含有稱 作泡沫錯誤之誤差的MCL之輸出結果（例如參照非專利文 獻 2 "Sanroku Tsukamoto，"ACMOS 6-b，400-MSample/s ADC with Error Correction", vol.33, ppl939-l947, Dec·，1998")。 115810-990324.doc -16 - 烏馬。P 8將於第3平均化部7中進行多數決邏輯運算之平 句化處理後的7位兀二進制信號變換為3位元數位信號而輸 出。 匕處說明具有上述結構之圖1所示之類比/數位變換電 路之動作。 首先，分別放大第i放大部2中7個基準電壓與 輸入電[VIN之差，進而於第2放大部4中分別放大該差動 4 5虎’並將其輸入至比較部6。t匕較部6比較於第2放大部4 斤放大之各差動k號之成對信號，並且輸出與該比較結 果所對應之7位元二進制信號。該7位元二進制信號經與第 3平均化。p 7中鄰接之二進制信號之多數決邏輯運算之平均 化處理後，於編碼部8中變換為3位元數位信號。 如上所說明，根據本實施形態之類比/數位變換電路， 於第1放大部2及第2放大部4之各級之輸出端子利用平均化 用電阻元件而連接，並且對自比較部6所輸出之二進制信 號進步進行多數決邏輯運算之平均化處理，藉此，即便 電路7L件之尺寸較小，亦可減少偏移差異，故可實現小面 積化及低消耗電力化。 即’根據本實施形態，於第1放大部2、第2放大部4、比 較部6之輸出部分設置有共計三級之平均化用電路可有 效地減小各輪出部分所產生之偏移。藉此，各要素電路可 由較小尺寸之電路元件（電晶體等）構成，因而可實現小面 積化及低消耗電力化。 進而，於第1放大部2或第2放大部4之輸出級設置有源極 115810-990324.doc 17 丄乃9023 =辆器電路（電壓隨耗器電路），將其輸出阻抗^與平均化 用電阻元件之電阻信p — 比设定為特定值（例如 R㈣，”，藉此可提高第R均化部3、第2平均化部5之 平均化效果’以提高精確度。 該情形時，於第1放大部2、第2放大部4之輸出級設 置有電壓隨耗器電路，藉此可進行上述阻抗比之設定，而 不會使其初級(差動放大電路)之增益下降，並且可實現 作速度之高速化。 <第2實施形態> 繼而，就本發明之第2實施形態加以說明。 於第2實施形態之類比/數位變換電路中設置有折疊電 路及插值電路。 圖6係表不本發明第2實施形態之3位元類比/數位變換電 路之構成其中一例圖。 圖6所示之類比/數位變換電路具有基準電壓產生用之電 阻元件10A〜丨5A'第丨放大部2A、第丨平均化部3八、折叠電 路9、粗調（coarse)放大器1〇、插值電路u、第2平均化部 5A、比較部6A、第3平均化部7八、以及編碼部8。 第1放大部2 A係本發明之第1放大部之一實施形態。 折疊電路9係本發明之折疊電路之一實施形態。 第1差動放大電路10係本發明之第1差動放大電路之一實 施形態。 插值電路1 1係本發明之插值電路之一實施形態。 第1平均化部3 A係本發明之第1平均化部之一實施形態。 n58J0-990324.doc •18· 1339023 第平均化部5 A係本發明之第2平均化部之一實施形態β • 比較部6Α係本發明之比較部之一實施形態。 • 平均化部7八係本發明之第3平均化部之一實施形態。 电咀元件〗〇 Α〜丨5 Α依符號之號碼順序而串聯，於該串聯 中電阻元件1 〇Α側之端部施加有基準電壓VRDB ’並 ;電阻元件1 5 A側之端部施加有高於基準電壓VRDB之 基準電壓VRDT。 φ 於電阻元件1 〇A〜1 5 A之各連接點，自低電壓側起依序產 生基準電壓 Vrl、Vr2、...、Vr5。 第1放大部2A分別放大輸入電壓viN與基準電壓vri、

Vr2、...、Vr5之電壓差，並且分別輸出與該放大結果對應 之差動信號。 第1放大部2A例如於圖6所示，具有進行差動信號放大之 放大電路21〜25。 放大電路2n(n表示1至5之整數。以下同。）放大基準電壓 _ Vrn與輸入電壓VIN之差，並且將該放大結果作為差動電壓 而輸出。放大電路2n具有與圖3所示之放大電路22相同之 結構。 又’第1放大部2A具有放大電路2〇、26，該放大電路 20、26產生第1平均化部3A之平均化處理中所使用之虛擬 位元信號。 放大電路20放大輸入電壓VIN與基準電塵VRDB之差， 並且將该放大結果作為差動電壓而輸出。放大電路26放大 輸入電壓VIN與基準電壓VRDT之差，並且將該放大結果 115810.990324.doc •19· Γ339023 作為差動電壓而輸出。該放大電路20、26亦具有與圖3所 示之放大電路22相同之結構。 第1平均化部3A與上述第1平均化部3同樣地將自第1放大 部2A所輸出之各差動信號之電壓進行類比平均化，藉此使 第1放大部2 A之偏移減小。第1平均化部3 A具有連接第丄放 大部2 A之輸出端子之間的平均化用電阻元件3 1 〇〜3 1 5及 320〜325 。 平均化用電阻元件31m (m表示〇至5之整數。以下同。） 連接於放大電路2m與放大電路2(m+i)之正輸出端子之間。 平均化用電阻元件32m連接於放大電路2m與放大電路 2(m+l)之負輸出端子之間。 於放大電路之輸出端子之間連接平均化用電阻元件，以 進行平均化時，有時於全標度兩端附近，判定電壓會產生 偏移。為防止該偏移，於圖6所示之類比/數位變換電路中 放大全標度，且分別於低電壓側及高電壓側設置虛擬位元 用放大電路20、26。藉由平均化電阻元件而將虛擬位元用 放大電路20、26所輸出之差動電壓，供給至放大電路21、 25之輸出端子，可抑制於全標度兩端附近之精確度下降情 形。於圖6之例中’虛擬位元用放大電路之數量為二個， 亦可根據必要之精確度來增加初級放大電路之數量、基準 電堡VRDT及VRDB之電壓差、以及基準電塵產生用電阻元 件之數量。 第1差動放大電路1〇係放大來自於編碼部8所輸出之3位 凡數位信號之最高階位元〇2其第丨放大部2Α之輸出信號。 115810-990324.doc -20 - 1339023 最咼階位元D2於輸入電壓VIN到達全標度之一半時，自，|〇'， 反轉為’’ 1 ”。在與此相同條件下反轉之信號，係放大電路 23之輸出信號’而該輸出信號係放大對應於全標度之中點 的基準電壓Vr3與輸入電壓VIN間之差值者。因此，第1差 動放大電路10放大差動放大電路23之輸出信號。

折疊電路9包含有分別放大第i放大部2A之放大電路 21 26之輸出的放大電路（第2差動放大電路）9i〜96，並以 特疋之 '、且δ而合成自该專放大電路91〜9 6所輸出之差動信 號藉此，產生差動#號產生極性反轉時的輸入電壓viN 之位準各不相同的折疊信號FL1、FL2。

於圖6例示之折疊電路9十，藉由合成放大電路91、”及 之輸出產生折叠k號FL1。即，將放大電路91及95之 負輸出端子與放大電路93之正輸出端子加以連接，藉此產 生折疊信號FL1其中一側之信號Fup，並且將放大電路… 及95之正輸出端子與放大電路93之負輸出端子加以連接， 藉此而產生折疊信號FL1另一側之信號FL1N。 圓8(A)表示折疊信號FL!之波形其中一例。如該圖所 示，當輸入電壓vm與基準電壓Vrl、Vr3、Vr5一致時，於 折疊信號FL1之波形令分別產生差動信號之極性反轉。 之輸出加以合成，藉此而產生折疊信號FL2。#，將放大 電路92及96之負輸出端子與放大 ^ 、机人屯路94之正輸出端子加以 連接’措此而產生折叠作號FT 9甘rf» 且^FL2其中一側之信號FL2P ’並 且將放大電路92及96之正齡 + *山2 λ , 乏止輸出鳊子與放大電路9 4之負輸出 I15810-990324.doc 1339023

端子加以連接，藉此而產生折疊信號FL2另一側之芦號 FL2N。 。J 一般而§ ’折疊電路為調整折疊信號之動作點，係由奇 數個放大電路所構成。因此圖6之例令，於折疊電路9中j 係利用虛擬位元放大電路96之輸出。 圖8(B)表示折疊信號fli之波形其中一例。如該圖所 示’當輸入電壓VIN與基準電壓Vr2、vr4—致時，於折聂 信號FL 1之波形中分別產生差動信號之極性反轉。 於圖6所示之類比/數位變換電路中’於產生如上所述之 折疊信號FLI、FL2之折疊電路9的後段，設置有插值電路 11 ° 插值電路11根據折疊電路9所產生之折疊信號FL1、 FL2，產生插值折疊信號INT2、INT4，該等插值折疊信號 係於差動信號產生極性反轉時，輸入電壓VIN之位準與折 疊信號FL 1、FL2中之任一者均不相同。 又，插值電路11產生合成折疊信號INT丨、INT3，該等合 成折豎信號係於差動信號產生極性反轉.時，輸入電壓Vin 之位準與折疊信號FLI、FL2分別相等。 例如，插值電路11對折疊電路9中作為差動電流所產生 之折疊信號FLI、FL2分別加權而合成，藉此產生上述插 值折疊信號或合成折疊信號作為差動電流。 圖7係表示插值電路11之構成其中一例圖。 圖7所示之插值電路11具有p型MOS電晶體4〇1〜416。 於下述5兒明中，於差動信號之符號名後附以"p"或"N"符 115810-990324.doc •22- 1339023 號，以此表示該差動信號之成對的2個信號之一方。例 如，分別以"FLIP"及” FL1N"表示折疊信號FL1之成對信 號。 於p型MOS電晶體40 1 ~41 6之源極側，如下所述，輸入有 折疊電路9中所產生之折疊信號（FLIP、FL1N、FL2P、 FL2N)。 使MOS電晶體408、411、412、415之源極共通連接，並 且於其連接點輸入有信號FL 1 P之電流。 使MOS電晶體406、409、410、41 3之源極共通連接，並 且於其連接點輸入有信號FL1N之電流。 使MOS電晶體403、404、407、414之源極共通連接，並 且於其連接點輸入有信號FL2P之電流。 使MOS電晶體401、402、405、41 6之源極共通連接，並 且於其連接點輸入有信號FL2N之電流。 自p型MOS電晶體401〜416之汲極側，如下所述，輸出有 插值折疊信號INT2、INT4及合成折疊信號INTI、INT3。 使MOS電晶體401、402之汲極共通連接，並且自其連接 點輸出信號INT3N之電流。 使MOS電晶體403、404之汲極共通連接，並且自其連接 點輸出信號INT3P之電流。 使MOS電晶體405、406之汲極共通連接，並且自其連接 點輸出信號INT2N之電流。 使MOS電晶體407、408之汲極共通連接，並且自其連接 點輸出信號INT2P之電流。 115810-990324.doc -23- 使MOS電晶體409、410之汲極共通連接，並且自其連接 點輸出信號ΙΝΤ1Ν之電流。 使MOS電晶體411 ' 412之汲極共通連接，並且自其連接 點輪出信號ΙΝΤ1Ρ之電流。 使MOS電晶體413、414之汲極共通連接，並且自其連接 點輸出信號ΙΝΤ4Ρ之電流。 使MOS電晶體41 5、4 1 6之汲極共通連接，並且自其連接 點輸出信號ΙΝΤ4Ν之電流。 圖8係表示圖7所示之插值電路11之輸入輸出信號及第1 差動放大電路10之輸出信號CAS1之波形之一例圖。 圖8(A)、（Β)分別表示折疊電路9中所產生之折疊信號 FL1、FL2之波形其中一例。 圖8(C)、（D)、（Ε)、（F)分別表示插值電路11中所產生之 折疊信號INTI、ΙΝΤ2、ΙΝΤ3、ΙΝΤ4之波形其中一例。 圖8(G)表示第1差動放大電路1〇中所放大之信號CAS1的 波形其中一例。 於圖7所示之插值電路11中，折疊信號FL1與其他信號並 未合成，而是輸出折疊信號FL1作為折疊信號ΙΝΤ1，故比 較圖8(A)與圖8(C)可知，折疊信號FL1與ΙΝΤ1於相等之輸 入電壓VIN處產生差動信號之極性反轉。 折疊信號FL2與ΙΝΤ3亦相同，於相等之輸入電壓VIN處 產生差動信號之極性反轉（圖8(B)、圖8(E))。 另一方面’折疊信號ΙΝΤ2、ΙΝΤ4藉由合成折疊信號FL1 及FL2而產生’在與折疊信號flI及FL2中之任一者不同之 115810-990324.doc •24- 1339023 輸入電壓VIN處產生差動信號之極性反轉。即，折叠信號 ΙΝΤ2在基準電壓Vrl與Vr2之中點以及基準電壓Vr3與Vr4之 中點產生差動信號之極性反轉’折疊信號11SIT4在基準電壓 Vr2與Vr3之中點以及基準電壓Vr4與Vr5之中點產生差動信 號之極性反轉。 返回至圖6之說明。 第2平均化部5A係將插值電路11中所產生之折疊信號 INT1〜INT4之電壓進行類比平均化，藉此而使插值電路11 之輸出所產生之偏移減小之電路，其具有連接插值電路11 之輸出端子之間的平均化用電阻元件510〜513及520〜523。 平均化用電阻元件511及521連接折疊信號INT1及INT2之 同一極性之輸出端子。即，連接信號INT1P及INT2P之輸 出端子，並且連接信號INT1N及INT2N之輸出端子。 平均化用電阻元件512及522連接折疊信號INT2及INT3 之同一極性之輸出端子。即，連接信號INT2P及INT3P之 輸出端子，並且連接信號INT2N及INT3N之輸出端子。 平均化用電阻元件513及523連接折疊信號INT3及INT4 之同一極性之輸出端子。即，連接信號INT3P及INT4P之 輸出端子，並且連接信號INT3N及INT4N之輸出端子。 平均化用電阻元件510及520連接折疊信號INT1及INT4 之反極性輸出端子。即’連接信號INT1P及INT4N之輸出 端子，並且連接信號INT1N及INT4P之輸出端子。 與上述情形相同，利用平均化用電阻元件（5 11〜5 1 3及 521〜523)而連接折疊信號INT1〜INT4之鄰接之輸出端子’ U5810-990324.doc •25- 1339023 猎此可使因元件不匹配等所?丨起之插值電路"之輸 移電塵進行類比平&分· , ^ & 偏 浥仃颁比千均化而減小。又’藉由以相互不同 式連接平均化用電阻元件部兩端之電阻元件51〇及52〇，而 可更有效地抑制變換精確度之下降。 比較部6八分別比較^差動放大電路1〇之輸出信號c仙 與插值電路u之折疊信號INT1〜INT4之成對信號，並且輸 出與该比較結果對應之5位元二進制信號。 比較部6A例知具有主鎖存比較器（mcl)6i〜65。 mcl61〜65與時脈信號CKA同步，分別比較輸出信號c仙 及折疊“ ^INTl〜INT4的成對信號，並且保持（鎖存 比較結果對應之二進制信號。 ）…亥 圖9係用以說明自折疊電路9至比較部6八的信號路徑電路 之圖。 折疊電路9中所產生之折疊信號（FL1、FL2)，係例如圖& 所示，與連接於電源電壓VDD之定電流電路5〇3、5〇4之電 流加以合成’且經由MOS電晶體501、502之疊接電路而輸 入至插值電路11。 於插值電路11之輸出與基準電位VSS之間例如連接有電 流電壓變換用之電阻元件1 2，並且於該電阻元件1 2中所產 生之電壓經由第2平均化部5 A而輸入至比較部6A。 若將電阻元件12之電阻值設為”Ri”，且將第2平均化部 5 A之平均化用電阻元件之電阻值設為"Ra"，則在將該電阻 值之比（Ra/Rl)大致設定為”〇.1”時，可獲得良好之偏移減小 效果。 115810-990324.doc • 26 - 1339023 圖10係表示MCL61〜65之構成其中一例圖，其表示具有 輸入差動電壓類型之比較器600時之構成例。圖1 0所示之 MCL包含有比較器600及鎖存電路610。 於圖10之例中，於比較器600之前段，自插值電路11所 輸出之折疊信號（INT1〜INT4)之差動電流藉由電流電壓變 換用電阻元件121及122而變換為差動電壓。比較器600於 時脈信號CK之高位準期間比較該差動電壓之成對電壓， 並將其比較結果之二進制信號輸出至鎖存電路6 1 0。鎖存 電路610與時脈信號CK同步，鎖存自比較器600所輸出之 比較結果之二進制信號。 圖10所示之比較器600具有nSMOS電晶體601〜605及p型 MOS電晶體606〜609。 MOS電晶體601及602彼此之源極共通連接，並且其連接 點經由MOS電晶體603而連接於基準電位VSS。 MOS電晶體606〜609之源極與電源電壓VDD共通連接。 MOS電晶體606及608之汲極連接於MOS電晶體604之汲 極。MOS電晶體607及609之汲極連接於MOS電晶體605之 沒極。 於MOS電晶體601及602之閘極之間，輸入有來自插值電 路11之差動電壓。於MOS電晶體603、606、607之閘極輸 入有時脈信號CK。 MOS電晶體608及604之閘極共通連接於MOS電晶體605 之沒極。 MOS電晶體609及605之閘極共通連接於MOS電晶體604 115810-990324.doc -27- 1339023 之沒極。 鎖存電路6 1 0與時脈信號CK同步，鎖存產生於MOS電晶 體604及605之汲極之間之差動電壓。 根據圖1 0所示之比較器600，當時脈信號CK為低位準 時，MOS電晶體603斷開且MOS電晶體606、607接通，並 且使MOS電晶體604及605之汲極一併連接於電源電壓 VDD。因此，並未實行差動輸入電壓之比較動作。 時脈信號CK自低位準變化為高位準時，MOS電晶體 606、607斷開，MOS電晶體603接通，由此，MOS電晶體 601及602之閘極之間的電壓差以非常高之增益而放大，故 使MOS電晶體604及605之汲極之間產生差動電壓。 圖11係表示MCL61〜65之其他構成例圖，其表示具有自 插值電路11直接輸入差動電流之類型的比較器700時之構 成例。圖11所示之MCL具有比較器700及鎖存電路710。 於圖11之例中，將自插值電路11所輸出之折疊信號 (INT1〜INT4)之差動電流直接輸入至比較器700。比較器 700於時脈信號CK1之高位準期間（時脈信號CK2之低位準 期間），比較該差動電流之成對電流，將其比較結果之二 進制信號輸出至鎖存電路7 1 0。鎖存電路7 1 0與時脈信號 CK1同步，鎖存自比較器700所輸出之比較結果之二進制 信號。 圖11所示之比較器700具有η型MOS電晶體701〜705及p型 MOS電晶體706〜709。 MOS電晶體701及702彼此之源極連接於基準電位VSS。 115810-990324.doc -28- 1339023 MOS電晶體701之汲極連接於MOS電晶體704之源極。MOS 電晶體701之閘極連接於MOS電晶體702之汲極。MOS 電晶體702之汲極連接於MOS電晶體705之源極。MOS電晶 體702之閘極連接於MOS電晶體70 i之汲極。MOS電晶體 703連接於MOS電晶體701及702之汲極之間。 MOS電晶體706〜709之源極與電源電壓VDD共通連接·' MOS電晶體706及708之汲極連接於MOS電晶體704之汲 極。MOS電晶體707及709之汲極連接於MOS電晶體705之 没極。 於MOS電晶體701及702之汲極之間，輸入有來自插值電 路11之差動電流於MOS電晶體704〜707之閘極輸入有時 脈信號CK1。於MOS電晶體703之閘極輸入有時脈信號 CK2。 MOS電晶體708之閘極連接於MOS電晶體705之汲極。 MOS電晶體709之閘極連接於MOS電晶體704之汲極。 鎖存電路710與時脈信號CK1同步，鎖存產生於MOS電 晶體704及705之汲極之間之差動電壓。 比較器700接收以高位準期間相互不重合之方式而受到 控制之2系統之時脈信號CK 1、CK2而動作。首先，時脈信 號CK2於高位準期間成為重置狀態。即，來自插值電路11 之差動電流之輸入IIP及ΠΝ因MOS電晶體703而短路，電源 側之路徑因MOS電晶體704及705而自該輸入部切斷。此 時，與鎖存電路7 10連接之比較器700之輸出端子（PI、P2) 經MOS電晶體706及707而連接於電源電壓VDD。繼而，於 115810-990324.doc -29- 1339023 為阿位準期間，成為M0S電晶體704及705接通、MOS 電曰曰體703、706、707斷開之狀態，並且自輸入πρ及ΠΝ所 輸入之差動電流被放大。即，以放大輸入至輸入ιιρ及πΝ 之電流差之方式而提供正反饋，並且將比較結果作為差動 電壓而自輸出端子（PI、P2)輸出。 於時脈信號CK2成為高位準之重置㈣，由輸入ΠΡ及 顧觀察之比較器700之輪入阻抗表示為"ι/(2·㈣"。此 處，”gm，’表示M0S電晶體7〇1、7〇2之電壓電流放大率。若 使4輸入阻抗與第2平均化部5A之平均化用電阻元件之電 阻值Ra之比大致為"〇1"’則可獲得先前所說明之良好之偏 移減小效果。 大再者’平均化電阻凡件亦可並非為被動元件，以電晶體 等主動元件取代亦可起到同樣效果。 再次返回至圖6之說明。 第3平均化部7Α對自比較部6八之MCL61〜64所輸出之二 進制h號之各自，實行與其他2個二進制信號進行多數決 邏輯運算之平均化處理。 第3平均化部7八於圖6之例中，|有4個多數決邏輯電路 71 74。多數決邏輯電路71就自]^(：[61及62所輸出之2個二 進制信號（將自MCL61所輸出之二進制信號作為2個信號） 進饤多數決邏輯運算。多數決邏輯電路72就自 所輸出之3個二進制信號進行多數決邏輯運算。多數決邏 輯電路73就自MCL62〜64所輸出之3個二進制信號進行多數 決邏輯運算。多數決邏輯電路74就自肌似㈣所輸出之 H5810-990324.doc -30. 1339023 2個—進制信號（將自MCL64所輸出之二進制信號作為2個 信號）進行多數決邏輯運算。 編碼部8將於第3平均化部7A中實行多數決邏輯運算之平 均化處理後之4位元二進制信號、以及自比較部6 A之 MCL65所輸出之二進制信號，變換為3位元數位信號。 於具有上述構成之本實施形態之類比/數位變換電路 中，亦與第1實施形態相同，藉由第丨平均化部3 A、第2平 均化部5A及第3平均化部7A之三級平均化用電路而可有效 地減小偏移，故可實現小面積化及低消耗電力化。 又’藉折疊電路9及插值電路11而可大幅減少比較器等 電路元件之數量，因此可更有效地減小電路面積及消耗電 力。 以上說明本發明之實施形態之若干例，而本發明並非僅 限定於上述形態，其可進行各種變更。 於圖3所示之放大電路之例中，於製造時調節電晶體之 元件常數或定電流電路之電流值，藉此而可實現適合於平 均化之阻抗比（Ra/Ro=0· 1)，但亦可另外設置該阻抗比之調 節用電路。 圖1 2係其例示圖’於放大電路内，設置有輸出與阻抗比 (Ra/Ro)對應之檢測信號之檢測電路11 2，以及根據該檢測 信號來控制定電流電路11 〇、Π 1中流動之電流之控制電路 113。 於上述實施形態中說明了 3位元變換器之例，但並非限 定於該結構，於4位元以上之變換器中亦可應用本發明。 115810-990324.doc 31 U39023 111利用電流之 ’亦可利用電阻 於上述實施形態中’舉例有於插值電路 合成來進行信號之插值，但並非限定於此 之分麼等而由電壓來進行信號之插值。 【圖式簡單說明】 圖1係表示本發明第1實施形 路之構成其中一例圖。 態之3位元類比/數位變換電 之偏移因第1平均化 號放大之放大電路構 圖2(A)、（B)係用以說明第1放大部 之平均化作用而減小之圖。 圖3係表示於第1放大部進行差動信 成其中一例圖。 出級之源極隨 圖4係表示自圖3所示之放大電路中省略輸 耦器電路之圖。 圖5係表示第3平均化部之多數決邏輯電路之構成例圖。 圖6係表示本發明第2實施形態之3位&類比/數位變換電 路之構成其中一例圖。 圖7係表示插值電路之構成其中一例圖。

β圖8(A)·圖8(G)係表示圖7所示之插值電路之輸人輸出信 號及第1差動放大電路之輸出信號的波形其中一例圖。° 圖9係用W έ兒明自才斤疊電路至比較部之信號路徑電路之 圖10係表示主鎖存比較器（MCL)之構成其中一例圖。 圖11係表示主鎖存比較器（MCL)之其他構成例之圖。 圖12係表示於放大電路内設置阻抗比控制電路之例圖。 圖13係表示一般的並列型類比/數位變換電路之構成例 115810-990324.doc -32· 1339023 圖。 【主要元件符號說明】

2、2A 第1放大部 3、3A 第1平均化部 4、4A 第2放大部 5 ' 5A 第2平均化部 6、6A 比較部 7、7A 第3平均化部 8 編碼部 9 折疊電路 10 第1差動放大電路 11 插值電路

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Claims (1)

1339023 3 其將所輸入之類比信號變換為 第095149379號專利申請案 t文申請專利範圍替換本(99年7月） 十、申請專利範園： / 】‘ 種頌比/數位變換電路， 數位信號，且包含·· 弟1放大部，传公L ’、別放大上述類比信號與複數個基準 信號之位準差，托B M t 並且輸出與該放大結果對應之複數個差 動信號； 第2放大部’係分別放大自上述第1放大部所輸出之複 數個差動信號，並且輪$與該放大結果對應之複數個差 動信號； 比較部，係分別比較自上述第2放大部所輸出之複數 個差動信號之成對信號，並且輸出與該比較結果對應之 複數個二進制信號； 第1平均化部，係含有連接上述第丨放大部之輸出端子 之間的複數個平均化用電阻元件； 第2平均化部，係含有連接上述第2放大部之輸出端子 之間的複數個平均化用電阻元件；以及 第3平均化部’係分別對自上述比較部所輸出之複數 個二進制信號各者，進行其與其他特定數量二進制信號 間的多數決邏輯運算之平均化處理； 上述第1放大部及上述第2放大部中之至少一者包含 有： 差動放大電路’係放大所輸入之差動信號者；及 電壓隨轉器電路，係輸入自上述差動放大電路所輸出 之差動信號’並且將與該輸入之差動信號之電壓差所對 115810-990730.doc jjyvzj 其令上述電磨隨搞器電路之輪出阻抗，與經上 2. 值間的阻抗比，係具有特定值。.A件之電阻 如請求項1之類比/數位變 電路包含有： /、中上述電麼隨搞器 電晶體，係將自上述差動放大電路所輸出之差動 “之：對信號其中—者，作為控制信號而加以輸入； 第“ s曰體’係將自上述差動放大電路所輸出之差動 信號之成㈣號另-者，作為控制信號而加以輸入； 第1定電流電路，係連接於上述第1晶體；以及 第2定電流電路，係連接於上述第2電晶體；且 將上述第1電晶體及上述第！定電流電路之連接點所產 生的電麗，與上述第2電晶體及上述第2定電流電路之連 接點所產生的電㈣之差，作為差動㈣而輸出至上述 輸出端子； 上述第I定電流電路及上述第2定電流電路，係產生將 上述阻抗比調整為具有上述特定值之恆定電流。 3.如請求項2之類比/數位變換電路，其包含： 檢測電路’係輸出與上述阻抗比對應之檢測信號；以及 控制也路，係依上述檢測信號而控制流動於上述第^ 定電流電路及上述第2定電流電路中之電流。 4· 一種類比/數位變換電路，其將所輸入之類比信號變換為 U5810-990730.doc 數位信號，且包含： 第1放大部，得公沿丨κ 1 , t 货、刀別放大上述類比信號與複數個基準 信號之位準差，柏日认，t I且輪出與該放大結果對應之複數個差 動信號； 第2放大部’係分別放大自上述第1放大部所輸出之複 數個差動號’並且輸出與該放大結果對應之複數個差 動信號； 比#乂 4，係分別比較自上述第2放大部所輸出之複數 個差動彳5 5虎之成對信號，並且輸出與該比較結果對應之 複數個二進制信號； 第1平均化部，係含有連接上述第丨放大部之輸出端子 之間的複數個平均化用電阻元件； 第2平均化部，係含有連接上述第2放大部之輸出端子 之間的複數個平均化用電阻元件；及 第3平均化部，係分別對自上述比較部所輸出之複數 個二進制信號各者，進行其與其他特定數量二進制信號 間的多數決邏輯運算之平均化處理； 上述第2放大部包含有： 第1差動放大電路，其係放大上述第丨放大部之至少一 個差動信號’該至少一個差動信號係與上述數位信號之 特定高階位元相關； 折疊電路，其係含有將自上述第1放大部所輸出之複 數個差動信號之至少一部分放大之複數個第2差動放大 電路’並且以特定之組合而合成自該等複數個第2差動 115810-990730.doc 放大電路所輸出之差動信號，藉此，產生複數個折疊俨 號，該複數個折疊信號係產生差動信號之極性反轉時: 上述類比信號的位準各不相同者；及 ▲插值電路’其係依上述折叠電路所產生之複數個折叠 “f:而產生至少-個插值折疊信號，該至少—個插值 折iL波係產生差動信號之極性反轉時的上述類比信號 之位準與該等複數個折疊信號中之任-者均不相同者f 且 上述比較部係分別比較自上述第i差動放大電路所輸 ϋ差動”、上述複數個折疊錢、以及上述插值折 d號之成對信號’並且輸出與該比較結果對應之複數 個二進制信號。 如請求項4之類比/數位變換電路，其令上述折疊電路係 將上述複數個折疊信號分別作為差動電流而加以產生， 上述插值電路係對上述折叠電路中作為差動電流所產 生之複數個折疊信號，分I给予特定之加權並合成藉 此將上述插值折疊信號作為差動電流而產生。 曰 6. ^請求項5之類比/數位變換電路，其中上述比較部係比 較作為差動電流所產生的上述插值折疊信號之成對電流 之差，並且輸出與該比較結果對應之二進制信竑。 7. 如請求項5之類比/數位變換電路，係包含有將作為差動 電流所產生之上述插值折疊信號變換為差動電流 電壓變換電路， 且上述比較部係比較上述電流電壓變換電路中經變換 I15810-990730.doc 1339023 • 之差動電壓的成對電壓之差，並輸出與該比較結果對應 .. 之二進制信號。 , 8 ·如請求項4之類比/數位變換電路，其中上述插值電路產 生複數個合成折疊信號，前述複數個合成折疊信號係差 動信號產生極性反轉時的上述類比信號之位準，分別與 上述複數個折疊信號相等者； 且上述比較部係輸入上述複數個合成折疊信號以作為 上述複數個折疊信號，並且輸出與其對應之二進制信 罾號。 ° 9. 一種類比/數位變換電路，其將所輸入之類比信號變換為 數位信號，且包含： 第1放大部，係分別放大上述類比信號與複數個基準 k號之位準差，並且輸出與該放大結果對應之複數個差 動信號； 第2放大部，係分別放大自上述第丨放大部所輸出之複 • 數個差動信號，並且輸出與該放大結果對應之複數個差 動信號； 比較部，係分別比較自上述第2放大部所輸出之複數 個差動信號之成對信號，並且輸出與該比較結果對應之 複數個二進制信號； 第1平均化部，係含有連接上述第1放大部之輸出端子 之間的複數個平均化用電阻元件； 第2平均化部’係含有連接上述第2放大部之輸出端子 之間的複數個平均化用電阻元件；及 115810-990730.doc m9023 第3平均化部，係分別對自上述比較部所輸出之複數 個二進制信號各者’進行其與其他特枝量二進制信號 間的多數決邏輯運算之平均化處理； 其中上述第1平均化部之平均化用電阻元件係將對上 述第1放大部之複數個輸出端子依據使其輸出的差動信 號產生極性反轉的上述類比信號之位準而賦予了順序之 情形下的該順序中鄰接之輸出端子彼此加以連接； 上述第2平均化部之平均化用電阻元件係將對上述第2 放大部之複數個輸出端子依據使其輸出的差動信號產生 極性反轉的上述類比信號之位準而賦予了順序之情形下 的該順序中鄰接之輸出端子彼此加以連接。 ίο. -種類比/數位變換電路，其將所輸入之類比信號變換為 數位信號，且包含： 第1放大部，係分別放大上述類比信號與複數個基準 信號之位準差，並且輸出與該放大結果對應之複數個差 動信號； 第2放大部，係分別放大自上述第丨放大部所輸出之複 數個差動信號，並且輸出與該放大結果對應之複數個差 動信號； 比較部，係分別比較自上述第2放大部所輸出之複數 個差動信號之成對信號，並且輸出與該比較結果對應之 複數個二進制信號； 第1平均化部，係含有連接上述第丨放大部之輸出端子 之間的複數個平均化用電阻元件； 115810-990730.doc 1339023 第2平均化部’係含有連接上述第2放大部之輸出端子 之間的複數個平均化用電阻元件；及 第3平均化部，係分別對自上述比較部所輸出之複數 個二進制信號各者，進行其與其他特定數量二進制信號 間的多數決邏輯運算之平均化處理； 〃中上述第3平均化部係對將上述比較部之複數個二 進制信號依據使其產生邏輯反轉的上述類比信號之位準 而賦予了順序之情形下的該順序中相鄰接之特定數量的 二進制信號組之各組，進行多數決邏輯運算。 115810-990730.doc