CN102594268B - 折叠信号放大器 - Google Patents

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Abstract

本发明公开了一种折叠信号放大器，用于将输入信号关于N个参考电平做N次折叠，N为折叠因子，该折叠信号放大器包括N个减法电路、N+1个负载模块以及两个或门单元；其中，输入信号和参考电平分别输入N个减法电路，相邻的两个减法电路中相邻端子耦合在一起，除了首尾两个端子，最终形成N+1个端子，分别通过N+1个负载模块接到电源电压；在这N+1个端子中，奇数序列和偶数序列的端子分别输入到两个或门单元，得到的两个单端输出组成差分的折叠信号。本发明提供的折叠信号放大器和传统的相比，具有带宽大、噪声低、设计灵活、适合低压设计等优点，非常适合应用于折叠内插数模转换器中。

Description

折叠信号放大器
技术领域
本发明涉及集成电路技术领域，是折叠内插数模转换器中的关键模块，具体涉及一种将输入信号关于参考电平进行折叠的折叠信号放大器。
背景技术
折叠内插数模转换器是GHz以上超高速数模转换器中十分重要的一种，在军用雷达、卫星通信和高速测量等领域都有着重要的应用。折叠内插数模转换器中一个关键模块就是折叠信号放大器，其性能直接制约了折叠内插数模转换器的性能。
目前常用的折叠信号放大器是一种将所有减法电路的输出端子都连接在一起再经过负载模块连接至电源的结构(见Rudy van de Plassche，CMOS Integrated Analog-to-digital and Digital-to-analog Converters，2ndedition，P177，2003，Kluwer Academic Publisher)，如图5所示，以N＝5为例。
图5所示的这种折叠信号放大器虽然能实现折叠的功能，但存在以下缺点：
1)减法电路的个数N必须为奇数，否则不能提供正确的的共模电平；
2)所有减法电路的电流都流过负载电阻，要求更大的电源电压；
3)所有管子的集电极寄生电容和负载电阻的寄生电容并联在一起，带宽较小；
4)差分输入时，输入信号必须先经过电阻网络完成和参考电平的相减，才能输入到折叠信号放大器中，降低了信号通路的带宽(见Rudy vande Plassche，CMOS Integrated Analog-to-digital and Digital-to-analogConverters，2nd edition，P173，2003，Kluwer Academic Publisher)；
5)每个减法模块的噪声和失配都耦合到了输出。
因此，对现有的折叠信号放大器进行改进，提高其性能十分必要，以进一步提高折叠内插数模转换器的速度和精度。
发明内容
(一)要解决的技术问题
有鉴于此，本发明的主要目的在于提供一种折叠信号放大器，以提高折叠内插数模转换器的速度和精度。
(二)技术方案
为达到上述目的，本发明提供了一种折叠信号放大器，用于将输入信号关于N个参考电平做N次折叠，N为折叠因子，该折叠信号放大器包括N个减法电路1、N+1个负载模块2以及两个或门单元3；
其中，输入信号和参考电平分别输入N个减法电路1，相邻的两个减法电路1中相邻端子耦合在一起，除了首尾两个端子，最终形成N+1个端子，分别通过N+1个负载模块2接到电源电压；在这N+1个端子中，奇数序列和偶数序列的端子分别输入到两个或门单元3，得到的两个单端输出组成差分的折叠信号；
所述减法电路1由6个NPN晶体管和2个电阻构成，分别为第一NPN晶体管Q11、第二NPN晶体管Q12、第三NPN晶体管Q13、第四NPN晶体管Q14、第五NPN晶体管Q15、第六NPN晶体管Q16和第一电阻R11、第二电阻R12；
其中，第一NPN晶体管Q11的发射极与第一电阻R11相连接，第一电阻R11的另一端接地；第二NPN晶体管Q12的发射极与第三NPN晶体管Q13的发射极以及第一NPN晶体管Q11的集电极相连接，第六NPN晶体管Q16的发射极与第二电阻R12相连接，第二电阻R12的另一端接地；第四NPN晶体管Q14的发射极与第五NPN晶体管Q15的发射极以及第六NPN晶体管Q16的集电极相连接，第二NPN晶体管Q12的集电极与第四NPN晶体管Q14的集电极相连接，第三NPN晶体管Q13的集电极和第五NPN晶体管Q15的集电极相连接；
在所述减法电路1中，差分输入信号的正端VIN_P连接第二NPN晶体管Q12的基极，负端VIN_N连接第五NPN晶体管Q15的基极；差分参考电平的正端REF_P连接第三NPN晶体管Q13的基极，REF_N连接第四NPN晶体管Q14的基极；
当N为偶数时，所述或门单元(3)由N/2+1个NPN晶体管和一个第三电阻(R21)构成；在所述N/2+1个NPN晶体管中，从第1个到第N/2个共N/2个NPN晶体管的发射极与第N/2+1个NPN晶体管的集电极连接在一起，第N/2+1个NPN晶体管的发射极与第三电阻(R21)相连接，该第三电阻(R21)的另一端接地；
当N为奇数时，所述或门单元(3)由(N+1)/2+1个NPN晶体管和一个第三电阻(R21)构成；在所述(N+1)/2+1个NPN晶体管中，从第1个到第(N+1)/2个共(N+1)/2个NPN晶体管的发射极与第(N+1)/2+1个NPN晶体管的集电极连接在一起，第(N+1)/2+1个NPN晶体管的发射极与第三电阻(R21)相连接，该第三电阻(R21)的另一端接地。
上述方案中，相邻两个减法电路1的相邻输出端子耦合在一起，N个减法电路1耦合后形成OUT1、OUT2、OUT3···OUT(N)、OUT(N+1)总共N+1个输出端子。
上述方案中，奇数序列的输出端子和偶数序列的输出端子分别输入到不同的或门，OUT1、OUT3、OUT(N-1)、OUT(N+1)输入到一个或门，OUT2、OUT4、OUTN输入到另一个或门，这里假设N为偶数，N为奇数时同样适用。
上述方案中，所述折叠因子N为任意正整数，所述折叠因子N为5时，所述负载模块2由第四电阻R311、第五电阻R312、…第九电阻R316这6个电阻构成。
上述方案中，使用MOS晶体管代替NPN晶体管。
(三)有益效果
本发明提供的这种折叠信号放大器，具有以下优点：
1、折叠因子N不必为奇数，可以为任意正整数。
2、所有减法电路的尾电流源不用流过同一对负载，不用消耗很多的共模电平。
3、最后参与折叠信号形成的减法电路只有两个，因此输出寄生电容最多只有4个晶体管集电极寄生电容和一个电阻的寄生电容。
4、参考信号直接输入到减法电路，输入信号不应经过参考网络，可以获得更大的带宽。
5、同时，其他减法电路的噪声和失配不会耦合到输出，这些都能够在一定程度上提高折叠内插数模转换器的速度和精度。
附图说明
图1是本发明提供的折叠信号放大器的示意图；
图2是图1中减法电路的电路示意图；
图3是图1中或门单元的电路示意图；
图4是当折叠因子为5时，本发明提供的折叠信号放大器的电路示意图；
图5是当折叠因子为5时，传统折叠信号放大器的电路示意图；
图6是当折叠因子为3时，本发明提供的折叠信号放大器的电路示意图；
图7是输入斜坡信号时，本发明提供的折叠信号放大器的输出。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
本发明提供的这种折叠信号放大器，其实现原理是：将输入信号和N(N是折叠次数，即折叠因子，可以为任意正整数)个参考电压分别输入到N个减法电路，并将相邻的输出端子耦合在一起，然后再通过(N+1)负载连接到电源电压，最后输出的奇数序号单端信号和偶数序号单端信号分别作为两个或门单元的输入，最终两个或门单元的输出形成差分的折叠信号。
基于上述实现原理，图1示出了本发明提供的折叠信号放大器的示意图，该折叠信号放大器用于将输入信号关于N个参考电平做N次折叠，N为折叠因子，该折叠信号放大器包括N个减法电路1、N+1个负载模块2以及两个或门单元3；其中，输入信号和参考电平分别输入N个减法电路1，相邻的两个减法电路1中相邻端子耦合在一起，除了首尾两个端子，最终形成N+1个端子，分别通过N+1个负载模块2接到电源电压；在这N+1个端子中，奇数序列和偶数序列的端子分别输入到两个或门单元3，得到的两个单端输出组成差分的折叠信号。
其中，如图2所示，所述减法电路1由6个NPN晶体管和2个电阻构成，分别为第一NPN晶体管Q11、第二NPN晶体管Q12、第三NPN晶体管Q13、第四NPN晶体管Q14、第五NPN晶体管Q15、第六NPN晶体管Q16和第一电阻R11、第二电阻R12。第一NPN晶体管Q11的发射极与第一电阻R11相连接，第一电阻R11的另一端接地；第二NPN晶体管Q12的发射极与第三NPN晶体管Q13的发射极以及第一NPN晶体管Q11的集电极相连接，第六NPN晶体管Q16的发射极与第二电阻R12相连接，第二电阻R12的另一端接地；第四NPN晶体管Q14的发射极与第五NPN晶体管Q15的发射极以及第六NPN晶体管Q16的集电极相连接，第二NPN晶体管Q12的集电极与第四NPN晶体管Q14的集电极相连接，第三NPN晶体管Q13的集电极和第五NPN晶体管Q15的集电极相连接。
在所述减法电路1中，差分输入信号的正端VIN_P连接第二NPN晶体管Q12的基极，负端VIN_N连接第五NPN晶体管Q15的基极；差分参考电平的正端REF_P连接第三NPN晶体管Q13的基极，REF_N连接第四NPN晶体管Q14的基极。相邻两个减法电路1的相邻输出端子耦合在一起，N个减法电路1耦合后形成OUT1、OUT2、OUT3···OUT(N)、OUT(N+1)总共N+1个输出端子。奇数序列的输出端子和偶数序列的输出端子分别输入到不同的或门，OUT1、OUT3、OUT(N-1)、OUT(N+1)输入到一个或门，OUT2、OUT4、OUTN输入到另一个或门，这里假设N为偶数，N为奇数时同样适用。
当N为偶数时，如图3所示，所述或门单元3由N/2+1个NPN晶体管和一个第三电阻R21构成；在所述N/2+1个NPN晶体管中，从第1个到第N/2个共N/2个NPN晶体管的发射极与第N/2+1个NPN晶体管的集电极连接在一起，第N/2+1个NPN晶体管的发射极与第三电阻R21相连接，该第三电阻R21的另一端接地。
当N为奇数时，如图3所示，所述或门单元3由(N+1)/2+1个NPN晶体管和一个第三电阻R21构成；在所述(N+1)/2+1个NPN晶体管中，从第1个到第(N+1)/2个共(N+1)/2个NPN晶体管的发射极与第(N+1)/2+1个NPN晶体管的集电极连接在一起，第(N+1)/2+1个NPN晶体管的发射极与第三电阻R21相连接，该第三电阻R21的另一端接地。
现以一个折叠因子为5的折叠信号放大器为例(如图4所示)，对本发明做进一步的说明。在折叠因子N为5时，所述负载模块2由第四电阻R311、第五电阻R312、…第九电阻R316这6个电阻构成。
对于负载模块2，因为负载的实现形式很多，电阻只是其中一种；套用这种架构把电阻变成有源负载形式，完全可以实现一样的功能；比如使用MOS管作为负载替换电阻，栅极连接固定电平，漏极和源极替换电阻的两端，分别连接电源电压和减法单元的一个端子。
图4中，减法电路由6个NPN晶体管和两个电阻构成。比如第一个减法电路370中，NPN晶体管Q301和电阻R301构成尾电流源，NPN晶体管Q311的发射极和NPN晶体管Q312的发射极和NPN晶体管Q301的集电极相连接构成一个差分对；NPN晶体管Q302和电阻R302构成尾电流源，NPN晶体管Q313的发射极和NPN晶体管Q314的发射极和NPN晶体管Q302的集电极相连接构成一个差分对；然后将NPN晶体管Q311的集电极和NPN晶体管Q313的集电极相连接组成一个输出端子，假定为正端子，NPN晶体管Q312的集电极和NPN晶体管Q314的集电极相连接组成另外一个输出端子，假定为负端子，其他减法电路的结构类似。然后将相邻两个减法电路的相邻的正、负端子耦合到一起，比如第一个减法电路370的正端子和第二个减法电路380的负端子连接到一起，即将NPN晶体管Q312、NPN晶体管Q314、NPN晶体管Q315和NPN晶体管Q317的集电极连接在一起；最终得到6个端子，这6个端子再分别经过6个负载电阻(电阻R311到电阻R316)连接到电源电压。产生六个单端信号，如图4中的线网310、320、330、340、350、360，将310、330和350输入到一个或门，即将它们分别与NPN晶体管Q331、NPN晶体管Q332、NPN晶体管Q333的基极相连接，输出得到OUTP；320、340和360输入到另外一个或门，即将它们分别与NPN晶体管Q334、NPN晶体管Q335、NPN晶体管Q336的基极相连接，输出得到OUTN，OUTP和OUTN组成差分折叠信号输出，如图7所示，是输入斜坡信号得到的差分折叠波形。
可以看到这种结构设计灵活，折叠因子N可以为任意数，不必一定为奇数，折叠因子的增大只是简单向后扩展减法电路和负载模块。并且折叠因子的变化不会影响到共模电平，共模电平始终恒定，不用消耗更多的电压裕度。
在或门单元中，3个NPN晶体管的发射极都接到尾电流源，单端信号310、330和350会互相钳位，单端信号320、340和360也会互相钳位，因此最终的输出只取决于电平最高的输入，即或门任意时刻的输出都只与最大的输入端子有关；而每一个端子最多只与4个NPN晶体管相连接(比如320只和Q312、Q314、Q315、Q317的集电极相连接)，因此负载电容只有：
4×CCE+CR
其中，CCE是集电极寄生电容，CR是负载寄生电容；
而传统结构中，输出端子的电容为：
N×CCE+CR
其中，N是折叠因子，CCE是集电极寄生电容，CR是负载寄生电容；
可见，负载会随着折叠因子的变大而不断增大，导致带宽降低。
同时，由于或门的存在，新结构中最终输出无论是OUTP还是OUTN，每时每刻都只与一个端子有关，因此耦合到输出地失配和噪声最多只来自4个NPN晶体管；但传统中，每一个减法电路都耦合到输出，因此耦合到输出地失配和噪声来自于2×N个NPN晶体管。
为了进一步减小寄生电容的影响，增加减法电路的电压增益，可以使用cascode结构的减法电路；为了防止折叠信号放大器下一级对它的影响，可以在或门之前引入射随结构作为输出端子的缓冲单元，然后再输入到或门中，这种改进的电路如图6所示，这种改进的结构是本发明的精神的延伸，也在本专利的保护范围之内。本发明偏置电路电流源、电压源的其他电路实现形式不构成对本发明的限制。目前，本发明虽作为折叠内插数模转换器中的一个模块使用，但不对其在其他场合的应用构成限制。
在本发明实施例中，都是以NPN晶体管为基础进行说明的，但使用MOS晶体管可以直接代替NPN晶体管，实现同的功能。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (5)

1.一种折叠信号放大器，用于将输入信号关于N个参考电平做N次折叠，N为折叠因子，其特征在于，该折叠信号放大器包括N个减法电路(1)、N+1个负载模块(2)以及两个或门单元(3)；
其中，输入信号和参考电平分别输入N个减法电路(1)，相邻的两个减法电路(1)中相邻端子耦合在一起，除了首尾两个端子，最终形成N+1个端子，分别通过N+1个负载模块(2)接到电源电压；在这N+1个端子中，奇数序列和偶数序列的端子分别输入到两个或门单元(3)，得到的两个单端输出组成差分的折叠信号，且所述折叠因子N为任意正整数；
其中，所述减法电路(1)由6个NPN晶体管和2个电阻构成，分别为第一NPN晶体管(Q11)、第二NPN晶体管(Q12)、第三NPN晶体管(Q13)、第四NPN晶体管(Q14)、第五NPN晶体管(Q15)、第六NPN晶体管(Q16)和第一电阻(R11)、第二电阻(R12)；
其中，第一NPN晶体管(Q11)的发射极与第一电阻(R11)相连接，第一电阻(R11)的另一端接地；第二NPN晶体管(Q12)的发射极与第三NPN晶体管(Q13)的发射极以及第一NPN晶体管(Q11)的集电极相连接，第六NPN晶体管(Q16)的发射极与第二电阻(R12)相连接，第二电阻(R12)的另一端接地；第四NPN晶体管(Q14)的发射极与第五NPN晶体管(Q15)的发射极以及第六NPN晶体管(Q16)的集电极相连接，第二NPN晶体管(Q12)的集电极与第四NPN晶体管(Q14)的集电极相连接，第三NPN晶体管(Q13)的集电极和第五NPN晶体管(Q15)的集电极相连接；
在所述减法电路(1)中，差分输入信号的正端VIN_P连接第二NPN
晶体管(Q12)的基极，负端VIN_N连接第五NPN晶体管(Q15)的基极；差分参考电平的正端REF_P连接第三NPN晶体管(Q13)的基极，REF_N连接第四NPN晶体管(Q14)的基极；
当N为偶数时，所述或门单元(3)由N/2+1个NPN晶体管和一个第三电阻(R21)构成；在所述N/2+1个NPN晶体管中，从第1个到第N/2个共N/2个NPN晶体管的发射极与第N/2+1个NPN晶体管的集电极连接在一起，第N/2+1个NPN晶体管的发射极与第三电阻(R21)相连接，该第三电阻(R21)的另一端接地；
当N为奇数时，所述或门单元(3)由(N+1)/2+1个NPN晶体管和一个第三电阻(R21)构成；在所述(N+1)/2+1个NPN晶体管中，从第1个到第(N+1)/2个共(N+1)/2个NPN晶体管的发射极与第(N+1)/2+1个NPN晶体管的集电极连接在一起，第(N+1)/2+1个NPN晶体管的发射极与第三电阻(R21)相连接，该第三电阻(R21)的另一端接地。
2.根据权利要求1所述的折叠信号放大器，其特征在于，相邻两个减法电路(1)的相邻输出端子耦合在一起，N个减法电路(1)耦合后形成OUT1、OUT2、OUT3···OUT(N)、OUT(N+1)总共N+1个输出端子。
3.根据权利要求2所述的折叠信号放大器，其特征在于，奇数序列的输出端子和偶数序列的输出端子分别输入到不同的或门，OUT1、OUT3、……、OUT(N-1)、OUT(N+1)输入到一个或门，OUT2、OUT4、……、OUTN输入到另一个或门，这里N为偶数。
4.根据权利要求1所述的折叠信号放大器，其特征在于，所述折叠因子N为5时，所述负载模块(2)由第四电阻(R311)、第五电阻(R312)、···第九电阻(R316)这6个电阻构成。
5.根据权利要求1所述的折叠信号放大器，其特征在于，使用MOS晶体管代替NPN晶体管。
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Patentee before: Institute of Microelectronics of the Chinese Academy of Sciences

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Patentee after: Zhongke core (Suzhou) Microelectronics Technology Co.,Ltd.

Address before: No. 3, North Tu Cheng West Road, Chaoyang District, Beijing

Patentee before: Beijing Zhongke micro Investment Management Co.,Ltd.

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Address after: Unit 505, 218 A7 Building, Xinghu Street, Suzhou Industrial Park, Jiangsu Province

Patentee after: ACELA MICRO CO.,LTD.

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Patentee before: Zhongke core (Suzhou) Microelectronics Technology Co.,Ltd.

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Address after: Room 708-1, Building 1, Northwest District, Suzhou Nanocity, No. 99 Jinjihu Avenue, Suzhou Industrial Park, Suzhou Area, China (Jiangsu) Free Trade Pilot Zone, Suzhou City, Jiangsu Province, 215124

Patentee after: Xunxin Microelectronics (Suzhou) Co.,Ltd.

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Patentee before: ACELA MICRO CO.,LTD.