KR20070076429A

KR20070076429A - 아날로그/디지털 변환회로

Info

Publication number: KR20070076429A
Application number: KR1020070001491A
Authority: KR
Inventors: 기요시 마키가와; 고이치 오노; 다케시 오카와
Original assignee: 소니 가부시끼 가이샤
Priority date: 2006-01-13
Filing date: 2007-01-05
Publication date: 2007-07-24
Also published as: EP1811671A1; EP1811671B1; TW200733571A; JP4702066B2; US20070188366A1; CN101001084B; US7405691B2; JP2007189519A; CN101001084A; TWI339023B; DE602007002205D1

Abstract

소면적화와 저소비전력화를 도모한 아날로그/디지털 변환회로를 제공한다.

본 실시형태에 관계되는 아날로그/디지털변환회로에 의하면, 복수단 증폭부의 각단에 있어서 출력단자끼리를 평균화용 저항소자에 의해 접속하는 동시에, 2치신호로 변환된 단계에서 다수결논리연산에 의한 평균화처리를 행함으로써 오프셋 불균일을 저감하고, 회로의 소면적화와 저소비전력화를 실현할 수 있다. 즉, 제 1증폭부(2), 제 2증폭부(4), 비교부(6)의 출력부분에 합계 3단의 평균화용회로가 설치되어 있고, 각 출력부분에서 발생하는 오프셋을 효과적으로 저감할 수 있다. 이것에 의해 각 요소회로는 비교적 작은 사이즈의 트랜지스터에 의해 구성하는 것이 가능하기 때문에, 소면적화와 저소비전력화를 도모할 수 있다.

Description

아날로그/디지털 변환회로{Analog-to-digital conversion circuit}

도 1은, 본 발명의 제 1의 실시 형태에 관계되는 3비트의 아날로그／디지털 변환회로의 구성의 일례를 나타내는 도면이다.

도 2는, 제 1평균화부의 애버리징(averaging) 작용에 의하여 제 1증폭부의 오프셋이 저감하는 것을 설명하기 위한 도면이다.

도 3은, 제 1증폭부에 있어서 차동신호의 증폭을 행하는 증폭회로의 구성의 일례를 나타내는 도면이다.

도 4는, 도 3에 나타내는 증폭회로로부터 출력단의 소스폴로워(source follower) 회로를 생략한 경우를 나타내는 도면이다.

도 5는, 제 3평균화부의 다수결 논리회로의 구성예를 나타내는 도면이다.

도 6은, 본 발명의 제 2의 실시 형태에 관계되는 3비트의 아날로그／디지털 변환회로의 구성의 일례를 나타내는 도면이다.

도 7은, 보간(補間)회로의 구성의 일례를 나타내는 도면이다.

도 8은, 도 7에 나타내는 보간회로의 입출력 신호와 코스 앰프의 출력신호의 파형의 일례를 나타내는 도면이다.

도 9는, 폴더(folder)회로로부터 비교부로의 신호 경로의 회로를 설명하기 위한 도면이다.

도 10은, 마스터(master) 콤퍼레이터(comparator) 래치(latch)(MCL)의 구성의 일례를 나타내는 도면이다.

도 11은, 마스터 콤퍼레이터 래치(MCL)의 다른 구성예를 나타내는 도면이다.

도 12는, 증폭회로내에 임피던스비의 제어회로를 설치하는 예를 나타내는 도면이다.

도 13은, 일반적인 병렬형 아날로그／디지털 변환회로의 구성예를 나타내는 도면이다.

*도면의 중요한 부호의 설명

2, 2A. 제 1증폭부 3, 3A. 제 1평균화부

4, 4A. 제 2증폭부 5, 5A. 제 2평균화부

6, 6A. 비교부 7, 7A. 제 3평균화부

8. 인코드부 9. 폴더회로

10. 코스(coarse) 앰프 11. 보간회로

본 발명은, 입력되는 아날로그 신호를 디지털신호로 변환하는 아날로그／디지털 변환회로에 관련된 것이며, 특히, 소면적화와 저소비 전력화를 도모한 병렬형의 아날로그／디지털 변환회로에 관한 것이다.

도 13에 나타내는 아날로그／디지털 변환회로는, 복수의 기준전압을 발생하는 저항 래더(ladder)(R1~R8)와 2단의 증폭회로(A1 및 A2)와 비교 판정을 행하는 마스터 콤퍼레이터 래치(Master Comparator Latch)(U31~U37)와 인코드회로(A3)를 가진다.

2단의 증폭회로는, 저항 래더(R1~R8)에 의하여 생성되는 복수의 기준전압과 아날로그 입력 전압과의 차이를 증폭한다. 마스터 콤퍼레이터 래치(U31~U37)는, 클록 신호(CKA)에 따라서 일제히 비교 동작을 행한다. 아날로그 입력 전압보다 높은 기준전압을 입력하는 마스터 콤퍼레이터 래치는 모두 「0」레벨, 아날로그 입력 전압보다 낮은 기준전압을 입력하는 마스터 콤퍼레이터 래치는 모두 「1」레벨의 출력을 발생한다. 인코드회로(A3)는, 인접하는 비교 출력의 배타적 논리합의 논리 처리를 행하고, 이 처리 결과를 디지털신호로 변환하여 출력한다. 통상, 1단의 증폭회로에서는 충분한 이득을 얻을 수 없기 때문에, 2단 정도의 증폭단을 설치하는 경우가 많다.

하기의 특허 문헌 1은, 병렬형 아날로그／디지털 변환회로에 관한 것이다.

[특허 문헌 1]특개 2000－183742호 공보

상술한 병렬형 아날로그／디지털 변환 방식은 고속 처리가 가능하지만, 분해능에 따른 증폭회로와 마스터 콤퍼레이터 래치가 필요하게 되기 때문에, 분해능을 높이려고 하면 회로 규모가 지수함수적으로 증대하고, 이것에 수반하여 소비 전력 과 칩 사이즈가 증대하는 결점을 가진다. 또한, 고분해능을 실현하려고 하면 각 회로간의 오프셋이 심각하게 되기 때문에, 그 응용범위가 제한되는 경향이 있다.

본 발명은 이러한 사정을 감안하여 이루어진 것이며, 그 목적은, 소면적화와 저소비 전력화를 도모한 아날로그／디지털 변환회로를 제공하는 것에 있다.

본 발명에 관계되는 아날로그／디지털 변환회로는, 아날로그 신호를 입력하고, 당해 아날로그 신호와 복수의 기준 신호와의 레벨차이를 각각 증폭하고, 당해 증폭 결과에 따른 복수의 차동신호를 출력하는 제 1증폭부와, 상기 제 1 증폭부로부터 출력되는 복수의 차동신호를 각각 증폭하고, 당해 증폭 결과에 따른 복수의 차동신호를 출력하는 제 2증폭부와, 상기 제 2 증폭부로부터 출력되는 복수의 차동신호의 쌍을 이루는 신호끼리를 각각 비교하고, 당해 비교 결과에 따른 복수의 2치신호를 출력하는 비교부와, 상기 제 1 증폭부의 출력단자간을 접속하는 복수의 평균화용 저항소자를 포함한 제 1평균화부와, 상기 제 2 증폭부의 출력단자간을 접속하는 복수의 평균화용 저항소자를 포함한 제 2평균화부와, 상기 비교부로부터 출력되는 복수의 2치신호의 각각 대하여, 다른 소정수의 2치신호와의 다수결 논리연산에 의한 평균화 처리를 행하는 제 3 평균화부를 구비한다.

매우 적합하게는, 상기 제 1 증폭부 및 상기 제 2 증폭부의 적어도 한쪽은, 입력되는 차동신호를 증폭하는 차동증폭회로와, 상기 차동증폭회로로부터 출력되는 차동신호를 입력하고, 당해 입력의 차동신호의 전압차에 따른 차동전압을 상기 출력단자로 출력하는 전압 폴로워회로를 가진다.

또, 매우 적합하게는, 상기 전압 폴로워회로의 출력 임피던스와, 상기 출력단자를 거쳐서 당해 전압 폴로워회로에 접속되는 상기 저항소자의 저항값과의 임피던스비가 소정의 값을 가진다.

＜제 1의 실시 형태＞

도 1에 나타내는 아날로그／디지털 변환회로는, 기준전압 발생용의 저항소자(10A~17A)와, 제 1증폭부(2)와 제 1평균화부(3)와 제 2증폭부(4)와 제 2평균화부(5)와, 비교부(6)와 제 3평균화부(7)와 인코드부(8)를 가진다.

제 1증폭부(2)는, 본 발명의 제 1증폭부의 일실시 형태이다.

제 2증폭부(4)는, 본 발명의 제 2증폭부의 일실시 형태이다.

제 1평균화부(3)는, 본 발명의 제 1평균화부의 일실시 형태이다.

제 2평균화부(5)는, 본 발명의 제 2평균화부의 일실시 형태이다.

비교부(6)는, 본 발명의 비교부의 일실시 형태이다.

제 3평균화부(7)는, 본 발명의 제 3평균화부의 일실시 형태이다.

저항소자(10A~17A)는, 부호의 번호순으로 직렬 접속되어 있고, 이 직렬 접속 회로에 있어서의 저항소자(10A)측의 단부에는 기준전압(VRB)이 인가되며, 저항소자(17A)측의 단부에는 기준전압(VRB)보다 높은 기준전압(VRT)이 인가된다.

저항소자(10A~17A)의 각 접속점에는, 저전압측으로부터 순서로, 기준전압(Vr1, Vr2 ,…, Vr7)이 발생한다.

제 1증폭부(2)는, 입력전압(VIN)과 기준전압(Vr1~Vr7)과의 전압차이를 각각 증폭하고, 이 증폭 결과에 따른 차동신호를 각각 출력한다.

제 1증폭부(2)는, 예를 들면 도 1에 나타내는 바와 같이, 차동신호의 증폭을 행하는 증폭회로(21~27)를 가진다.

증폭회로(2i)(i는 1에서 7까지의 정수를 나타낸다. 이하 같다.)는, 기준전압(Vri)과 입력전압(VIN)과의 차이를 증폭하고, 그 증폭 결과를 차동전압으로서 출력한다.

제 1평균화부(3)는, 제 1증폭부(2)로부터 출력되는 각 차동신호의 전압을 아날로그적으로 평균화함으로써, 제 1증폭부(2)의 오프셋을 저감시키는 회로이며, 제 1증폭부(2)의 출력단자간을 접속하는 평균화용 저항소자(311~316 및 321~326)를 가진다.

평균화용 저항소자(31j)(j는 1에서 6까지의 정수를 나타낸다.이하 같다.)는, 증폭회로(2j)와 증폭회로(2(j＋1))의 양(+)출력단자간에 접속된다. 평균화용 저항소자(32j)는, 증폭회로(2j)와 증폭회로(2(j＋1))의 음(-)출력단자간에 접속된다.

상기의 접속 관계는, 다음과 같이 바꾸어 말할 수 있다.

7개의 증폭회로(21~27)를 그 출력의 차동신호에 극성 반전을 일으키게 하는 입력전압(VIN)의 레벨에 따라 순서를 붙였을 경우, 그 순서는 부호의 번호순으로 증폭회로(21, 22, 2 3,…, 27)로 된다. 평균화용 저항소자(31j)는, 이 순서에 있어서 인접하는 증폭회로(2j)와 증폭회로(2(j＋1))의 양출력단자간에 접속된다. 평균화용 저항소자(32j)도 동일하게 인접하는 증폭회로(2j)와 증폭회로(2(j＋1))의 음출력단자간에 접속된다.

도 2는, 제 1평균화부(3)의 애버리징 작용에 의하여 제 1증폭부(2)의 오프셋이 저감하는 것을 설명하기 위한 도면이다.

회로의 요구 정밀도를 완화하고, 회로소자의 면적을 삭감하는 기술로서 애버리징이라 불리는 수법이 존재한다(예를 들면 비특허 문헌 1 「Hui Pan, "Spatial Filtering in Flash A/D Converters", IEEE Transactions on Circuits and Systems-II, vol.50, pp424--436, Aug., 2003」을 참조).

도 2a에 나타내는 바와 같이, 소자 특성의 매칭에 기인하는 불균형에 의하여 제 1증폭부(2)가 오프셋 전압(ΔVos1)을 일으키고 있는 것으로 한다. 이 제 1증폭부(2)의 구성을 그대로 하고, 도 2b에 나타내는 바와 같이 평균화용의 저항소자를 인접하는 출력간에 삽입하면, 제 1증폭부(2)의 오프셋 전압(ΔVos2)이 평균화되고, 그 값이 원래의 오프셋 전압(ΔVos1)보다 작아진다. 오프셋 전압이 작아지면, 보다 작은 면적으로 고정밀도의 신호처리가 가능하게 되기 때문에, 소자 면적을 전체적으로 작게 하는 것이 가능하게 되며, 소비 전력과 면적의 저감을 도모할 수 있다.

도 3은, 제 1증폭부(2)에 있어서 차동신호의 증폭을 행하는 증폭회로(22)의 구성의 일례를 나타내는 도면이다. 제 1증폭부(2)의 다른 증폭회로(21, 23~27)도 이것과 같은 구성을 가진다.

도 3에 나타내는 증폭회로(22)는, n형의 MOS트랜지스터(101~106)와 저항소자(107, 108)와 정전류 회로(109~111)를 가진다.

MOS트랜지스터(101~104)와 저항소자(107, 108)를 포함하는 회로는, 본 발명의 차동증폭회로의 일실시 형태이다.

MOS트랜지스터(105, 106) 및 정전류회로(110, 111)를 포함하는 회로는, 본 발명의 전압 폴로워회로의 일실시 형태이다.

MOS트랜지스터(101 및 102)는, 서로의 소스가 공통으로 접속되어 있고, 그 소스가 정전류 회로(109)를 거쳐서 기준 전위(VSS)에 접속된다.

MOS트랜지스터(101)의 드레인은 MOS트랜지스터(103)의 소스에 접속되고, 그 게이트에는 입력전압(VIN)이 인가된다. MOS트랜지스터(102)의 드레인은 MOS트랜지스터(104)의 소스에 접속되며, 그 게이트에는 기준전압(Vr2)이 인가된다.

MOS트랜지스터(103)의 드레인은, 저항소자(107)를 거쳐서 전원 전압(VDD)에 접속되는 동시에 MOS트랜지스터(105)의 게이트에 접속된다. MOS트랜지스터(104)의 드레인은, 저항소자(108)를 거쳐서 전원 전압(VDD)에 접속되는 동시에 MOS트랜지스터(106)의 게이트에 접속된다. MOS트랜지스터(103 및 104)의 게이트에는, 소정의 바이어스 전압(VG)이 인가된다.

MOS트랜지스터(105)의 드레인은 전원 전압(VDD)에 접속되며, 그 소스는 정전류회로(111)를 거쳐서 기준 전위(VSS)에 접속된다. MOS트랜지스터(106)의 드레인은 전원 전압(VDD)에 접속되며, 그 소스는 정전류회로(110)를 거쳐서 기준 전위(VSS)에 접속된다.

MOS트랜지스터(106)와 정전류회로(110)의 접속점에 발생하는 전압은, 증폭회로(22)의 양출력단자(PAOP)에 출력된다. MOS트랜지스터(105)와 정전류회로(111)의 접속점에 발생하는 전압은, 증폭회로(22)의 음출력단자(PAON)에 출력된다.

MOS트랜지스터(101~104)와 저항소자(107, 108)는, 차동증폭회로를 구성한다. 이 차동증폭회로는, 입력전압(VIN)과 기준전압(Vr2)과의 차이를 증폭하고, 그 증폭 결과를 MOS트랜지스터(103 및 104)의 드레인간에 차동전압으로서 발생한다.

MOS트랜지스터(105) 및 정전류회로(111)는 소스폴로워회로를 구성하고 있고, MOS트랜지스터(105)의 소스(즉 증폭회로(22)의 음출력단자(PAON))의 전압을 MOS트랜지스터(105)의 게이트 전압에 추종시킨다. 또, MOS트랜지스터(106) 및 정전류회로(110)도 상기와 같이 소스폴로워회로를 구성하고 있고, MOS트랜지스터(106)의 소스(즉 증폭회로(22)의 양출력단자(PAOP))의 전압을 MOS트랜지스터(106)의 게이트 전압에 추종시킨다.

따라서, 증폭회로(22)의 출력단자(PAOP, PAON)에는, 입력전압(VIN)과 기준전압(Vr2)과의 차이를 증폭한 차동전압이 출력된다.

도 3에 나타내는 바와 같이, 증폭회로(22)는 그 출력단에 소스폴로워회로(105 및 111, 106 및 110)를 가지고 있다.

본 실시 형태에 있어서, 이 소스폴로워회로의 출력 임피던스(Ro)와 평균화용 저항소자(311, 312…)의 저항값(Ra)과의 비(Ra／Ro)를 소정의 값(예를 들면 「0 .1」)으로 설정한다.

비특허 문헌 1에서 나타내고 있는 바와 같이, 일반적으로 증폭회로의 출력 임피던스와 평균화용 저항소자의 저항값과의 비를 대개 「0.1」정도로 설정함으로써, 양호한 평균화 효과를 얻는 것이 알려져 있다.

도 4는, 도 3에 나타내는 증폭회로로부터 출력단의 소스폴로워회로를 생략 했을 경우를 나타내는 도면이다.

도 4에 나타내는 경우에 있어서, 증폭회로의 출력 임피던스는 저항소자(107, 108)의 저항값(Rl)으로 된다. 따라서, 상술한 임피던스비(Ra／Rl=0.1)를 만족하려면, 저항값(Rl)은 저항값(Ra)에 의하여 제약을 받는다. 저항값(Rl)은 차동증폭회로(101~104, 107~109)의 이득에 관련하고 있고, 이 값을 크게 하는 만큼 이득을 높일 수 있지만, 저항값(Ra)의 범위가 한정되어 있는 경우에는 너무 크게 할 수 없고, 소망의 이득을 얻을 수 없을 가능성이 있다.

이것에 대해, 도 3에 나타내는 증폭회로(22)에서는, 출력단에 소스폴로워회로를 설치하고 있기 때문에, 평균화용 저항소자의 저항값(Ra)과는 독립으로 저항소자(107, 108)의 저항값(Rl)을 설정할 수 있다. 그 때문에, 상술한 매우 적합한 임피던스비(Ra／Ro=0.1)를 유지하면서, 초단의 차동증폭회로(101~104, 107~109)의 이득 저하를 방지할 수 있다.

즉, 매우 적합한 임피던스비(Ra／Ro=0.1)로 설정하는 것으로 오프셋의 저감과 변환 정밀도의 향상을 도모하는 동시에, 초단의 차동증폭회로(101~104, 10 7~109)의 고이득화와 동작 속도의 고속화를 도모할 수 있다.

도 1의 설명으로 돌아온다.

제 2증폭부(4)는, 제 1증폭부(2)로부터 출력되는 각 차동신호를 더욱 증폭하고, 이 증폭 결과에 따른 차동신호를 각각 출력한다.

제 2증폭부(4)는, 제 1증폭부(2)와 동일하게, 차동신호의 증폭을 행하는 7개 의 증폭회로(41~ 47)를 가진다.

증폭회로(4i(i=1~7))는, 제 1증폭부(2)의 증폭회로(2i)로부터 출력되는 차동신호를 증폭하고, 그 증폭 결과를 차동신호로서 출력한다. 증폭회로(4i)는, 도 3에 나타내는 증폭회로(22)와 같은 구성을 가진다.

제 2평균화부(5)는, 제 2증폭부(4)로부터 출력되는 각 차동신호의 전압을 아날로그적으로 평균화함으로써 제 2증폭부(5)의 오프셋을 저감시키는 회로이며, 제 2증폭부(4)의 출력단자간을 접속하는 평균화용 저항소자(511~516 및 521~526)를 가진다.

평균화용 저항소자(51j)(j=1~6)는, 증폭회로(4j)와 증폭회로(4(j＋1))의 양출력단자간에 접속된다. 평균화용 저항소자(52j)는, 증폭회로(4j)와 증폭회로(4(j＋ 1))의 음출력단자간에 접속된다.

상기의 접속 관계는, 다음과 같이 바꾸어 말할 수 있다.

7개의 증폭회로(41~47)를 그 출력의 차동신호에 극성 반전을 일으키게 하는 입력전압(VIN)의 레벨에 따라 순서를 붙였을 경우, 그 순서는 부호의 번호순으로 증폭회로(41, 42, 4 3,…, 47)로 된다. 평균화용 저항소자(51j)는, 이 순서에 있어서 인접하는 증폭회로(4j)와 증폭회로(4(j＋1))의 양출력단자간에 접속된다. 평균화용 저항소자(52j)도 동일하게, 인접하는 증폭회로(4j)와 증폭회로(4(j＋1))의 음출력단자간에 접속된다.

인접하는 증폭회로(41~47)의 각각의 출력단자를 평균화용 저항소자(511~516 및 521~526)로 접속함으로써, 제 1평균화부(2)와 동일하게, 소자 미스매치에 기인 하는 증폭회로(41~47)의 오프셋 전압을 아날로그적으로 평균화하여 감소시킬 수 있다.

비교부(6)는, 제 2증폭부(4)로부터 출력되는 차동신호의 쌍을 이루는 신호끼리를 각각 비교하고, 당해 비교 결과에 따른 7비트의 2치신호를 출력한다.

비교부(6)는, 도 1의 예에 있어서, 마스터 콤퍼레이터 래치(MCL)(61~67)를 가진다. MCL(6i)(i=1~7)는, 클록 신호(CKA)에 동기하고, 증폭회로(4i)로부터 출력되는 차동신호의 쌍을 이루는 신호끼리를 비교하고, 그 비교 결과에 따른 2치신호를 보관 유지(래치)한다.

제 3평균화부(7)는, 비교부(6)의 MCL(61~67)로부터 출력되는 2치신호의 각각에 대하여, MCL(61~67)로부터 출력되는 다른 2개의 2치신호와의 다수결 논리연산에 의한 평균화 처리를 행한다.

제 3평균화부(7)는, 도 1의 예에 있어서, 7개의 다수결 논리회로(71~77)를 가진다. 다수결 논리회로(7k)(k는 2에서 6까지의 정수를 나타낸다. 이하 같다.)는, MCL(6(k－1), 6k 및 6(k＋1))로부터 출력되는 3개의 2치신호에 대하여 다수결 논리연산을 행한다. 다수결 논리회로(71)는, MCL(61 및 62)로부터 출력되는 2개의 2치신호(MCL(61)로부터 출력되는 2치신호를 2개의 신호로 간주한다)에 대해서의 다수결 논리연산을 행한다. 다수결 논리회로(77)는, MCL(66 및 67)로부터 출력되는 2개의 2치신호(MCL(67)로부터 출력되는 2치신호를 2개의 신호로 간주한다)에 대하여 다수결 논리연산을 행한다.

제 3평균화부(7)에 있어서의 상술의 동작은, 다음과 같이 바꾸어 말할 수 있 다.

비교부(6)의 MCL(61~67)을 그 출력에 논리 반전을 일으키게 하는 입력전압(VIN)의 레벨에 따라 순서 붙였을 경우, 그 순서는 부호의 번호순으로 MCL(61,…, 67)로 된다. 제 3평균화부(7)는, 이 순서에 있어서 인접하는 3개의 2치신호의 그룹마다 다수결 논리를 연산한다.

도 5는, 제 3평균화부(7)의 다수결 논리회로(73)의 구성예를 나타내는 도면이다. 다른 다수결 논리회로(71, 72, 74~77)도 동일한 구성을 가진다.

도 5에 나타내는 다수결 논리회로(73)는, NAND회로(201)와 NOR회로(202, 205)와 OR회로(206)와 NOT회로(203, 204)와 입력단자(I1~I3)를 가진다.

입력단자(I1, I2, I3)에는, 각각, MCL(64, 63, 62)의 출력신호가 입력된다. NAND회로(201)는 입력단자(I1 및 I2)에 입력되는 신호의 NAND연산을 행한다. NOR회로(202)는, 입력단자(I1 및 I2)에 입력되는 신호의 NOR연산을 행한다. NOT회로(203)는, 입력단자(I3)에 입력되는 신호를 논리 반전한다. NOT회로(204)는, NAND회로(201)의 출력을 논리 반전한다. NOR회로(205)는, NOR회로(202) 및 NOT회로(203)의 출력에 대해 NOR연산을 행한다. OR회로(206)는, NOT회로(204) 및 NOR회로(205)의 출력에 대해 OR연산을 행하고, 다수결 논리의 연산 결과의 신호(D)로서 출력한다.

입력단자(I1, I2, I3)에 입력되는 신호의 논리값을 각각 「I1」, 「I2」, 「I3」로 하면, 도 5의 진리값 표에 나타내는 값을 가진다. 신호(D)를 논리식에서 나타내면 다음과 같이 된다.

D=I1*I2＋I2*I3＋I3*I1 …(1)

도 5의 진리표에 나타내는 바와 같이, 신호(D)의 값은 기본적으로 「I2」와 동등하게 되지만, 예외로서 「I1=1」「I2=0」「I3=1」의 경우는 「D=1」로 되며, 「I1=0」「I2=1」「I3=0」의 경우는 「D=0」으로 된다.

이와 같이, MCL의 각 출력 신호를, 인접하는 신호와의 다수결 논리에 의하여 평균화하면, 버블 에러로 불리는 잘못을 포함한 MCL의 출력결과를 보정하는 것이 가능하게 된다(예를 들면 비특허 문헌 2 「Sanroku Tsukamoto, "A CMOS 6-b, 400-MSample/s ADC with Error Correction", vol.33, pp1939-1947, Dec., 1998」을 참조).

인코드부(8)는, 제 3평균화부(7)에 있어서 다수결 논리에 의한 평균화 처리가 이루어진 7비트의 2치신호를, 3비트의 디지털신호로 변환하여 출력한다.

여기서, 상술한 구성을 가지는 도 1에 나타내는 아날로그／디지털 변환회로의 동작을 설명한다.

우선, 제 1증폭부(2)에서 7개의 기준전압(Vr1~Vr7)과 입력전압(VIN)과의 차이가 각각 증폭되며, 그 차동신호가 더욱 제 2증폭부(4)에서 각각 증폭되고, 비교부(6)에 입력된다. 비교부(6)에서는, 제 2증폭부(4)에서 증폭된 각 차동신호의 쌍을 이루는 신호끼리가 비교되며, 그 비교 결과에 따른 7비트의 2치신호가 출력된다. 이 7비트의 2치신호는, 제 3평균화부(7)에서 인접하는 2치신호와의 다수결 논리에 의해 평균화 처리된 후, 인코드부(8)에서 3비트의 디지털신호로 변환된다.

이상 설명한 바와 같이, 본 실시 형태에 관계되는 아날로그／디지털 변환회로에 의하면, 제 1증폭부(2) 및 제 2증폭부(4)의 각 단에 있어서 출력단자끼리를 평균화용 저항소자에 의해 접속하는 동시에, 비교부(6)로부터 출력되는 2치신호에 대하여 또한 다수결 논리연산에 의한 평균화 처리를 행함으로써, 회로소자의 사이즈가 비교적 작아도 오프셋 격차를 저감 할 수 있기 때문에, 소면적화와 저소비 전력화를 실현할 수 있다.

즉 본 실시 형태에 의하면, 제 1증폭부(2), 제 2증폭부(4), 비교부(6)의 출력 부분에 합계 3단의 평균화용의 회로가 설치되어 있고, 각 출력 부분에서 발생하는 오프셋을 효과적으로 저감 할 수 있다. 이것에 의해, 각 요소 회로는 비교적 소사이즈의 회로소자(트랜지스터 등)에 의하여 구성하는 것이 가능하게 되기 때문에, 소면적화와 저소비 전력화를 도모할 수 있다.

또한, 제 1증폭부(2)나 제 2증폭부(4)의 출력단에 소스폴로워회로(전압 폴로워회로)를 설치하고, 그 출력 임피던스(Ro)와 평균화용 저항소자의 저항값(Ra)과의 비를 소정치(예를 들면 Ra／Ro=0.1)로 설정함으로써, 제 1평균화부(3)나 제 2평균화부(5)에 있어서의 평균화 효과를 높여 정밀도를 향상할 수 있다.

또 이 경우, 제 1증폭부(2)나 제 2증폭부(4)의 출력단에 전압 폴로워회로를 설치함으로써, 그 초단(차동증폭회로)의 이득을 저하시키지 않고 상기의 임피던스비의 설정을 행할 수 있는 동시에, 동작 속도의 고속화를 도모할 수 있다.

＜제 2의 실시 형태＞

다음에, 본 발명의 제 2의 실시 형태에 대하여 설명한다.

제 2의 실시 형태에 관계되는 아날로그／디지털 변환회로에서는, 폴더회로와 보간회로가 설치된다.

도 6에 나타내는 아날로그／디지털 변환회로는, 기준전압 발생용의 저항소자 (10A~15A)와 제 1증폭부(2A)와, 제 1평균화부(3A)와, 폴더회로(9)와, 코스(coarse) 앰프(10)와, 보간회로(11)와, 제 2평균화부(5A)와, 비교부(6A)와, 제 3평균화부(7A)와 , 인코드부(8)를 가진다.

제 1증폭부(2A)는, 본 발명의 제 1증폭부의 일실시 형태이다.

폴더회로(9)는, 본 발명의 폴더회로의 일실시 형태이다.

코스 앰프(10)는, 본 발명의 제 1차동증폭회로의 일실시 형태이다.

보간회로(11)는, 본 발명의 보간회로의 일실시 형태이다.

제 1평균화부(3A)는, 본 발명의 제 1평균화부의 일실시 형태이다.

제 2평균화부(5A)는, 본 발명의 제 2평균화부의 일실시 형태이다.

비교부(6A)는, 본 발명의 비교부의 일실시 형태이다.

제 3평균화부(7A)는, 본 발명의 제 3평균화부의 일실시 형태이다.

저항소자(10A~15A)는, 부호의 번호순으로 직렬 접속되어 있고, 이 직렬 접속 회로에 있어서의 저항소자(10A)측의 단부에는 기준전압(VRDB)이 인가되며, 저항소자(15A)측의 단부에는 기준전압(VRDB)보다 높은 기준전압(VRDT)이 인가된다.

저항소자(10A~15A)의 각 접속점에는, 저전압측으로부터 순으로, 기준전 압(Vr1, Vr2 ,…, Vr5)이 발생한다.

제 1증폭부(2A)는, 입력전압(VIN)과 기준전압(Vr1, Vr2,…, Vr5)과의 전압차를 각각 증폭하고, 이 증폭 결과에 따른 차동신호를 각각 출력한다.

제 1증폭부(2A)는, 예를 들면 도 6에 나타내는 바와 같이, 차동신호의 증폭을 행하는 증폭회로(21~25)를 가진다.

증폭회로(2n)(n는 1에서 5까지의 정수를 나타낸다. 이하 같다.)는, 기준전압(Vrn)과 입력전압(VIN)과의 차이를 증폭하고, 그 증폭 결과를 차동전압으로서 출력한다. 증폭회로(2n)는, 도 3에 나타내는 증폭회로(22)와 동일 구성을 가진다.

또 제 1증폭부(2A)는, 제 1평균화부(3A)의 평균화 처리에 이용하는 더미 비트의 신호를 발생하는 증폭회로(20, 26)를 가진다.

증폭회로(20)는, 입력전압(VIN)과 기준전압(VRDB)과의 차이를 증폭하고, 그 증폭 결과를 차동전압으로서 출력한다. 증폭회로(26)는, 입력전압(VIN)과 기준전압(VRDT)과의 차이를 증폭하고, 그 증폭 결과를 차동전압으로서 출력한다. 이 증폭회로(20, 26)도, 도 3에 나타내는 증폭회로(22)와 같은 구성을 가진다.

제 1평균화부(3A)는, 상술한 제 1평균화부(3)와 동일하게, 제 1증폭부(2A)로부터 출력되는 각 차동신호의 전압을 아날로그적으로 평균화함으로써 제 1증폭부(2A)의 오프셋을 저감시킨다. 제 1평균화부(3A)는, 제 1증폭부(2A)의 출력단자간을 접속하는 평균화용 저항소자(310~315 및 320~325)를 가진다.

평균화용 저항소자(31m)(m은 0에서 5까지의 정수를 나타낸다. 이하 같다.)는, 증폭회로(2m)와 증폭회로(2(m＋1))의 양출력단자간에 접속된다. 평균화용 저 항소자(32m)는, 증폭회로(2m)와 증폭회로(2(m＋1))의 음출력단자간에 접속된다.

평균화용 저항소자를 증폭회로의 출력단자간에 접속함으로써 평균화를 행하는 경우, 풀스케일(Full-scale) 양단 부근에서 판정 전압에 엇갈림을 일으키는 일이 있다. 이 엇갈림을 방지하기 위해, 도 6에 나타내는 아날로그／디지털 변환회로에서는 풀스케일을 확장하고, 저전압측과 고전압 측에 각각 더미 비트용의 증폭회로(20, 26)를 설치하고 있다. 더미 비트용의 증폭회로(20, 26)가 출력하는 차동전압을, 평균화 저항소자에 의하여 증폭회로(21, 25)의 출력단자에 공급하는 것으로, 풀스케일 양단 부근에서의 정밀도의 저하를 억제할 수 있다. 도 6의 예에서는, 더미 비트용의 증폭회로의 수는 2개이지만, 필요로 하는 정밀도에 따라 초단 증폭회로의 수, 기준전압(VRDT 및 VRDB)의 전압차 및 기준전압 발생용 저항소자의 수를 늘리는 것도 가능하다.

코스 앰프(10)는, 인코드부(8)로부터 출력되는 3비트의 디지털신호의 최상위비트(D2)에 관계되는 제 1증폭부(2A)로부터의 출력 신호를 증폭한다. 최상위비트 (D2)는, 입력전압(VIN)이 풀스케일의 반에 이르렀을 때 「0」에서 「1」로 반전한다. 이것과 같은 조건으로 반전하는 신호는, 풀스케일의 중점에 대응하는 기준전압(Vr3)과 입력전압(VIN)과의 차이를 증폭하는 증폭회로(23)의 출력 신호이다. 따라서, 코스 앰프(10)는, 차동증폭회로(23)의 출력 신호를 증폭한다.

폴더회로(9)는, 제 1증폭부(2A)의 증폭회로(21~26)의 출력을 각각 증폭하는 증폭회로(제 2차동증폭회로)(91~96)를 가지고 있고, 이 증폭회로(91~96)로부터 출력되는 차동신호를 소정의 조합으로 합성함으로써, 차동신호의 극성 반전을 일으킬 때의 입력전압(VIN)의 레벨이 각각 다른 폴딩 신호(FL1, FL2)를 생성한다.

도 6의 예에 나타내는 폴더회로(9)에서는, 증폭회로(91, 93 및 95)의 출력을 합성함으로써 폴딩 신호(FL1)를 생성하고 있다. 즉, 증폭회로(91 및 95)의 음출력단자와 증폭회로(93)의 양출력단자를 접속함으로써 폴딩 신호(FL1)의 한쪽 신호(FL1P)가 생성되며, 증폭회로(91 및 95)의 양출력단자와 증폭회로(93)의 음출력단자를 접속함으로써 폴딩 신호(FL1)의 다른 쪽 신호(FL1N)가 생성된다.

도 8a는, 폴딩 신호(FL1)의 파형의 일례를 나타낸다. 이 도면에 나타내는 바와 같이, 입력전압(VIN)이 기준전압(VR1, VR3, Vr5)과 일치할 때, 폴딩 신호(FL1)의 파형에는 각각 차동신호의 극성 반전이 생긴다.

또 도 6의 예에 나타내는 폴더회로(9)에서는, 증폭회로(92, 94 및 96)의 출력을 합성함으로써 폴딩 신호(FL2)를 생성하고 있다. 즉, 증폭회로(92 및 96)의 음출력단자와 증폭회로(94)의 양출력단자를 접속함으로써 폴딩 신호(FL2)의 한쪽 신호(FL2P)가 생성되며, 증폭회로(92 및 96)의 양출력단자와 증폭회로(94)의 음출력단자를 접속함으로써 폴딩 신호(FL2)의 다른 쪽 신호(FL2N)가 생성된다.

폴더회로는 통상, 폴딩 신호의 동작점을 조정하기 위해서 홀수개의 증폭회로로 구성된다. 그 때문에 도 6의 예에서는 폴더회로(9)에 있어서 더미 비트의 증폭회로(96)의 출력을 이용하고 있다.

도 8b는, 폴딩 신호(FL1)의 파형의 일례를 나타낸다. 이 도에 나타내는 바와 같이, 입력전압(VIN)이 기준전압(Vr2, VR4)과 일치할 때, 폴딩 신호(FL1)의 파형에는 각각 차동신호의 극성 반전이 생긴다.

도 6에 나타내는 아날로그／디지털 변환회로에서는, 상기와 같은 폴딩 신호(FL1, FL2)를 생성하는 폴더회로(9)의 후단에, 보간회로(11)가 설치되어 있다.

보간회로(11)는, 폴더회로(9)가 생성한 폴딩 신호(FL1, FL2)에 근거하여, 차동신호의 극성 반전을 일으킬 때의 입력전압(VIN)의 레벨이 폴딩 신호(FL1, FL2)의 어느 쪽과도 다른 보간 폴딩 신호(INT2, INT4)를 생성한다. 또 보간회로(11)는, 차동신호의 극성 반전을 일으킬 때의 입력전압(VIN)의 레벨이 폴딩 신호(FL1, FL2)와 각각 동일한 합성 폴딩 신호(INT1 , INT3)를 생성한다.

예를 들면 보간회로(11)는, 폴더회로(9)에 있어서 차동전류로서 생성된 폴딩 신호(FL1, FL2)에 각각 소정의 무게를 부여하여 합성함으로써, 상기의 보간 폴딩 신호나 합성 폴딩 신호를 차동전류로서 생성한다.

도 7은, 보간회로(11)의 구성의 일례를 나타내는 도면이다.

도 7에 나타내는 보간회로(11)는, p형의 MOS트랜지스터(401~416)를 가진다.

이하의 설명에서는, 차동신호의 부호명의 뒤에 「P」또는 「N」의 부호를 붙임으로써, 그 차동신호의 쌍을 이루는 2개의 신호의 한쪽을 나타낸다. 예를 들면, 폴딩 신호(FL1)의 쌍을 이루는 신호를 각각 「FL1P」와「FL1N」에 의해 나타낸다.

p형의 MOS트랜지스터(401~416)의 소스 측에는, 이하와 같이, 폴더회로(9)에서 생성된 폴딩 신호(FL1P, FL1N, FL2P, FL2N)가 입력된다.

MOS트랜지스터(408, 411, 412, 415)의 소스가 공통으로 접속되며, 그 접속점에 신호(FL1P)의 전류가 입력된다.

MOS트랜지스터(406, 409, 410, 413)의 소스가 공통으로 접속되며, 그 접속점 에 신호(FL1N)의 전류가 입력된다.

MOS트랜지스터(403, 404, 407, 414)의 소스가 공통으로 접속되며, 그 접속점에 신호(FL2P)의 전류가 입력된다.

MOS트랜지스터(401, 402, 405, 416)의 소스가 공통으로 접속되며, 그 접속점에 신호(FL2N)의 전류가 입력된다.

p형의 MOS트랜지스터(401~416)의 드레인측에서는, 이하와 같이, 보간 폴딩 신호(INT2, INT4) 및 합성 폴딩 신호(INT1, INT3)가 출력된다.

MOS트랜지스터(401, 402)의 드레인이 공통으로 접속되며, 그 접속점으로부터 신호(INT3N)의 전류가 출력된다.

MOS트랜지스터(403, 404)의 드레인이 공통으로 접속되며, 그 접속점으로부터 신호(INT3P)의 전류가 출력된다.

MOS트랜지스터(405, 406)의 드레인이 공통으로 접속되며, 그 접속점으로부터 신호(INT2N)의 전류가 출력된다.

MOS트랜지스터(407, 408)의 드레인이 공통으로 접속되며, 그 접속점으로부터 신호(INT2P)의 전류가 출력된다.

MOS트랜지스터(409, 410)의 드레인이 공통으로 접속되며, 그 접속점으로부터 신호(INT1N)의 전류가 출력된다.

MOS트랜지스터(411, 412)의 드레인이 공통으로 접속되며, 그 접속점으로부터 신호(INT1P)의 전류가 출력된다.

MOS트랜지스터(413, 414)의 드레인이 공통으로 접속되며, 그 접속점으로부터 신호(INT4P)의 전류가 출력된다.

MOS트랜지스터(415, 416)의 드레인이 공통으로 접속되며, 그 접속점으로부터 신호(INT4N)의 전류가 출력된다.

도 8은, 도 7에 나타내는 보간회로(11)의 입출력 신호와 코스 앰프(10)의 출력신호(CAS1)의 파형의 일례를 나타내는 도면이다.

도 8a, 도 8b는, 각각 폴더회로(9)에서 생성된 폴딩 신호(FL1, FL2)의 파형의 일례를 나타낸다.

도 8c, 도 8d, 도 8e, 도 8f는, 각각 보간회로(11)에서 생성된 폴딩 신호(INT1, INT2, INT3, INT4)의 파형의 일례를 나타낸다.

도 8g는, 코스 앰프(10)에서 증폭된 신호(CAS1)의 파형의 일례를 나타낸다.

도 7에 나타내는 보간회로(11)에서는, 폴딩 신호(FL1)를 다른 신호와 합성하지 않고 폴딩 신호(INT1)로서 출력하고 있기 때문에, 도 8a와 도 8c를 비교하여 알 수 있는 바와 같이, 폴딩 신호(FL1)와 INT1는 서로 동등한 입력전압(VIN)에서 차동신호의 극성 반전을 일으키고 있다.

폴딩 신호(FL2)와 INT3에 대해서도 동일하며, 서로 동등한 입력전압(VIN)에서 차동신호의 극성 반전을 일으키고 있다(도 8b, 도 8e).

다른 한편, 폴딩 신호(INT2, INT4)는, 폴딩 신호(FL1와 FL2)를 합성함으로써 생성되어 있고, 폴딩 신호(FL1 및 FL2)의 어느 쪽과도 다른 입력전압(VIN)에 있어서 차동신호의 극성 반전을 일으키고 있다. 즉 폴딩 신호(INT2)는, 기준전압(Vr1와 Vr2)의 중점 및 기준전압(Vr3와 Vr4)의 중점에서 차동신호의 극성 반전을 일으 키고 있고, 폴딩 신호(INT4)는, 기준전압(Vr2와 Vr3)의 중점 및 기준전압(Vr4와 Vr5)의 중점으로 차동신호의 극성 반전을 일으키고 있다.

도 6의 설명으로 돌아온다.

제 2평균화부(5A)는, 보간회로(11)에서 생성되는 폴딩 신호(INT1~INT4)의 전압을 아날로그적으로 평균화함으로써, 보간회로(11)의 출력에 생기는 오프셋을 저감 시키는 회로이며, 보간회로(11)의 출력단자간을 접속하는 평균화용 저항소자(510~513 및 520~523)를 가진다.

평균화용 저항소자(511 및 521)는, 폴딩 신호(INT1 및 INT2)의 동일극성의 출력단자끼리를 접속한다. 즉, 신호(INT1P 및 INT2P)의 출력단자끼리를 접속하는 동시에, 신호(INT1N 및 INT2N)의 출력단자끼리를 접속한다.

평균화용 저항소자(512 및 522)는, 폴딩 신호(INT2 및 INT3)의 동일극성의 출력단자끼리를 접속한다. 즉, 신호(INT2P 및 INT3P)의 출력단자끼리를 접속하는 동시에, 신호(INT2N 및 INT3N)의 출력단자끼리를 접속한다.

평균화용 저항소자(513 및 523)는, 폴딩 신호(INT3 및 INT4)의 동일극성의 출력단자끼리를 접속한다. 즉, 신호(INT3P 및 INT4P)의 출력단자끼리를 접속하는 동시에, 신호(INT3N 및 INT4N)의 출력단자끼리를 접속한다.

평균화용 저항소자(510 및 520)는, 폴딩 신호(INT1 및 INT4)의 역극성의 출력단자끼리를 접속한다. 즉, 신호(INT1P 및 INT4N)의 출력단자끼리를 접속하는 동시에, 신호(INT1N 및 INT4P)의 출력단자끼리를 접속한다.

상술의 경우와 동일하게, 폴딩 신호(INT1~INT4)의 인접하는 출력단자끼리를 평균화용 저항소자(511~513 및 521~523)로 접속함으로써, 소자 미스매치등에 기인하는 보간회로(11)의 출력의 오프셋 전압을 아날로그적으로 평균화하여 감소시킬 수 있다. 또, 평균화용 저항소자부의 양단을 서로 엇갈리게 연결하는 저항소자(510 및 520)에 의하여, 변환 정밀도의 저하를 보다 효과적으로 억제할 수 있다.

비교부(6A)는, 코스 앰프(10)의 출력 신호(CAS1)와 보간회로(11)의 폴딩 신호(INT1~INT4)의 쌍을 이루는 신호끼리를 각각 비교하고, 당해 비교 결과에 따른 5비트의 2치신호를 출력한다.

비교부(6A)는, 예를 들면 마스터 콤퍼레이터 래치(MCL(61~65))를 가진다. MCL(61~65)은, 클록 신호(CKA)에 동기하여 출력 신호(CAS1) 및 폴딩 신호(INT1~INT4)의 쌍을 이루는 신호끼리를 각각 비교하여, 그 비교 결과에 따른 2치신호를 보관 유지(래치)한다.

도 9는, 폴더회로(9)로부터 비교부(6A)로의 신호 경로의 회로를 설명하기 위한 도면이다.

폴더회로(9)에서 생성되는 폴딩 신호(FL1, FL2)는, 예를 들면 도 9에 나타내는 바와 같이 전원 전압(VDD)에 접속되는 정전류 회로(503, 504)의 전류와 합성되며, MOS트랜지스터(501, 502)의 캐스코드(cascode)회로를 거쳐서 보간회로(11)에 입력된다.

보간회로(11)의 출력과 기준 전위(VSS)와의 사이에는 예를 들면 전류 전압 변환용의 저항소자(12)가 접속되어 있고, 이 저항소자(12)에서 발생하는 전압이 제 2평균화부(5A)를 거쳐서 비교부(6A)에 입력된다.

저항소자(12)의 저항값을 「Rl」, 제 2평균화부(5A)의 평균화용 저항소자의 저항값을 「 Ra」로 하면, 이 저항값의 비(Ra／Rl)를 대체로 「0.1」로 설정했을 경우에 양호한 오프셋 저감 효과가 얻어진다.

도 10은, MCL(61~65)의 구성의 일례를 나타내는 도면이며, 차동전압을 입력하는 타입의 콤퍼레이터(600)를 가지는 경우의 구성예를 나타낸다. 도 10에 나타내는 MCL은, 콤퍼레이터(600)와 래치 회로(610)를 가진다.

도 10의 예에서는, 콤퍼레이터(600)의 전단(前段)에 있어서, 보간회로(11)로부터 출력되는 폴딩 신호(INT1~INT4)의 차동전류가 전류 전압 변환용의 저항소자(121 및 122)에 의하여 차동전압으로 변환된다. 콤퍼레이터(600)는, 이 차동전압의 쌍을 이루는 전압끼리를 클록 신호(CK)의 하이레벨의 기간에 비교하여, 그 비교 결과의 2치신호를 래치 회로(610)에 출력한다. 래치 회로(610)는, 콤퍼레이터(600)로부터 출력되는 비교 결과의 2치신호를 클록 신호(CK)에 동기하여 래치한다.

도 10에 나타내는 콤퍼레이터(600)는, n형의 MOS트랜지스터(601~605)와 p형의 MOS트랜지스터(606~609)를 가진다.

MOS트랜지스터(601 및 602)는 서로의 소스가 공통 접속되어 있고, 그 접속점이 MOS트랜지스터(603)를 거쳐서 기준 전위(VSS)에 접속된다.

MOS트랜지스터(606~609)는, 그 소스가 전원 전압(VDD)에 공통 접속되어 있다. MOS트랜지스터(606 및 608)의 드레인은 MOS트랜지스터(604)의 드레인에 접속된다. MOS트랜지스터(607 및 609)의 드레인은 MOS트랜지스터(605)의 드레인에 접 속된다.

MOS트랜지스터(601 및 602)의 게이트간에는, 보간회로(11)로부터의 차동전압이 입력된다. MOS트랜지스터(603, 606, 607)의 게이트에는 클록 신호(CK)가 입력된다.

MOS트랜지스터(608 및 604)의 게이트는 MOS트랜지스터(605)의 드레인에 공통 접속된다.

MOS트랜지스터(609 및 605)의 게이트는 MOS트랜지스터(604)의 드레인에 공통 접속된다.

래치 회로(610)는, MOS트랜지스터(604 및 605)의 드레인간에 발생하는 차동전압을 클록 신호(CK)에 동기하여 래치한다.

도 10에 나타내는 콤퍼레이터(600)에 의하면, 클록 신호(CK)가 로 레벨 일때, MOS트랜지스터(603)가 오프하는 동시에 MOS트랜지스터(606, 607)가 온 하고, MOS트랜지스터(604 및 605)의 드레인이 모두 전원 전압(VDD)에 접속된다. 그 때문에, 차동입력 전압의 비교 동작은 행해지지 않는다.

클록 신호(CK)가 로 레벨에서 하이레벨로 변화하면, MOS트랜지스터(606, 607)가 오프 하고, MOS트랜지스터(603)가 온 함으로써, MOS트랜지스터(601 및 602)의 게이트간의 전압차이가 매우 높은 게인으로 증폭되며, MOS트랜지스터(604 및 605)의 드레인간에 차동전압을 발생시킨다.

도 11은, MCL(61~65)의 다른 구성예를 나타내는 도면이며, 보간회로(11)로부터 직접 차동전류를 입력하는 타입의 콤퍼레이터(700)를 가지는 경우의 구성예를 나타낸다. 도 11에 나타내는 MCL은, 콤퍼레이터(700)와 래치 회로(710)를 가진다.

도 11의 예에서는, 보간회로(11)로부터 출력되는 폴딩 신호(INT1~INT4)의 차동전류가 콤퍼레이터(700)에 직접 입력된다. 콤퍼레이터(700)는, 이 차동전류에 있어서 쌍을 이루는 전류끼리를 클록 신호(CK1)의 하이레벨의 기간(클록 신호(CK2)의 로 레벨 기간)에 비교하여, 그 비교 결과의 2치신호를 래치 회로(710)에 출력한다. 래치 회로(710)는, 콤퍼레이터(700)로부터 출력되는 비교 결과의 2치신호를 클록 신호(CK1)에 동기하여 래치한다.

도 11에 나타내는 콤퍼레이터(700)는, n형의 MOS트랜지스터(701~705)와 p형의 MOS트랜지스터(706~709)를 가진다.

MOS트랜지스터(701 및 702)는 서로의 소스가 기준 전위(VSS)에 접속된다. MOS트랜지스터(701)의 드레인은 MOS트랜지스터(704)의 소스에 접속된다. MOS트랜지스터(701)의 게이트는 MOS트랜지스터(702)의 드레인에 접속된다. MOS트랜지스터(702)의 드레인은 MOS트랜지스터(705)의 소스에 접속된다. MOS트랜지스터(702)의 게이트는 MOS트랜지스터(701)의 드레인에 접속된다. MOS트랜지스터(703)는, MOS트랜지스터(701 및 702)의 드레인간에 접속된다.

MOS트랜지스터(706~709)는, 그 소스가 전원 전압(VDD)에 공통 접속되어 있다. MOS트랜지스터(706 및 708)의 드레인은 MOS트랜지스터(704)의 드레인에 접속된다. MOS트랜지스터(707 및 709)의 드레인은 MOS트랜지스터(705)의 드레인에 접속된다.

MOS트랜지스터(701 및 702)의 드레인간에는, 보간회로(11)로부터의 차동전류 가 입력된다. MOS트랜지스터(704~707)의 게이트에는 클록 신호(CK1)가 입력된다. MOS트랜지스터(703)의 게이트에는 클록 신호(CK2)가 입력된다.

MOS트랜지스터(708)의 게이트는 MOS트랜지스터(705)의 드레인에 접속된다. MOS트랜지스터(709)의 게이트는 MOS트랜지스터(704)의 드레인에 접속된다.

래치 회로(710)는, MOS트랜지스터(704 및 705)의 드레인간에 발생하는 차동전압을 클록 신호(CK1)에 동기하여 래치한다.

콤퍼레이터(700)는, 하이기간이 서로 겹치지 않도록 제어된 2계통의 클록 신호(CK1, CK2)를 받아 동작한다. 우선, 클록 신호(CK2)가 하이기간에서는 리셋트 상태로 된다. 즉, 보간회로(11)에서의 차동전류의 입력(IIP 및 IIN)이 MOS트랜지스터(703)에 의해 합선되며, 이 입력부에서 전원측의 경로는 MOS트랜지스터(704 및 705)에 의해 분리된다. 이 때, 래치 회로(710)와 접속되는 콤퍼레이터(700)의 출력단자(P1, P2)는 MOS트랜지스터(706 및 707)에 의하여 전원 전압(VDD)에 접속된다. 다음에, CK1이 하이기간에서, MOS트랜지스터(704 및 705)가 온, MOS트랜지스터(703, 706, 707)가 오프 상태로 되며, 입력(IIP 및 IIN)으로부터 입력되는 차동전류가 증폭된다. 즉, 입력(IIP 및 IIN)에 입력되는 전류의 차이를 증폭하도록 정귀환이 걸리고, 비교 결과가 차동전압으로서 출력단자(P1, P2)로부터 출력된다.

클록 신호(CK2)가 하이레벨로 되는 리셋트 기간에 있어서, 입력(IIP 및 IIN)에서 본 콤퍼레이터(700)의 입력 임피던스는 「1／(2·gm)」으로 나타낼 수 있다. 여기서, 「gm」는 MOS트랜지스터(701, 702)의 전압 전류 증폭율을 나타낸다. 이 입력 임피던스와, 제 2평균화부(5A)의 평균화용 저항소자의 저항값(Ra)과의 비(比) 가 대체로 「 0.1」로 되도록 하면, 먼저 설명한 양호한 오프셋 저감 효과를 얻을 수 있다.

또한, 평균화 저항소자는 수동 소자는 아니어도 좋고, 트랜지스터 등의 능동 소자로 옮겨놓아도, 동일 효과를 얻는 것이 가능하다.

다시, 도 6의 설명으로 돌아온다.

제 3평균화부(7A)는, 비교부(6A)의 MCL(61~64)로부터 출력되는 2치신호의 각각에 대하여, 다른 2개의 2치신호와의 다수결 논리연산에 의한 평균화 처리를 행한다.

제 3평균화부(7A)는, 도 6의 예에 있어서, 4개의 다수결 논리회로(71~74)를 가진다. 다수결 논리회로(71)는, MCL(61 및 62)로부터 출력되는 2개의 2치신호(MCL(61)로부터 출력되는 2치신호를 2개의 신호로 간주한다)에 대하여 다수결 논리연산을 행한다. 다수결 논리회로(72)는, MCL(61~63)로부터 출력되는 3개의 2치신호에 대한 다수결 논리연산을 행한다. 다수결 논리회로(73)는, MCL(62~64)로부터 출력되는 3개의 2치신호에 대한 다수결 논리연산을 행한다. 다수결 논리회로(74)는, MCL(63 및 64)로부터 출력되는 2개의 2치신호(MCL(64)로부터 출력되는 2치신호를 2개의 신호로 간주한다)에 대한 다수결 논리연산을 행한다.

인코드부(8)는, 제 3평균화부(7A)에 있어서 다수결 논리에 의한 평균화 처리가 이루어진 4비트의 2치신호와, 비교부(6A)의 MCL(65)로부터 출력되는 2치신호를 3비트의 디지털신호로 변환한다.

상술한 구성을 가지는 본 실시 형태에 관계되는 아날로그／디지털 변환회로 에 있어서도, 제 1의 실시 형태와 동일하게, 제 1평균화부(3A), 제 2평균화부(5A) 및 제 3평균화부(7A)에 의한 3단의 평균화용의 회로에 의하여 오프셋을 효과적으로 저감할 수 있기 때문에, 소면적화와 저소비 전력화를 도모할 수 있다.

또, 폴더회로(9)와 보간회로(11)에 의하여 콤퍼레이터 등의 회로소자수를 큰폭으로 삭감할 수 있기 때문에, 보다 효과적으로 회로 면적과 소비 전력을 삭감할 수 있다.

이상, 본 발명의 실시 형태의 몇 개의 예를 설명했지만, 본 발명은 상기의 형태만으로 한정되는 것이 아니고, 여러 가지의 개변이 가능하다.

도 3에 나타내는 증폭회로의 예에서는, 트랜지스터의 소자 정수나 정전류 회로의 전류치를 제조시에 조절함으로써 평균화에 매우 적합한 임피던스비(Ra／Ro=0.1)를 실현 가능하지만, 이 임피던스비의 조절용 회로를 별도 설치해도 좋다.

도 12는 그 예를 나타내는 도면이며, 임피던스비(Ra／Ro)에 따른 검출신호를 출력하는 검출회로(112)와, 그 검출신호에 따라 정전류회로(110, 111)에 흐르는 전류를 제어하는 제어회로(113)가 증폭회로내에 설치되어 있다.

상술의 실시 형태에서는 3비트의 변환기의 예를 설명했지만, 이 구성으로 한정되는 것은 아니고 4비트 이상의 변환기에도 본 발명은 적용 가능하다.

상술의 실시 형태에서는, 보간회로(11)에서 전류의 합성에 의해 신호의 보간을 행하는 예를 들고 있지만, 이것에 한정하지 않고, 저항에 의한 분압 등에 의하여 전압에 의해 신호의 보간을 행해도 좋다.

본 발명에 의하면, 제 1증폭부와 제 2증폭부의 각 단에 있어서 출력단자끼리를 평균화용 저항소자에 의해 접속하는 동시에, 2치신호의 단계에서 더욱 다수결 논리연산에 의한 평균화 처리를 행함으로써, 회로소자의 사이즈가 비교적 작아도 오프셋 격차를 저감할 수 있기 때문에, 소면적화와 저소비 전력화를 실현할 수 있다.

Claims

입력되는 아날로그 신호를 디지털신호로 변환하는 아날로그／디지털 변환회로이며,

상기 아날로그 신호와 복수의 기준신호와의 레벨차이를 각각 증폭하고, 당해 증폭 결과에 따른 복수의 차동신호를 출력하는 제 1증폭부와,

상기 제 1 증폭부로부터 출력되는 복수의 차동신호를 각각 증폭하고, 당해 증폭 결과에 따른 복수의 차동신호를 출력하는 제 2증폭부와,

상기 제 2 증폭부로부터 출력되는 복수의 차동신호의 쌍을 이루는 신호끼리를 각각 비교하고, 당해 비교 결과에 따른 복수의 2치신호를 출력하는 비교부와,

상기 제 1 증폭부의 출력단자간을 접속하는 복수의 평균화용 저항소자를 포함한 제 1평균화부와,

상기 제 2 증폭부의 출력단자간을 접속하는 복수의 평균화용 저항소자를 포함한 제 2평균화부와,

상기 비교부로부터 출력되는 복수의 2치신호의 각각 대하여, 다른 소정수의 2치신호와의 다수결 논리연산에 의한 평균화 처리를 행하는 제 3평균화부를 구비하는 것을 특징으로 하는 아날로그／디지털 변환회로.
제 1항에 있어서,

상기 제 1 증폭부 및 상기 제 2 증폭부의 적어도 한쪽은,

입력되는 차동신호를 증폭하는 차동증폭회로와,

상기 차동증폭회로로부터 출력되는 차동신호를 입력하고, 당해 입력의 차동신호의 전압차이에 따른 차동전압을 상기 출력단자에 출력하는 전압 폴로워(follower)회로를 가지는 것을 특징으로 하는 아날로그/디지털 변환회로.
제 2항에 있어서,

상기 전압폴로워회로의 출력 임피던스와, 상기 출력단자를 거쳐서 당해 전압 폴로워회로에 접속되는 상기 저항소자의 저항값과의 임피던스비가 소정의 값을 가지는 것을 특징으로 하는 아날로그／디지털 변환회로.
제 3항에 있어서,

상기 전압 폴로워회로는,

상기 차동증폭회로로부터 출력되는 차동신호의 쌍을 이루는 신호의 한쪽을 제어신호로서 입력하는 제 1트랜지스터와,

상기 차동증폭회로로부터 출력되는 차동신호의 쌍을 이루는 신호의 다른쪽을 제어신호로서 입력하는 제 2트랜지스터와,

상기 제 1 트랜지스터에 접속되는 제 1정전류 회로와,

상기 제 2 트랜지스터에 접속되는 제 2정전류 회로를 가지고 있고, 상기 제 1 트랜지스터 및 상기 제 1정전류 회로의 접속점에 발생하는 전압과 상기 제 2 트랜지스터 및 상기 제 2정전류 회로의 접속점에 발생하는 전압과의 차이를 차동전압 으로서 상기 출력단자로 출력하고,

상기 제 1정전류 회로 및 상기 제 2정전류 회로는, 상기 임피던스비가 상기 소정의 값을 가지도록 조정된 일정한 전류를 발생하는 것을 특징으로 하는 아날로그／디지털 변환회로.
제 4항에 있어서,

상기 임피던스비에 따른 검출신호를 출력하는 검출회로와,

상기 검출신호에 따라 상기 제 1정전류 회로 및 상기 제 2정전류 회로에 흐르는 전류를 제어하는 제어회로를 가지는 것을 특징으로 하는 아날로그／디지털 변환회로.
제 1항에 있어서,

상기 제 2 증폭회로는,

상기 디지털신호의 소정의 상위 비트와 관계되는 상기 제 1 증폭부의 적어도 1개의 차동신호를 증폭하는 제 1차동증폭회로와,

상기 제 1 증폭부로부터 출력되는 복수의 차동신호의 적어도 일부를 증폭하는 복수의 제 2차동증폭회로를 포함하고, 당해 복수의 제 2차동증폭회로로부터 출력되는 차동신호를 소정의 조합으로 합성함으로써, 차동신호의 극성 반전을 일으킬 때의 상기 아날로그 신호의 레벨이 각각 다른 복수의 폴딩 신호를 생성하는 폴더회로와,

상기 폴더회로가 생성한 복수의 폴딩 신호에 의거하여, 차동신호의 극성 반전을 일으킬 때의 상기 아날로그 신호의 레벨이 당해 복수의 폴딩 신호의 어느 것도 다른 적어도 1개의 보간 폴딩 신호를 생성하는 보간회로를 가지고,

상기 비교부는, 상기 제 1차동증폭회로로부터 출력되는 차동신호, 상기 복수의 폴딩 신호 및 상기 보간 폴딩 신호의 쌍을 이루는 신호끼리를 각각 비교하고, 당해 비교결과에 따른 복수의 2치신호를 출력하는 것을 특징으로 하는 아날로그／디지털 변환회로.
제 6항에 있어서,

상기 폴더회로는, 상기 복수의 폴딩 신호를 각각 차동전류로서 생성하고,

상기 보간회로는, 상기 폴더회로에 있어서 차동전류로서 생성된 복수의 폴딩 신호에 각각 소정의 무게를 부여하여 합성함으로써, 상기 보간 폴딩 신호를 차동전류로서 생성하는 것을 특징으로 하는 아날로그／디지털 변환회로.
제 7항에 있어서,

상기 비교부는, 차동전류로서 생성된 상기 보간 폴딩 신호의 쌍을 이루는 전류의 차이를 비교하고, 당해 비교 결과에 따른 2치신호를 출력하는 것을 특징으로 하는 아날로그／디지털 변환회로.
제 7항에 있어서,

차동전류로서 생성된 상기 보간 폴딩 신호를 차동전압으로 변환하는 전류 전압 변환회로를 가지고,

상기 비교부는, 상기 전류 전압 변환회로에 있어서 변환된 차동전압의 쌍을 이루는 전압의 차이를 비교하고, 당해 비교 결과에 따른 2치신호를 출력하는 것을 특징으로 하는 아날로그／디지털 변환회로.
제 6항에 있어서,

상기 보간회로는, 차동신호의 극성 반전을 일으킬 때의 상기 아날로그 신호의 레벨이 상기 복수의 폴딩 신호와 각각 동일한 복수의 합성 폴딩 신호를 생성하고,

상기 비교부는, 상기 복수의 폴딩 신호로서 상기 복수의 합성 폴딩 신호를 입력하고, 이것에 따른 2치신호를 출력하는 것을 특징으로 하는 아날로그／디지털 변환회로.
제 1항에 있어서,

상기 제 1 평균화부의 평균화용 저항소자는, 상기 제 1 증폭부의 복수의 출력단자를 그 출력의 차동신호에 극성 반전을 일으키게 하는 상기 아날로그 신호의 레벨에 따라 순서 붙였을 경우의 당해 순서에 있어서, 인접하는 출력단자끼리를 접속하고,

상기 제 2 평균화부의 평균화용 저항소자는, 상기 제 2 증폭부의 복수의 출 력단자를 그 출력의 차동신호에 극성 반전을 일으키게 하는 상기 아날로그 신호의 레벨에 따라 순서 붙였을 경우의 당해 순서에 있어서, 인접하는 출력단자끼리를 접속하는 것을 특징으로 하는 아날로그／디지털 변환회로.
제 1항에 있어서,

상기 제 3 평균화부는, 상기 비교부의 복수의 2치신호를 그 논리 반전을 일으키게 하는 상기 아날로그 신호의 레벨에 따라 순서 붙였을 경우의 당해 순서에 있어서, 인접하는 소정수의 2치신호의 그룹마다 다수결 논리를 연산하는 것을 특징으로 하는 아날로그／디지털 변환회로.