KR20050092577A - 옵셋을 평균화하여 비선형성 에러를 개선한 아날로그디지털 변환기 및 그 방법 - Google Patents

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Abstract

옵셋을 평균화하여 비선형성 에러를 개선한 아날로그 디지털 변환기 및 그 방법이 개시된다. 상기 아날로그 디지털 변환기에서는, 비교부가 비교기들의 출력을 합산 증폭하는 회로 한 단을 이용하여 입력 옵셋 전압을 평균화하거나, 평균화 범위를 넓히기 위하여 비교기들의 출력을 여러 단에 걸쳐 합산 증폭하는 회로를 이용하여 입력 옵셋 전압을 평균화한다. 상기 아날로그 디지털 변환기는 전달 특성에서 나타나는 비선형성 에러를 개선한다.

Description

옵셋을 평균화하여 비선형성 에러를 개선한 아날로그 디지털 변환기 및 그 방법{Analog to digital converter and converting method improving nonlinearity error using offset averaging}
본 발명은 아날로그 디지털 변환기에 관한 것으로서, 특히, 비선형성 에러(nonlinearity error)를 개선한 아날로그 디지털 변환기 및 그 방법에 관한 것이다.
도 1은 일반적인 아날로그 디지털 변환기(100)를 나타내는 블록도이다. 도 1을 참조하면, 상기 아날로그 디지털 변환기(100)는 기준 전압 발생부(110), 비교부(120), 1/0 검출부(130), 및 인코더(140)를 구비한다. 상기 기준 전압 발생부(110)는 직렬로 구비된 저항들(R1~Rn)에 의하여, 제1 전원 전압(VREFT)과 제2 전원 전압(VREFB)을 이용하여 그 사이의 전압으로 분배한 기준 전압들(Vref,1~Vref,n)을 생성한다. 상기 비교부(120)에 구비된 비교기들(P1~Pn) 각각은 해당 기준 전압(Vref,1~Vref,n)과 입력 전압(Vin)의 크기를 비교하여 그 차이에 해당하는 전압을 증폭한다. 이때, 상기 1/0 검출부(130)는 상기 비교기들(P1~Pn) 각각의 출력이 가지는 제1 논리 상태(예를 들어, 논리 로우 상태) 또는 제2 논리 상태(예를 들어, 논리 하이 상태) 값을 검출한다. 여기서 제1 논리 상태에서 제2 논리 상태로 바뀌는 경계 위치를 알 수 있고, 상기 인코더(140)는 상기 경계 위치에 대응하는 코드로 인코딩된 디지털 신호(Dout)를 출력한다.
그러나, 실제로는 비교기들(P1~Pn) 각각은 입력 옵셋(offset) 전압(Vos,1~Vos,n)을 가지고 있기 때문에, 입력 전압(Vin)과 해당 기준 전압(Vref,1~Vref,n)을 비교하는 위치가 조금씩 부정확해지고, 이에 따라, 도 2와 같이, 입력 전압(Vin)에 대한 디지털 신호(Dout) 출력에 대한 전달 특성이 입력 옵셋 전압(예를 들어, ΔV)만큼 벗어나는 차동 비선형 에러(differential nonlinearity error)를 나타내는 문제점이 있다. 도 2에서, 실선은 이상적인 전달 특성을 나타낸다. 상기 비교기들(P1~Pn)의 입력 옵셋 전압(Vos,1~Vos,n)은 주로 반도체 공정상의 마스크 노광(lithography)에 의존하며, 근본적으로 랜덤(random)한 경향을 가진다.
이러한 문제를 해결하기 위해서, 상기 비교기들(P1~Pn)의 후단에 저항렬을 사용하여 입력 옵셋 전압(Vos,1~Vos,n)을 평균화(averaging)하는 방법이 있다. 이와 같이 저항렬을 사용하는 방법에 대해서는, 논문 [K. Kattmann and J. Barrow, " A technique for reducing differential nonlinearity errors in flash A/D converters," in ISSCC Digest of Technical Papers, pp. 170-171, 1991], 및 논문 [K. Bult, A. Buchwald, et al., "A 170mW 10b 50MSample/s CMOS ADC in 1mm2," ISSCC Digest of Technical Papers, pp. 136-137, 1997]에 잘 나타나 있다. 그러나, 저항렬을 사용하여 입력 옵셋 전압(Vos,1~Vos,n)을 평균화하는 아날로그 디지털 변환기에서는, 낮은 입력 전압 쪽 및 높은 입력 전압 쪽의 입력 옵셋 전압을 충분히 평균화시키지 못하므로, 도 3에 도시된 바와 같이, 입력 전압(Vin)에 대한 디지털 신호(Dout) 출력에 대한 전달 특성이 리니어(linear)하지 못하고, 적분 비선형성 에러(integral nonlinearity error)를 나타내는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 비교기들의 출력을 합산 증폭하는 회로를 이용하여 옵셋을 평균화하여 비선형성 에러를 개선한 아날로그 디지털 변환기 및 그 방법을 제공하는 데 있다.
상기의 기술적 과제를 달성하기 위한 본 발명에 따른 아날로그 디지털 변환기는, 기준 전압 발생부, 비교부, 검출부, 및 인코더를 구비하는 것을 특징으로 한다. 상기 기준 전압 발생부는 다수의 기준 전압들을 발생시킨다. 상기 비교부는 상기 기준 전압들 각각과 입력 전압을 비교하여 그 차이에 해당하는 전압을 증폭한 신호들을 이용하여, 상기 증폭한 신호들 각각에 포함된 입력 옵셋 전압을 평균화한 신호들을 비교 결과들로서 출력한다. 상기 검출부는 상기 비교 결과들 각각이 가지는 제1 논리 상태 또는 제2 논리 상태의 디지털 값을 검출한다. 상기 인코더는 상기 검출부에서 출력되는 상기 디지털 값들을 인코딩하여 상기 입력 전압에 대응하는 디지털 신호를 출력한다.
상기 비교부는 비교기들, 및 합산 증폭기들을 구비하는 것을 특징으로 한다. 상기 비교기들은 상기 기준 전압들 각각과 입력 전압을 비교하여 그 차이에 해당하는 전압을 증폭한다. 상기 합산 증폭기들은 상기 증폭된 신호들을 소정 개수씩 합산 및 증폭한 신호들을 상기 비교 결과들로서 출력한다. 상기 소정 개수는, 2, 3 또는 4개인 것을 특징으로 하고, 이외에도 더 큰 개수로 할 수 있다.
상기 비교부는 비교기들, 제1 합산 증폭기들, 및 제2 합산 증폭기들을 구비하는 것을 특징으로 한다. 상기 비교기들은 상기 기준 전압들 각각과 입력 전압을 비교하여 그 차이에 해당하는 전압을 증폭한다. 상기 제1 합산 증폭기들은 상기 증폭된 신호들을 소정 개수씩 제1 합산 및 증폭한다. 상기 제2 합산 증폭기들은 상기 제1 합산 및 증폭된 신호들을 소정 제2 개수씩 제2 합산 및 증폭한 신호들을 상기 비교 결과들로서 출력한다. 상기 소정 개수 및 상기 소정 제2 개수는 2, 또는 3개인 것을 특징으로 하고, 이외에도 더 큰 개수로 할 수 있다.
상기의 다른 기술적 과제를 달성하기 위한 본 발명에 따른 아날로그 디지털 변환 방법은, 다수의 기준 전압들을 발생시키는 단계; 상기 기준 전압들 각각과 입력 전압을 비교하여 그 차이에 해당하는 전압을 증폭한 신호들을 이용하여, 상기 증폭한 신호들 각각에 포함된 입력 옵셋 전압을 평균화한 신호들을 비교 결과들로서 출력하는 단계; 상기 비교 결과들 각각이 가지는 제1 논리 상태 또는 제2 논리 상태의 디지털 값을 검출하는 단계; 및 상기 디지털 값들을 인코딩하여 상기 입력 전압에 대응하는 디지털 신호를 출력하는 단계를 구비하는 것을 특징으로 한다.
상기 비교 결과들 출력 단계는, 상기 기준 전압들 각각과 입력 전압을 비교하여 그 차이에 해당하는 전압을 증폭하는 단계; 및 상기 증폭된 신호들을 소정 개수씩 합산 및 증폭한 신호들을 상기 비교 결과들로서 출력하는 단계를 구비하는 것을 특징으로 한다. 상기 소정 개수는, 4개인 것을 특징으로 한다.
상기 비교 결과들 출력 단계는, 상기 기준 전압들 각각과 입력 전압을 비교하여 그 차이에 해당하는 전압을 증폭하는 단계; 상기 증폭된 신호들을 소정 개수씩 제1 합산 및 증폭하는 단계; 상기 제1 합산 및 증폭된 신호들을 소정 제2 개수씩 제2 합산 및 증폭한 신호들을 상기 비교 결과들로서 출력하는 단계를 구비하는 것을 특징으로 한다. 상기 소정 개수 및 상기 소정 제2 개수는, 2개인 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 일실시예에 따른 아날로그 디지털 변환기(400)를 나타내는 블록도이다. 도 4를 참조하면, 상기 아날로그 디지털 변환기(400)는 기준 전압 발생부(reference voltage generation unit)(410), 비교부(comparing unit)(420), 1/0 검출부(one/zero detector)(430), 및 인코더(encoder)(440)를 구비한다.
상기 기준 전압 발생부(410)는 다수의 기준 전압들(...,(Vref,n-1),(Vref,n),(Vref,n+1),...)을 발생시킨다. 상기 기준 전압들(...,(Vref,n-1),(Vref,n),(Vref,n+1),...)은, 도 1과 같이 패시브(passive) 소자인 저항렬을 이용하여 생성될 수도 있고, 게이트 단자에 일정 전압을 인가 시에 저항으로 동작하는 MOSFET(metal-oxide-semiconductor field effect transistor)들을 이용하여 생성될 수도 있다. 이외에도, 상기 다수의 기준 전압들(...,(Vref,n-1),(Vref,n),(Vref,n+1),...)을 발생시키는 다른 방법이 있을 수 있다.
상기 비교부(420)는 상기 기준 전압들(...,(Vref,n-1),(Vref,n),(Vref,n+1),...) 각각과 입력 전압(Vin)을 비교하여 그 차이에 해당하는 전압을 증폭한 신호들을 이용하여, 상기 증폭한 신호들 각각에 포함된 입력 옵셋 전압(...,(Vos,n-1),(Vos,n),(Vos,n+1),...)을 평균화한 신호들을 비교 결과들로서 출력한다. 상기 비교부(420)에 구비된 비교기들(comparators)(421)을 구성하는 소자들(예를 들어, MOSFET)이 모두 이상적으로 동작하는 것은 아니다. 비교기들(421)을 구성하는 소자들의 특성은 반도체 공정상의 마스크 노광(lithography)에 의존하며, 근본적으로 소자들 각각에서 랜덤(random)하게 나타난다. 이와 같이, 비교기들(421)을 구성하는 소자들의 특성 변화에 따른 상기 입력 옵셋 전압(...,(Vos,n-1),(Vos,n),(Vos,n+1),...)은, 도 4에 도시된 바와 같이, 각 비교기들(421)의 "+" 입력단의 전원 소스들로 나타내었다. 상기 비교부(420)에 대해서는 아래에서 좀더 자세히 기술된다.
상기 1/0 검출부(430)는 상기 비교부(420)로부터 출력되는 상기 비교 결과들 각각이 가지는 제1 논리 상태 또는 제2 논리 상태의 디지털 값을 검출한다. 상기 비교부(420)로부터 출력되는 상기 비교 결과들은 증폭 회로의 출력으로서, 상기 기준 전압들(...,(Vref,n-1),(Vref,n),(Vref,n+1),...) 각각과 입력 전압(Vin)의 차이에 따라 여러 가지 전압으로 나타날 수 있고, 입력 전압(Vin)이 큰 쪽인가 작은 쪽 인가에 따라서도 다른 전압으로 나타날 수 있다. 그러나, 상기 비교 결과들은 어느 한 방향의 전압, 즉, 제1 논리 상태 및 제2 논리 상태 방향의 전압을 가지므로, 상기 1/0 검출부(430)는 이를 이용하여 상기 비교 결과들 각각의 전압이 나타내는 디지털 값(1/0)을 검출한다. "0"에 해당하는 제1 논리 상태는 0 볼트(volt)이고, "1"에 해당하는 제2 논리 상태는 3볼트나 5볼트, 또는 다른 전압일 수 있다. 이와 같이, 상기 비교 결과들에 대응하는 디지털 값이 검출되면, 제1 논리 상태에서 제2 논리 상태로 바뀌는 경계 위치를 알 수 있다.
상기 인코더(440)는 상기 1/0 검출부(430)에서 출력되는 상기 디지털 값들로부터 상기 경계 위치에 대응하는 코드로 인코딩하여 상기 입력 전압(Vin)에 대응하는 디지털 신호(Dout)를 출력한다. 예를 들어, 상기 아날로그 디지털 변환기(400)가 4비트 아날로그 디지털 변환을 수행할 때, 상기 비교 결과들에 대응하는 디지털 값 16개 중에서 하위 디지털 값 5개가 "0"이고, 나머지 상위 디지털 값 11개가 "1"이면, 이는 디지털 코드로 "0110" 임을 알 수 있다.
한편, 도 4에서, 상기 비교부(420)는 비교기들(421), 및 합산 증폭기들(add and amplification unit)(422)을 구비한다. 상기 비교기들(421)은 상기 기준 전압들(...,(Vref,n-1),(Vref,n),(Vref,n+1),...) 각각과 입력 전압(Vin)을 비교하여 그 차이에 해당하는 전압을 증폭한다. 이때, 상기 증폭한 신호들 각각에는, 내부 소자들 특성에 기인하는 상기 입력 옵셋 전압(...,(Vos,n-1),(Vos,n),(Vos,n+1),...)의 영향이 포함되어 있다. 상기 합산 증폭기들(422)은 상기 증폭된 신호들을 소정 개수(3개)씩 합산 및 증폭하여, 상기 비교기들(421)에서 증폭된 신호들 각각에 포함된 입력 옵셋 전압(...,(Vos,n-1),(Vos,n),(Vos,n+1),...)을 평균화한 신호들을 상기 비교 결과들로서 출력한다.
예를 들어, 도 4에서, 상기 비교기들(421) 중 P1,n의 출력 신호 Vout1,n은 [수학식 1]과 같이 나타낼 수 있다. [수학식 1]에서, Av1은 P1,n의 이득(gain), Vin은 입력 전압, Vref,n은 해당 기준 전압, Vos,n은 해당 옵셋 전압이다.
[수학식 1]
Vout1,n = Av1(Vin -Vref,n -Vos,n)
이때, 도 4에서, 상기 비교기들(421)에서 증폭된 신호들을 소정 개수(3개)씩 합산 및 증폭하는 상기 합산 증폭기들(422) 중 P2,n은, 상기 비교기들(421) 중 (P1,n-1), (P1,n), 및 (P1,n+1)의 출력을 합산 및 증폭하고, P2,n의 출력 신호 Vout2,n은 [수학식 2]와 같이 나타낼 수 있다. [수학식 2]에서, Av2는 P2,n의 이득(gain), Vin은 입력 전압, Vref,n은 (P1,n)에 입력되는 기준 전압, (Vos,n-1), (Vos,n), 및 (Vos,n+1) 각각은 비교기들(421) (P1,n-1), (P1,n), 및 (P1,n+1)의 해당 옵셋 전압이다. 여기서, 비교기들(421) ...,(P1,n-1), (P1,n), (P1,n+1),...은 모두 같은 이득 Av1을 가지며, 합산 증폭기들(422) ...,(P2,n-1), (P2,n), (P2,n+1),...은 모두 같은 이득 Av2를 가지는 것으로 가정하였다.
[수학식 2]
Vout2,n=3(Av1)(Av2)[Vin -Vref,n - 1/3 * (Vos,n-1 + Vos,n +Vos,n+1)]
[수학식 2]와 같이, P2,n의 출력 신호 Vout2,n은, 증폭 회로로 동작하는 비교기들(421) ...,(P1,n-1), (P1,n), (P1,n+1),...의 입력 옵셋 전압들 (Vos,n-1), (Vos,n), 및 (Vos,n+1)을 평균화한 값의 영향을 받는다. 일반적으로 옵셋 전압은 랜덤한 값을 가지며, 평균화하면 그 편차가 줄어든다. 따라서, 이와 같이 평균화된 신호를 후속 회로에서 래치(latch)하여 디지털 신호로 만들면, 비교기들(421)에서 증폭되는 옵셋 전압의 영향을 줄일 수 있다.
도 4의 실시예는, 상기 합산 증폭기들(422) 각각의 증폭기가 비교기 출력 3개를 받아서 평균화하는 경우이며, 이를 N개의 비교기 출력을 받아서 평균화하는 일반식으로 나타내면, P2,n의 출력 신호 Vout2,n은, [수학식 3]과 같이 나타낼 수 있다. [수학식 3]과 같이, N개의 비교기 출력을 받아서 입력 옵셋 전압(...,(Vos,n-1),(Vos,n),(Vos,n+1),...)을 평균화하는 경우에는 더욱 더 옵셋의 영향에 의한 편차를 줄일 수 있으나 회로는 복잡해지므로, 몇 개의 비교기 출력을 평균화할 것인지는 설계자가 회로의 복잡도를 고려하여 선택할 것이다.
[수학식 3]
Vout2,n=
N(Av1)(Av2)[Vin -Vref,n-1/N*((Vos,n-(N-1)/2),...+(Vos,n),...+(Vos,n+(N-1)/2)]
도 5는 본 발명의 다른 실시예에 따른 비교부(450)를 나타내는 블록도이다. 도 5를 참조하면, 상기 다른 실시예에 따른 비교부(450)는 비교기들(451)(도 4와 같음), 제1 합산 증폭기들(452), 및 제2 합산 증폭기들(453)을 구비한다.
상기 비교기들(451)은, 도 4와 마찬가지로, 기준 전압들(...,(Vref,n-1),(Vref,n),(Vref,n+1),...) 각각과 입력 전압(Vin)을 비교하여 그 차이에 해당하는 전압을 증폭한다. 상기 제1 합산 증폭기들(452)은 상기 비교기들(451)에서 출력되는 상기 증폭된 신호들을 소정 개수씩(2개) 제1 합산 및 증폭한다. 상기 제2 합산 증폭기들(453)은 상기 제1 합산 증폭기들(452)에서 출력되는 상기 제1 합산 및 증폭된 신호들을 소정 제2 개수씩(2개) 제2 합산 및 증폭한 신호들을 상기 비교 결과들로서 출력한다. 여기서, 상기 제1 합산 증폭기들(452) 및 상기 제2 합산 증폭기들(453) 각각은 전단의 출력을 2개씩 합산 증폭하는 것을 예로 들었으나, 이에 한정되지 않고, 3개 또는 4 개 등 여러 개의 전단 출력을 합산 증폭할 수 있다. 또한, 상기 제1 합산 증폭기들(452) 및 상기 제2 합산 증폭기들(453) 이외에, 전단의 합산 증폭기들에서 출력되는 신호들을 다시 합산 증폭하는 제3 합산 증폭기들, 및 제4 합산 증폭기들 등을 더 구비할 수 있다.
위의 예에서, 상기 제2 합산 증폭기들(453) 중 P3,n-1의 출력 신호 Vout3,n-1은, [수학식 4]와 같이 나타낼 수 있다. [수학식 4]에서, Gain은 총 이득(gain), Vin은 입력 전압, Vref,n은 (P1,n)에 입력되는 기준 전압, (Vos,n-1), (Vos,n), (Vos,n+1), 및 (Vos,n+2) 각각은 비교기들(451) (P1,n-1), (P1,n), (P1,n+1), 및 (P1,n+1)의 해당 옵셋 전압이다. 이와 같이 여러 단에 걸쳐서 평균화하는 경우에는, 한 단에서 많은 비교기들(451)의 출력을 평균화하지 않아도 넓은 범위에 걸쳐 평균화한 효과를 얻을 수 있다.
[수학식 4]
Vout3,n-1=
Gain*[Vin-Vrefn -1- 1/4* (Vos,n-1 + Vos,n +Vos,n+1 +Vos,n+2)]
위에서 기술한 바와 같이 본 발명에 따른 본 발명의 일실시예에 따른 아날로그 디지털 변환기(400)는, 비교부(420/450)에서 비교기들(421)의 출력을 합산 증폭하는 회로(422) 한 단을 이용하여 입력 옵셋 전압(...,(Vos,n-1),(Vos,n),(Vos,n+1),...)을 평균화하거나, 평균화 범위를 넓히기 위하여 비교기들(421)의 출력을 여러 단에 걸쳐 합산 증폭하는 회로(423,424)를 이용하여 입력 옵셋 전압(...,(Vos,n-1),(Vos,n),(Vos,n+1),...)을 평균화한다. 따라서, 상기 아날로그 디지털 변환기(400)는, 저항을 사용하여 평균화할 때의 전달 특성에서 나타나는 도 3과 같은 비선형성 에러를 개선한다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
이상에서 설명한 바와 같이, 본 발명에 따른 아날로그 디지털 변환기는, 종래의 저항을 사용하여 옵셋을 평균화하는 방법에서와 달리, 전달 특성이 입력 전압의 낮은 쪽 및 높은 쪽 양끝에서 리니어하게 나타난다. 따라서, 아날로그 디지털 변환기의 차동 비선형성 에러가 개선되고, 궁극적으로 수율(yield) 향상에 기여할 수 있다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 일반적인 아날로그 디지털 변환기를 나타내는 블록도이다.
도 2는 옵셋에 의한 차동 비선형성 에러를 설명하기 위한 그래프이다.
도 3은 옵셋에 의한 적분 비선형성 에러를 설명하기 위한 그래프이다.
도 4는 본 발명의 일실시예에 따른 아날로그 디지털 변환기를 나타내는 블록도이다.
도 5는 본 발명의 다른 실시예에 따른 비교부를 나타내는 블록도이다.

Claims (13)

  1. 다수의 기준 전압들을 발생시키는 기준 전압 발생부;
    상기 기준 전압들 각각과 입력 전압을 비교하여 그 차이에 해당하는 전압을 증폭한 신호들을 이용하여, 상기 증폭한 신호들 각각에 포함된 입력 옵셋 전압을 평균화한 신호들을 비교 결과들로서 출력하는 비교부;
    상기 비교 결과들 각각이 가지는 제1 논리 상태 또는 제2 논리 상태의 디지털 값을 검출하는 검출부; 및
    상기 검출부에서 출력되는 상기 디지털 값들을 인코딩하여 상기 입력 전압에 대응하는 디지털 신호를 출력하는 인코더를 구비하는 것을 특징으로 하는 아날로그 디지털 변환기.
  2. 제 1항에 있어서, 상기 비교부는,
    상기 기준 전압들 각각과 입력 전압을 비교하여 그 차이에 해당하는 전압을 증폭하는 비교기들; 및
    상기 증폭된 신호들을 소정 개수씩 합산 및 증폭한 신호들을 상기 비교 결과들로서 출력하는 합산 증폭기들을 구비하는 것을 특징으로 하는 아날로그 디지털 변환기.
  3. 제 2항에 있어서, 상기 소정 개수는,
    2개인 것을 특징으로 하는 아날로그 디지털 변환기.
  4. 제 2항에 있어서, 상기 소정 개수는,
    3개인 것을 특징으로 하는 아날로그 디지털 변환기.
  5. 제 2항에 있어서, 상기 소정 개수는,
    4개인 것을 특징으로 하는 아날로그 디지털 변환기.
  6. 제 1항에 있어서, 상기 비교부는,
    상기 기준 전압들 각각과 입력 전압을 비교하여 그 차이에 해당하는 전압을 증폭하는 비교기들;
    상기 증폭된 신호들을 소정 개수씩 제1 합산 및 증폭하는 제1 합산 증폭기들;
    상기 제1 합산 및 증폭된 신호들을 소정 제2 개수씩 제2 합산 및 증폭한 신호들을 상기 비교 결과들로서 출력하는 제2 합산 증폭기들을 구비하는 것을 특징으로 하는 아날로그 디지털 변환기.
  7. 제 6항에 있어서, 상기 소정 개수 및 상기 소정 제2 개수는,
    2개인 것을 특징으로 하는 아날로그 디지털 변환기.
  8. 제 6항에 있어서, 상기 소정 개수 및 상기 소정 제2 개수는,
    3개인 것을 특징으로 하는 아날로그 디지털 변환기.
  9. 다수의 기준 전압들을 발생시키는 단계;
    상기 기준 전압들 각각과 입력 전압을 비교하여 그 차이에 해당하는 전압을 증폭한 신호들을 이용하여, 상기 증폭한 신호들 각각에 포함된 입력 옵셋 전압을 평균화한 신호들을 비교 결과들로서 출력하는 단계;
    상기 비교 결과들 각각이 가지는 제1 논리 상태 또는 제2 논리 상태의 디지털 값을 검출하는 단계; 및
    상기 디지털 값들을 인코딩하여 상기 입력 전압에 대응하는 디지털 신호를 출력하는 단계를 구비하는 것을 특징으로 하는 아날로그 디지털 변환 방법.
  10. 제 9항에 있어서, 상기 비교 결과들 출력 단계는,
    상기 기준 전압들 각각과 입력 전압을 비교하여 그 차이에 해당하는 전압을 증폭하는 단계; 및
    상기 증폭된 신호들을 소정 개수씩 합산 및 증폭한 신호들을 상기 비교 결과들로서 출력하는 단계를 구비하는 것을 특징으로 하는 아날로그 디지털 변환 방법.
  11. 제 10항에 있어서, 상기 소정 개수는,
    3개인 것을 특징으로 하는 아날로그 디지털 변환 방법.
  12. 제 9항에 있어서, 상기 비교 결과들 출력 단계는,
    상기 기준 전압들 각각과 입력 전압을 비교하여 그 차이에 해당하는 전압을 증폭하는 단계;
    상기 증폭된 신호들을 소정 개수씩 제1 합산 및 증폭하는 단계;
    상기 제1 합산 및 증폭된 신호들을 소정 제2 개수씩 제2 합산 및 증폭한 신호들을 상기 비교 결과들로서 출력하는 단계를 구비하는 것을 특징으로 하는 아날로그 디지털 변환 방법.
  13. 제 12항에 있어서, 상기 소정 개수 및 상기 소정 제2 개수는,
    2개인 것을 특징으로 하는 아날로그 디지털 변환 방법.
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