JP2004194138A - フラッシュ型ａ／ｄ変換器 - Google Patents
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Abstract
【課題】簡単な構成で高性能化を実現したフラッシュ型Ａ／Ｄ変換器を提供する。
【解決手段】複数の電圧比較器で入力アナログ信号と基準電圧とを比較して複数ビットの温度計符号を形成してそれをエンコーダでデジタル信号に変換するフラッシュ型Ａ／Ｄ変換器において、上記電圧比較器の負荷を第１、第２及び第３の負荷ＭＯＳＦＥＴに分割し、上記第１ＭＯＳＦＥＴは、抵抗素子として動作させ、第２ＭＯＳＦＥＴのゲートには、それより上位の電圧比較器の出力信号を交差的に入力し、第３ＭＯＳＦＥＴのゲートには、それより下位電圧比較器の出力信号を交差的に入力してアベレージング機能を実現する。
【選択図】 図１
【解決手段】複数の電圧比較器で入力アナログ信号と基準電圧とを比較して複数ビットの温度計符号を形成してそれをエンコーダでデジタル信号に変換するフラッシュ型Ａ／Ｄ変換器において、上記電圧比較器の負荷を第１、第２及び第３の負荷ＭＯＳＦＥＴに分割し、上記第１ＭＯＳＦＥＴは、抵抗素子として動作させ、第２ＭＯＳＦＥＴのゲートには、それより上位の電圧比較器の出力信号を交差的に入力し、第３ＭＯＳＦＥＴのゲートには、それより下位電圧比較器の出力信号を交差的に入力してアベレージング機能を実現する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、フラッシュ型Ａ／Ｄ変換器に関し、特に、素子特性の製造誤差補正を行うものに利用して有効な技術に関するものである。
【０００２】
【従来の技術】
フラッシュ型Ａ／Ｄ変換器は、図１１に示すように一般的に２のｎ乗個（ｎ：分解能ビット）の基準電圧生成用抵抗群、２のｎ乗−１（２n −１）個の比較器、エンコーダから構成され、特定の範囲（ダイナミックレンジ）のアナログ入力値を仕様の分解能でデジタル値化させる。外部からハイレベル・ロウレベル基準電圧を受け取りチップ内部の抵抗群により分圧し２のｎ乗−１レベルの基準電圧を作る。これら基準電圧と入力電圧の大小関係を比較器で判定する。高速Ａ／Ｄ変換器のアーキテクチャで一般的なフラッシュ型では各レベルの比較がすべて同時に行われ、入力電圧より高い基準電圧が印加された比較器群と入力電圧より低い基準電圧が印加された比較器群では出力が逆になる。これら２のｎ乗−１ビットの出力は温度計符号と呼ばれビットが反転するポイントから入力のアナログ値が分かる。この温度計符号がエンコーダでバイナリ符号に変換されＡ／Ｄ変換器の出力となる。
【０００３】
低電源電圧化に伴い入力ダイナミックレンジも狭くなり、より高精度な入力電圧と基準電圧との比較が必要になってくる。しかしここで製造誤差によるトランジスタ閾値のばらつき等の影響で比較器が近接した値を持つ２入力の大小関係の判定を正しく出来ないことがある。この製造誤差を補正する為に近年アベレージングと呼ばれる技術（非特許文献１）が使われている。この技術は、図１２に示すように、並列に配置されている比較器の出力間を抵抗（アベレージング抵抗）で接続するもので、各比較器の出力電圧Ｖは理想出力電圧と両隣の比較器出力電圧をそれぞれ自己の出力インピーダンス、アベレージング抵抗で分圧された値になる。これにより各比較器の製造誤差による出力のずれ（出力オフセット）が打ち消しあい平均化（アベレージング）され小さくなる。
【０００４】
別の補正方法としては自己校正型と呼ばれるタイプがある。非特許文献２における自己校正型比較器の場合、各比較器にアップ／ダウン（Up/Down)カウンタ、Ｄ／Ａ変換器が用意されている。まず差動型比較器の正相、逆相入力をスイッチで同電位に切り替える。本来は正相、逆相出力も同電位になるはずだが製造誤差により出力オフセットが生じる。出力オフセットを検出しこれが小さくなる向きにカウンタをアップ／ダウンさせる。カウンタ出力が比較器の補正値となりこれを入力とするＤ／Ａ変換器で比較器の電流を調整する。この動作を出力オフセットが十分小さくなるまで繰り返し比較時まで調整値を保持しておく。
【０００５】
【非特許文献１】
"A Technique for Reducing Differential Non-Linearity Errors in Flash A/D Converters" IEEE 1991 International Solid-State Circuits Conference予稿集pp.170〜171、K. Kattmann他
【非特許文献２】
"A CMOS 6b 500Msample/s ADC for Hard Disk Drive Read Channel" IEEE 1999 International Solid-State Circuits Conference 予稿集pp.274〜275、Y. Tamba他
【非特許文献３】
"A 6-b 1.3-Gsample/s A/D Converter in 0.35-μm CMOS"IEEE 2001 Journal of Solid-State Circuits, Vol.36 pp1847〜1857、 M Choi他
【０００６】
【発明が解決しようとする課題】
アベレージング抵抗による補正方法では比較器群の両端では片側にしか抵抗を接続する相手がおらず、出力インピーダンスとアベレージング抵抗の分圧バランスが崩れる。両端の比較器では抵抗接続先の比較器出力電圧に依存して電流の流入流出が起こり、出力が隣の比較器出力値の向きに引き寄せられる特性を持つ。端に向かうほど出力の歪は大きくなり、アナログ入力値からデジタル値に線形変換が出来なくなる。これはＡ／Ｄ変換器としては致命的な問題となる。
【０００７】
そこで終端ダミーと呼ばれる基本的に比較器と同じ構造の回路を比較器群両端に追加して比較器群両端での分圧バランスの崩れを緩和させる。比較器両端での歪みを目標仕様内に抑えるためには十分な数の終端ダミーが必要になり、文献３のＡ／Ｄ変換器では比較器６４個に対し片側９個ずつ配置している。これらの回路は消費電力の面で好ましくない。抵抗素子の寄生容量、抵抗値が負荷となり高速動作にも向かない。またトランジスタと抵抗は製造誤差では無相関な為マッチングがとりにくく比較器出力インピーダンスとアベレージング抵抗の最適関係が崩れ補正効果に影響を与えやすい。
【０００８】
自己校正型比較器の場合では補正の為に複雑な回路を要し、面積とそれに伴う消費電力を増加させる。非特許文献２の回路では個々の比較器にアップ／ダウンカウンタ、Ｄ／Ａ変換器を用意している為、これらの回路が全体の面積において約４割を占める。
【０００９】
この発明の目的は、簡単な構成で高性能化を実現したフラッシュ型Ａ／Ｄ変換器を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。抵抗ラダーにより複数の基準電圧を形成して、複数の電圧比較器で入力アナログ信号と比較して複数ビットの温度計符号を形成してそれをエンコーダでデジタル信号に変換するフラッシュ型Ａ／Ｄ変換器において、上記電圧比較器として、上記一方の入力端子と他方の入力端子にゲートが接続された差動ＭＯＳＦＥＴと、これらの差動ＭＯＳＦＥＴのドレインにそれぞれ設けられた一対の第１、第２及び第３の負荷ＭＯＳＦＥＴを設け、ｉ番目の基準電圧が上記一方の入力端子に入力されたｉ番目の電圧比較器の上記一対の第１ＭＯＳＦＥＴは、抵抗素子として動作させ、上記ｉ番目の電圧比較器の上記一対の第２ＭＯＳＦＥＴのゲートには、ｉ＋１番目の基準電圧を受けるｉ＋１番目の電圧比較器の出力信号を交差的に入力し、上記ｉ番目の電圧比較器の上記一対の第３ＭＯＳＦＥＴのゲートには、ｉ−１番目の基準電圧を受けるｉ−１番目の電圧比較器の出力信号を交差的に入力し、最大の基準電圧が入力された電圧比較器には、ダミー電圧比較器により上記一対の第２ＭＯＳＦＥＴのゲートに供給される電圧が形成し、最小の基準電圧が入力された電圧比較器には、ダミー電圧比較器により上記一対の第３ＭＯＳＦＥＴのゲートに供給される電圧を形成する。
【００１１】
【発明の実施の形態】
図１には、この発明に係るフラッシュ型Ａ／Ｄ変換器の比較部の一実施例のブロック図が示されている。この発明が適用される高速用途の一般的なフラッシュ型ｎビットＡ／Ｄ変換器は、前記図１１に示したように２のｎ乗個の基準電圧生成用抵抗群（抵抗ラダー）、２のｎ乗−１（２n −１）個の電圧比較器群、エンコーダから構成される。
【００１２】
つまり、外部から得られるハイレベル基準電圧Ｖｒｅｆ−Ｈとロウレベル基準電圧Ｖｒｅｆ−Ｌをチップ内部の抵抗群（抵抗ラダー）で分圧して２のｎ乗−１レベルの基準電圧を作り、これら基準電圧とアナログ入力電圧を電圧比較器群で同時に比較する。２のｎ乗−１ビットの比較器群の出力は入力電圧と基準電圧の大小関係によりある境界で反転する。この比較器群出力は温度計符号と呼ばれ、出力の境界から入力アナログ値が分かる。温度計符号はエンコーダによりｎビットバイナリ符号に変換される。
【００１３】
図１の電圧比較部は、製造誤差補正回路が付加されたものであり、後述するように補正を行いたい並列配置の電圧比較器群において出力電圧を決める特定のＭＯＳＦＥＴを複数に分割し１つのゲートは自己セル内で本来通りに接続し、残りのゲートをそれぞれ隣接する他のセルに接続する。出力は分割されたトランジスタを流れる電流の合計値により決まる為、すべてのゲート接続先の電圧ばらつきが出力において平均化される。この構造は製造誤差の補正を抵抗や複雑な終端ダミー、ＭＯＳＦＥＴスイッチ等の余分な素子を追加すること無く本来存在するトランジスタの分割により実現する為応用が容易で消費電力の面で優れている。
【００１４】
比較器ｉ−１、ｉ、ｉ＋１…２n −１は、上記図１１の抵抗ラダーで形成された２n −１通りの基準電圧に対応した電圧比較器であり、正相入力端子ｉｎｐと逆相入力端子ｉｎｎからなる相補の入力端子と、正相出力端子ｏｕｔｐと逆相出力端子ｏｕｔｎからなる相補出力端子及び帰還端子ｔｌ、ｔｒ及びｂｌ，ｂｒを備えている。例えば、比較器ｉに着目すると、帰還端子ｔｌ、ｔｒは、その上位の基準電圧ｉ＋１に対応して設けられた比較器ｉ＋１の出力信号ｏｕｔｐとｏｕｔｎが交差的に接続され、帰還端子ｂｌ、ｂｒは、その下位の基準電圧ｉ−１に対応して設けられた比較器ｉ−１の出力信号ｏｕｔｐとｏｕｔｎが交差的に接続される。
【００１５】
このように比較器の帰還端子ｔｌ、ｔｒ及びｂｌ，ｂｒを用いて隣接する比較器同士をチェーン状に接続すると、最大の基準電圧に対応した比較器２n −１には、終端ダミー（ダミー比較器）を設け、上記帰還端子ｔｌ、ｔｒに供給すべき入力信号を形成する。また、図示しないが、最小の基準電圧に対応した比較器１には、終端ダミー（ダミー比較器）を設け、上記帰還端子ｂｌ、ｂｒに供給すべき入力信号を形成する。
【００１６】
図２には、図１に示した比較部の一実施例の回路図が示されている。この実施例では、発明の理解を容易にするために、２つの比較器とそれに対応した２つのダミー比較器の回路図が例示的に示されている。本発明に係る電圧比較器の基本構造は差動アンプの負荷ＭＯＳＦＥＴに適用されており、回路構成は従来の差動アンプの負荷ＭＯＳＦＥＴを総ＭＯＳＦＥＴサイズを変えずに３分割し、そのうちの一つのＭＯＳＦＥＴＱｐ１ａとＱｐ１ａ’は、ゲートとドレインとが接続されて抵抗素子として動作させられるのに対し、残り２つのＭＯＳＦＥＴＱｐ１ｂとＱｐ１ｂ’及びＱｐ１ｃとＱｐ１ｃ’は、そのゲートをそれぞれ隣接する比較器の反対側出力にたすき掛け（交差的）に接続される。
【００１７】
製造誤差等による差動出力の変動はたすき掛け接続（交差接続）を通じて両隣比較器の分割したＭＯＳＦＥＴのドレイン電流を変化させ同相出力を自身の変動と同方向に変化させる。同じようにして両隣の出力変動の影響を受ける。この実施例のように比較器は２段でその両端にダミーを１段ずつ接続している例では、ＭＯＳＦＥＴの閾値ばらつきの代わりに入力にばらつき（入力オフセット電圧ΔＶ）を入れて考えると、次の通りとなる。
【００１８】
差動ＭＯＳＦＥＴのゲートに入力される正方向の入力オフセット電圧ΔＶは、かかるＭＯＳＦＥＴの閾値が下がる事と等価である。いま比較器２の正相入力信号Ｖｉｎｐ２の入力オフセット（黒の矢印）が正であるとする。ＭＯＳＦＥＴＱｎ２’のドレイン電流増大に伴い出力信号Ｖｏｕｔｎ２の電圧（黒の矢印）は下がり、出力信号Ｖｏｕｔｐ２の電圧（黒の矢印）は上昇する。出力信号Ｖｏｕｔｐ２に対応した比較器１のＭＯＳＦＥＴＱｐ１ｃ’のドレイン電流は減り、ＭＯＳＦＥＴＱｐ１ａ’に流れる電流が増えて、出力信号Ｖｏｕｔｎ１の電位（黒の矢印）は下がる。
【００１９】
同じように比較器１の正相入力信号Ｖｉｎｐ１のオフセットが負（白の矢印）であると、出力信号Ｖｏｕｔｎ１の電位（白の矢印）は差動ＭＯＳＦＥＴＱｎ１’のドレイン電流減少に伴い上がるのに対し、出力信号Ｖｏｕｔｐ１の電位（白の矢印）は下がる。出力信号Ｖｏｕｔｐ１に対応したＭＯＳＦＥＴＱｐ２ｂ’のドレイン電流は増え、ＭＯＳＦＥＴＱｐ２ａ’に流れる電流が減り、出力信号Ｖｏｕｔｎ２の電位（白の矢印）は上がる。
【００２０】
上記のように黒の矢印、白の矢印はそれぞれ比較器２、比較器１の入力オフセットによる各ノード電圧の変動を表しており、各比較器の出力では比較器１、２の入力オフセットの影響による変動が逆になっていることが分かる。このようにしてすべての比較器が分割されたゲート接続を通じてオフセットを打ち消し合うことになる。出力電圧がたすき掛けでフィードバックされる為、出力に影響を及ぼすすべての要素のばらつきが補正される。また、この構成は本来ある負荷ＭＯＳＦＥＴを分割しただけなのでアベレージングに伴う負荷は小さく高速動作にも適している。
【００２１】
終端ダミーは、帰還信号を形成するだけであるので、負荷ＭＯＳＦＥＴＱ４、Ｑ５（Ｑ４’、Ｑ５’）の３分割は行わない。終端ダミーの出力は隣接する比較器のゲートに接続されるので比較器−終端ダミー間の電流の流入／流出が起こらず出力に歪みが生じない。そのため比較器群両端でも出力インピーダンスとアベレージング抵抗による分圧のバランスが保たれ歪まない。このように前述した抵抗による補正方法とは異なり本発明が適用された比較器では歪みを低減させる為に終端ダミーを複数段用意する必要が無くこれは消費電力低減の面でも大きなメリットとなる。
【００２２】
図３には、この発明に係る電圧比較器の一実施例の回路図が示されている。この同図の回路は、前記図２の比較器１、２と同じ回路であり、２n −１個の電圧比較器のうち、ｉ番目の電圧比較器に対応している。
【００２３】
Ｎチャネル差動ＭＯＳＦＥＴＱｎｉ’のゲートは、正相入力信号Ｖｉｎｐｉが供給される入力端子接続され、ＮチャネルＮチャネル差動ＭＯＳＦＥＴＱｎｉのゲートは、逆相入力信号Ｖｉｎｎｉが供給される入力端子接続される。これらの差動ＭＯＳＦＥＴＱｎｉ’とＱｎｉの共通化されたソースには、動作バイアス電流を流すＮチャネルＭＯＳＦＥＴＱｎｉｂが設けられる。このＭＯＳＦＥＴＱｎｂｉのゲートには、バイアス電流を形成するためのバイアス電圧Ｖｂが供給される。
【００２４】
Ｎチャネル差動ＭＯＳＦＥＴＱｎｉ’のドレインは、逆相出力信号Ｖｏｕｔｎｉに対応した出力端子に接続され、ＮチャネルＮチャネル差動ＭＯＳＦＥＴＱｎｉのドレインは、正相出力信号Ｖｏｕｔｐｉに対応した出力端子に接続される。一方の差動ＭＯＳＦＥＴＱｎｉ’ドレインには、３つのＰチャネル負荷ＭＯＳＦＥＴＱｐｉａ’、Ｑｐｉｂ’及びＱｐｉｃ’が並列形態に設けられ、他方の差動ＭＯＳＦＥＴＱｎｉドレインには、３つのＰチャネル負荷ＭＯＳＦＥＴＱｐｉａ、Ｑｐｉｂ及びＱｐｉｃが並列形態に設けられる。上記負荷ＭＯＳＦＥＴＱｐｉａ、Ｑｐｉｂ及びＱｐｉｃからなる負荷回路は、前記図２のダミー回路の負荷ＭＯＳＦＥＴＱ５と等価とされる。
【００２５】
つまり、点線で囲まれた各ＭＯＳＦＥＴＱｐｉａ、Ｑｐｉｂ及びＱｐｉｃとＭＯＳＦＥＴＱ５は、チャネル長Ｌは同じでチャネル幅が、Ｗ１＋Ｗ２＋Ｗ３＝Ｗのように設定されている。同様に、他方の負荷ＭＯＳＦＥＴＱｐｉａ’、Ｑｐｉｂ’及びＱｐｉｃ’と前記図２のダミー回路の負荷ＭＯＳＦＥＴＱ４とは等価とされる。
【００２６】
上記負荷回路のうち、ＭＯＳＦＥＴＱｐｉａとＱｐｉａ’は、ゲートとドレインとが接続されて抵抗素子として動作させられる。他のＭＯＳＦＥＴＱｐｉｂととＱｐｉｂ’のゲートは、帰還入力端子ＶｔｌｉとＶｔｒｉに接続されて上位側に設けられる電圧比較器の出力信号が交差的に入力され、他のＭＯＳＦＥＴＱｐｉｃととＱｐｉｃ’のゲートは、下位側に設けられる電圧比較器の出力信号が交差的に帰還入力信号ＶｂｌｉとＶｂｒｉとして入力される。
【００２７】
図４には、この発明に係るフラッシュ型Ａ／Ｄ変換器の比較部の他の一実施例のブロック図が示されている。この実施例では、アベレージング効果を上げる為に終端ダミーの段数が終端ダミー１と終端ダミー２のように増やされる。終端ダミー１は、前記比較器１〜比較器２n −１と同様に帰還入力端子ｔｌとｔｒと帰還入力端子ｂｌとｂｒを持つようにされる。かかる終端ダミー１の帰還入力端子ｂｌとｂｒは、上記比較器２n −１の出力端子Ｖｏｕｔｎ２n −１とＶｏｕｔｐ２n −１の出力信号が交差的に入力される。そして、終端ダミー１の帰還入力端子ｔｌとｔｒは、終端ダミー２の出力端子ｏｕｔｎとｏｕｔｐの出力信号が交差的に入力される。
【００２８】
本願発明では、本来あるＭＯＳＦＥＴを分割し一つのゲートを自己セル、残りのゲートを他のセルに接続させ、ゲート接続先の電圧ばらつきをドレイン電流の足し合わせにより出力においてアベレージングを行う。このような構成をとれる回路としては以下のような応用が考えられる。
【００２９】
図５には、この発明に係る高速・高ゲイン型比較器の一実施例の回路図が示されている。この実施例では、前記図３に示した電圧比較器のように３つに分割された負荷ＭＯＳＦＥＴのうち、抵抗素子として動作させた負荷ＭＯＳＦＥＴＱｐａ’とＱｐａのゲートとドレインとたすき掛けに接続して正帰還を構成する。他の構成は、前記図３と同様である。
【００３０】
この実施例の高速・高ゲイン型比較器においては、仮に正相出力Ｖｏｕｔｐの電位が上がればＭＯＳＦＥＴＱｐａ’のドレイン抵抗が大きくなり、逆相出力Ｖｏｕｔｎの電位が下がり、上記正相出力Ｖｏｕｔｐの電位をさらに上がる。このような正帰還を構成している為に高速な逆方向への入力の変化に出力がついていけないので、この回路はリセット／比較（評価）の周期で動作させる。リセットの間にオン状態にされたＮチャネルＭＯＳＦＥＴＱｎｒにより両出力間をショートして初期化し、比較（評価）時の入力値に高速に対応出来るようにされる。
【００３１】
図６には、この発明に係るフラッシュ型Ａ／Ｄ変換器の他の一実施例のブロック図が示されている。この実施例のフラッシュ型Ａ／Ｄ変換器は、インターポレーション（補間）対応とされる。インターポレーションとは一般的に並列に配置されたアンプ等の出力電圧を抵抗で分圧し中間電位を得て分解能を上げる技術である。セル間を抵抗で接続するという点でアベレージングと同じであり、抵抗によるアベレージングとインターポレーションの併用はよく行われる。しかしながら抵抗による方法では回路群両端では分圧のバランスが崩れ電流の流入、流出により隣の回路出力値に引き寄せられ歪むという問題も共通である。
【００３２】
本発明を利用したインターポレーション対応型比較器は、差動アンプの入力ＭＯＳＦＥＴを２つに分割しそれぞれを他の入力に接続する。分割されたＭＯＳＦＥＴのドレイン電流は合計されるため接続先の電圧ばらつきは出力において平均化される。各ドレイン電流の総和が分割前のＭＯＳＦＥＴへの両隣比較器の中間入力電圧が付加された時の値と等しくなるように接続すれば２倍のインターポレーションとなる。またこの回路と第４図のようなの終端ダミーの組み合わせでは両端比較器出力での歪みが生じない。
【００３３】
この実施例のフラッシュ型Ａ／Ｄ変換器は、ムービングラダー部、プリアンプ部、アベレージング兼２倍インターポレーション抵抗部、比較器部、エンコーダ部から構成される。この実施例は完全差動構成とされ、デジタル回路からの雑音など外部から入る雑音に強い構成であり、ＡＤ変換器やＤＡ変換器などアナログ・デジタル混載のＩＣに向いている。同図において、ｒはムービングラダー抵抗であり、Ｒはアベレージング抵抗である。
【００３４】
完全差動型ＡＤ変換器では、分解能をｎビットとしたとき、２のｎ乗（２n ）個の抵抗値ｒである抵抗ラダーを２組と、２のｎ乗（２n ）個又は２のｎ乗−１（２n −１）個の電圧比較器と、前記インターポレーションを行う電圧比較器とを持つ。上記各組の抵抗ラダーの上端（高電位側）にカレントミラーなどによる吐き出し型の定電流回路が設けられ、各組の抵抗ラダーの下端（低電位側）にカレントミラーなどによる吸い込み型の定電流回路が設けられる。２組の抵抗ラダーの高電位側と低電位側とを逆に示している。それ故、２組の抵抗ラダーに流れるバイアス電流の向きは、図面上は逆方向になっている。
【００３５】
同図において一方の抵抗ラダーの中点に設けられた入力端子には、正相アナログ入力電圧Ｖinp が供給され、他方の抵抗ラダーの接点２n-1 に設けられた入力端子には、逆相アナログ入力電圧Ｖinｎが供給される。これにより、抵抗ラダーで形成された直流電圧が重畳されて、複数の差動入力信号がプリアンプ部のアンプＡ３〜Ａ１９に伝えられ、かかるアンプの出力端子間に設けられたアベレージング兼２倍インターポレーション抵抗部によって電圧比較器への入力信号が形成される。各電圧比較器の入力される差動電圧は、上記のような正相側抵抗ラダー各接点と、逆相側ラダーの中点に関しての対称点となる接点の電圧を比較するものである。
【００３６】
この実施例の完全差動型ＡＤ変換器では、電圧比較器としてタイプ１、タイプ２及びタイプ３の３種類の電圧比較器が使用される。タイプ１は、両端に設けられた終端ダミーのためのものである。タイプ３は、差動入力を比較する電圧比較器である。タイプ２は、インターポレーションのために用いられる電圧比較器である。
【００３７】
図７には、図６に示したタイプ１の電圧比較器の一実施例の回路図が示されている。タイプ１の電圧比較器は終端ダミーを構成し、前記高速・高ゲイン型比較器に対応して負荷ＭＯＳＦＥＴＱ４とＱ５のゲートとドレインが交差接続されて、ラッチ構成とされる。これに対応して、両出力間にはリセットＭＯＳＦＥＴＱ６が設けられる。他の構成は、前記図２に示した終端ダミーと同様である。
【００３８】
図８には、図６に示したタイプ３の電圧比較器の一実施例の回路図が示されている。タイプ３の電圧比較器は、前記図３に示した電圧比較器と同様である。つまり、Ｎチャネル差動ＭＯＳＦＥＴＱｎ’のゲートは、正相入力信号Ｖｉｎｐｉが供給され、ＮチャネルＮチャネル差動ＭＯＳＦＥＴＱｎのゲートは、逆相入力信号Ｖｉｎｎｉが供給される。これらの差動ＭＯＳＦＥＴＱｎ’とＱｎの共通化されたソースには、ＮチャネルＭＯＳＦＥＴＱｎｂが設けられる。
【００３９】
Ｎチャネル差動ＭＯＳＦＥＴＱｎ’のドレインからは、逆相出力信号Ｖｏｕｔｎｉが出力され、ＮチャネルＮチャネル差動ＭＯＳＦＥＴＱｎｉのドレインからは、正相出力信号Ｖｏｕｔｐｉが出力される。一方の差動ＭＯＳＦＥＴＱｎ’ドレインには、３つのＰチャネル負荷ＭＯＳＦＥＴＱｐａ’、Ｑｐｂ’及びＱｐｃ’が並列形態に設けられ、他方の差動ＭＯＳＦＥＴＱｎドレインには、３つのＰチャネル負荷ＭＯＳＦＥＴＱｐａ、Ｑｐｂ及びＱｐｃが並列形態に設けられる。
【００４０】
図９には、図６に示したタイプ２の電圧比較器の一実施例の回路図が示されている。タイプ２の電圧比較器は、インターポレーションのために２組の入力端子を備える。つまり、正相入力端子Ｖｉｎｐに対応した一方の差動ＭＯＳＦＥＴは、Ｑｎ１’とＱｎ２’の並列回路から構成され、２つの入力信号Ｖｉｎｐ１とＶｉｎｐ２に対応した入力端子が設けられる。逆相入力端子Ｖｉｎｎに対応した他方の差動ＭＯＳＦＥＴは、Ｑｎ１とＱｎ２の並列回路から構成され、２つの入力信号Ｖｉｎｎ１とＶｉｎｎ２に対応した入力端子が設けられる。このような差動ＭＯＳＦＥＴＱｎ１’とＱｎ２’及びＱｎ１とＱｎ２により２倍インターポレーションと２入力のばらつきを平均化する。また、負荷回路としては前記のようなＭＯＳＦＥＴを３分割して隣接するもの同士を接続してアベレージング機能が設けられる。
【００４１】
図１０図には、この発明に係る図１に示した比較部の他の一実施例の回路図が示されている。この実施例では、発明の理解を容易にするために、３つの比較器とそれに対応した２つのダミー比較器の回路図が例示的に示されている。この実施例では、比較器、比較器’及び比較器”とし、ＭＯＳＦＥＴをＮ，Ｎ’，Ｎ”Ｐ１，Ｐ２，Ｐ３，Ｐ１’，Ｐ２’，Ｐ３’，Ｐ１”，Ｐ２”，Ｐ３”の閾値ばらつきをそれぞれＶoff#N,Ｖoff#N'…（省略),Ｖout'，Ｖoutp''での出力換算オフセットをそれぞれＶoutp#off',Ｖoutp#off''とするとＶinp での入力換算オフセットＶinp#offは以下のようになる。
【００４２】
【式１】
【００４３】
【式２】
【００４４】
【式３】
【００４５】
これを代入して展開すると
【式４】
【００４６】
βN ＝βN'＝βN'' , βP1＝βP2＝βP3＝βP1' ＝βP2' ＝βP3' ＝βP1''＝βP2''＝βP3''とすると
【式５】
【００４７】
Ｖinn', Ｖinn,Ｖinn'' に基準電圧Ｖref1，Ｖref2，Ｖref3, Ｖinp', Ｖinp , Ｖinp'' に入力電圧Ｖin＝Ｖref2＋ΔＶinが与えられたとするとＶinp での実効的な入力電圧は
【式６】
【００４８】
Ｖinp#off は極性がランダムなばらつきのたし合わせなので３ΔＶinに比べ相対的に小さく見える。したがって製造誤差が補正される。また式５は比較器の段数を増やせばその数だけばらつきを打ち消し合う相手が増えることを意味する。
【００４９】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、帰還信号が供給されるＭＯＳＦＥＴＱｐｂとＱｐｃと、ＭＯＳＦＥＴＱｐａとのサイズＷの比は種々に設定することがきる。前記ＭＯＳＦＥＴＱｐａを交差接続してラッチ構成とした場合には、例えば、Ｑｐａ：Ｑｐｂ、Ｑｐｃ＝２：１：１のようにサイズＷを設定する。これのようにして帰還量を制御して最適なアベレージング機能を実現することができる。この発明は、フラッシュ型Ａ／Ｄ変換器に広く利用することができる。
【００５０】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。抵抗ラダーにより複数の基準電圧を形成して、複数の電圧比較器で入力アナログ信号と比較して複数ビットの温度計符号を形成してそれをエンコーダでデジタル信号に変換するフラッシュ型Ａ／Ｄ変換器において、上記電圧比較器として、上記一方の入力端子と他方の入力端子にゲートが接続された差動ＭＯＳＦＥＴと、これらの差動ＭＯＳＦＥＴのドレインにそれぞれ設けられた一対の第１、第２及び第３の負荷ＭＯＳＦＥＴを設け、ｉ番目の基準電圧が上記一方の入力端子に入力されたｉ番目の電圧比較器の上記一対の第１ＭＯＳＦＥＴは、抵抗素子として動作させ、上記ｉ番目の電圧比較器の上記一対の第２ＭＯＳＦＥＴのゲートには、ｉ＋１番目の基準電圧を受けるｉ＋１番目の電圧比較器の出力信号を交差的に入力し、上記ｉ番目の電圧比較器の上記一対の第３ＭＯＳＦＥＴのゲートには、ｉ−１番目の基準電圧を受けるｉ−１番目の電圧比較器の出力信号を交差的に入力し、最大の基準電圧が入力された電圧比較器には、ダミー電圧比較器により上記一対の第２ＭＯＳＦＥＴのゲートに供給される電圧が形成し、最小の基準電圧が入力された電圧比較器には、ダミー電圧比較器により上記一対の第３ＭＯＳＦＥＴのゲートに供給される電圧を形成することにより、簡単な構成で高性能化を実現できる。
【図面の簡単な説明】
【図１】この発明に係るフラッシュ型Ａ／Ｄ変換器の比較部の一実施例を示すブロック図である。
【図２】図１に示した比較部の一実施例を示す回路図である。
【図３】この発明に係る電圧比較器の一実施例を示す回路図である。
【図４】この発明に係るフラッシュ型Ａ／Ｄ変換器の比較部の他の一実施例を示すブロック図である。
【図５】この発明に係る高速・高ゲイン型比較器の一実施例を示す回路図である。
【図６】この発明に係るフラッシュ型Ａ／Ｄ変換器の他の一実施例を示すブロック図である。
【図７】図６に示したタイプ１の電圧比較器の一実施例を示す回路図である。
【図８】図６に示したタイプ３の電圧比較器の一実施例を示す回路図である。
【図９】図６に示したタイプ２の電圧比較器の一実施例を示す回路図である。
【図１０】この発明に係る図１に示した比較部の他の一実施例を示す回路図である。
【図１１】従来のフラッシュ型Ａ／Ｄ変換器の一例を示すブロック図である。
【図１２】従来のフラッシュ型Ａ／Ｄ変換器の他の一例を示すブロック図である。
【符号の説明】
Ｑｎ，Ｑｎ１，Ｑｎ２，Ｑｎ’，Ｑｎ１’，Ｑｎ２’…Ｎチャネル差動ＭＯＳＦＥＴと、Ｑｐａ，Ｑｐｂ，Ｑｐｃ，Ｑｐａ’，Ｑｐｂ’，Ｑｐｃ’…Ｐチャネル負荷ＭＯＳＦＥＴ、Ｑｎｂ…電流源ＭＯＳＦＥＴ、Ｑｎｒ…リセットＭＯＳＦＥＴと、Ａ３〜Ａ１９…アンプ、ｒ…ムービングラダー抵抗、Ｒ…アベレージング抵抗。
【発明の属する技術分野】
この発明は、フラッシュ型Ａ／Ｄ変換器に関し、特に、素子特性の製造誤差補正を行うものに利用して有効な技術に関するものである。
【０００２】
【従来の技術】
フラッシュ型Ａ／Ｄ変換器は、図１１に示すように一般的に２のｎ乗個（ｎ：分解能ビット）の基準電圧生成用抵抗群、２のｎ乗−１（２n −１）個の比較器、エンコーダから構成され、特定の範囲（ダイナミックレンジ）のアナログ入力値を仕様の分解能でデジタル値化させる。外部からハイレベル・ロウレベル基準電圧を受け取りチップ内部の抵抗群により分圧し２のｎ乗−１レベルの基準電圧を作る。これら基準電圧と入力電圧の大小関係を比較器で判定する。高速Ａ／Ｄ変換器のアーキテクチャで一般的なフラッシュ型では各レベルの比較がすべて同時に行われ、入力電圧より高い基準電圧が印加された比較器群と入力電圧より低い基準電圧が印加された比較器群では出力が逆になる。これら２のｎ乗−１ビットの出力は温度計符号と呼ばれビットが反転するポイントから入力のアナログ値が分かる。この温度計符号がエンコーダでバイナリ符号に変換されＡ／Ｄ変換器の出力となる。
【０００３】
低電源電圧化に伴い入力ダイナミックレンジも狭くなり、より高精度な入力電圧と基準電圧との比較が必要になってくる。しかしここで製造誤差によるトランジスタ閾値のばらつき等の影響で比較器が近接した値を持つ２入力の大小関係の判定を正しく出来ないことがある。この製造誤差を補正する為に近年アベレージングと呼ばれる技術（非特許文献１）が使われている。この技術は、図１２に示すように、並列に配置されている比較器の出力間を抵抗（アベレージング抵抗）で接続するもので、各比較器の出力電圧Ｖは理想出力電圧と両隣の比較器出力電圧をそれぞれ自己の出力インピーダンス、アベレージング抵抗で分圧された値になる。これにより各比較器の製造誤差による出力のずれ（出力オフセット）が打ち消しあい平均化（アベレージング）され小さくなる。
【０００４】
別の補正方法としては自己校正型と呼ばれるタイプがある。非特許文献２における自己校正型比較器の場合、各比較器にアップ／ダウン（Up/Down)カウンタ、Ｄ／Ａ変換器が用意されている。まず差動型比較器の正相、逆相入力をスイッチで同電位に切り替える。本来は正相、逆相出力も同電位になるはずだが製造誤差により出力オフセットが生じる。出力オフセットを検出しこれが小さくなる向きにカウンタをアップ／ダウンさせる。カウンタ出力が比較器の補正値となりこれを入力とするＤ／Ａ変換器で比較器の電流を調整する。この動作を出力オフセットが十分小さくなるまで繰り返し比較時まで調整値を保持しておく。
【０００５】
【非特許文献１】
"A Technique for Reducing Differential Non-Linearity Errors in Flash A/D Converters" IEEE 1991 International Solid-State Circuits Conference予稿集pp.170〜171、K. Kattmann他
【非特許文献２】
"A CMOS 6b 500Msample/s ADC for Hard Disk Drive Read Channel" IEEE 1999 International Solid-State Circuits Conference 予稿集pp.274〜275、Y. Tamba他
【非特許文献３】
"A 6-b 1.3-Gsample/s A/D Converter in 0.35-μm CMOS"IEEE 2001 Journal of Solid-State Circuits, Vol.36 pp1847〜1857、 M Choi他
【０００６】
【発明が解決しようとする課題】
アベレージング抵抗による補正方法では比較器群の両端では片側にしか抵抗を接続する相手がおらず、出力インピーダンスとアベレージング抵抗の分圧バランスが崩れる。両端の比較器では抵抗接続先の比較器出力電圧に依存して電流の流入流出が起こり、出力が隣の比較器出力値の向きに引き寄せられる特性を持つ。端に向かうほど出力の歪は大きくなり、アナログ入力値からデジタル値に線形変換が出来なくなる。これはＡ／Ｄ変換器としては致命的な問題となる。
【０００７】
そこで終端ダミーと呼ばれる基本的に比較器と同じ構造の回路を比較器群両端に追加して比較器群両端での分圧バランスの崩れを緩和させる。比較器両端での歪みを目標仕様内に抑えるためには十分な数の終端ダミーが必要になり、文献３のＡ／Ｄ変換器では比較器６４個に対し片側９個ずつ配置している。これらの回路は消費電力の面で好ましくない。抵抗素子の寄生容量、抵抗値が負荷となり高速動作にも向かない。またトランジスタと抵抗は製造誤差では無相関な為マッチングがとりにくく比較器出力インピーダンスとアベレージング抵抗の最適関係が崩れ補正効果に影響を与えやすい。
【０００８】
自己校正型比較器の場合では補正の為に複雑な回路を要し、面積とそれに伴う消費電力を増加させる。非特許文献２の回路では個々の比較器にアップ／ダウンカウンタ、Ｄ／Ａ変換器を用意している為、これらの回路が全体の面積において約４割を占める。
【０００９】
この発明の目的は、簡単な構成で高性能化を実現したフラッシュ型Ａ／Ｄ変換器を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。抵抗ラダーにより複数の基準電圧を形成して、複数の電圧比較器で入力アナログ信号と比較して複数ビットの温度計符号を形成してそれをエンコーダでデジタル信号に変換するフラッシュ型Ａ／Ｄ変換器において、上記電圧比較器として、上記一方の入力端子と他方の入力端子にゲートが接続された差動ＭＯＳＦＥＴと、これらの差動ＭＯＳＦＥＴのドレインにそれぞれ設けられた一対の第１、第２及び第３の負荷ＭＯＳＦＥＴを設け、ｉ番目の基準電圧が上記一方の入力端子に入力されたｉ番目の電圧比較器の上記一対の第１ＭＯＳＦＥＴは、抵抗素子として動作させ、上記ｉ番目の電圧比較器の上記一対の第２ＭＯＳＦＥＴのゲートには、ｉ＋１番目の基準電圧を受けるｉ＋１番目の電圧比較器の出力信号を交差的に入力し、上記ｉ番目の電圧比較器の上記一対の第３ＭＯＳＦＥＴのゲートには、ｉ−１番目の基準電圧を受けるｉ−１番目の電圧比較器の出力信号を交差的に入力し、最大の基準電圧が入力された電圧比較器には、ダミー電圧比較器により上記一対の第２ＭＯＳＦＥＴのゲートに供給される電圧が形成し、最小の基準電圧が入力された電圧比較器には、ダミー電圧比較器により上記一対の第３ＭＯＳＦＥＴのゲートに供給される電圧を形成する。
【００１１】
【発明の実施の形態】
図１には、この発明に係るフラッシュ型Ａ／Ｄ変換器の比較部の一実施例のブロック図が示されている。この発明が適用される高速用途の一般的なフラッシュ型ｎビットＡ／Ｄ変換器は、前記図１１に示したように２のｎ乗個の基準電圧生成用抵抗群（抵抗ラダー）、２のｎ乗−１（２n −１）個の電圧比較器群、エンコーダから構成される。
【００１２】
つまり、外部から得られるハイレベル基準電圧Ｖｒｅｆ−Ｈとロウレベル基準電圧Ｖｒｅｆ−Ｌをチップ内部の抵抗群（抵抗ラダー）で分圧して２のｎ乗−１レベルの基準電圧を作り、これら基準電圧とアナログ入力電圧を電圧比較器群で同時に比較する。２のｎ乗−１ビットの比較器群の出力は入力電圧と基準電圧の大小関係によりある境界で反転する。この比較器群出力は温度計符号と呼ばれ、出力の境界から入力アナログ値が分かる。温度計符号はエンコーダによりｎビットバイナリ符号に変換される。
【００１３】
図１の電圧比較部は、製造誤差補正回路が付加されたものであり、後述するように補正を行いたい並列配置の電圧比較器群において出力電圧を決める特定のＭＯＳＦＥＴを複数に分割し１つのゲートは自己セル内で本来通りに接続し、残りのゲートをそれぞれ隣接する他のセルに接続する。出力は分割されたトランジスタを流れる電流の合計値により決まる為、すべてのゲート接続先の電圧ばらつきが出力において平均化される。この構造は製造誤差の補正を抵抗や複雑な終端ダミー、ＭＯＳＦＥＴスイッチ等の余分な素子を追加すること無く本来存在するトランジスタの分割により実現する為応用が容易で消費電力の面で優れている。
【００１４】
比較器ｉ−１、ｉ、ｉ＋１…２n −１は、上記図１１の抵抗ラダーで形成された２n −１通りの基準電圧に対応した電圧比較器であり、正相入力端子ｉｎｐと逆相入力端子ｉｎｎからなる相補の入力端子と、正相出力端子ｏｕｔｐと逆相出力端子ｏｕｔｎからなる相補出力端子及び帰還端子ｔｌ、ｔｒ及びｂｌ，ｂｒを備えている。例えば、比較器ｉに着目すると、帰還端子ｔｌ、ｔｒは、その上位の基準電圧ｉ＋１に対応して設けられた比較器ｉ＋１の出力信号ｏｕｔｐとｏｕｔｎが交差的に接続され、帰還端子ｂｌ、ｂｒは、その下位の基準電圧ｉ−１に対応して設けられた比較器ｉ−１の出力信号ｏｕｔｐとｏｕｔｎが交差的に接続される。
【００１５】
このように比較器の帰還端子ｔｌ、ｔｒ及びｂｌ，ｂｒを用いて隣接する比較器同士をチェーン状に接続すると、最大の基準電圧に対応した比較器２n −１には、終端ダミー（ダミー比較器）を設け、上記帰還端子ｔｌ、ｔｒに供給すべき入力信号を形成する。また、図示しないが、最小の基準電圧に対応した比較器１には、終端ダミー（ダミー比較器）を設け、上記帰還端子ｂｌ、ｂｒに供給すべき入力信号を形成する。
【００１６】
図２には、図１に示した比較部の一実施例の回路図が示されている。この実施例では、発明の理解を容易にするために、２つの比較器とそれに対応した２つのダミー比較器の回路図が例示的に示されている。本発明に係る電圧比較器の基本構造は差動アンプの負荷ＭＯＳＦＥＴに適用されており、回路構成は従来の差動アンプの負荷ＭＯＳＦＥＴを総ＭＯＳＦＥＴサイズを変えずに３分割し、そのうちの一つのＭＯＳＦＥＴＱｐ１ａとＱｐ１ａ’は、ゲートとドレインとが接続されて抵抗素子として動作させられるのに対し、残り２つのＭＯＳＦＥＴＱｐ１ｂとＱｐ１ｂ’及びＱｐ１ｃとＱｐ１ｃ’は、そのゲートをそれぞれ隣接する比較器の反対側出力にたすき掛け（交差的）に接続される。
【００１７】
製造誤差等による差動出力の変動はたすき掛け接続（交差接続）を通じて両隣比較器の分割したＭＯＳＦＥＴのドレイン電流を変化させ同相出力を自身の変動と同方向に変化させる。同じようにして両隣の出力変動の影響を受ける。この実施例のように比較器は２段でその両端にダミーを１段ずつ接続している例では、ＭＯＳＦＥＴの閾値ばらつきの代わりに入力にばらつき（入力オフセット電圧ΔＶ）を入れて考えると、次の通りとなる。
【００１８】
差動ＭＯＳＦＥＴのゲートに入力される正方向の入力オフセット電圧ΔＶは、かかるＭＯＳＦＥＴの閾値が下がる事と等価である。いま比較器２の正相入力信号Ｖｉｎｐ２の入力オフセット（黒の矢印）が正であるとする。ＭＯＳＦＥＴＱｎ２’のドレイン電流増大に伴い出力信号Ｖｏｕｔｎ２の電圧（黒の矢印）は下がり、出力信号Ｖｏｕｔｐ２の電圧（黒の矢印）は上昇する。出力信号Ｖｏｕｔｐ２に対応した比較器１のＭＯＳＦＥＴＱｐ１ｃ’のドレイン電流は減り、ＭＯＳＦＥＴＱｐ１ａ’に流れる電流が増えて、出力信号Ｖｏｕｔｎ１の電位（黒の矢印）は下がる。
【００１９】
同じように比較器１の正相入力信号Ｖｉｎｐ１のオフセットが負（白の矢印）であると、出力信号Ｖｏｕｔｎ１の電位（白の矢印）は差動ＭＯＳＦＥＴＱｎ１’のドレイン電流減少に伴い上がるのに対し、出力信号Ｖｏｕｔｐ１の電位（白の矢印）は下がる。出力信号Ｖｏｕｔｐ１に対応したＭＯＳＦＥＴＱｐ２ｂ’のドレイン電流は増え、ＭＯＳＦＥＴＱｐ２ａ’に流れる電流が減り、出力信号Ｖｏｕｔｎ２の電位（白の矢印）は上がる。
【００２０】
上記のように黒の矢印、白の矢印はそれぞれ比較器２、比較器１の入力オフセットによる各ノード電圧の変動を表しており、各比較器の出力では比較器１、２の入力オフセットの影響による変動が逆になっていることが分かる。このようにしてすべての比較器が分割されたゲート接続を通じてオフセットを打ち消し合うことになる。出力電圧がたすき掛けでフィードバックされる為、出力に影響を及ぼすすべての要素のばらつきが補正される。また、この構成は本来ある負荷ＭＯＳＦＥＴを分割しただけなのでアベレージングに伴う負荷は小さく高速動作にも適している。
【００２１】
終端ダミーは、帰還信号を形成するだけであるので、負荷ＭＯＳＦＥＴＱ４、Ｑ５（Ｑ４’、Ｑ５’）の３分割は行わない。終端ダミーの出力は隣接する比較器のゲートに接続されるので比較器−終端ダミー間の電流の流入／流出が起こらず出力に歪みが生じない。そのため比較器群両端でも出力インピーダンスとアベレージング抵抗による分圧のバランスが保たれ歪まない。このように前述した抵抗による補正方法とは異なり本発明が適用された比較器では歪みを低減させる為に終端ダミーを複数段用意する必要が無くこれは消費電力低減の面でも大きなメリットとなる。
【００２２】
図３には、この発明に係る電圧比較器の一実施例の回路図が示されている。この同図の回路は、前記図２の比較器１、２と同じ回路であり、２n −１個の電圧比較器のうち、ｉ番目の電圧比較器に対応している。
【００２３】
Ｎチャネル差動ＭＯＳＦＥＴＱｎｉ’のゲートは、正相入力信号Ｖｉｎｐｉが供給される入力端子接続され、ＮチャネルＮチャネル差動ＭＯＳＦＥＴＱｎｉのゲートは、逆相入力信号Ｖｉｎｎｉが供給される入力端子接続される。これらの差動ＭＯＳＦＥＴＱｎｉ’とＱｎｉの共通化されたソースには、動作バイアス電流を流すＮチャネルＭＯＳＦＥＴＱｎｉｂが設けられる。このＭＯＳＦＥＴＱｎｂｉのゲートには、バイアス電流を形成するためのバイアス電圧Ｖｂが供給される。
【００２４】
Ｎチャネル差動ＭＯＳＦＥＴＱｎｉ’のドレインは、逆相出力信号Ｖｏｕｔｎｉに対応した出力端子に接続され、ＮチャネルＮチャネル差動ＭＯＳＦＥＴＱｎｉのドレインは、正相出力信号Ｖｏｕｔｐｉに対応した出力端子に接続される。一方の差動ＭＯＳＦＥＴＱｎｉ’ドレインには、３つのＰチャネル負荷ＭＯＳＦＥＴＱｐｉａ’、Ｑｐｉｂ’及びＱｐｉｃ’が並列形態に設けられ、他方の差動ＭＯＳＦＥＴＱｎｉドレインには、３つのＰチャネル負荷ＭＯＳＦＥＴＱｐｉａ、Ｑｐｉｂ及びＱｐｉｃが並列形態に設けられる。上記負荷ＭＯＳＦＥＴＱｐｉａ、Ｑｐｉｂ及びＱｐｉｃからなる負荷回路は、前記図２のダミー回路の負荷ＭＯＳＦＥＴＱ５と等価とされる。
【００２５】
つまり、点線で囲まれた各ＭＯＳＦＥＴＱｐｉａ、Ｑｐｉｂ及びＱｐｉｃとＭＯＳＦＥＴＱ５は、チャネル長Ｌは同じでチャネル幅が、Ｗ１＋Ｗ２＋Ｗ３＝Ｗのように設定されている。同様に、他方の負荷ＭＯＳＦＥＴＱｐｉａ’、Ｑｐｉｂ’及びＱｐｉｃ’と前記図２のダミー回路の負荷ＭＯＳＦＥＴＱ４とは等価とされる。
【００２６】
上記負荷回路のうち、ＭＯＳＦＥＴＱｐｉａとＱｐｉａ’は、ゲートとドレインとが接続されて抵抗素子として動作させられる。他のＭＯＳＦＥＴＱｐｉｂととＱｐｉｂ’のゲートは、帰還入力端子ＶｔｌｉとＶｔｒｉに接続されて上位側に設けられる電圧比較器の出力信号が交差的に入力され、他のＭＯＳＦＥＴＱｐｉｃととＱｐｉｃ’のゲートは、下位側に設けられる電圧比較器の出力信号が交差的に帰還入力信号ＶｂｌｉとＶｂｒｉとして入力される。
【００２７】
図４には、この発明に係るフラッシュ型Ａ／Ｄ変換器の比較部の他の一実施例のブロック図が示されている。この実施例では、アベレージング効果を上げる為に終端ダミーの段数が終端ダミー１と終端ダミー２のように増やされる。終端ダミー１は、前記比較器１〜比較器２n −１と同様に帰還入力端子ｔｌとｔｒと帰還入力端子ｂｌとｂｒを持つようにされる。かかる終端ダミー１の帰還入力端子ｂｌとｂｒは、上記比較器２n −１の出力端子Ｖｏｕｔｎ２n −１とＶｏｕｔｐ２n −１の出力信号が交差的に入力される。そして、終端ダミー１の帰還入力端子ｔｌとｔｒは、終端ダミー２の出力端子ｏｕｔｎとｏｕｔｐの出力信号が交差的に入力される。
【００２８】
本願発明では、本来あるＭＯＳＦＥＴを分割し一つのゲートを自己セル、残りのゲートを他のセルに接続させ、ゲート接続先の電圧ばらつきをドレイン電流の足し合わせにより出力においてアベレージングを行う。このような構成をとれる回路としては以下のような応用が考えられる。
【００２９】
図５には、この発明に係る高速・高ゲイン型比較器の一実施例の回路図が示されている。この実施例では、前記図３に示した電圧比較器のように３つに分割された負荷ＭＯＳＦＥＴのうち、抵抗素子として動作させた負荷ＭＯＳＦＥＴＱｐａ’とＱｐａのゲートとドレインとたすき掛けに接続して正帰還を構成する。他の構成は、前記図３と同様である。
【００３０】
この実施例の高速・高ゲイン型比較器においては、仮に正相出力Ｖｏｕｔｐの電位が上がればＭＯＳＦＥＴＱｐａ’のドレイン抵抗が大きくなり、逆相出力Ｖｏｕｔｎの電位が下がり、上記正相出力Ｖｏｕｔｐの電位をさらに上がる。このような正帰還を構成している為に高速な逆方向への入力の変化に出力がついていけないので、この回路はリセット／比較（評価）の周期で動作させる。リセットの間にオン状態にされたＮチャネルＭＯＳＦＥＴＱｎｒにより両出力間をショートして初期化し、比較（評価）時の入力値に高速に対応出来るようにされる。
【００３１】
図６には、この発明に係るフラッシュ型Ａ／Ｄ変換器の他の一実施例のブロック図が示されている。この実施例のフラッシュ型Ａ／Ｄ変換器は、インターポレーション（補間）対応とされる。インターポレーションとは一般的に並列に配置されたアンプ等の出力電圧を抵抗で分圧し中間電位を得て分解能を上げる技術である。セル間を抵抗で接続するという点でアベレージングと同じであり、抵抗によるアベレージングとインターポレーションの併用はよく行われる。しかしながら抵抗による方法では回路群両端では分圧のバランスが崩れ電流の流入、流出により隣の回路出力値に引き寄せられ歪むという問題も共通である。
【００３２】
本発明を利用したインターポレーション対応型比較器は、差動アンプの入力ＭＯＳＦＥＴを２つに分割しそれぞれを他の入力に接続する。分割されたＭＯＳＦＥＴのドレイン電流は合計されるため接続先の電圧ばらつきは出力において平均化される。各ドレイン電流の総和が分割前のＭＯＳＦＥＴへの両隣比較器の中間入力電圧が付加された時の値と等しくなるように接続すれば２倍のインターポレーションとなる。またこの回路と第４図のようなの終端ダミーの組み合わせでは両端比較器出力での歪みが生じない。
【００３３】
この実施例のフラッシュ型Ａ／Ｄ変換器は、ムービングラダー部、プリアンプ部、アベレージング兼２倍インターポレーション抵抗部、比較器部、エンコーダ部から構成される。この実施例は完全差動構成とされ、デジタル回路からの雑音など外部から入る雑音に強い構成であり、ＡＤ変換器やＤＡ変換器などアナログ・デジタル混載のＩＣに向いている。同図において、ｒはムービングラダー抵抗であり、Ｒはアベレージング抵抗である。
【００３４】
完全差動型ＡＤ変換器では、分解能をｎビットとしたとき、２のｎ乗（２n ）個の抵抗値ｒである抵抗ラダーを２組と、２のｎ乗（２n ）個又は２のｎ乗−１（２n −１）個の電圧比較器と、前記インターポレーションを行う電圧比較器とを持つ。上記各組の抵抗ラダーの上端（高電位側）にカレントミラーなどによる吐き出し型の定電流回路が設けられ、各組の抵抗ラダーの下端（低電位側）にカレントミラーなどによる吸い込み型の定電流回路が設けられる。２組の抵抗ラダーの高電位側と低電位側とを逆に示している。それ故、２組の抵抗ラダーに流れるバイアス電流の向きは、図面上は逆方向になっている。
【００３５】
同図において一方の抵抗ラダーの中点に設けられた入力端子には、正相アナログ入力電圧Ｖinp が供給され、他方の抵抗ラダーの接点２n-1 に設けられた入力端子には、逆相アナログ入力電圧Ｖinｎが供給される。これにより、抵抗ラダーで形成された直流電圧が重畳されて、複数の差動入力信号がプリアンプ部のアンプＡ３〜Ａ１９に伝えられ、かかるアンプの出力端子間に設けられたアベレージング兼２倍インターポレーション抵抗部によって電圧比較器への入力信号が形成される。各電圧比較器の入力される差動電圧は、上記のような正相側抵抗ラダー各接点と、逆相側ラダーの中点に関しての対称点となる接点の電圧を比較するものである。
【００３６】
この実施例の完全差動型ＡＤ変換器では、電圧比較器としてタイプ１、タイプ２及びタイプ３の３種類の電圧比較器が使用される。タイプ１は、両端に設けられた終端ダミーのためのものである。タイプ３は、差動入力を比較する電圧比較器である。タイプ２は、インターポレーションのために用いられる電圧比較器である。
【００３７】
図７には、図６に示したタイプ１の電圧比較器の一実施例の回路図が示されている。タイプ１の電圧比較器は終端ダミーを構成し、前記高速・高ゲイン型比較器に対応して負荷ＭＯＳＦＥＴＱ４とＱ５のゲートとドレインが交差接続されて、ラッチ構成とされる。これに対応して、両出力間にはリセットＭＯＳＦＥＴＱ６が設けられる。他の構成は、前記図２に示した終端ダミーと同様である。
【００３８】
図８には、図６に示したタイプ３の電圧比較器の一実施例の回路図が示されている。タイプ３の電圧比較器は、前記図３に示した電圧比較器と同様である。つまり、Ｎチャネル差動ＭＯＳＦＥＴＱｎ’のゲートは、正相入力信号Ｖｉｎｐｉが供給され、ＮチャネルＮチャネル差動ＭＯＳＦＥＴＱｎのゲートは、逆相入力信号Ｖｉｎｎｉが供給される。これらの差動ＭＯＳＦＥＴＱｎ’とＱｎの共通化されたソースには、ＮチャネルＭＯＳＦＥＴＱｎｂが設けられる。
【００３９】
Ｎチャネル差動ＭＯＳＦＥＴＱｎ’のドレインからは、逆相出力信号Ｖｏｕｔｎｉが出力され、ＮチャネルＮチャネル差動ＭＯＳＦＥＴＱｎｉのドレインからは、正相出力信号Ｖｏｕｔｐｉが出力される。一方の差動ＭＯＳＦＥＴＱｎ’ドレインには、３つのＰチャネル負荷ＭＯＳＦＥＴＱｐａ’、Ｑｐｂ’及びＱｐｃ’が並列形態に設けられ、他方の差動ＭＯＳＦＥＴＱｎドレインには、３つのＰチャネル負荷ＭＯＳＦＥＴＱｐａ、Ｑｐｂ及びＱｐｃが並列形態に設けられる。
【００４０】
図９には、図６に示したタイプ２の電圧比較器の一実施例の回路図が示されている。タイプ２の電圧比較器は、インターポレーションのために２組の入力端子を備える。つまり、正相入力端子Ｖｉｎｐに対応した一方の差動ＭＯＳＦＥＴは、Ｑｎ１’とＱｎ２’の並列回路から構成され、２つの入力信号Ｖｉｎｐ１とＶｉｎｐ２に対応した入力端子が設けられる。逆相入力端子Ｖｉｎｎに対応した他方の差動ＭＯＳＦＥＴは、Ｑｎ１とＱｎ２の並列回路から構成され、２つの入力信号Ｖｉｎｎ１とＶｉｎｎ２に対応した入力端子が設けられる。このような差動ＭＯＳＦＥＴＱｎ１’とＱｎ２’及びＱｎ１とＱｎ２により２倍インターポレーションと２入力のばらつきを平均化する。また、負荷回路としては前記のようなＭＯＳＦＥＴを３分割して隣接するもの同士を接続してアベレージング機能が設けられる。
【００４１】
図１０図には、この発明に係る図１に示した比較部の他の一実施例の回路図が示されている。この実施例では、発明の理解を容易にするために、３つの比較器とそれに対応した２つのダミー比較器の回路図が例示的に示されている。この実施例では、比較器、比較器’及び比較器”とし、ＭＯＳＦＥＴをＮ，Ｎ’，Ｎ”Ｐ１，Ｐ２，Ｐ３，Ｐ１’，Ｐ２’，Ｐ３’，Ｐ１”，Ｐ２”，Ｐ３”の閾値ばらつきをそれぞれＶoff#N,Ｖoff#N'…（省略),Ｖout'，Ｖoutp''での出力換算オフセットをそれぞれＶoutp#off',Ｖoutp#off''とするとＶinp での入力換算オフセットＶinp#offは以下のようになる。
【００４２】
【式１】
【式２】
【式３】
これを代入して展開すると
【式４】
βN ＝βN'＝βN'' , βP1＝βP2＝βP3＝βP1' ＝βP2' ＝βP3' ＝βP1''＝βP2''＝βP3''とすると
【式５】
Ｖinn', Ｖinn,Ｖinn'' に基準電圧Ｖref1，Ｖref2，Ｖref3, Ｖinp', Ｖinp , Ｖinp'' に入力電圧Ｖin＝Ｖref2＋ΔＶinが与えられたとするとＶinp での実効的な入力電圧は
【式６】
Ｖinp#off は極性がランダムなばらつきのたし合わせなので３ΔＶinに比べ相対的に小さく見える。したがって製造誤差が補正される。また式５は比較器の段数を増やせばその数だけばらつきを打ち消し合う相手が増えることを意味する。
【００４９】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、帰還信号が供給されるＭＯＳＦＥＴＱｐｂとＱｐｃと、ＭＯＳＦＥＴＱｐａとのサイズＷの比は種々に設定することがきる。前記ＭＯＳＦＥＴＱｐａを交差接続してラッチ構成とした場合には、例えば、Ｑｐａ：Ｑｐｂ、Ｑｐｃ＝２：１：１のようにサイズＷを設定する。これのようにして帰還量を制御して最適なアベレージング機能を実現することができる。この発明は、フラッシュ型Ａ／Ｄ変換器に広く利用することができる。
【００５０】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。抵抗ラダーにより複数の基準電圧を形成して、複数の電圧比較器で入力アナログ信号と比較して複数ビットの温度計符号を形成してそれをエンコーダでデジタル信号に変換するフラッシュ型Ａ／Ｄ変換器において、上記電圧比較器として、上記一方の入力端子と他方の入力端子にゲートが接続された差動ＭＯＳＦＥＴと、これらの差動ＭＯＳＦＥＴのドレインにそれぞれ設けられた一対の第１、第２及び第３の負荷ＭＯＳＦＥＴを設け、ｉ番目の基準電圧が上記一方の入力端子に入力されたｉ番目の電圧比較器の上記一対の第１ＭＯＳＦＥＴは、抵抗素子として動作させ、上記ｉ番目の電圧比較器の上記一対の第２ＭＯＳＦＥＴのゲートには、ｉ＋１番目の基準電圧を受けるｉ＋１番目の電圧比較器の出力信号を交差的に入力し、上記ｉ番目の電圧比較器の上記一対の第３ＭＯＳＦＥＴのゲートには、ｉ−１番目の基準電圧を受けるｉ−１番目の電圧比較器の出力信号を交差的に入力し、最大の基準電圧が入力された電圧比較器には、ダミー電圧比較器により上記一対の第２ＭＯＳＦＥＴのゲートに供給される電圧が形成し、最小の基準電圧が入力された電圧比較器には、ダミー電圧比較器により上記一対の第３ＭＯＳＦＥＴのゲートに供給される電圧を形成することにより、簡単な構成で高性能化を実現できる。
【図面の簡単な説明】
【図１】この発明に係るフラッシュ型Ａ／Ｄ変換器の比較部の一実施例を示すブロック図である。
【図２】図１に示した比較部の一実施例を示す回路図である。
【図３】この発明に係る電圧比較器の一実施例を示す回路図である。
【図４】この発明に係るフラッシュ型Ａ／Ｄ変換器の比較部の他の一実施例を示すブロック図である。
【図５】この発明に係る高速・高ゲイン型比較器の一実施例を示す回路図である。
【図６】この発明に係るフラッシュ型Ａ／Ｄ変換器の他の一実施例を示すブロック図である。
【図７】図６に示したタイプ１の電圧比較器の一実施例を示す回路図である。
【図８】図６に示したタイプ３の電圧比較器の一実施例を示す回路図である。
【図９】図６に示したタイプ２の電圧比較器の一実施例を示す回路図である。
【図１０】この発明に係る図１に示した比較部の他の一実施例を示す回路図である。
【図１１】従来のフラッシュ型Ａ／Ｄ変換器の一例を示すブロック図である。
【図１２】従来のフラッシュ型Ａ／Ｄ変換器の他の一例を示すブロック図である。
【符号の説明】
Ｑｎ，Ｑｎ１，Ｑｎ２，Ｑｎ’，Ｑｎ１’，Ｑｎ２’…Ｎチャネル差動ＭＯＳＦＥＴと、Ｑｐａ，Ｑｐｂ，Ｑｐｃ，Ｑｐａ’，Ｑｐｂ’，Ｑｐｃ’…Ｐチャネル負荷ＭＯＳＦＥＴ、Ｑｎｂ…電流源ＭＯＳＦＥＴ、Ｑｎｒ…リセットＭＯＳＦＥＴと、Ａ３〜Ａ１９…アンプ、ｒ…ムービングラダー抵抗、Ｒ…アベレージング抵抗。
Claims (7)
- 複数の基準電圧を形成する抵抗ラダーと、
上記複数の基準電圧がそれぞれ一方の入力端子に入力され、他方の入力端子に入力アナログ信号が共通に供給された複数の電圧比較器と、
上記複数の電圧比較器により形成された複数ビットの温度計符号を複数ビットからなるデジタル信号を形成するエンコーダとを含み、
上記電圧比較器のそれぞれは、上記一方の入力端子と他方の入力端子にゲートが接続された差動ＭＯＳＦＥＴと、これらの差動ＭＯＳＦＥＴのドレインにそれぞれ設けられた一対の第１、第２及び第３の負荷ＭＯＳＦＥＴとを備え、
上記複数の基準電圧のうち、ｉ番目の基準電圧が上記一方の入力端子に入力されたｉ番目の電圧比較器の上記一対の第１ＭＯＳＦＥＴは抵抗素子として動作させ、上記ｉ番目の電圧比較器の上記一対の第２ＭＯＳＦＥＴのゲートには、ｉ＋１番目の基準電圧を受けるｉ＋１番目の電圧比較器の出力信号が交差的に入力され、上記ｉ番目の電圧比較器の上記一対の第３ＭＯＳＦＥＴのゲートには、ｉ−１番目の基準電圧を受けるｉ−１番目の電圧比較器の出力信号が交差的に入力され、
上記複数の基準電圧のうち最大電圧が入力された電圧比較器には、それより上位のｉ＋１番目に相当するダミー電圧比較器が設けられて、上記一対の第２ＭＯＳＦＥＴのゲートに供給される電圧が形成され、
上記複数の基準電圧のうち最小電圧が入力された電圧比較器には、それより下位のｉ−１番目に相当するダミー電圧比較器が設けられて、上記一対の第３ＭＯＳＦＥＴのゲートに供給される電圧が形成されてなることを特徴とするフラッシュ型Ａ／Ｄ変換器。 - 請求項１において、
上記ダミー電圧比較器に設けられた負荷ＭＯＳＦＥＴは、ゲート長が同じでゲート幅が上記第１、第２及び第３ＭＯＳＦＥＴのゲート幅の総和に等しく形成されてなることを特徴とするフラッシュ型Ａ／Ｄ変換器。 - 請求項２において、
上記複数の基準電圧のうち最大電圧が入力された電圧比較器より上位に対応されたダミー電圧比較器と、最小電圧が入力された電圧比較器より下位に対応されたダミー電圧比較器とは、負荷ＭＯＳＦＥＴのゲート長が同じでゲート幅が上記第１、第２及び第３ＭＯＳＦＥＴのゲート幅の総和に等しく形成されてなる第１ダミー電圧比較器と、上記一対の第１、第２及び第３負荷ＭＯＳＦＥＴを有する第２ダミー電圧比較器からなり、
上記第２ダミー電圧比較器の一対の出力信号がそれぞれ最大電圧と最小電圧が入力された電圧比較器の上記一対の第２あるいは第３ＭＯＳＦＥＴのゲートに供給され、 上記第１ダミー電圧比較器の一対の出力信号がそれに対応された上記第２ダミー電圧比較器の第２あるいは第３ＭＯＳＦＥＴのゲートに供給されることを特徴とするフラッシュ型Ａ／Ｄ変換器。 - 請求項３において、
上記複数の電圧比較器及び第２ダミー電圧比較器の一対の第１ＭＯＳＦＥＴのゲートとドレインは交差接続され、
上記差動ＭＯＳＦＥＴのドレイン間にはリセットＭＯＳＦＥＴが設けられ、
リセット期間に上記リセットＭＯＳＦＥＴをオン状態にし、
比較期間に上記上記リセットＭＯＳＦＥＴをオフ状態にしてなることを特徴とするフラッシュ型Ａ／Ｄ変換器。 - 入力端子に正相のアナログ入力電圧が供給されてなる正相側抵抗ラダーと、
入力端子に逆相のアナログ入力電圧が供給されてなる逆相側抵抗ラダーと、
上記正相側抵抗ラダー及び逆相側抵抗ラダーの両端にそれぞれ設けられて定電流源回路と、
上記正相側抵抗ラダーの各抵抗素子の接続点の電圧と、逆相側抵抗ラダーの中点に関しての対称点となる各接続点の電圧とを比較する複数個の電圧比較器とを備え、
上記複数の電圧比較器により形成された複数ビットの温度計符号を複数ビットからなるデジタル信号を形成するエンコーダとを含み、
上記電圧比較器のそれぞれは、上記一方の入力端子と他方の入力端子にゲートが接続された差動ＭＯＳＦＥＴと、これらの差動ＭＯＳＦＥＴのドレインにそれぞれ設けられた一対の第１、第２及び第３の負荷ＭＯＳＦＥＴとを備え、
上記複数の基準電圧のうち、ｉ番目の基準電圧が上記一方の入力端子に入力されたｉ番目の電圧比較器の上記一対の第１ＭＯＳＦＥＴは、抵抗素子として動作させ、上記ｉ番目の電圧比較器の上記一対の第２ＭＯＳＦＥＴのゲートには、ｉ＋１番目の基準電圧を受けるｉ＋１番目の電圧比較器の出力信号が交差的に入力され、上記ｉ番目の電圧比較器の上記一対の第３ＭＯＳＦＥＴのゲートには、ｉ−１番目の基準電圧を受けるｉ−１番目の電圧比較器の出力信号が交差的に入力され、
上記複数の基準電圧のうち最大電圧が入力された電圧比較器には、それより上位のｉ＋１番目に相当するダミー電圧比較器が設けられて、上記一対の第２ＭＯＳＦＥＴのゲートに供給される電圧が形成され、
上記複数の基準電圧のうち最小電圧が入力された電圧比較器には、それより下位のｉ−１番目に相当するダミー電圧比較器が設けられて、上記一対の第３ＭＯＳＦＥＴのゲートに供給される電圧が形成されてなることを特徴とするフラッシュ型Ａ／Ｄ変換器。 - 請求項５において、
上記複数の基準電圧のうち最大電圧が入力された電圧比較器より上位に対応されたダミー電圧比較器と、最小電圧が入力された電圧比較器より下位に対応されたダミー電圧比較器とは、負荷ＭＯＳＦＥＴのゲート長が同じでゲート幅が上記第１、第２及び第３ＭＯＳＦＥＴのゲート幅の総和に等しく形成されてなる第１ダミー電圧比較器と、上記一対の第１、第２及び第３負荷ＭＯＳＦＥＴを有する第２ダミー電圧比較器からなり、
上記第２ダミー電圧比較器の一対の出力信号がそれぞれ最大電圧と最小電圧が入力された電圧比較器の上記一対の第２あるいは第３ＭＯＳＦＥＴのゲートに供給され、 上記第１ダミー電圧比較器の一対の出力信号がそれに対応された上記第２ダミー電圧比較器の第２あるいは第３ＭＯＳＦＥＴのゲートに供給されることを特徴とするフラッシュ型Ａ／Ｄ変換器。 - 請求項６において、
相補の第１入力端子と第２入力端子にそれぞれ対応して並列形態に接続された差動ＭＯＳＦＥＴと、正相の第１と第２入力端子にゲートが接続された一方の差動ＭＯＳＦＥＴのドレイン及び逆相の第１と第２入力端子にゲートが接続された他方の差動ＭＯＳＦＥＴのドレインにそれぞれ接続された一対の第１、第２及び第３の負荷ＭＯＳＦＥＴとを備えた中間電圧比較器とを更に備え、
上記中間電圧比較器の上記第２及び第３ＭＯＳＦＥＴのゲートは、上記ｉ＋１番目とｉ番目の電圧比較器の出力信号が交差的に入力され、
上記第１入力端子には、ｉ＋１番目の電圧比較器の入力信号が供給され、上記第２入力端子には、ｉ番目の電圧比較器の入力信号が供給され、
上記中間電圧比較器からは、ｉ＋１番目とｉ番目の中間の温度計符号の出力信号が形成されてなることを特徴とするフラッシュ型Ａ／Ｄ変換器。
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