JP2008300939A - A/d変換器 - Google Patents
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Abstract
【解決手段】アベレージング抵抗部2は以下の構成を呈している。複数の実動作プリアンプRPAの正出力間及び負出力間に設けられた複数の実動作用アベレージング抵抗MRAp及びMRAnを設けている。ダミー動作領域DOA1及びDOA2において、互いに隣接するダミープリアンプDPAの正出力間及び負出力間に設けられた複数のダミー用アベレージング抵抗DRAp及びDRAnを有している。実動作用アベレージング抵抗MRAp及びMRAnの抵抗値は同一の抵抗値R1に設定され、ダミー用アベレージング抵抗DRAp及びDRAnの抵抗値は同一の抵抗値R2に設定され、抵抗値R1<抵抗値R2の関係を持たせている。
【選択図】図1
Description
(構成)
図1はこの発明の実施の形態1であるnビットのフラッシュ型A/D変換器のプリアンプブロック部分を示す回路図である。同図に示すように、実施の形態1のA/D変換器21のプリアンプブロック部分は、プリアンプ部1(差動増幅部)、アベレージング抵抗部2及び基準電圧設定部5から構成される。これらの構成部1,2,5は一つの半導体基板上に形成される。
実施の形態1のA/D変換器21は、アベレージング抵抗部2において、実動作領域MOAの実動作用アベレージング抵抗MRAp及びMRAnの抵抗値R1より、ダミー動作領域DOA1及びDOA2のダミー用アベレージング抵抗DRAp及びDRAnの抵抗値R2を高く設定している。
また、基準電圧VREFのうち最も高い基準電圧(拡大基準電圧VREFPの次に高い基準電圧)を負入力に受ける右端のダミープリアンプDPAと、基準電圧VREFのうち最も低い基準電圧(拡大基準電圧VREFNの次に低い基準電圧)を負入力に受ける左端のダミープリアンプDPAについて着目する。そして、右端及び左端のダミープリアンプDPA(第1及び第2のダミー差動増幅回路)以外の実動作プリアンプRPA及びダミープリアンプDPAの少なくとも二つを正規の差動増幅回路として分類する。すなわち、上記最も高い基準電圧及び上記最も低い基準電圧以外で、上記最も高い基準電圧〜上記最も低い基準電圧間において互いに隣接する少なくとも二つの基準電圧(第1及び第2の基準電圧)を負入力に受ける少なくとも二つの実動作プリアンプRPAあるいはダミープリアンプDPAを正規の差動増幅回路として分類している。
図3はこの発明の実施の形態2であるnビットフラッシュ型A/D変換器のプリアンプブロック部分を示す回路図である。同図に示すように、実施の形態2のA/D変換器22は、図1で示した実施の形態1のアベレージング抵抗部2に替えてアベレージング抵抗部6を用いて構成している。これらの構成部1,5,6は一つの半導体基板上に形成される。
ダミー動作領域DOA1及びDOA2のダミー用アベレージング抵抗DRAp(DRA1p〜DRA3p)及びDRAn(DRA1n〜DRA3n)の抵抗値(R21〜R23)を実動作用アベレージング抵抗MRAp及びMRAnの抵抗値R1より大きく設定するということは、実動作領域MOAの両端付近に設ける実動作プリアンプRPAでのアベレージングによるランダムオフセット低減効果を低下させることをも意味する。
(構成)
図4はこの発明の実施の形態3であるnビットのフラッシュ型A/D変換器のプリアンプブロック部分を示す回路図である。同図に示すように、実施の形態3のA/D変換器23のプリアンプブロック部分は、プリアンプ部7、アベレージング抵抗部8及び基準電圧設定部9から構成される。これらの構成部7〜9は一つの半導体基板上に形成される。
実施の形態3のA/D変換器23は、実動作領域MOAにおけるプリアンプ部7の個数を約1/2に縮小し、アベレージング抵抗部8にインターポレーション機能を持たせた点を除き、実施の形態1と同様に構成されている。
(構成)
図5はこの発明の実施の形態4であるnビットのフラッシュ型A/D変換器のプリアンプブロック部分を示す回路図である。同図に示すように、実施の形態4のA/D変換器24のプリアンプブロック部分は、プリアンプ部10、アベレージング抵抗部2及び基準電圧設定部15から構成される。これらの構成部2,10,15は一つの半導体基板上に形成される。
実施の形態4のA/D変換器24は、2入力構成の基準電圧設定部5及びプリアンプ部1を、4入力構成の基準電圧設定部15及びプリアンプ部10に置き換えた点を除き、実施の形態1と同様に構成されている。
(構成)
図7はこの発明の実施の形態5であるnビットのフラッシュ型A/D変換器のプリアンプブロック部分を示す回路図である。同図に示すように、実施の形態5のA/D変換器25のプリアンプブロック部分は、前段プリアンプ部11、後段プリアンプ部12、前段アベレージング抵抗部13、後段アベレージング抵抗部14及び基準電圧設定部5から構成される。これらの構成部5,11〜14は一つの半導体基板上に形成される。
実施の形態5のA/D変換器25は、1段構成のプリアンプ部1及びアベレージング抵抗部2を、2段構成の前段プリアンプ部11、後段プリアンプ部12、前段アベレージング抵抗部13及び後段アベレージング抵抗部14に置き換えた点を除き、実施の形態1と同様に構成されている。
実施の形態3〜実施の形態5はそれぞれ実施の形態1のA/D変換器21を基本として改良を加えた構成を示したが、実施の形態2のA/D変換器22を基本として改良を加えることも可能である。
Claims (9)
- アナログの入力電圧をデジタルの出力データに変換するA/D変換器であって、
実動作領域にある複数の実動作基準電圧とともに、前記実動作領域から一方方向及び他方方向にそれぞれシフトした第1及び第2のダミー動作領域にある複数の一方方向及び他方方向ダミー基準電圧を出力する基準電圧設定部と、
前記実動作領域に対応して並列に配置された複数の実動作差動増幅器と、前記第1及び第2のダミー動作領域に対応して並列に配置された複数の一方方向及び他方方向ダミー差動増幅器とを有する差動増幅部とを備え、前記複数の実動作差動増幅器はそれぞれ一方入力に前記入力電圧を受け、前記複数の実動作基準電圧のうち対応する基準電圧を他方入力に受け、前記複数の一方方向及び他方方向ダミー差動増幅器はそれぞれ一方入力に前記入力電圧を受け、前記複数の一方方向及び他方方向ダミー基準電圧のうち対応する基準電圧を他方入力に受け、前記複数の実動作差動増幅器及び複数の一方方向及び他方方向ダミー差動増幅器はそれぞれ一方入力,他方入力間の電位差を増幅して、一方出力及び他方出力より互いの位相が反対の関係となる一方出力信号及び他方出力信号を出力し、
前記複数の実動作差動増幅器のうち隣接する実動作差動増幅器間において、一方出力間及び他方出力間に設けられる複数の実動作用アベレージング抵抗と、隣接する前記実動作差動増幅器,前記一方方向ダミー差動増幅器間、及び隣接する前記実動作差動増幅器,前記他方方向ダミー差動増幅器間において、一方出力及び他方出力間に設けられる一方方向及び他方方向中間アベレージング抵抗と、前記複数の一方方向及び他方方向ダミー差動増幅器のうち隣接する一方方向及び他方方向ダミー差動増幅器間において、一方出力間及び他方出力間に設けられる複数のダミーアベレージング抵抗とを有するアベレージング抵抗部と、
前記複数の実動作差動増幅器の一方出力信号及び他方出力信号より得られる差動増幅結果に基づき前記出力データを得るエンコード部とを備え、
前記アベレージング抵抗部は、前記複数の一方方向ダミー差動増幅器のうち前記実動作領域から最も離れて配置された一方方向最外ダミー差動増幅器の一方出力及び他方出力と、前記複数の他方方向ダミー差動増幅器のうち前記実動作領域から最も離れて配置された他方方向最外ダミー差動増幅器の他方出力及び一方出力との間の逆相接続用に設けられる一方方向及び他方方向最外ダミーアベレージング抵抗をさらに有し、
前記複数の実動作用アベレージング抵抗は共通に所定の抵抗値に設定され、前記複数のダミーアベレージング抵抗、前記一方方向及び他方方向最外ダミーアベレージング抵抗並びに前記一方方向及び他方方向中間アベレージング抵抗の抵抗値は全て前記所定の抵抗値以上に設定され、かつ、前記複数のダミーアベレージング抵抗並びに前記一方方向及び他方方向最外ダミーアベレージング抵抗の抵抗値の少なくとも一部は前記所定の抵抗値より高く設定されることを特徴とする、
A/D変換器。 - 請求項1記載のA/D変換器であって、
前記アベレージング抵抗部において、前記複数のダミーアベレージング抵抗並びに前記一方方向及び他方方向ダミーアベレージング抵抗の抵抗値は複数種の抵抗値を有し、前記複数種の抵抗値は前記実動作領域からの距離が広がるに従い、より小さくない値を採るように設定される、
A/D変換器。 - 請求項1あるいは請求項2記載のA/D変換器であって、
前記アベレージング抵抗部において、前記実動作用アベレージング抵抗は直列に接続された所定数の部分実動作用アベレージング抵抗を含み、前記所定の抵抗値は前記所定数の部分実動作用アベレージング抵抗の和を含み、
前記所定数の部分実動作用アベレージング抵抗間から前記一方出力信号及び前記他方出力信号を補間する一方補間出力信号及び他方補間出力信号が得られ、
前記エンコード部は、前記複数の実動作差動増幅器の前記一方及び他方出力信号に加え、前記複数の実動作用アベレージング抵抗からの前記一方及び他方補間出力信号に基づき、前記出力データを得る、
A/D変換器。 - 請求項1ないし請求項3のうち、いずれか1項に記載のA/D変換器であって、
前記入力電圧は互いの位相が反対の第1及び第2の入力電圧を含み、
前記基準電圧設定部において、前記複数の実動作基準電圧は複数の第1及び第2の実動作基準電圧を含み、前記複数の一方方向ダミー基準電圧は複数の第1及び第2の一方方向のダミー基準電圧を含み、前記複数の他方方向ダミー基準電圧は複数の第1及び第2の他方方向のダミー基準電圧を含み、前記複数の第1の実動作基準電圧、前記複数の第1の一方方向ダミー基準電圧及び前記複数の第1の他方方向ダミー基準電圧と、前記複数の第2の実動作基準電圧、前記複数の第2の一方方向ダミー基準電圧及び前記複数の第2の他方方向ダミー基準電圧とは、電圧の高低が互いに逆方向になるように設定され、
前記差動増幅部において、前記実動作差動増幅器及び前記一方方向及び他方方向ダミー差動増幅器それぞれの一方入力は第1一方入力及び第2一方入力を含み、他方入力は第1他方入力及び第2他方入力を含み、
前記複数の実動作差動増幅器はそれぞれ第1一方入力に前記第1の入力電圧を受け、第2他方入力に前記第2の入力電圧を受け、前記複数の第1の実動作基準電圧のうち対応する基準電圧を第1他方入力に受け、前記複数の第2の実動作基準電圧のうち対応する基準電圧を第2一方入力に受け、
前記複数の一方方向ダミー差動増幅器はそれぞれ第1一方入力に前記第1の入力電圧を受け、第2他方入力に前記第2の入力電圧を受け、前記複数の第1の一方方向ダミー基準電圧のうち対応する基準電圧を第1他方入力に受け、前記複数の第2の一方方向ダミー基準電圧のうち対応する基準電圧を第2一方入力に受け、
前記複数の他方方向ダミー差動増幅器はそれぞれ第1一方入力に前記第1の入力電圧を受け、第2他方入力に前記第2の入力電圧を受け、前記複数の第1の他方方向ダミー基準電圧のうち対応する基準電圧を第1他方入力に受け、前記複数の第2の他方方向ダミー基準電圧のうち対応する基準電圧を第2一方方入力に受け、
前記複数の実動作差動増幅器並びに複数の一方方向及び他方方向ダミー差動増幅器はそれぞれ第1一方入力,第1他方入力間の電位差及び第2一方入力、第2他方入力間の電位差を増幅して、一方出力及び他方出力より前記一方出力信号及び前記他方出力信号を出力する、
A/D変換器。 - 請求項1ないし請求項4のうち、いずれか1項に記載のA/D変換器であって、
前記差動増幅部は前段差動増幅部及び後段差動増幅部を含み、
前記複数の実動作差動増幅器は複数の前段実動作差動増幅器及び複数の後段実動作差動増幅器を含み、前記複数の前段実動作差動増幅器それぞれの一方出力及び他方出力が前記複数の後段実動作差動増幅器うち対応する前記後段実動作差動増幅器の一方入力及び他方入力に接続され、前記差動増幅結果は前記後段実動作差動増幅器の一方出力信号及び他方出力信号を含み、
前記複数の一方方向ダミー差動増幅器は複数の前段一方方向ダミー差動増幅器及び後段一方方向ダミー差動増幅器を含み、前記複数の前段一方方向ダミー差動増幅器それぞれの一方出力及び他方出力が前記複数の後段一方方向ダミー差動増幅器のうち対応する前記後段一方方向ダミー差動増幅器の一方入力及び他方入力に接続され、
前記複数の他方方向ダミー差動増幅器は複数の前段他方方向ダミー差動増幅器及び後段他方方向ダミー差動増幅器を含み、前記複数の前段他方方向ダミー差動増幅器それぞれの一方出力及び他方出力が前記複数の後段他方方向ダミー差動増幅器のうち対応する前記後段他方方向ダミー差動増幅器の一方入力及び他方入力に接続され、
前記アベレージング抵抗部は前段アベレージング抵抗部及び後段アベレージング抵抗を含み、
前記前段アベレージング抵抗部は、前記複数の前段実動作差動増幅器のうち隣接する前段実動作差動増幅器間において、一方出力間及び他方出力間に設けられた複数の前段実動作用アベレージング抵抗と、隣接する前記前段実動作差動増幅器,前記前段一方方向ダミー差動増幅器間、及び隣接する前記前段実動作差動増幅器,前記前段他方方向ダミー差動増幅器間において、一方出力間及び他方出力間に設けられた前段一方方向及び他方方向中間アベレージング抵抗と、前記複数の前段一方方向及び他方方向ダミー差動増幅器のうち隣接する前段一方方向及び他方方向ダミー差動増幅器間それぞれにおいて、一方出力間及び他方出力間に設けられた複数の前段ダミーアベレージング抵抗とを有し、
前記後段アベレージング抵抗部は、前記複数の後段実動作差動増幅器のうち隣接する後段実動作差動増幅器間において、一方出力間及び他方出力間に設けられた複数の後段実動作用アベレージング抵抗と、隣接する前記後段実動作差動増幅器,前記後段一方方向ダミー差動増幅器間、及び隣接する前記後段実動作差動増幅器,前記後段他方方向ダミー差動増幅器間において、一方出力間及び他方出力間を接続する後段一方方向及び他方方向中間アベレージング抵抗と、前記複数の後段一方方向及び他方方向ダミー差動増幅器のうち隣接する後段一方方向及び他方方向ダミー差動増幅器間それぞれにおいて、一方出力間及び他方出力間に設けられた複数の後段ダミーアベレージング抵抗とを有し、
前記前段アベレージング抵抗部は、前記複数の前段一方方向ダミー差動増幅器のうち前記実動作領域から最も離れて配置された前段一方方向最外ダミー差動増幅器の一方出力及び他方出力と、前記複数の他方方向ダミー差動増幅器のうち前記実動作領域から最も離れて配置された前段他方方向最外ダミー差動増幅器の他方出力及び一方出力との間の逆相接続用に設けられた前段一方方向及び他方方向最外ダミーアベレージング抵抗をさらに有し、
前記後段アベレージング抵抗部は、前記複数の後段一方方向ダミー差動増幅器のうち前記実動作領域から最も離れて配置された後段一方方向最外ダミー差動増幅器の一方出力及び他方出力と、前記複数の後段他方方向ダミー差動増幅器のうち前記実動作領域から最も離れて配置された後段他方方向最外ダミー差動増幅器の他方出力及び一方出力との間の逆相接続用に設けられた後段一方方向及び他方方向ダミーアベレージング抵抗をさらに有し、
前記複数の前段実動作用アベレージング抵抗は共通に所定の前段抵抗値に設定され、前記複数の前段ダミーアベレージング抵抗、前記前段一方方向及び他方方向最外ダミーアベレージング抵抗並びに前記前段一方方向及び他方方向中間アベレージング抵抗の抵抗値は全て前記所定の前段抵抗値以上に設定され、かつ、前記複数の前段ダミーアベレージング抵抗並びに前記前段一方方向及び他方方向最外ダミーアベレージング抵抗の抵抗値の少なくとも一部は前記所定の前段抵抗値より高く設定され、
前記複数の後段実動作用アベレージング抵抗は共通に所定の後段抵抗値に設定され、前記複数の後段ダミーアベレージング抵抗、前記後段一方方向及び他方方向最外ダミーアベレージング抵抗並びに前記後段一方方向及び他方方向中間アベレージング抵抗の抵抗値は全て前記所定の後段抵抗値以上に設定され、かつ、前記複数の後段ダミーアベレージング抵抗並びに前記後段一方方向及び他方方向最外ダミーアベレージング抵抗の抵抗値の少なくとも一部は前記所定の後段抵抗値より高く設定される、
A/D変換器。 - 複数の基準電圧を形成する抵抗ラダーと、
前記複数の基準電圧がそれぞれ一方の入力端子に入力され、他方の入力端子に入力アナログ信号が共通に供給され、一方出力端子及び他方出力端子を有する複数の差動増幅回路と、
入力される基準電圧の隣接する差動増幅回路の前記一方出力端子同士を相互接続する第1のアベレージング用抵抗ラダーと、
入力される基準電圧の隣接する差動増幅回路の前記他方出力端子同士を相互接続する第2のアベレージング用抵抗ラダーとを備え、
前記複数の差動増幅回路は、
前記複数の基準電圧の最も高い基準電圧を前記一方の入力端子に受ける差動増幅回路を第1のダミー差動増幅回路、前記複数の基準電圧の最も低い基準電圧を前記一方の入力端子に受ける差増幅回路を第2のダミー差動増幅回路、及び前記複数の基準電圧において前記最も高い基準電圧及び前記最も低い基準電圧以外で隣接する第1及び第2の基準電圧をそれぞれ前記一方の入力端子に受ける第1及び第2の正規差動増幅回路を含み、
前記A/D変換器は、
前記第1のダミー差動増幅回路の一方出力端子と前記第2のダミー差動増幅回路の他方出力端子の間に接続された第1のダミーアベレージング用抵抗素子と、
前記第1のダミー差動増幅回路の他方出力端子と前記第2のダミー差動増幅回路の一方出力端子の間に接続された第2のダミーアベレージング用抵抗素子とをさらに備え、
前記第1のダミーアベレージング用抵抗素子と前記第2のダミーアベレージング用抵抗素子各々の抵抗値は、前記第1のアベレージング用抵抗ラダーにおいて前記第1及び第2の正規差動増幅回路の一方出力端子同士を接続する第1の抵抗素子と前記第2のアベレージング用抵抗ラダーにおいて前記第1及び第2の正規差動増幅回路の他方出力端子同士を接続する第2の抵抗素子各々の抵抗値より大きく、
一つの半導体基板に上に形成されてなることを特徴とする、
A/D変換器。 - 請求項6記載のA/D変換器であって、
前記複数の差動増幅回路は、前記第1及び第2の正規差動増幅回路を含む所定数の正規差動増幅回路を含み、前記所定数の正規差動増幅回路のそれぞれは、前記複数の基準電圧において前記最も高い基準電圧及び前記最も低い基準電圧以外の所定数の基準電位をそれぞれ前記一方の入力端子に受け、さらに、
前記所定数の正規差動増幅回路それぞれの出力信号を論理しきい値電圧により論理“1”または論理“0”を判定して保持する複数のラッチ回路 を備える、
A/D変換器。 - 請求項7記載のA/D変換器であって、
前記複数のラッチ回路により形成された複数ビットの温度計符号を複数ビットからなるデジタル信号を形成するエンコーダをさらに備え、
前記第1及び第2のダミー差動増幅回路は前記正規差動増幅回路と同じ回路構成の差動増幅回路からなる、
A/D変換器。 - 請求項7記載のA/D変換器であって、
前記複数の差動増幅回路は、
前記最も高い基準電圧の次に高い基準電圧を前記一方の入力端子に受ける第3のダミー差動増幅回路と、
前記最も低い基準電圧の次に低い基準電圧を前記一方の入力端子に受ける第4のダミー差動増幅回路とを含み、前記第3及び第4のダミー差動増幅回路の出力信号を受ける前記複数のラッチ回路は存在せず、
第1のアベレージング用抵抗ラダーの前記第1及び第3のダミー差動増幅回路の一方出力端子同士を接続する第3の抵抗素子は、前記第1の抵抗素子よりも抵抗値が大きく、
第1のアベレージング用抵抗ラダーの前記第2及び第4のダミー差動増幅回路の一方出力端子同士を接続する第4の抵抗素子は、前記第1の抵抗素子より抵抗値が大きい、
A/D変換器。
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