JPH01188029A - アナログ‐デジタルコンバータに用いるエンコード装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、−ａ的には、アナログ−デジタルコンバータ
において使用するためのエンコーダ装置に係り、特に、
アナログ−デジタルコンバータにおいて変換プロセス中
に発生するエラーを最少にするために使用される特殊な
エンコーダ装置に係るものである。

従来の技術 アナログ信号をデジタル形態に変換する最も基本的な装
置の１つは、並列型のアナログ−デジタルコンバータで
あり、このようなコンバータにおいては、アナログ入力
信号が、コンバータの作動範囲の各ステップを表わす多
数の基準信号と同時に比較される。ｎビットのデジタル
出力を有するコンバータの場合には、基準レベルが２　
ｎ−１個あり、そしてこれと同数の比較回路がある。例
えば、８ビットコンバータの場合には、ゼロとフルスケ
ール入力値との間の増分ステップに対応する２５５個の
基準レベルと、２５５個の比較器がある。

アナログ入力信号が並列関係に配列されたこれら多数の
比較器、すなわち比較器の配列体に並列に供給されると
、この入力信号より小さい基準レベルを入力として有し
ている比較器が、同じ２進状態の出力信号、例えば論理
“１”の出力信号を発生し、一方、他の比較器は、逆の
２進状態の出力、例えば論理“０”の出力を発生する。

このため、出力コードをしばしば温度計コードと称する
。

所望のデジタル出力は、個々の比較器の出力の和として
得ることができる。例えば、半スケールの入力信号が変
換回路に送られて、１２８個の比較器から論理“１″出
力が与えられる場合には、所望のデジタル出力信号は１
２８であり、即ち分数形態では１２８／２５６に比例し
たデジタル量となる。然して、比較器の“ｌ”出力の個
数をカウントするために加算器を組み込むことは簡単で
はなく、今日製造されている実質上全ての高分解能並列
型アナログ−デジタルコンバータは、上記したような比
較器配列体を形成する多数個の比較器によって並列的に
それぞれ発生される一連の出力、ナなわち比較器出力の
配列体における単一の１−０遷移、すなわち論理“１”
の出力信号と論理“０”の出力信号との２進状態の移り
変り部の位置を検出することに基いて作動を行なうもの
であって、遷移の位置が検知されると、これが所望のデ
ジタルコードに変換されてリードオンリメモリ回路に記
憶される。

然し乍ら、比較器出力の配列体には１−０遷移が２つ以
上生じることがあるので、上記の変換法にはエラー発生
のおそれがある。このような多数の遷移は、種々様々な
原因で生じ、例えば、入力信号に急激なスキューがあっ
たり或いは比較器の特性が整合していなかったりするこ
とによって生じる。従来の解決策を用いて、ワン・イン
・ｎ遷移コードからこれに対応する２進コードへ変換を
行なう場合には、２つの遷移コードが与えられることに
より、出力コードが２つのコードの論理和−片方しか正
しくない−となる。この複合出力と、入力信号に等価な
正しい２進コードとの差は、特定のコード及び入力信号
にもよるが、ゼロからフルスケールの５０％以上まで変
化する。

この問題に対する一般の解決策は、遷移の検出時に得ら
れるワン・イン・ｎコードからの変換を行なう時に、標
準的な２進コードではなくて、グレイコードとして知ら
れている公知の２進コードを使用することである。標準
２進コードに本来ある問題及びグレイコードの利点は、
簡単な例から理解できよう。１−０遷移が２つ検出され
、これらが１ビット位置離れていると仮定しよう。標準
２進コードでは、２つの遷移が例えば ００００００１０及び００００−００１１というコード
に変換される。これらは各々１０進値で２及び３である
。これら２つのコードの論理和をとると、００００００
１１となり、これは正しい結果に完全に等しいか、或い
は１ビットのエラーであるかのいずれかである。然して
、２つの遷移が０１１１１１１１及び１０００００００
　（１０進値で１２７及び１２８に相当する）という２
進コードに等価であったとする。これらコードの論理和
をとると、１１１１１１１１即ち１０進値で２５５とな
る。それ故、どちらの遷移が正しいかによるが、エラー
は０１１１１１１１又は１０００００００となる。この
エラーを１０進数で表わすと、１２７又は１２８であり
、これは正しい値のほぼ１００％そしてフルスケールの
値の５０％となる。

グレイコードの場合には、コードの各ステップ即ち増分
によって１つのビット位置で状態が変化するだけである
。１ビット離れて２つの隣接した１−０遷移が検出され
た場合には、グレイコードを用いると、エラーが２ｎの
１部に限定される。

例えば、１０進数１２７及び１２８をグレイコードで表
わすと、各々、０１００００００及び１１００００００
である。これらコードの論理和をとると、１１００００
００となる。従って、−般に、２つの隣接したグレイコ
ードの論理和は、常に２つのコードの一方に等しい。そ
れ故、論理和演算の結果が正しいコードの場合はエラー
がゼロとなり、或いは又、コードにおけるビット位置の
数をｎとすれば、エラーが２′″の１部となる。

又、グレイコードを使用した場合には、保護作用も与え
られるが、これは、検出された遷移がビット位置で２つ
以上離れている時にはわずかな程度のものとなる。

遷移の検出として最も一般的に使用されている考え方に
おいては、比較器出力の配列体における各２進出力信号
が並列的に配列された多数個のアンドゲート、すなわち
アンドゲート配列体における各アンドゲートにそれぞれ
２進入力信号として供給されて、比較器出力配列体、換
言すればアンドゲート配列体に対する２進入力信号の配
列体の１−０遷移点においてだけアンドゲートが論理“
１″出力を発生するようにしている。このようなアンド
ゲート配列体では、２つの遷移が１ビット位置だけ離れ
ている場合にこれを指示することができない。換言すれ
ば、この最も一般的に使用されている遷移検出構成では
、グレイコードの使用によって最も良好に防護されたエ
ラーは生じない。それ故、ビット位置で２つ以上離れた
多数の遷移に対してグレイコードがどのような作用を及
ぼすかを検討することが重要である。

ビット位置で２つ以上離れた遷移によって生じるエラー
は、グレイコードを使用しても除去もしくは減少されず
、それ故、このようなエラーを著しく減少するような並
列型アナログ−デジタルコンバータが強く要望される。

本発明は、この要望を満たすものである。

発明の構成 本発明は、多数の同時入力から生じるエラーを著しく減
少する２進エンコード手段に関する。基本的に、このエ
ンコード手段は、ワン・イン・（２”−１）入力を、最
下位ビット位置以外はグレイコードと同じであるような
ｎビット出力に変換するように作動する。最下位ビット
の値は、１からｎまでの１０進値に対応する範囲にわた
って歩進されるコードとして、標準２進カウンタのよう
に、交互に１及び０になる。

更に詳述すると、本発明は並列型アナログ−デジタルコ
ンバータにおいて使用するためのエンコーダ装置に関す
るもので、本発明のエンコーダ装置は、−船釣に云うと
、２進入力信号の配列体における論理“１”の２進状態
と論理“Ｏ”の２進状態との間の遷移を検出し、単に１
個の２進出力信号だけが上記２進入力信号配列体におい
て検出された遷移の位置を表わす選択された２進状態を
有している２進出力信号の配列体を形成させる遷移検出
手段と；上記遷移検出手段からの２進出力信号配列体を
受け入れるように接続されていて、最下位ビットを除（
全てのビットがグレイコードの特性を有し最下位ビット
が標準２進コードの様式で交互にその２進状態を変化す
る所望の２進出力コードを形成する２進エンコード手段
と；を備えていて、上記２進入力信号配列体における多
数の遷移の表示に起因して発生するエラーを著しく減少
させることをその構成および機能上の特徴とするもので
ある。

上記の所望の２進出力コードは、最下位の次のビット位
置及びこれより上位のビット位置において、コードが成
る増分レベルから次の増分レベルへ進む時に１つ以下の
ビット位置が値を変えることを特徴とするものである。

然し乍ら、最下位ビット位置では、コードが成るレベル
から次のレベルに進む時にも、常にその値は交互に０及
び１となる。正しい遷移と正しくない遷移とが成る程度
離れている場合、この変型コードでは、グレイコードに
勝る顕著な改善が得られる。又、本発明のコンバータは
、ここから出力を与える前に、変型グレイコードから標
準２進コードへ変換を行なう手段も備えている。

以上の説明から明らかなように、本発明は、エンコード
化の特定の用途、例えば並列型のアナログ−デジタル変
換に対し、グレイコード及び２進コードを使用した場合
に勝る著しい改善をもたらす。本発明のエンコード手段
は、２つ以上のビット位置離れた不明確な入力を処理す
るのに特に有用である。本発明の他の特徴及び効果は、
添付図面を参照した以下の詳細な説明より明らかとなろ
う。

実施例 解説のための添付図面に示すように、本発明は、主とし
て、並列型アナログ−デジタルコンバータの改良に係る
。並列型のアナログ−デジタル変換は、第１図に参照番
号１０で示されたアナログ入力信号を、共通の基準電圧
信号源１２から送られる複数の基準レベルの各々と比較
することによって行なわれる。基準信号′ａ１２は電圧
分割器１４に接続され、ゼロからフルスケールまでの範
囲内の各増分に対して１つづつの複数の基準レベルが形
成される。ｎビットコンバータの場合には、電圧分割器
１４から２’−１個の基準レベルが得られ、これらの基
準レベルは、並列的に配列された２ｎ−１個の比較器１
６の配列体における各比較器１６にそれぞれ基準信号入
力として送られる。

比較器１６に送られる基準レベルの各々は、装置の全範
囲の各増分ステップに相当する。基準レベルは、変換す
ることのできるフルスケール入力電圧の１／ｎの増分だ
け互いに離れている。１つの典型的な構成は、最低の基
準レベ・ルがその範囲の最低ステップの中間点にあるよ
うな構成である。

例えば、８ビットコンバータの場合には、測定可能な入
力電圧範囲に２５６個のステップがある。

最低の基準レベルは、全基準電圧のＶ２ｎ即ち１１５／
２にセットすることができ、この値より低い入力信号は
ゼロとして処理される。同様に、最高の基準レベルは全
基準電圧の５１１１５１２であり、これより高い入力信
号はフルスケールレベルであると考えられる。

変換プロセス中には、２ｎ−１個の比較が比較器１６で
同時に行なわれ、成る２進状態例えば“１”の比較器出
力がｍ個と、逆の２進状態の比較器出力が（２’　−１
−ｍ）個形成される。ライン１８に現われる比較器出力
はエンコーダ２０に送られ、それに対応するｎビット２
進出力がライン２２に形成される。以下で詳細に述べる
ように、エンコード２０は２つの別々の段階を実行する
。

第１の段階は、比較器出力配列体に生じる１から０への
遷移を検出して、ワン・イン・　（２”−１）コードを
形成することであり、そして第２の段階はこのコードを
成る種の２進コードに変換することである。

並列作動のアナログ−デジタル変換では、急激なスキュ
ーのある入力信号や比較器の大きな特性ずれによって比
較器出力配列体に１−〇遷移が２の以上生じることがあ
るために、エラーが発生するおそれが著しく大きい。以
下の説明から明らかなように、これら多数の遷移が生じ
ると、エンコーダ２０からの出力にエラーが生じ、エラ
ーの大キサは、エンコーダ２０に用いられた２進エンコ
ード化の形式にもよるが、潜在的にかなり大きなものと
なる。

比較器出力配列体に生じる１−０遷移の検出は、典型的
に、第２ａ図又は第２ｂ図に示すような並列的に配置さ
れた２’−１個のアンドゲートの配列体によって行なわ
れる。第２ａ図においては、各アンドゲート２４が２つ
の入力を有しているが、このアンドゲート配列体の最も
上のアンドゲート２４だけは入力が１つである。アンド
ゲート２４の出力はライン２６に現われる。比較器１６
からの各ライン１８は、それに対応するアンドゲートの
一方の入力に接続される。各アンドゲートの他方の入力
は、次に高いレベルの比較器出力から送られ、反転され
てからアンドゲートに与えられる。

最も下（最低電圧）の位置から最も上の位置に向ってア
ンドゲート２４に番号を付けたとすると、番号ｉのアン
ドゲートの出力は次のようになる。

Ｃ８・Ｃｉ　＋　１ 但し、Ｃ８は比較器ｉからの出力であり、そして記号“
・”は論理積演算を表わしている。アンドゲートの１つ
に２個の１もしくは２個のＯが送られた場合には、その
出力がＯとなることが明らかである。ｉ番目の比較器の
出力が１であり且つ（ｉ＋１）番目の比較器の出力が０
である場合、即ち、比較器出力配列体に１−〇遷移が生
じた場合にのみ、位置ｉに“１”出力が得られる。最も
レベルの高いアンドゲートは入力が１つしかないから、
当然ながら、そのレベルの比較器出力が“１”であった
場合には、最高レベルに“遷移”が生じたとされ、フル
スケールの入力信号が指示される。

アンドゲート論理回路の作動は、参照番号２８で示され
た“変換”信号によって制御され、この信号はライン３
０を経て各々の比較器へ送られる。

又、この変換信号は、反転された形態で、ライン、３２
を経て送られて、アンドゲート２４を作動可能にする。

第２ｂ図の構成も、第２ａ図と同様であるが、各アンド
ゲート２４′は３つの入力を有し、そして最も上と最も
下のアンドゲートは各々２つの入力を有している。第２
ａ図の構成と同様に、第ｉ番目のアンドゲートの一方の
入力は第ｉ番目の比較器の出力から送られ、そしてその
他方の入力は第（ｉ＋１）番目の比較器の出力を反転し
たものである。各アンドゲート２４′への第３の入力は
第（ｉ＋１）番目の比較器の出力から送られる。

一般に、第ｉ番目のアンドゲートの出力は、次式％式％ 但し、Ｃ１は、前記と同様、第ｉ番目の比較器の出力を
表わしている。

実際には、第２ｂ図の３入力アンドゲート構成では、遷
移検出を指示するのに１−１−０の比較器出力シーケン
スが必要であり、一方、第２ａ図の２入力アンドゲート
構成では、Ｘ−１−０のシーケンスが必要とされるだけ
である。但し、Ｘの値は不定である。コンバータを集積
回路の形態で製造する際に常に重要視されるコストとい
う点から考えれば、特に、本発明に関連して用いる時に
は、第２ａ図に示した２入力アンドゲートの遷移検出構
成が好ましい。

アンドゲートの出力２６は、理論的には、比較器１６か
らの出力配列体に生じる正しい１−０遷移を表わしてい
る単一のワン・イン・　（２’−１）信号を含んでいる
はずである。第３図は、ライン２６に現われる遷移信号
を、出力ライン４０の８ビット標準２進信号に変換する
ための一般のエンコード技術を示している。第３図のエ
ンコード論理回路は、４個の７ビットラツチ４１−４４
を含んでおり、その各々は、７本の入力ラインと７本の
出力ラインを有している。アンドゲート出力２６のうち
の最初の６３本は、ラッチ４１の７つの入力に選択的に
接続される。アンドゲート出力２６は、２６．１，２６
．２．・・・・・・というように番号で指示されている
。ラッチ入力とアンドゲート出力ラインとの交点に印さ
れた黒い点は、論理和接続を示すもので、これはラッチ
出力と８本の２進出力ライン４０との交点に印された黒
い点についても同じである。

ライン２６とラッチ４１の入力との交点は、ライン２６
が延びて来るところのアンドゲートの位置に等価な２進
コードをラッチ４１にロードするようにプログラムされ
ることが明らかであろう。

従って、ライン２６．１が“ｌ”であると、２進コード
００００００１がラッチ４１にロードされ、ライン２６
．２が“ｌ”であると、２進コード０００００１０がラ
ッチ４１にロードされ、・・・・・・というようになる
。ラッチ４１の出力は、対応する出力ライン４０に直結
される。従って、ライン２６．１から２６．６３までの
いずれかに“１”出力が現われると、それに対応する２
進コード００００００１ないし０１１１１１１がラッチ
４１にラッチされ、２進出力ライン４０に出力される。

アンドゲートの出力２６．６４ないし ２６．１２７も同様にラッチ４２の入力に選択的に接続
される。ライン２６．６４から生じるラッチコードは１
００００００であるが、ライン２６．６５ないし２６．
１２７から生じるラッチコードは、ライン２６．１ない
し２６．６３に現われる入力によってランチされるコー
ドと各々同じである。即ち、ライン２６．６５は、ラッ
チコード００００００１を形成し・・・・・・等々であ
る。ラッチ４２の出力側では、ラッチの６個の下位ビッ
トがそれに対応する６ビットの出力ライン４０に接続さ
れる。更に、ラッチ４２からの７本の出力ラインのいず
れかに出力が現われると、出力ライン４０の第７ビット
位置に出力が生じる。それ故、ライン２６．６４ないし
２６．１２７に出力が現われると、２進出力０１０００
０００ないし０１１１１１１１がライン４０に現われる
。

同様に、ライン２６．１２８ないし２６．１９１はラッ
チ４３の入力ラインに接続され、そしてライン２６．１
９２ないし２６．２５５はラッチ４４の入力ラインに接
続される。ラッチ４３及び４４の入力の接続は、ラッチ
４２の場合と実際上同じである。然し乍ら、ラッチ４３
の出力側では、７つの出力位置のいずれかに“１”出力
が現われると、出力ライン４０の第８ビット位置に出力
が生じる。同様に、ラッチ４４の場合には、７つの出力
位置のいずれかに“１”出力が現われると、出力ライン
４０の第７及び第８ビット位置に出力が生じる。従って
、ライン４０の出力コードは、ライン２６．１ないし２
６．２５５に現われる入力に各々対応する。ｏｏｏｏｏ
ｏｔないし１１１１１１１１の範囲の標準２進コードで
ある。

以上に詳細に述べた公知技術の説明から明らかなように
、並列型のアナログ−デジタルコンバータの標準２進コ
ード化法には大きな欠点がある１゜第３図より明らかな
ように、ライン２６に２つ以上の“１”入力が発生され
た場合には、これによってライン４０に生じる出力コー
ドは、同じ入力信号を別々に与えたことにより生じる２
つのコードの論理和となる。例えば、ライン２６．１及
び２６．２の両方が“１゛状態である場合には、コード
０００００００１及びｏｏｏｏｏｏｉｏの論理和である
コード００００００１１がライン４０に出力される。１
０進数で表わすと、“１”及び“２”の同時入力（片方
のみが正しい）から“３”という結果が得られる。この
例の場合は、このような結果が生じても大きく影響しな
いが、ライン２６．１２７及び２６．１２８に同時に“
１”入力が与えられた場合について考慮されたい。即ち
、正しいコードが１０００°００００又は０１１１１１
１１のいずれかである時に、出力４０に現われる合成出
力は１１１１１１１１となってしまう。従って、エラー
は、正しい値の約１００％、そしてフルスケール値の約
５０％となる。

標準２進コードの代りにグレイコードを使用すると、ビ
ットの分離が１である場合、最大エラーは、２１′１と
いうフルスケールのほんの１部まで滅少される。ビット
の分離とは、正しいｌ−０遷移点との間の距離をビット
位置数で表わしたものである。正のビット分離は、正し
い遷移点が正しくない遷移点よりも比較器出力配列体の
ゼロ端に接近していることを意味し、一方、負のビット
分離は、正しい遷移点が正しくない遷移点よりも比較器
出力配列体のフルスケール端に接近していることを意味
する。

重要なことに、−例として上記したものと同じ形成のエ
ラー、即ち、ビット分離が１であるような遷移によるエ
ラーは、第２ａ図及び第２ｂ図に示したアンドゲート論
理回路では、該回路の性質上、発生しない。例えば、第
２ａ図において、００１１００というアンドゲート出力
シーケンスを形成するに要する比較器出力について考え
る。

００１０００という遷移が生じるためには、００１１１
１という入力が必要であり、そして０００１００という
遷移が生じるためには、０００１１１という入力が必要
である。この構成では第３比較器の出力が同時にＯと１
になることはないので、１ビット位置離れて２つの遷移
が発生することは、アンドゲートでは排除される。

グレイコードも、よりわずかではあるが、１ビット位置
以上離れた遷移によるエラーの発生を減少するように作
用するが、並列型のアナログ−デジタルコンバータにグ
レイコードを使用する場合には尚も改善の余地がある。

本発明によれば、ワン・イン・　（２’−１）遷移コー
ドから２進コードへの変換は、最下位ビット位置以外の
全ての位置ではグレイコードの特性を有していてこの最
下位ビットが標準２進コードと同様に変化するような変
型グレイコードによって行なわれる。０から１５まで１
０進僅に対し、標準２進コードと、グレイコードと、こ
の新規なコードとの比較を表１に示す。

表　　　　１ １０進値　２進コード　グレイコード　新規なコーＦｏ
ｏ　　　　ｏｏｏｏ　　　ｏｏｏｏ　　　ｏｏｏ。

第４図は、新規な出力コードをライン４０に発生するた
めに第３図の２進変換回路をいかに変型するかを示して
いる。明瞭化のためアンドゲート２４からの入力ライン
２６が構成し直されているが、この場合も７ビット入カ
ライン及び出力ラインを有するラッチ４１ないし４４と
、８ビットの出力ライン４０を備えている。入力ライン
２６とラッチ入力との間の相互接続、及びラッチ出力と
出力ライン４０との間の相互接続については、標準２進
コードではなく新規な変型グレイコードでエンコードを
行なうように選択的に接続がなされる。

通常は、標準２進コードの出力が要求されるので、コン
バータは、このライン４０の変型グレイコードを標準２
進コードに変換する手段も備えている。この変換手段が
参照番号５０で示されており（第４図）、これは、デコ
ーダ及び標準２進エンコーダのような一般の部品を含ん
でいる。

検出された２つの１−０遷移に相当する２つの２進コー
ドの論理和をとることによって生じる工ラーは、２つの
遷移によって生じる出力を、正しい遷移のみを用いて得
られる出力と比較することによって、計算できる。この
ようにして、色々な２進コード、デジタル出力に含まれ
る色々なビット数、正しい遷移点と正しくない遷移点と
の間の色々なビット分離に対し、エラーを容易に計算す
ることができる。表２ないし９は、ビット長さが４から
１０までの２進出力コードに対し、ビット分離が２ない
し５及び−２ないし−５の場合に生じるエラーを、標準
２進コード、グレイコード、及び新規な変型グレイコー
ドについて示している。

ビット分離が２である場合−正であるか負であるかに拘
りなく−の最も一般的なエラーに対し、本発明のエンコ
ーダの使用によって性１１ヒが著しく改善される。ピー
クエラー、平均エラー及びＲＭＳ　（実効）エラーは、
全て、−ＩＣのグレイコードを使用した場合よりも著し
く少ない。グレイコードに比べると、ビット分離が負の
場合にはその全てに対し、そしてビット分離が正の場合
には偶数の分離＋２及び＋４に対して、同等もしくは改
善された性能が得られる。正の分離＋３及び＋５の場合
には若干の性能低下がみられ、又、その他の更に大きい
負の奇数ビット分離の場合にも若干の性能低下が生じる
。ビット分離が＋２及び−２の場合の表２及び６は、特
に、２入力アンドゲートを用いた好ましい実施例に適用
される。３入力アンドゲートの構成自体は、ビット分離
が２の時に成る程度の保護作用を与える。

以上の説明より明らかなように、本発明は、公知の並列
型アナログ−デジタルコンバータに著しい進歩をもたら
す。特に、本発明は、ワン・イン・　（２’−１）コー
ドから２進コードへ変換する際にグレイコードに勝る改
善された性能を発揮する。特定の実施例を一例として詳
細に説明したが、本発明の精神及び範囲から逸脱せずに
種々の変更がなされ得ることは明らかであろう。従って
、本発明は、特許請求の範囲のみによって規定されるも
のとする。

【図面の簡単な説明】

第１図は、従来の並列型アナログ−デジタルコンバータ
の簡単なブロック図、 第２ａ図は、比較器の出力配列体に生じる１−０遷移を
検出するようにコンバータの比較器をこれに対応する数
の２入力アンドゲートに接続したところを示すＮ単な論
理図、 第２ｂ図は、第２ａ図と同様であるが、遷移を検出する
ための３入力アンドゲートを示す論理図、第３図は、第
２ａ図又は第２ｂ図の遷移検出アンドゲートからのワン
・イン・　（２”−１）信号を標４！２進コードに変換
する２進エンコード回路を示す論理図、そして 第４図は、第３図と同様であるが、本発明による変型グ
レイコードへの変換を示す論理図である。 １０・・・・・・アナログ入力信号、 １２・・・・・・共通の基準電圧信号源、１４・・・・
・・変圧分割器、 １６・・・・・・比較器、 ２０・・・・・・エンコーダ、 ２４・・・・・・アンドゲート、 ４１〜４４・・・・・・ランチ、 ５０・・・・・・変換手段。 蔵、ｚｂ

Claims (3)

【特許請求の範囲】
1. （１）アナログ−デジタルコンバータにおいて使用する
   ためのエンコード装置であって、 ２進入力信号の配列体における論理“１”の２進状態と
   論理“０”の２進状態との間の遷移を検出し、単に１個
   の２進出力信号だけが上記２進入力信号配列体において
   検出された遷移の位置を表わす選択された２進状態を有
   している２進出力信号の配列体を形成させるための遷移
   検出手段と； 上記遷移検出手段からの２進出力信号配列体を受け入れ
   るように接続されていて、最下ビットを除く全てのビッ
   トがグレイコードの特性を有し最下位ビットが標準２進
   コードの様式で交互にその２進状態を変化する所望の２
   進出力コードを形成する２進エンコード手段と； を備えていて、上記２進入力信号配列体における多数の
   遷移の表示に起因して発生するエラーを著しく減少させ
   る、ことを特徴とするエンコード装置。
2. （２）上記遷移検出手段は、それぞれ少くとも２個の入
   力を有するアンドゲートの配列体を含んでおり、 上記アンドゲート配列体における一端部のアンドゲート
   を除く各アンドゲートは、それぞれ上記２進入力信号配
   列体の１個の配列位置にある２進入力信号を１個の入力
   として受け入れると共に上記配列位置に隣接する位置に
   ある２進入力信号の反転信号を別の入力として受け入れ
   、それによって、各アンドゲートは、対応配列位置にあ
   る２進入力信号が特定２進状態と同じ２進状態を有しそ
   れに隣接する位置にある２進入力信号が特定２進状態と
   反対の２進状態を有する時にだけそれぞれ特定２進状態
   の２進出力信号を発生することができる、特許請求の範
   囲第（１）項記載のエンコード装置。
3. （３）上記２進エンコード手段は、 ｎビットの２進出力を発生するためのｎ個の２進出力ラ
   インと、 上記遷移検出手段からの２進出力信号に対応する２＾ｎ
   −１個の入力ラインと、 上記各入力ラインをそれぞれ上記２進出力ラインの選択
   された組合せに接続して、上記２進出力ライン上に、そ
   の第２ビットないし第ｎビットの位置においてはグレイ
   コードの特性を有しその第１ビットすなわち最下位ビッ
   トの位置においては標準２進コードの交番特性を有する
   所望の２進コードを形成させるように構成された相互接
   続手段と、 を含んでいる、特許請求の範囲第（１）項に記載のエン
   コード装置。