JPS60219700A - 誤り訂正機能内蔵半導体集積回路 - Google Patents
誤り訂正機能内蔵半導体集積回路Info
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- JPS60219700A JPS60219700A JP59075542A JP7554284A JPS60219700A JP S60219700 A JPS60219700 A JP S60219700A JP 59075542 A JP59075542 A JP 59075542A JP 7554284 A JP7554284 A JP 7554284A JP S60219700 A JPS60219700 A JP S60219700A
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- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く技術分野〉
本発明は誤り訂正機能を内蔵する半導体集積回路に関し
、特に内蔵された誤り訂正回路が機能したか否かを検知
し得る集積回路に関する。
、特に内蔵された誤り訂正回路が機能したか否かを検知
し得る集積回路に関する。
〈従来技術〉
半導体集積回路の製造歩留りを向上させる】手法として
不良ディくイスを誤り訂正機能により救済する方法があ
る。製造歩留りの向上だけを目的とする場合誤り訂正機
能を内蔵するだけで十分であるが、誤り訂正機能が歩留
りや、デバイスの電気的特性に与える影響を把握するに
は、良品デバイスが本来良品であったものか、誤り訂正
機能が働らいて不良救済されたものかを知る必要がある
。
不良ディくイスを誤り訂正機能により救済する方法があ
る。製造歩留りの向上だけを目的とする場合誤り訂正機
能を内蔵するだけで十分であるが、誤り訂正機能が歩留
りや、デバイスの電気的特性に与える影響を把握するに
は、良品デバイスが本来良品であったものか、誤り訂正
機能が働らいて不良救済されたものかを知る必要がある
。
この種のデータを知ることにより集積回路の製造工程の
管理を容易にすることができ、また製品の歩留り向上に
も貢献することができる。
管理を容易にすることができ、また製品の歩留り向上に
も貢献することができる。
しかし現在の集積回路においては必要時に誤り訂正機能
を作動させるものの、不良品デバイスが誤り訂正機能に
よって良品デバイスに変換されたか否かは全く検知され
ず、品質管理が充分行われているとはいい難かった。
を作動させるものの、不良品デバイスが誤り訂正機能に
よって良品デバイスに変換されたか否かは全く検知され
ず、品質管理が充分行われているとはいい難かった。
〈発明の目的〉
本発明は上記従来回路の問題点に鑑みてなされたもので
、上寿の器路働昨坤≠誤り訂正機能が動作したか否かを
判定する回路を内蔵させて、上述の問題を解決した集積
回路を提供する。
、上寿の器路働昨坤≠誤り訂正機能が動作したか否かを
判定する回路を内蔵させて、上述の問題を解決した集積
回路を提供する。
〈実施例〉
本発明は任意の誤り訂正符号に適用することができるが
、５ＥＣ−ＤＥＤ符号を用いた場合を挙げて説明する。
、５ＥＣ−ＤＥＤ符号を用いた場合を挙げて説明する。
第１図は、ＳＥ、Ｃ−ＤＥＤ符号による誤り検出訂正方
式を採用した集積回路の要部構成を示すブロック図で、
ＣＰＵ等から転送されてきたにビットの情報ピッ）ａ１
〜ａｋは符号器ｌを通過することにより、ｍビットから
なる検査ビットＣ１”Ｃｍが生成される。該検査ビット
ｃｌ−Ｃｍは上記情報ビットａ１〜ａｋと共にｎ＝＝に
＋ｍの符号語（ａｌ〜ａｋ＋ｃ１〜Ｃｍ）としてメイン
メモリ２に書き込まれる。
式を採用した集積回路の要部構成を示すブロック図で、
ＣＰＵ等から転送されてきたにビットの情報ピッ）ａ１
〜ａｋは符号器ｌを通過することにより、ｍビットから
なる検査ビットＣ１”Ｃｍが生成される。該検査ビット
ｃｌ−Ｃｍは上記情報ビットａ１〜ａｋと共にｎ＝＝に
＋ｍの符号語（ａｌ〜ａｋ＋ｃ１〜Ｃｍ）としてメイン
メモリ２に書き込まれる。
該メインメモリ２は上記入力情報に応じて情報ビット領
域２１及び検査ビット領域２２が設けられて、ｋビット
、ｍビットの夫々の情報が書き込まれる。メインメモリ
２から読み出された情報は誤りビットを含んでいる可能
性があるため、誤り検出・誤り訂正の処理が施こされる
。
域２１及び検査ビット領域２２が設けられて、ｋビット
、ｍビットの夫々の情報が書き込まれる。メインメモリ
２から読み出された情報は誤りビットを含んでいる可能
性があるため、誤り検出・誤り訂正の処理が施こされる
。
即ち、メインメモリ２から読み出された（ｋ＋ｍ）ビッ
ト情報はシンドロームビット生成回路３に入力され、謔
ビットのシンドロームビットｓ１〜ｓｍが生成される。
ト情報はシンドロームビット生成回路３に入力され、謔
ビットのシンドロームビットｓ１〜ｓｍが生成される。
該シンドロームビット５ｌ−８１１は誤シ検出回路４に
入力されて情報（ａｌ〜ａｋ”ｃＩ〜ｃｍ）に誤りビッ
トが含捷れているか否かを判定し、誤りの有無を知らせ
る信号５を形成する。
入力されて情報（ａｌ〜ａｋ”ｃＩ〜ｃｍ）に誤りビッ
トが含捷れているか否かを判定し、誤りの有無を知らせ
る信号５を形成する。
上記シンドロームビットＳ１％Ｓｍはシンドロームデコ
ーダ６に入力され、誤りビット位置を示す信号７が形成
される。該誤りビット位置信号７は上記メインメモリ２
から読み出された情報ビットと共に誤り訂正回路８に入
力され、情報ビットに訂正を施こして誤りを含まない情
報を形成する。
ーダ６に入力され、誤りビット位置を示す信号７が形成
される。該誤りビット位置信号７は上記メインメモリ２
から読み出された情報ビットと共に誤り訂正回路８に入
力され、情報ビットに訂正を施こして誤りを含まない情
報を形成する。
上記誤り訂正機能を内蔵した半導体集積回路において、
誤り訂正機能が動作したか否かを判定する回路を併せて
内蔵させ、半導体集積回路の検査又は特性測定時に誤り
訂正機能の動作状況及びその効果を、検知する。
誤り訂正機能が動作したか否かを判定する回路を併せて
内蔵させ、半導体集積回路の検査又は特性測定時に誤り
訂正機能の動作状況及びその効果を、検知する。
第２図は誤シ訂正機能の動作判定回路を示すブロック図
で、上記シンドロームビット生成回路３で形成されたシ
ンドロームビットｓ１〜Ｓｍが入力されたオア回路１１
が設けられ、該オア回路１１の出力はノア回路１２の一
方の入力端に与えられる。また該ノア回路１２の出力が
入力された否定回路１３が設けられ、該否定回路】３の
出力信号は上記ノア回路１２の他方の入力端に与えられ
ると共にメタルパッド１４に導出される。該メタルパッ
ド１４はウェハ検査時における誤り訂正機能の動作確認
を容易にするために設けられ、否定回路１３の出力を導
出する代りに、上記ノア回路１２の出力を導出して構成
することもできる。メタルパッド】４は誤シ訂正機能の
動作確認に加えて、後述するように更に外部から誤り訂
正機能判定回路の初期化を与えるためにも利用すること
ができる。
で、上記シンドロームビット生成回路３で形成されたシ
ンドロームビットｓ１〜Ｓｍが入力されたオア回路１１
が設けられ、該オア回路１１の出力はノア回路１２の一
方の入力端に与えられる。また該ノア回路１２の出力が
入力された否定回路１３が設けられ、該否定回路】３の
出力信号は上記ノア回路１２の他方の入力端に与えられ
ると共にメタルパッド１４に導出される。該メタルパッ
ド１４はウェハ検査時における誤り訂正機能の動作確認
を容易にするために設けられ、否定回路１３の出力を導
出する代りに、上記ノア回路１２の出力を導出して構成
することもできる。メタルパッド】４は誤シ訂正機能の
動作確認に加えて、後述するように更に外部から誤り訂
正機能判定回路の初期化を与えるためにも利用すること
ができる。
上記構成よりなる判定回路において、シンドロームピッ
）ｓｌ”ｓｍが全て論理ｖ′０“であれば誤り訂正符号
に誤りが無いものとして符号化がなされているものとし
、また電源投入後、回路動作に入る前はシンドロームビ
ット５１〜Ｓｍは全て１０“であるとし否定回路１３及
びノア回路１２の各出力は夫々１０“及び１１ ］”に
初期化しているものとする。
）ｓｌ”ｓｍが全て論理ｖ′０“であれば誤り訂正符号
に誤りが無いものとして符号化がなされているものとし
、また電源投入後、回路動作に入る前はシンドロームビ
ット５１〜Ｓｍは全て１０“であるとし否定回路１３及
びノア回路１２の各出力は夫々１０“及び１１ ］”に
初期化しているものとする。
集積回路が動作を開始し、第１図に示した誤り訂正機能
が動作して誤り検出がなされると、シンドロームビット
Ｓｌ＝Ｓｍの少くとも１つが論理ゝ１１”に変化する。
が動作して誤り検出がなされると、シンドロームビット
Ｓｌ＝Ｓｍの少くとも１つが論理ゝ１１”に変化する。
その結果オア回路ＩＩの出力はゝ１１“になシノア回路
１２の出力を１０“にし、否定回路１３の出力を１１１
“にする。該否定回路１３の出力はノア回路１２の他方
の入力に与えられているためシンドロームビット５１〜
Ｓｍが全てゝゝ０“に戻った後も、上記状態が保持され
て記憶され、メタルパッド１４に出力される。従って当
該集積回路の検査工程等における一連の回路動作の後、
メタルパッド１４のレベルを測定し、論理゛ｌ“であれ
ば誤り訂正機能が動作したことが確認できる。
１２の出力を１０“にし、否定回路１３の出力を１１１
“にする。該否定回路１３の出力はノア回路１２の他方
の入力に与えられているためシンドロームビット５１〜
Ｓｍが全てゝゝ０“に戻った後も、上記状態が保持され
て記憶され、メタルパッド１４に出力される。従って当
該集積回路の検査工程等における一連の回路動作の後、
メタルパッド１４のレベルを測定し、論理゛ｌ“であれ
ば誤り訂正機能が動作したことが確認できる。
尚上記動作はシンドロームビット５ｌ−５ＩＴ１が全て
論理１０“であれば誤り訂正符号に誤りが無いものとし
て符号化されている場合を挙げ、このようなシンドロー
ムビットを、判定回路を構成するオア回路１１に直接入
力したが、逆に論理町“から論理″０“に変化すること
によって誤りが含まれていることを示す誤り訂正符号化
の場合は、シンドロームビットの否定信号が上記オア回
路１１に入力される。
論理１０“であれば誤り訂正符号に誤りが無いものとし
て符号化されている場合を挙げ、このようなシンドロー
ムビットを、判定回路を構成するオア回路１１に直接入
力したが、逆に論理町“から論理″０“に変化すること
によって誤りが含まれていることを示す誤り訂正符号化
の場合は、シンドロームビットの否定信号が上記オア回
路１１に入力される。
上記オア回路１１の出力が論理ゝゝ０“からＪＬＬへ変
化することを検出することによって、集積回路がたとえ
良品デバイスと判定された場合でも、誤り訂正機能が動
作した結果であることが判定できる。該判定結果はノア
回路１２及び否定回路１３からなる記憶回路に保持され
るため、通常の動作検査の後でメタルパッド１４により
記憶回路の出力信号を検査することにより、誤り訂正機
能が作動したことを判定することができる。
化することを検出することによって、集積回路がたとえ
良品デバイスと判定された場合でも、誤り訂正機能が動
作した結果であることが判定できる。該判定結果はノア
回路１２及び否定回路１３からなる記憶回路に保持され
るため、通常の動作検査の後でメタルパッド１４により
記憶回路の出力信号を検査することにより、誤り訂正機
能が作動したことを判定することができる。
更に１．シンドロームビットＳ１〜Ｓｍが全て１０“に
戻っている状態で、引き続き誤シ訂正機能が動作するか
を判定すΣ場合は、メタルパッド１４を外部から強制的
にｖ′０“にすることでノア回路１２と否定回路Ｉ３で
構成される記憶回路を初期化でき、メタルパッド１４を
開放した後回路動作を開始すれば同様に誤り訂正機能が
動作したことを確認することができる。
戻っている状態で、引き続き誤シ訂正機能が動作するか
を判定すΣ場合は、メタルパッド１４を外部から強制的
にｖ′０“にすることでノア回路１２と否定回路Ｉ３で
構成される記憶回路を初期化でき、メタルパッド１４を
開放した後回路動作を開始すれば同様に誤り訂正機能が
動作したことを確認することができる。
又、シンドロームビット６１〜Ｓｍの少くともひとつが
町”で誤り検出状態であるように符号化されている場合
は、メタルパッド１４を外部から強制的にｌｌ０“にし
た後開放し、レベル測定をすれば１１“に戻る為、′誤
り検出状態であることが判明できる。
町”で誤り検出状態であるように符号化されている場合
は、メタルパッド１４を外部から強制的にｌｌ０“にし
た後開放し、レベル測定をすれば１１“に戻る為、′誤
り検出状態であることが判明できる。
第３図は上記判定回路をＣＭＯ８回路で構成した実施例
を示す。シンドロームビット５１−５ｍが各ゲートに入
力されたＮチャネルＭＯ５ＦＥＴが設けられ、該Ｎチャ
ネルＭＯ５ＦＥＴの出力はＣＭＯＳインバータがクロス
接続されてなるフリップフロップに入力され、該フリッ
プフロップの出力がメタルパッド１４に出力される。
を示す。シンドロームビット５１−５ｍが各ゲートに入
力されたＮチャネルＭＯ５ＦＥＴが設けられ、該Ｎチャ
ネルＭＯ５ＦＥＴの出力はＣＭＯＳインバータがクロス
接続されてなるフリップフロップに入力され、該フリッ
プフロップの出力がメタルパッド１４に出力される。
く効 果〉
以上本発明によれば、誤シ訂正機能を内蔵した集積回路
において、簡単な回路を付加することによって誤り訂正
機能の作動状況を検出することができ、良品デバイスが
不良デバイスの誤り訂正によって得られたものであるか
否かをチェックすることができ、集積回路の品質管理を
確実にすることができる。
において、簡単な回路を付加することによって誤り訂正
機能の作動状況を検出することができ、良品デバイスが
不良デバイスの誤り訂正によって得られたものであるか
否かをチェックすることができ、集積回路の品質管理を
確実にすることができる。
第１図は誤り訂正機能を内蔵する集積回路の要部を示す
ブロック図、第２図は本発明による誤り訂正機能判定回
路の一実施碗を示すブロック図、第３図は第２図の具体
的な一回路例を示す図である。 ｓｌＮＳｍ：シンドロームビット、ｌｌ：オア回路、１
２：ノア回路、Ｉ３：否定回路、１４：メタルパッド。
ブロック図、第２図は本発明による誤り訂正機能判定回
路の一実施碗を示すブロック図、第３図は第２図の具体
的な一回路例を示す図である。 ｓｌＮＳｍ：シンドロームビット、ｌｌ：オア回路、１
２：ノア回路、Ｉ３：否定回路、１４：メタルパッド。
Claims (1)
- 【特許請求の範囲】 ｌ）誤り訂正機能を内蔵する半導体集積回路において、
誤り訂正機能が動作したか否かを判定する回路を設けて
なり、誤シ訂正機能の動作状況を確認し得ることを特徴
とする誤り訂正機能内蔵半導体集積回路。 ２）前記誤り訂正機能が動作したか否かを判定する回路
は、誤り訂正符号から生成されるシンドロームビットに
基いた信号が入力された７７回路を含んでなシ、該オア
回路出力の変化を検出して誤り訂正機能が動作したこと
を判定することを特徴とする請求の範囲第１項記載の誤
り訂正機能内蔵半導体集積回路。 ３）前記誤り訂正機能が動作したか否かを判定する回路
は、前記オア回路の出力の変化を記憶する記憶回路を内
蔵してなることを特徴とする請求の範囲第２項記載の誤
シ訂正機能内蔵半導体集積回路。 ４）前記記憶回路は、前記オア回路の出力を一方の入力
とするノア回路と、該ノア回路出力を入力とし、−出力
を上記ノア回路の他方の入力端に与えてなる否定回路を
含んでなることを特徴と □する請求の範囲第３項記載
の誤シ訂正機能内蔵半導体集積回路。 ５）前記誤り訂正様価が動作したか否かを判定する回路
に含まれたノア回路又は否定回路の出力がメタルパッド
に接続されてなることを特徴とする請求の範囲第４項記
載の誤り訂正機能内蔵半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59075542A JPS60219700A (ja) | 1984-04-13 | 1984-04-13 | 誤り訂正機能内蔵半導体集積回路 |
| US06/723,507 US4706248A (en) | 1984-04-13 | 1985-04-15 | Semiconductor integrated circuit with error correction function incorporated therein |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59075542A JPS60219700A (ja) | 1984-04-13 | 1984-04-13 | 誤り訂正機能内蔵半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60219700A true JPS60219700A (ja) | 1985-11-02 |
| JPH0157440B2 JPH0157440B2 (ja) | 1989-12-05 |
Family
ID=13579188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59075542A Granted JPS60219700A (ja) | 1984-04-13 | 1984-04-13 | 誤り訂正機能内蔵半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4706248A (ja) |
| JP (1) | JPS60219700A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01201736A (ja) * | 1988-02-08 | 1989-08-14 | Mitsubishi Electric Corp | マイクロコンピュータ |
| US4926426A (en) * | 1988-08-30 | 1990-05-15 | Unisys Corporation | Error correction check during write cycles |
| US4983818A (en) * | 1989-01-30 | 1991-01-08 | Metrologic Instruments, Inc. | Data acquisition system with laser scanner module |
| US5515383A (en) * | 1991-05-28 | 1996-05-07 | The Boeing Company | Built-in self-test system and method for self test of an integrated circuit |
| US7051264B2 (en) * | 2001-11-14 | 2006-05-23 | Monolithic System Technology, Inc. | Error correcting memory and method of operating same |
| US7392456B2 (en) * | 2004-11-23 | 2008-06-24 | Mosys, Inc. | Predictive error correction code generation facilitating high-speed byte-write in a semiconductor memory |
| JP2009093714A (ja) * | 2007-10-04 | 2009-04-30 | Panasonic Corp | 半導体記憶装置 |
| US20110219266A1 (en) * | 2010-03-04 | 2011-09-08 | Qualcomm Incorporated | System and Method of Testing an Error Correction Module |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5833577B2 (ja) * | 1977-03-17 | 1983-07-20 | 富士通株式会社 | 集積回路 |
| US4277844A (en) * | 1979-07-26 | 1981-07-07 | Storage Technology Corporation | Method of detecting and correcting errors in digital data storage systems |
| US4355391A (en) * | 1980-03-31 | 1982-10-19 | Texas Instruments Incorporated | Apparatus and method of error detection and/or correction in a data set |
| US4335459A (en) * | 1980-05-20 | 1982-06-15 | Miller Richard L | Single chip random access memory with increased yield and reliability |
| US4417339A (en) * | 1981-06-22 | 1983-11-22 | Burroughs Corporation | Fault tolerant error correction circuit |
| DE3317642A1 (de) * | 1982-05-21 | 1983-11-24 | International Computers Ltd., London | Datenverarbeitungseinrichtung |
| JPS58219852A (ja) * | 1982-06-15 | 1983-12-21 | Toshiba Corp | エラ−訂正回路 |
| US4561095A (en) * | 1982-07-19 | 1985-12-24 | Fairchild Camera & Instrument Corporation | High-speed error correcting random access memory system |
-
1984
- 1984-04-13 JP JP59075542A patent/JPS60219700A/ja active Granted
-
1985
- 1985-04-15 US US06/723,507 patent/US4706248A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4706248A (en) | 1987-11-10 |
| JPH0157440B2 (ja) | 1989-12-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |