JP2675159B2 - Ｌｓｉ試験装置およびｌｓｉ試験方法 - Google Patents
Ｌｓｉ試験装置およびｌｓｉ試験方法Info
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- JP2675159B2 JP2675159B2 JP1268972A JP26897289A JP2675159B2 JP 2675159 B2 JP2675159 B2 JP 2675159B2 JP 1268972 A JP1268972 A JP 1268972A JP 26897289 A JP26897289 A JP 26897289A JP 2675159 B2 JP2675159 B2 JP 2675159B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、LSI試験装置およびLSI試験方法に関するも
のである。
のである。
LSI試験装置における従来のタイミング補正方法につ
いて、第２図を用いて説明する。第２図は、２チャンネ
ル分のLSI試験装置を示したものである。
いて、第２図を用いて説明する。第２図は、２チャンネ
ル分のLSI試験装置を示したものである。
この試験装置は、タイミング発生器201、複数個の論
理波形生成回路群202、遅延回路群203,211、ドライバ回
路群204,215、コンパレータ回路群207,210、論理値判定
回路群206,209、および切換えリレー群205,208,212,216
より構成される。第２図において、タイミング発生器20
1は、被試験LSIに印加する試験信号のタイミングを決定
する数種のタイミングクロック220−1,2を発生し、論理
波形生成回路群202−1,2では、このクロックを用いて所
望の論理波形を生成する。ドライバ回路204は、この論
理波形を、適切な電圧レベル、立上りあるいは立下り時
間を有する試験信号に変換し、切換えリレー205を介
し、信号ライン221を通じて被試験LSIへ印加するもので
ある。
理波形生成回路群202、遅延回路群203,211、ドライバ回
路群204,215、コンパレータ回路群207,210、論理値判定
回路群206,209、および切換えリレー群205,208,212,216
より構成される。第２図において、タイミング発生器20
1は、被試験LSIに印加する試験信号のタイミングを決定
する数種のタイミングクロック220−1,2を発生し、論理
波形生成回路群202−1,2では、このクロックを用いて所
望の論理波形を生成する。ドライバ回路204は、この論
理波形を、適切な電圧レベル、立上りあるいは立下り時
間を有する試験信号に変換し、切換えリレー205を介
し、信号ライン221を通じて被試験LSIへ印加するもので
ある。
被試験LSIからの応答を判定する系では、信号ライン2
22から入力された応答信号をリレーを介して、コンパレ
ータ回路210へ入力する。コンパレータ回路210では、所
定の電圧レベルと比較して、結果（論理信号）を論理値
判定回路209へ供給する。論理値判定回路209は、タイミ
ング発生器201からのストローブクロック220−4,5によ
りこの結果をサンプリングし、予め与えられる期待値と
の一致あるいは不一致を判定する。
22から入力された応答信号をリレーを介して、コンパレ
ータ回路210へ入力する。コンパレータ回路210では、所
定の電圧レベルと比較して、結果（論理信号）を論理値
判定回路209へ供給する。論理値判定回路209は、タイミ
ング発生器201からのストローブクロック220−4,5によ
りこの結果をサンプリングし、予め与えられる期待値と
の一致あるいは不一致を判定する。
また、以上に述べた印加、および判定の動作は、タイ
ミング発生器201が発生するテスト周期クロックによっ
て規定されるテストサイクル（以下、サイクルと称す）
毎に、行われるものである。
ミング発生器201が発生するテスト周期クロックによっ
て規定されるテストサイクル（以下、サイクルと称す）
毎に、行われるものである。
遅延回路203には、遅延量を制御する遅延データとし
て、数ビットのディジタルデータが与えられ、ドライバ
回路204に与えられる論理波形の遅延時間を変えること
により、被試験LSIに印加される試験信号相互の位相ず
れ（以下、スキューと称す）を微調整し、所望の位相差
で試験信号を出力する。遅延回路211−1,2は、同様にス
トローブクロック220−4,5のスキューを微調整し、所望
の位相差で論理値判定回路群209がサンプリング出来る
ようにするためのものである。
て、数ビットのディジタルデータが与えられ、ドライバ
回路204に与えられる論理波形の遅延時間を変えること
により、被試験LSIに印加される試験信号相互の位相ず
れ（以下、スキューと称す）を微調整し、所望の位相差
で試験信号を出力する。遅延回路211−1,2は、同様にス
トローブクロック220−4,5のスキューを微調整し、所望
の位相差で論理値判定回路群209がサンプリング出来る
ようにするためのものである。
次に、これらのスキューを補正する手順を説明する。
試験信号を印加する系では、リレー205−１を切り換え
て、ドライバ回路204−１からの試験信号が、リレー208
を介して補正用コンパレータ回路207に入力されるよう
にする。一方、遅延回路203−１には種々の遅延データ
を設定する事により、ドライバ回路204−１に与えられ
る論理波形の遅延時間を変化させ、補正用論理値判定回
路206では、入力されている補正用ストローブクロック2
20−３のタイミング設定値を固定してサンプリングを行
い、一致／不一致の比較を行う。すなわち、補正用スト
ローブクロック220−３を基準として、入力されるドラ
イバ波形の遅延時間を変化させつつサンプリングを行
い、一致から不一致あるいは、不一致から一致に比較結
果が変化する点を検出し、この変化点を与える遅延デー
タを得て、この遅延データを遅延回路203に設定する。
この手順を、２チャンネル以降について繰り返してゆけ
ば、ドライバ回路群204より出力される試験信号のスキ
ューを除去することができる。
試験信号を印加する系では、リレー205−１を切り換え
て、ドライバ回路204−１からの試験信号が、リレー208
を介して補正用コンパレータ回路207に入力されるよう
にする。一方、遅延回路203−１には種々の遅延データ
を設定する事により、ドライバ回路204−１に与えられ
る論理波形の遅延時間を変化させ、補正用論理値判定回
路206では、入力されている補正用ストローブクロック2
20−３のタイミング設定値を固定してサンプリングを行
い、一致／不一致の比較を行う。すなわち、補正用スト
ローブクロック220−３を基準として、入力されるドラ
イバ波形の遅延時間を変化させつつサンプリングを行
い、一致から不一致あるいは、不一致から一致に比較結
果が変化する点を検出し、この変化点を与える遅延デー
タを得て、この遅延データを遅延回路203に設定する。
この手順を、２チャンネル以降について繰り返してゆけ
ば、ドライバ回路群204より出力される試験信号のスキ
ューを除去することができる。
被試験LSIからの応答を判定する系では、タイミング
設定を固定にした補正用ドライバ回路215からの出力波
形が、リレー216,212−１を介して、コンパレータ回路2
10−１に入力されるようにする。論理値判定回路209で
は、遅延回路211−１の設定値を可変してサンプリング
し、比較結果から一致から不一致、あるいは不一致から
一致に変化する点を検出し、この変化点を与える遅延デ
ータを遅延回路211−１に設定する。この手順を、２チ
ャンネル以降について繰り返してゆけば、論理値判定回
路群209におけるストローブクロック220−4,5のスキュ
ーを除去することが可能である。
設定を固定にした補正用ドライバ回路215からの出力波
形が、リレー216,212−１を介して、コンパレータ回路2
10−１に入力されるようにする。論理値判定回路209で
は、遅延回路211−１の設定値を可変してサンプリング
し、比較結果から一致から不一致、あるいは不一致から
一致に変化する点を検出し、この変化点を与える遅延デ
ータを遅延回路211−１に設定する。この手順を、２チ
ャンネル以降について繰り返してゆけば、論理値判定回
路群209におけるストローブクロック220−4,5のスキュ
ーを除去することが可能である。
このようなLSI試験装置を用いて、スキュー補正を行
った場合の不具合を説明する。
った場合の不具合を説明する。
従来、被試験LSIに複数のチャネルを用いて試験信号
を印加する場合、それぞれのチャネルに所定の遅延量を
設定してチャネル間で生ずる時間差を補正（スキュー補
正）している。その方法は、遅延量を順次変化させて試
験信号を出力し、各試験信号の所定時間における値を検
出し、その値が変化した場合の遅延量をチャネルに設定
するものである。このように基準となる時間に対して各
試験信号の立上り時間を揃えれば、各チャネル間の時間
差を補正することができる。
を印加する場合、それぞれのチャネルに所定の遅延量を
設定してチャネル間で生ずる時間差を補正（スキュー補
正）している。その方法は、遅延量を順次変化させて試
験信号を出力し、各試験信号の所定時間における値を検
出し、その値が変化した場合の遅延量をチャネルに設定
するものである。このように基準となる時間に対して各
試験信号の立上り時間を揃えれば、各チャネル間の時間
差を補正することができる。
しかし、試験信号は時間的なゆらぎ（ジッタ）が存在
する。
する。
これは、同じタイミングで試験信号を出力しようと設
定しても、実際には、そのタイミングよりも早い試験信
号や遅い試験信号が出力されることを意味する。
定しても、実際には、そのタイミングよりも早い試験信
号や遅い試験信号が出力されることを意味する。
従って、従来の方法により各チャネル間の時間差を補
正（スキュー補正）すると、理想的な遅延量の試験信号
ではなく、それよりもタイミングの早い（もしくは遅
い）試験信号を対象としてスキュー補正してしまう場合
がある。その一例を第４図に示す。第４図は理想的な遅
延量の試験信号Ａ−１、Ｂ−１を対象としてスキュー補
正できずに、それぞれのゆらいだ状態Ａ−２、Ｂ−２で
スキュー補正した例である。また、スキュー補正終了後
に得られた遅延データを遅延回路203−１、203−２に設
定し、チャネル１とチャネル２のドライバ回路204−
１、２より、数サイクルに渡って出力された試験信号
の、立上りエッジ部分を便宜的に一つのサイクルにプロ
ットしている。
正（スキュー補正）すると、理想的な遅延量の試験信号
ではなく、それよりもタイミングの早い（もしくは遅
い）試験信号を対象としてスキュー補正してしまう場合
がある。その一例を第４図に示す。第４図は理想的な遅
延量の試験信号Ａ−１、Ｂ−１を対象としてスキュー補
正できずに、それぞれのゆらいだ状態Ａ−２、Ｂ−２で
スキュー補正した例である。また、スキュー補正終了後
に得られた遅延データを遅延回路203−１、203−２に設
定し、チャネル１とチャネル２のドライバ回路204−
１、２より、数サイクルに渡って出力された試験信号
の、立上りエッジ部分を便宜的に一つのサイクルにプロ
ットしている。
理想的な遅延量の試験信号Ａ−１、Ｂ−１を対象とし
てスキュー補正ができれば、出力される各試験信号がゆ
らいだとしても、チャネル間での時間差はさほど問題と
ならない（第５図参照）。
てスキュー補正ができれば、出力される各試験信号がゆ
らいだとしても、チャネル間での時間差はさほど問題と
ならない（第５図参照）。
しかし、第４図に示すように、それぞれがゆらいだ状
態の試験信号Ａ−２、Ｂ−２を対象としてスキュー補正
すると、それぞれが実際に有する遅延量の試験信号Ａ−
１、Ｂ−１を中心にしてゆらいだ試験信号が出力され、
第５図に比べて、チャネル間の時間差が拡大する。
態の試験信号Ａ−２、Ｂ−２を対象としてスキュー補正
すると、それぞれが実際に有する遅延量の試験信号Ａ−
１、Ｂ−１を中心にしてゆらいだ試験信号が出力され、
第５図に比べて、チャネル間の時間差が拡大する。
すなわち、時間的なゆらぎの生じた試験信号を対象と
してスキュー補正を行うと、理想的な状態に比べてチャ
ネル間の時間差が拡大してしまい、試験精度が劣化して
しまう。これは、コンパレータ回路に不確定時間幅があ
る場合も同様で、この不確定時間幅の中心を基準として
スキュー補正が行われず、不確定時間幅の端と端でスキ
ュー補正がおこなわれ、精度が劣化してしまうことがあ
る。
してスキュー補正を行うと、理想的な状態に比べてチャ
ネル間の時間差が拡大してしまい、試験精度が劣化して
しまう。これは、コンパレータ回路に不確定時間幅があ
る場合も同様で、この不確定時間幅の中心を基準として
スキュー補正が行われず、不確定時間幅の端と端でスキ
ュー補正がおこなわれ、精度が劣化してしまうことがあ
る。
さらに、前述の遅延回路群203,211への遅延データ設
定は、タイミング発生器201より発生されるクロックと
は非同期に、例えばマイクロコンピュータ等を用いて行
われるため、極めて低速であり、スキュー補正に多くの
時間を要した。
定は、タイミング発生器201より発生されるクロックと
は非同期に、例えばマイクロコンピュータ等を用いて行
われるため、極めて低速であり、スキュー補正に多くの
時間を要した。
なお、この種の装置として関連するものには、例えば
特開昭58−32178号公報が、挙げられる。
特開昭58−32178号公報が、挙げられる。
上記従来技術は、試験信号のジッタおよびコンパレー
タ回路の不確定時間幅による試験精度劣化を補正するこ
と、スキュー補正を短時間で行うことについて考慮され
ていなかった。本発明の目的は、これらの不具合を解消
したLSI試験装置およびLSI試験方法を提供することにあ
る。
タ回路の不確定時間幅による試験精度劣化を補正するこ
と、スキュー補正を短時間で行うことについて考慮され
ていなかった。本発明の目的は、これらの不具合を解消
したLSI試験装置およびLSI試験方法を提供することにあ
る。
上記目的を達成するために、複数のクロックを発生す
るクロック発生手段と、該クロックを用いて所望の論理
波形を生成する論理波形生成手段と、該論理波形を用い
て被試験LSIに印加する試験信号を生成する試験信号生
成手段と所定の遅延時間を設定することで該論理波形を
遅延させる遅延手段と、該遅延手段により遅延された試
験信号を所定のストローブ信号によりサンプリングして
所定値との一致もしくは／および不一致を比較する手段
と、該一致もしくは／および不一致の回数を計数する手
段と、該一致もしくは／および不一致した回数が所定回
数以上となる変化点を検出して該変化点に相当する遅延
時間を該遅延手段に設定する手段とを備え、該遅延手段
に異なる遅延時間を順次設定して各遅延された試験信号
を複数回出力することにより、各遅延時間に対する試験
信号の一致もしくは／および不一致の回数が所定回数以
上となる変化点を検出して該変化点に相当する遅延時間
を該遅延手段に設定して被試験LSIに試験信号を印加す
るよう構成するものである。
るクロック発生手段と、該クロックを用いて所望の論理
波形を生成する論理波形生成手段と、該論理波形を用い
て被試験LSIに印加する試験信号を生成する試験信号生
成手段と所定の遅延時間を設定することで該論理波形を
遅延させる遅延手段と、該遅延手段により遅延された試
験信号を所定のストローブ信号によりサンプリングして
所定値との一致もしくは／および不一致を比較する手段
と、該一致もしくは／および不一致の回数を計数する手
段と、該一致もしくは／および不一致した回数が所定回
数以上となる変化点を検出して該変化点に相当する遅延
時間を該遅延手段に設定する手段とを備え、該遅延手段
に異なる遅延時間を順次設定して各遅延された試験信号
を複数回出力することにより、各遅延時間に対する試験
信号の一致もしくは／および不一致の回数が所定回数以
上となる変化点を検出して該変化点に相当する遅延時間
を該遅延手段に設定して被試験LSIに試験信号を印加す
るよう構成するものである。
もしくは、所定の遅延量をそれぞれ設定した複数のチ
ャネルを用いて被試験LSIに試験信号を印加し、該被試
験LSIの応答信号を所定の期待値と比較するLSI試験方法
であって、該各チャネルに所定の遅延量を設定する上
で、各チャネルの遅延量を変化させながら、各遅延量に
よる試験信号を複数回出力し、該出力された各試験信号
を基準となるストローブ信号を用いてサンプリングして
所定値との一致もしくは／および不一致を比較してその
回数を計数し、該回数が所定回数以上となる変化点を各
チャネル毎に検出して該変化点に相当する遅延時間をそ
れぞれのチャネルに設定するものである。
ャネルを用いて被試験LSIに試験信号を印加し、該被試
験LSIの応答信号を所定の期待値と比較するLSI試験方法
であって、該各チャネルに所定の遅延量を設定する上
で、各チャネルの遅延量を変化させながら、各遅延量に
よる試験信号を複数回出力し、該出力された各試験信号
を基準となるストローブ信号を用いてサンプリングして
所定値との一致もしくは／および不一致を比較してその
回数を計数し、該回数が所定回数以上となる変化点を各
チャネル毎に検出して該変化点に相当する遅延時間をそ
れぞれのチャネルに設定するものである。
このように、順次、遅延回路の設定値を変え、複数の
試験信号に対してサンプリング、比較判定の動作を繰り
返すことにより、ジッタあるいは不確定時間幅の中心が
求められるようにしたものである。
試験信号に対してサンプリング、比較判定の動作を繰り
返すことにより、ジッタあるいは不確定時間幅の中心が
求められるようにしたものである。
さらに、スキュー補正を短時間で行うために、遅延回
路への遅延データの設定、判定結果の記憶手段への取り
込みを、タイミング発生器から発生されるクロックで行
うようにした。
路への遅延データの設定、判定結果の記憶手段への取り
込みを、タイミング発生器から発生されるクロックで行
うようにした。
複数回のサンプリングおよび比較判定により、一致と
不一致の出現回数が半分ずつとなる時の遅延回路の設定
値を知る事ができ、ジッタあるいは不確定時間幅の中心
値にてスキュー補正が可能となった。
不一致の出現回数が半分ずつとなる時の遅延回路の設定
値を知る事ができ、ジッタあるいは不確定時間幅の中心
値にてスキュー補正が可能となった。
また、タイミング発生器より発生されるクロックを用
いて、遅延回路への遅延データの設定、判定結果の記憶
手段への取り込みを行う事により、スキュー補正の高速
化が可能となった。
いて、遅延回路への遅延データの設定、判定結果の記憶
手段への取り込みを行う事により、スキュー補正の高速
化が可能となった。
以下、本発明の一実施例を第１図，第３図を用いて説
明する。第１図は本実施例の構成ブロック図であり、第
２図と対応する部分には同一符号を付して説明は省略す
る。本実施例においては、遅延回路群203,211に遅延デ
ータを設定するための遅延制御回路101,105、コンパレ
ータ回路207,210の出力結果をサンプリングして一致
（あるいは不一致）のサイクル数が規定回数以上である
かを検出するサイクル数検出回路103,106、このサイク
ル検出回路の検出結果を格納する記憶回路102,104が設
けられる。遅延制御回路101,105は、タイミング発生器2
01より発生されるクロックの一つ、例えば本実施例で
は、テスト周期クロック110に同期して各サイクル毎
に、遅延データを遅延回路203,211に設定する。設定手
順は、複数サイクルの間、値が一定の遅延データを与え
続け、次の複数サイクルは、別の値の遅延データを与え
るということを順次繰り返して行うものである（以下、
この一定の遅延データが与え続けられる一連のサイクル
を同一設定サイクルセットと称する）。即ち、本遅延制
御回路は、予め、同一設定サイクルセットの数と、同一
設定サイクルセット中のサイクル数とを設定することが
でき、この設定に従って、遅延データを設定するもので
ある。このような遅延制御回路としては、例えば公知の
バイナリカウンタをテスト周期クロック110で駆動し、
上位ビットを遅延データ供給用ビットとして使用すれば
良い。例えば、遅延回路のデータビット幅が６ビット
で、遅延制御回路として10ビットのバイナリカウンタを
用いた場合には、下位４ビットのカウント数に相当する
16サイクルの間は、遅延データ（上位６ビット）が一定
の値であり、16サイクル毎に＋１あるいは−１され、同
一設定サイクルセットの数は、64である。また、予め下
位４ビット、および上位６ビットに適切な初期値を与え
ておけば、夫々、同一設定サイクルセット中のサイクル
数、および同一設定サイクルセットの数を変えることが
可能である。
明する。第１図は本実施例の構成ブロック図であり、第
２図と対応する部分には同一符号を付して説明は省略す
る。本実施例においては、遅延回路群203,211に遅延デ
ータを設定するための遅延制御回路101,105、コンパレ
ータ回路207,210の出力結果をサンプリングして一致
（あるいは不一致）のサイクル数が規定回数以上である
かを検出するサイクル数検出回路103,106、このサイク
ル検出回路の検出結果を格納する記憶回路102,104が設
けられる。遅延制御回路101,105は、タイミング発生器2
01より発生されるクロックの一つ、例えば本実施例で
は、テスト周期クロック110に同期して各サイクル毎
に、遅延データを遅延回路203,211に設定する。設定手
順は、複数サイクルの間、値が一定の遅延データを与え
続け、次の複数サイクルは、別の値の遅延データを与え
るということを順次繰り返して行うものである（以下、
この一定の遅延データが与え続けられる一連のサイクル
を同一設定サイクルセットと称する）。即ち、本遅延制
御回路は、予め、同一設定サイクルセットの数と、同一
設定サイクルセット中のサイクル数とを設定することが
でき、この設定に従って、遅延データを設定するもので
ある。このような遅延制御回路としては、例えば公知の
バイナリカウンタをテスト周期クロック110で駆動し、
上位ビットを遅延データ供給用ビットとして使用すれば
良い。例えば、遅延回路のデータビット幅が６ビット
で、遅延制御回路として10ビットのバイナリカウンタを
用いた場合には、下位４ビットのカウント数に相当する
16サイクルの間は、遅延データ（上位６ビット）が一定
の値であり、16サイクル毎に＋１あるいは−１され、同
一設定サイクルセットの数は、64である。また、予め下
位４ビット、および上位６ビットに適切な初期値を与え
ておけば、夫々、同一設定サイクルセット中のサイクル
数、および同一設定サイクルセットの数を変えることが
可能である。
サイクル数検出回路103,106、および記憶回路102,104
は、例えば第３図のように構成される。回路302は、コ
ンパレータ回路からの出力を期待値と比較するものであ
り、例えば、一致した場合には０を、不一致の場合には
１を出力する。フリップフロップ（以下、FFと称す）30
3は、この０あるいは、１の信号を、補正用ストローブ
クロック220−３によりサンプリングする。後段の論理
ゲート305では、サンプリング結果が１である時だけ、
テスト周期クロック110を通過させる。すなわち、論理
ゲート305から出力されるクロックパルスの数が、サン
プリング結果として１が検出されたサイクルの数とな
る。このクロックパルスの数をカウンタ308により計数
することにより、サンプリング結果が１であるサイクル
の数を検出することができる。検出結果はカウンタ308
のデータ出力を通じて、比較器307に入力され、回数レ
ジスタ309の出力と比較される。回数レジスタ309には、
予め特定の回数が設定されており、比較器307では、カ
ウンタ308の出力が設定レジスタ309に設定された値より
小さい時には０を、大きくなった時には１を、記憶回路
であるシフトレジスタ306のシリアル入力に供給する。
は、例えば第３図のように構成される。回路302は、コ
ンパレータ回路からの出力を期待値と比較するものであ
り、例えば、一致した場合には０を、不一致の場合には
１を出力する。フリップフロップ（以下、FFと称す）30
3は、この０あるいは、１の信号を、補正用ストローブ
クロック220−３によりサンプリングする。後段の論理
ゲート305では、サンプリング結果が１である時だけ、
テスト周期クロック110を通過させる。すなわち、論理
ゲート305から出力されるクロックパルスの数が、サン
プリング結果として１が検出されたサイクルの数とな
る。このクロックパルスの数をカウンタ308により計数
することにより、サンプリング結果が１であるサイクル
の数を検出することができる。検出結果はカウンタ308
のデータ出力を通じて、比較器307に入力され、回数レ
ジスタ309の出力と比較される。回数レジスタ309には、
予め特定の回数が設定されており、比較器307では、カ
ウンタ308の出力が設定レジスタ309に設定された値より
小さい時には０を、大きくなった時には１を、記憶回路
であるシフトレジスタ306のシリアル入力に供給する。
シフトレジスタ306への書き込みは、論理ゲート304を
用いて、カウンタ301のカウントアップ信号が出力され
た時にテスト周期クロック110を通過させ、書き込みク
ロックとしている。カウンタ301は、テスト周期クロッ
ク110を計数しており、予め初期値として、前述の遅延
制御回路用カウンタ101,105の下位ビットに与える初期
値と同一値を設定すれば、同一設定サイクルセット中の
最終サイクルにて、書き込みクロックが出力される。こ
の時、同一設定サイクルセット中で１と検出されるサイ
クル数が、回数レジスタ309に設定した値よりも大きけ
れば、シフトレジスタ306の１ビットに１が書き込ま
れ、小さければ０が、順次、シリアルに書き込まれる。
例えば、回数レジスタ309に設定する値を、カウンタ301
の設定値の半分にしておけば、同一設定サイクルセット
中で０あるいは１のどちらか多く検出された方の論理値
がシフトレジスタに書き込まれることになる。
用いて、カウンタ301のカウントアップ信号が出力され
た時にテスト周期クロック110を通過させ、書き込みク
ロックとしている。カウンタ301は、テスト周期クロッ
ク110を計数しており、予め初期値として、前述の遅延
制御回路用カウンタ101,105の下位ビットに与える初期
値と同一値を設定すれば、同一設定サイクルセット中の
最終サイクルにて、書き込みクロックが出力される。こ
の時、同一設定サイクルセット中で１と検出されるサイ
クル数が、回数レジスタ309に設定した値よりも大きけ
れば、シフトレジスタ306の１ビットに１が書き込ま
れ、小さければ０が、順次、シリアルに書き込まれる。
例えば、回数レジスタ309に設定する値を、カウンタ301
の設定値の半分にしておけば、同一設定サイクルセット
中で０あるいは１のどちらか多く検出された方の論理値
がシフトレジスタに書き込まれることになる。
一例として、同一設定サイクルセットの数が64、一つ
の同一設定サイクルセットが128サイクルで構成される
時の、試験信号を印加する系のスキュー補正について、
以下に述べる。遅延制御回路101,105は、下位７ビッ
ト、上位６ビットのダウンカウンタであり、下位の設定
値は127である。
の同一設定サイクルセットが128サイクルで構成される
時の、試験信号を印加する系のスキュー補正について、
以下に述べる。遅延制御回路101,105は、下位７ビッ
ト、上位６ビットのダウンカウンタであり、下位の設定
値は127である。
サイクル数検出回路103内のカウンタ301は同一設定サ
イクルセットが128サイクルで構成されるため７ビッ
ト、カウンタ308はこの128サイクル中の全てのサイクル
において１が検出される可能性があるため７ビット、で
あればよい。初期値は、アップカウンタであればともに
０でよい。記憶回路102であるシフトレジスタ306のビッ
ト数は、少なくとも、同一設定サイクルセットの数と同
数とする必要があるため、64ビットである。回数レジス
タ309は、128サイクル中の64サイクル以上が１であれ
ば、シフトレジスタ306に１が書き込まれる様に、63を
設定する。
イクルセットが128サイクルで構成されるため７ビッ
ト、カウンタ308はこの128サイクル中の全てのサイクル
において１が検出される可能性があるため７ビット、で
あればよい。初期値は、アップカウンタであればともに
０でよい。記憶回路102であるシフトレジスタ306のビッ
ト数は、少なくとも、同一設定サイクルセットの数と同
数とする必要があるため、64ビットである。回数レジス
タ309は、128サイクル中の64サイクル以上が１であれ
ば、シフトレジスタ306に１が書き込まれる様に、63を
設定する。
次に、リレー205−1,208を切り換えて、試験信号が補
正用コンパレータ207に入力される様にしておき、タイ
ミング発生器201より、テスト周期クロック110、タイミ
ングクロック222−１、補正用ストローブクロック220−
３を発生させ、論理波形生成回路202−１により所望の
論理波形を作成する。遅延制御回路101では、０から63
までの遅延データを同一設定サイクルセット毎に、即ち
128サイクル毎に切り換えて、遅延回路203−１に供給す
る。従って、試験波形の遅延量が、128サイクル毎に増
やされて補正用コンパレータ207に入力される。サイク
ル数検出回路103では、補正用コンパレータ207からの信
号を、期待値と比較判定し、１サイクル毎に、FF303に
おいて補正用ストローブクロック220−３を用いてサン
プリングを行う。このサンプリング結果から、前述の様
に、128サイクル中で１となるサイクル数が検出され、6
4サイクル以上であれば１を、64サイクルより少なけれ
ば０を、記憶回路であるシフトレジスタ306に順次書き
込んでゆき、これを64回繰り返して１チャネル分を終了
し、以上のことを、最終チャネルまで繰り返して全チャ
ネル分のシフトレジスタの内容を得る。これまで説明し
てきた時間的なゆらぎは、一般には理想的な立上り時間
A1を中心に正規分布的に出現する。すなわち立上り時間
A1より早い試験信号と遅い試験信号がほぼ半分ずつ出現
する。従って、ジッタの中心値（立上り時間A1）がスト
ローブクロックのタイミングに近づけば近づくほど、０
と１とをほぼ半分づつ検出することとなる。これからし
てシフトレジスタ内のビット列が０から１に変化してい
る箇所に相当する遅延データの値を全ての遅延回路に再
設定すれば、第５図に示すようにジッタの中心値（Ａ−
１とＢ−１）でのスキュー補正が完了する。第５図は、
第４図と同様に、本方式によりスキュー補正を行った後
に得られた遅延データを遅延回路に再設定し、ドライバ
回路204−1,2より数サイクルに渡って出力させた試験信
号の立上りエッジ部分を一つのサイクルにブロットした
ものである。
正用コンパレータ207に入力される様にしておき、タイ
ミング発生器201より、テスト周期クロック110、タイミ
ングクロック222−１、補正用ストローブクロック220−
３を発生させ、論理波形生成回路202−１により所望の
論理波形を作成する。遅延制御回路101では、０から63
までの遅延データを同一設定サイクルセット毎に、即ち
128サイクル毎に切り換えて、遅延回路203−１に供給す
る。従って、試験波形の遅延量が、128サイクル毎に増
やされて補正用コンパレータ207に入力される。サイク
ル数検出回路103では、補正用コンパレータ207からの信
号を、期待値と比較判定し、１サイクル毎に、FF303に
おいて補正用ストローブクロック220−３を用いてサン
プリングを行う。このサンプリング結果から、前述の様
に、128サイクル中で１となるサイクル数が検出され、6
4サイクル以上であれば１を、64サイクルより少なけれ
ば０を、記憶回路であるシフトレジスタ306に順次書き
込んでゆき、これを64回繰り返して１チャネル分を終了
し、以上のことを、最終チャネルまで繰り返して全チャ
ネル分のシフトレジスタの内容を得る。これまで説明し
てきた時間的なゆらぎは、一般には理想的な立上り時間
A1を中心に正規分布的に出現する。すなわち立上り時間
A1より早い試験信号と遅い試験信号がほぼ半分ずつ出現
する。従って、ジッタの中心値（立上り時間A1）がスト
ローブクロックのタイミングに近づけば近づくほど、０
と１とをほぼ半分づつ検出することとなる。これからし
てシフトレジスタ内のビット列が０から１に変化してい
る箇所に相当する遅延データの値を全ての遅延回路に再
設定すれば、第５図に示すようにジッタの中心値（Ａ−
１とＢ−１）でのスキュー補正が完了する。第５図は、
第４図と同様に、本方式によりスキュー補正を行った後
に得られた遅延データを遅延回路に再設定し、ドライバ
回路204−1,2より数サイクルに渡って出力させた試験信
号の立上りエッジ部分を一つのサイクルにブロットした
ものである。
被試験LSIからの応答を判定する系においても、同様
な手順によりコンパレータ回路の不確定時間幅の中心値
での、ストローブクロックのスキュー補正が可能であ
る。
な手順によりコンパレータ回路の不確定時間幅の中心値
での、ストローブクロックのスキュー補正が可能であ
る。
以上、説明した様に、本実施例によれば、試験信号の
ジッタ、コンパレータ回路の不確定時間幅が存在する場
合においても、それらの中心値でのスキュー補正を高速
に行うことができる。
ジッタ、コンパレータ回路の不確定時間幅が存在する場
合においても、それらの中心値でのスキュー補正を高速
に行うことができる。
尚、説明の便宜上、チャネル数を限定して述べたが、
本発明は、チャネル数に制限を受けるものではない。
本発明は、チャネル数に制限を受けるものではない。
本発明によれば、試験信号のジッタあるいは、コンパ
レータ回路の不確定時間幅の中心値によるスキュー補正
を高速に行うことができ、試験精度の向上および試験時
間の低減が可能である。
レータ回路の不確定時間幅の中心値によるスキュー補正
を高速に行うことができ、試験精度の向上および試験時
間の低減が可能である。
【図面の簡単な説明】 第１図は、本発明の一実施例のブロック図、第２図は、
従来のLSI試験装置のブロック図、第３図は、サイクル
数検出回路の一例を示すブロック図、第４図は、本実施
例に示すLSI試験装置においてスキュー補正実行後にド
ライバ回路から出力される試験信号説明図、第５図は従
来の同じくドライバ回路から出力される試験信号説明図
である。 201……タイミング発生器、202……論理波形生成回路
群、203,211……遅延回路群、204,215……ドライバ回路
群、207,210……コンパレータ回路群、206,209……論理
値判定回路群、205,208,212,216……切換えリレー群、1
03,106……サイクル数検出回路、102,104……記憶回
路、306……シフトレジスタ、309……回数レジスタ、30
7……比較器、101,105……遅延制御回路用カウンタ、10
1……遅延制御回路、207……補正用コンパレータ、220
……補正用ストローブクロック、110……テスト周期ク
ロック、309……設定レジスタ、301,308……カウンタ、
222−１……タイミングクロック。
従来のLSI試験装置のブロック図、第３図は、サイクル
数検出回路の一例を示すブロック図、第４図は、本実施
例に示すLSI試験装置においてスキュー補正実行後にド
ライバ回路から出力される試験信号説明図、第５図は従
来の同じくドライバ回路から出力される試験信号説明図
である。 201……タイミング発生器、202……論理波形生成回路
群、203,211……遅延回路群、204,215……ドライバ回路
群、207,210……コンパレータ回路群、206,209……論理
値判定回路群、205,208,212,216……切換えリレー群、1
03,106……サイクル数検出回路、102,104……記憶回
路、306……シフトレジスタ、309……回数レジスタ、30
7……比較器、101,105……遅延制御回路用カウンタ、10
1……遅延制御回路、207……補正用コンパレータ、220
……補正用ストローブクロック、110……テスト周期ク
ロック、309……設定レジスタ、301,308……カウンタ、
222−１……タイミングクロック。
Claims (2)
- 【請求項１】複数のクロックを発生するクロック発生手
段と、該クロックを用いて所望の論理波形を生成する論
理波形生成手段と、該論理波形を用いて被試験LSIに印
加する試験信号を生成する試験信号生成手段と所定の遅
延時間を設定することで該論理波形を遅延させる遅延手
段と、該遅延手段により遅延された試験信号を所定のス
トローブ信号によりサンプリングして所定値との一致も
しくは／および不一致を比較する手段と、該一致もしく
は／および不一致の回数を計数する手段と、該一致もし
くは／および不一致した回数が所定回数以上となる変化
点を検出して該変化点に相当する遅延時間を該遅延手段
に設定する手段とを備え、該遅延手段に異なる遅延時間
を順次設定して各遅延された試験信号を複数回出力する
ことにより、各遅延時間に対する試験信号の一致もしく
は／および不一致の回数が所定回数以上となる変化点を
検出して該変化点に相当する遅延時間を該遅延手段に設
定して被試験LSIに試験信号を印加するよう構成したこ
とを特徴とするLSI試験装置。 - 【請求項２】所定の遅延量をそれぞれ設定した複数のチ
ャネルを用いて被試験LSIに試験信号を印加し、該被試
験LSIの応答信号を所定の期待値と比較するLSI試験方法
であって、 該各チャネルに所定の遅延量を設定する上で、各チャネ
ルの遅延量を変化させながら、各遅延量による試験信号
を複数回出力し、該出力された各試験信号を基準となる
ストローブ信号を用いてサンプリングして所定値との一
致もしくは／および不一致を比較してその回数を計数
し、該回数が所定回数以上となる変化点を各チャネル毎
に検出して該変化点に相当する遅延時間をそれぞれのチ
ャネルに設定することを特徴とするLSI試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1268972A JP2675159B2 (ja) | 1989-10-18 | 1989-10-18 | Ｌｓｉ試験装置およびｌｓｉ試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1268972A JP2675159B2 (ja) | 1989-10-18 | 1989-10-18 | Ｌｓｉ試験装置およびｌｓｉ試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03131778A JPH03131778A (ja) | 1991-06-05 |
| JP2675159B2 true JP2675159B2 (ja) | 1997-11-12 |
Family
ID=17465864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1268972A Expired - Fee Related JP2675159B2 (ja) | 1989-10-18 | 1989-10-18 | Ｌｓｉ試験装置およびｌｓｉ試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2675159B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5406198A (en) * | 1992-06-05 | 1995-04-11 | Hitachi, Ltd. | Digital circuitry apparatus |
| JP4526211B2 (ja) * | 2001-06-12 | 2010-08-18 | 株式会社アドバンテスト | 可変遅延回路の線形化方法、タイミング発生器及び半導体試験装置 |
-
1989
- 1989-10-18 JP JP1268972A patent/JP2675159B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03131778A (ja) | 1991-06-05 |
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