KR20080079496A - 반도체 메모리 장치 - Google Patents

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KR20080079496A
KR20080079496A KR1020070019758A KR20070019758A KR20080079496A KR 20080079496 A KR20080079496 A KR 20080079496A KR 1020070019758 A KR1020070019758 A KR 1020070019758A KR 20070019758 A KR20070019758 A KR 20070019758A KR 20080079496 A KR20080079496 A KR 20080079496A
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이철우
최종현
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삼성전자주식회사
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Abstract

본 발명은 반도체 메모리 장치를 공개한다. 이 반도체 메모리 장치는 제1외부 전원전압을 공급받아 내부 전원전압을 발생하는 내부전압 발생회로, 및 상기 제1외부 전원전압과 상기 제1외부 전원전압보다 전압 레벨이 높은 제2외부 전원전압을 이용하여 상기 내부 전원전압보다 높은 고전압을 발생하는 내부승압회로를 구비하는 것을 특징으로 한다. 상기 내부승압회로는 상기 제1외부 전원전압을 프리차지 전압으로 이용하고, 상기 제2외부 전원전압의 전압 레벨을 펌핑 제어신호의 전압 레벨로 하여 펌핑하므로 고전압에 이르기 위한 내부승압회로의 펌핑 횟수를 줄일 수 있고, 내부승압회로를 고속화 할 수 있다. 그리고 상기 제1외부 전원전압보다 높은 제2외부 전원전압을 이용한 비트라인 프리차지 제어신호 발생회로는 비트 라인쌍들을 프리차지 하기위한 프리차지 제어신호의 전압 레벨로 제2외부 전원전압을 사용하여 프리차지 회로의 전류소모를 줄일 수 있다.

Description

반도체 메모리 장치{semiconductor memory device}
도 1은 종래의 내부승압회로를 구비한 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 2는 종래의 내부승압회로의 구성을 나타내는 것이다.
도 3은 도2에 나타낸 내부승압회로의 동작을 설명하기 위한 동작 타이밍도이다.
도 4는 본 발명의 제1 실시 예에 따른 내부승압회로를 구비한 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 5는 본 발명의 제2 실시 예에 따른 내부승압회로를 구비한 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 6은 본 발명의 내부승압회로의 구성을 나타내는 것이다.
도 7은 도6에 나타낸 내부승압회로의 동작을 설명하기 위한 동작 타이밍도이다.
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 외부전원전압을 공급 받아 다양한 레벨의 내부 전압들을 발생하는 반도체 메모리 장치에 관한 것이다.
종래의 반도체 메모리 장치는 하나의 외부전원전압을 인가받아 내부 전원전압, 고전압, 및 비트라인 프리차지 전압 등을 발생한다.
도1은 종래의 반도체 메모리 장치의 구성을 나타내는 블록도로서, 내부전압 발생회로(1), 내부승압회로(2) 및 비트라인 프리차지 제어신호 발생회로(3)로 구성되어 있다.
도1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
내부전압 발생회로(1), 내부승압회로(2) 및 비트라인 프리차지 제어신호 발생회로(3)에 외부전원전압(Vext)이 각각 공급된다. 내부전압 발생회로(1)는 외부전원전압(Vext)을 낮춰 낮은 내부전압(Vint)을 출력하고, 기준전압(Vref)과 내부전원전압(Vint)를 비교하여 내부전압(Vint)을 안정적으로 공급하는 동작을 한다. 내부승압회로(2)는 외부전원전압(Vext)이 공급되면 펌핑동작을 수행하여 높은 레벨의 고전압(Vpp)을 발생한다. 비트라인 프리차지 제어신호 발생회로(3)는 내부승압회로의 고전압(Vpp)을 입력으로 받고, 프리차지 동작신호(PE)에 응답하여 비트 라인쌍(미도시)을 프리차지 하기위한 고전압(Vpp)레벨의 프리차지 제어신호(VBL)를 발생하는 동작을 한다.
종래의 반도체 메모리 장치는 고전압을 발생하기 위하여 내부승압회로를 구비하고, 내부승압회로는 외부전원전압을 공급받아 펌핑 동작을 수행함에 의해서 원하는 고전압 레벨을 높은 전압을 발생한다. 그러나, 반도체 메모리 장치의 저전압화, 고속화에 따라, 외부전원전압의 레벨이 낮아지고 있으나, 반도체 메모리 장치 내부에서 필요로 하는 고전압의 레벨은 낮아지지 않게 된다. 따라서, 외부전원전압의 레벨이 낮아짐에 따라 내부승압회로는 보다 많은 펌핑 동작을 수행하도록 구성되고, 이에 따라 회로 구성이 복잡해지게 된다.
도2은 종래의 내부승압회로의 일예의 구성을 나타내는 것으로, 제어신호 발생기(10), 고전압 발생기(11)로 구성되고, 고전압 발생기(11)는 캐패시터들(C1,C2,C3,C4), 스위치들(SW1~SW8)로 구성되어 있다.
도2에 나타낸 내부승압회로의 기능을 설명하면 다음과 같다.
제어신호 발생기(10)는 프리차지 제어신호(P1), 및 펌핑 제어신호(P2~P4)들을 발생한다. 스위치들(SW1~SW4) 각각은 프리차지 제어신호(P1)에 응답하여 노드들(N1,N2,N3,N4) 각각을 외부전원전압(Vext) 레벨로 프리차지 한다. 캐패시터들(C1,C2) 각각은 펌핑 제어신호(P2)에 응답하여 노드들(N1,N2) 각각을 펌핑한다. 캐패시터(C3,C4)는 각각 펌핑 제어신호(P3,P4)에 응답하여 각각의 노드(N3,N4)를 펌핑한다. 스위치들(SW5,SW6) 각각은 펌핑 제어신호(P2)에 응답하여 노드들(N2,N3)사이 및 노드들(N1,N4)사이에 전하 공유 동작을 수행한다. 스위치(SW7)는 펌핑 제어신호(P3)에 응답하여 노드들(N3,N4)사이에 전하 공유 동작을 수행한다. 스위치(SW8)는 펌핑 제어신호(P4)에 응답하여 노드(N4)와 고전압 발생 단자 사이를 연결하는 동작을 수행한다. 상기와 같은 방법으로 고전압 발생 단자에 고전압(Vpp)이 발생한다.
도3는 도2에 나타낸 내부승압회로의 동작을 설명하기 위한 동작 타이밍도이다. 도3을 이용하여 도2에 나타낸 회로의 동작을 설명하면 다음과 같다.
외부전원전압(Vext)이 공급되면 프리차지 기간(T1)에 제어신호 발생기(10)에서"하이"레벨의 프리차지 제어신호(P1)가 발생되고, 스위치들(S1~S4)이 온되어 노드들(N1~N4)이 외부전원전압(Vext)레벨로 프리차지 된다.
제1펌핑 기간(T2)에 제어신호 발생기(10)로부터 "하이"레벨의 펌핑 제어신호(P2)가 발생되면, 캐패시터들(C1,C2)이 노드들(N1,N2)을 전압(2Vext) 레벨로 펌핑하고, 스위치들(SW5,SW6)이 온되어 노드들(N1,N4)사이 및 노드들(N2,N3)사이에 전하 공유 동작이 수행되어 노드들(N1~N4)의 전압이 각각 1.5Vext로 된다.
제2펌핑 기간(T3)에 제어신호 발생기(10)로부터 "하이"레벨의 펌핑 제어신호(P3)가 발생되면, 캐패시터(C3)가 노드(N3)를 전압(2.5Vext) 레벨로 펌핑하고, 스위치(SW7)가 온되어 노드들(N3,N4)사이에 전하 공유 동작을 수행하여 노드들(N3,N4)의 전압이 2Vext로 된다.
제3펌핑 기간(T4)에 제어신호 발생기(10)로부터 "하이"레벨의 펌핑 제어신호(P4)가 발생되면, 캐패시터(C4)가 노드(N4)를 전압(2Vext+α)레벨로 펌핑하고, 스위치(SW8)가 온되어 노드(N4)와 고전압 발생 단자를 연결하는 동작을 수행하여 고전압(Vpp=2Vext+α)을 발생한다.
도2에 나타낸 내부승압회로는 캐패시터들(C1~C4)로 3단 펌핑 동작(T2~T4)을 수행하여 고전압(Vpp)을 발생하게 된다.
상기와 같이 내부승압회로는 고전압을 얻기 위해 프리차지 동작과 펌핑 동작을 수차례 반복적으로 수행하므로 회로가 복잡하게 되고, 수차례 반복되는 펌핑 동작으로 고전압을 고속으로 발생시키는 것을 저해한다.
또한, 종래의 반도체 메모리 장치의 비트라인 프리차지 제어신호 발생회로는 외부전원전압을 그대로 이용하여 필요로 하는 비트라인 프리차지 제어신호를 발생하도록 구성되거나, 내부승압회로의 출력인 고전압을 그대로 비트라인 프리차지 제어신호 전압으로 사용하기도 한다. 그런데, 외부전원전압을 그대로 이용하여 비트라인 프리차지 제어신호 전압으로 사용하게 되면 외부전원전압이 저전위 전원전압(LVcc)으로 입력되었을 때, 비트라인을 프리차지 하기위한 충분한 제어전압이 아닌 낮은 전압의 비트라인 프리차지 제어신호가 인가되므로 비트라인을 프리차지 하기위한 시간이 길어지는 현상, 즉 tRP특성이 떨어지게 되는 결과를 초래하고, 고전압을 그대로 비트라인 프리차지 전압으로 사용하게 되면 비트라인 프리차지 제어신호의 레벨이 너무 높아 전류 소모가 증가하게 된다는 문제가 있다.
본 발명의 목적은 내부승압회로에 전압 펌핑 횟수를 줄여 고전압 발생 시간을 줄임으로 내부승압회로를 고속화한 반도체 메모리 장치를 제공하는 데 있다.
본 발명의 다른 목적은 비트 라인쌍들을 프리차지 하기위한 비트라인 프리차지 동작시 비트라인 프리차지 회로의 전류소모를 줄이고, 저전위 전원전압에서 안정적인 비트라인 프리차지 동작을 할 수 있는 반도체 메모리 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 제1외부 전원전압을 공급받아 내부 전원전압을 발생하는 내부전압 발생회로 및 상기 제1외부 전원전압과 상기 제1외부 전원전압보다 전압 레벨이 높은 제2외부 전원전압을 이용하여 상기 내부 전원전압보다 높은 고전압을 발생하는 내부승압회로를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 상기 내부승압회로는 상기 제2외부 전원전압을 공급받고, 상기 제2외부 전원전압 레벨의 프리차지 제어신호와 펌핑 제어신호를 발생하는 제어신호 발생기 및 상기 제1외부 전원전압을 프리차지 전압으로 공급받고, 상기 프리차지 제어신호에 응답하여 승압노드를 상기 제1외부 전원전압에 대응하는 전압 레벨로 프리차지하고, 상기 펌핑 제어신호에 응답하여 상기 승압노드를 상기 제1외부 전원전압과 상기 제2외부 전원전압을 더한 전압 레벨에 대응하는 고전압으로 펌핑하여 고전압 발생단자에 펌핑된 고전압을 발생하는 고전압 발생기를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 상기 내부승압회로는 상기 제1외부 전원전압을 공급받고, 상기 제1외부 전원전압 레벨의 프리차지 제어신호와 펌핑 제어신호를 발생하는 제어신호 발생기 및 상기 제2외부 전원전압을 프리차지 전압으로 공급받고, 상기 프리차지 제어신호에 응답하여 승압노드를 상기 제2외부 전원전압에 대응하는 전압 레벨로 프리차지하고, 상기 펌핑 제어신호에 응답하여 상기 승압노드를 상기 제1외부 전원전압과 상기 제2외부 전원전압을 더한 전압 레벨에 대응하는 고전압으로 펌핑하여 고전압 발생단자에 펌핑된 고전압을 발생하는 고전압 발생기를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 상기 내부승압회로는 상기 제2외부 전원전압을 공급받고, 상기 제2외부 전원전압 레벨의 프리차지 제어신호와 펌핑 제어 신호를 발생하는 제어신호 발생기 및 상기 제2외부 전원전압을 프리차지 전압으로 공급받고, 상기 프리차지 제어신호에 응답하여 승압노드를 상기 제2외부 전원전압에 대응하는 전압 레벨로 프리차지하고, 상기 펌핑 제어신호에 응답하여 상기 승압노드를 상기 제2외부 전원전압을 두 배한 전압 레벨에 대응하는 고전압으로 펌핑하여 고전압 발생단자에 펌핑된 고전압을 발생하는 고전압 발생기를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 상기 고전압 발생기는 상기 프리차지 전압과 상기 승압노드 사이에 연결되고, 상기 프리차지 제어신호에 응답하여 승압노드를 프리차지 전압레벨로 프리차지 하는 제1스위치 및 상기 제1스위치와 병렬로 연결되고, 상기 펌핑 제어신호에 응답하여 상기 승압노드를 상기 고전압으로 펌핑하는 제1 캐패시터 및 상기 승압노드와 고전압 발생 단자 사이에 연결되고, 상기 펌핑 제어신호에 응답하여 상기 승압노드와 상기 고전압 발생 단자를 연결하여 상기 고전압 발생단자에 상기 고전압을 발생시키는 제2스위치를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 상기 반도체 메모리 장치는 비트라인 프리차지 동작신호에 응답하여 상기 제2외부 전원전압 레벨의 비트라인 프리차지 제어신호를 발생하는 비트라인 프리차지 제어신호 발생회로를 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치를 설명하면 다음과 같다.
도4는 본 발명의 제 1실시 예에 따른 반도체 메모리 장치의 구성을 나타내는 블록도로서, 내부전압 발생회로(41), 내부승압회로(42) 및 비트라인 프리차지 제어신호 발생회로(43)로 구성되어 있다.
도4에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
외부 전원전압(Vext1)이 외부 전원전압(Vext2)보다 전압레벨이 높다.
내부전압 발생회로(41)는 외부 전원전압(Vext2)를 공급받고, 외부 전원전압(Vext2)을 낮춰 낮은 내부전압(Vint)을 출력하고, 기준전압(Vref)과 내부전압(Vint)를 비교하여 내부전압(Vint)를 안정적으로 공급하는 동작을 한다.
내부승압회로(42)는 외부 전원전압(Vext1)과 외부 전원전압(Vext2)이 공급되고, 외부 전원전압(Vext1)의 전압 레벨과 외부 전원전압(Vext2)의 전압 레벨이 더하여진 고전압(Vpp)을 출력한다.
비트라인 프리차지 제어신호 발생회로(43)는 외부 전원전압(Vext1)을 공급받고, 프리차지 동작신호(PE) 신호에 응답하여 비트 라인쌍(미도시)들을 프리차지 하기위한 외부 전원전압(Vext1) 레벨의 프리차지 제어신호(VBL)를 발생한다. 발생한 외부 전원전압(Vext1) 레벨의 프리차지 제어신호(VBL)로 비트 라인쌍(미도시)들을 프리차지 하여 프리차지 회로의 전류소모를 줄였다.
도5는 본 발명의 제 2실시 예에 따른 반도체 메모리 장치의 구성을 나타내는 블록도로서, 내부전압 발생회로(41), 내부승압회로(52) 및 비트라인 프리차지 제어신호 발생회로(53)로 구성되어 있다.
도5에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
이때, 도4와 동일한 구성 및 동작을 수행하는 구성요소 내부전압 발생회로(41)와 비트라인 프리차지 제어신호 발생회로(43)는 도4와 동일한 번호를 부여하고 이에 대한 설명은 생략하도록 한다.
외부 전원전압(Vext1)이 외부 전원전압(Vext2)보다 전압레벨이 높다.
내부승압회로(42)는 외부 전원전압(Vext1)이 공급되고, 외부 전원전압(Vext1) 레벨을 두 배한 전압 레벨의 고전압(Vpp)을 출력한다.
도6은 본 발명의 내부승압회로의 일실시 예의 구성을 나타내는 회로도로서,
제어신호 발생기(60), 고전압 발생기(61)로 구성되고, 고전압 발생기(61)는 캐패시터(C1)와 스위치들(SW1,SW2)로 구성 되어 있다.
도6에 나타낸 회로의 기능을 설명하면 다음과 같다.
외부 전원전압(Vext1)이 외부 전원전압(Vext2)보다 전압레벨이 높다.
제어신호 발생기(60)는 외부 전원전압(Vext1)이 공급되며, 고전압 발생기(61)의 프리차지 전압에 외부 전원전압(Vext2)이 공급된다. 제어신호 발생기(60)는 외부 전원전압(Vext1)의 전압 레벨에 대응하는 프리차지 제어신호(P1), 펌핑 제어신호(P2)를 발생한다. 스위치(SW1)는 외부 전원전압(Vext1) 레벨의 프리차지 제어신호(P1)에 응답하여 노드(N1)를 외부 전원전압 레벨(Vext2)로 프리차지 한다. 외부 전원전압(Vext1) 레벨의 펌핑 제어신호(P2)에 응답하여 캐패시터(C1)는 노드(N1)를 외부 전원전압(Vext1)과 외부 전원전압(Vext2)를 더한 전압 레벨에 대응하는 고전압(Vpp=Vext1+Vext2)으로 펌핑하고, 스위치(SW2)는 노드(N1)와 고전압 발 생 단자를 연결한다.
상기 도6의 내부승압회로에 인가되는 외부 전원전압(Vext1)과 외부 전원전압(Vext2)은 제어신호 발생기(60)에 공급되는 외부 전원전압(Vext1)을 외부 전원전압(Vext2)으로 하고, 고전압 발생기(61)에 공급되는 외부 전원전압(Vext2)를 외부 전원전압(Vext1)으로 할 수 있고 또는 제어신호 발생기(60)와 고전압 발생기(61)에 외부 전원전압(Vext1)만을 공급할 수도 있다.
도7은 도6에 나타낸 내부승압회로의 동작을 설명하기 위한 동작 타이밍도이다. 도7을 이용하여 도6에 나타낸 회로의 동작을 설명하면 다음과 같다.
내부승압회로에 외부 전원전압(Vext1)과 외부 전원전압(Vext2)이 공급되면, 프리차지 기간(T1)에 제어신호 발생기(60)로부터 "하이"레벨의 프리차지 제어신호(P1)가 발생된다. 발생된 프리차지 제어신호(P1)에 응답하여 스위치(S1)가 온되어 노드(N1)가 외부 전원전압(Vext2) 레벨로 프리차지 된다.
제1펌핑 기간(T2)에 제어신호 발생기(60)로부터 외부 전원전압(Vext1) 레벨의 펌핑 제어신호(P2)가 발생되면, 캐패시터(C1)가 노드(N1)의 전압(Vext1)을 전압(Vext1+Vext2) 레벨로 펌핑하고, 스위치(SW2)가 온되어 노드(N1)와 고전압 발생 단자가 연결되어 고전압 발생 단자에 고전압(Vext1+Vext2)이 발생된다. 상기와 같은 방법으로 고전압 발생 단자에 고전압(Vpp=Vext1+Vext2)레벨의 전압이 발생한다.
따라서, 도6에 나타낸 내부승압회로는 도7의 타이밍 도에 나타낸 바와 같이 캐패시터(C1)로 1단 펌핑 동작(T2)을 수행하여 고전압 발생단자에 고전압(Vpp)을 발생하게 되어 내부승압회로가 고속화된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 내부승압회로는 수차례 반복하던 전압 펌핑 횟수를 줄임으로써 내부승압회로의 고속화에 기할 수 있다.
또한, 비트 라인쌍들을 프리차지 하기위한 프리차지 제어신호 레벨을 제1외부 전원전압보다 높고, 고전압(Vpp)보다 낮은 제2외부 전원전압 레벨로 하므로 전류소모를 줄일 수 있으며, 비트라인을 프리차지 하기위한 충분한 제어전압이 아닌 낮은 전압의 비트라인 프리차지 제어신호가 인가되므로 비트라인을 프리차지 하기위한 시간이 길어지는 현상을 제거하였다.

Claims (9)

  1. 제1외부 전원전압을 공급받아 내부 전원전압을 발생하는 내부전압 발생회로; 및
    상기 제1외부 전원전압과 상기 제1외부 전원전압보다 전압 레벨이 높은 제2외부 전원전압을 이용하여 상기 내부 전원전압보다 높은 고전압을 발생하는 내부승압회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 내부승압회로는
    상기 제2외부 전원전압을 공급받고, 상기 제2외부 전원전압 레벨의 프리차지 제어신호와 펌핑 제어신호를 발생하는 제어신호 발생기; 및
    상기 제1외부 전원전압을 프리차지 전압으로 공급받고, 상기 프리차지 제어신호에 응답하여 승압노드를 상기 제1외부 전원전압에 대응하는 전압 레벨로 프리차지하고, 상기 펌핑 제어신호에 응답하여 상기 승압노드를 상기 제1외부 전원전압과 상기 제2외부 전원전압을 더한 전압 레벨에 대응하는 고전압으로 펌핑하여 고전압 발생단자로 펌핑된 고전압을 전송하는 고전압 발생기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 내부승압회로는
    상기 제1외부 전원전압을 공급받고, 상기 제1외부 전원전압 레벨의 프리차지 제어신호와 펌핑 제어신호를 발생하는 제어신호 발생기; 및
    상기 제2외부 전원전압을 프리차지 전압으로 공급받고, 상기 프리차지 제어신호에 응답하여 승압노드를 상기 제2외부 전원전압에 대응하는 전압 레벨로 프리차지하고, 상기 펌핑 제어신호에 응답하여 상기 승압노드를 상기 제1외부 전원전압과 상기 제2외부 전원전압을 더한 전압 레벨에 대응하는 고전압으로 펌핑하여 고전압 발생단자로 펌핑된 고전압을 전송하는 고전압 발생기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제2항 또는 제3항에 있어서, 상기 고전압 발생기는
    상기 프리차지 전압과 상기 승압노드 사이에 연결되고, 상기 프리차지 제어신호에 응답하여 승압노드를 프리차지 전압레벨로 프리차지 하는 제1스위치;
    상기 제1스위치와 병렬로 연결되고, 상기 펌핑 제어신호에 응답하여 상기 승압노드를 상기 고전압으로 펌핑하는 제1 캐패시터; 및
    상기 승압노드와 고전압 발생 단자 사이에 연결되고, 상기 펌핑 제어신호에 응답하여 상기 승압노드와 상기 고전압 발생 단자를 연결하여 상기 고전압 발생단자로 상기 고전압을 전송시키는 제2스위치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 반도체 메모리 장치는
    비트라인 프리차지 동작신호에 응답하여 상기 제2외부 전원전압 레벨의 비트 라인 프리차지 제어신호를 발생하는 비트라인 프리차지 제어신호 발생회로를 추가로 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1외부 전원전압을 공급받아 내부 전원전압을 발생하는 내부전압 발생회로; 및
    상기 제1외부 전원전압보다 전압 레벨이 높은 제2외부 전원전압을 이용하여 상기 내부 전원전압보다 높은 고전압을 발생하는 내부승압회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 내부승압회로는
    상기 제2외부 전원전압을 공급받고, 상기 제2외부 전원전압 레벨의 프리차지 제어신호와 펌핑 제어신호를 발생하는 제어신호 발생기; 및
    상기 제2외부 전원전압을 프리차지 전압으로 공급받고, 상기 프리차지 제어신호에 응답하여 승압노드를 상기 제2외부 전원전압에 대응하는 전압 레벨로 프리차지하고, 상기 펌핑 제어신호에 응답하여 상기 승압노드를 상기 제2외부 전원전압을 두 배한 전압 레벨에 대응하는 고전압으로 펌핑하여 고전압 발생단자로 펌핑된 고전압을 전송하는 고전압 발생기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 고전압 발생기는
    상기 프리차지 전압과 상기 승압노드 사이에 연결되고, 상기 프리차지 제어신호에 응답하여 승압노드를 프리차지 전압레벨로 프리차지 하는 제1스위치;
    상기 제1스위치와 병렬로 연결되고, 상기 펌핑 제어신호에 응답하여 상기 승압노드를 상기 고전압으로 펌핑하는 제1 캐패시터; 및
    상기 승압노드와 고전압 발생 단자 사이에 연결되고, 상기 펌핑 제어신호에 응답하여 상기 승압노드와 상기 고전압 발생 단자를 연결하여 상기 고전압 발생단자로 상기 고전압을 전송시키는 제2스위치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제6항에 있어서, 상기 반도체 메모리 장치는
    비트라인 프리차지 동작신호에 응답하여 상기 제2외부 전원전압 레벨의 비트라인 프리차지 제어신호를 발생하는 비트라인 프리차지 제어신호 발생회로를 추가로 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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* Cited by examiner, † Cited by third party
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US8565027B2 (en) 2010-12-03 2013-10-22 Hynix Semiconductor Inc. Multi-chip package and operating method thereof
US9589625B2 (en) 2014-07-24 2017-03-07 Samsung Electronics Co., Ltd. Method of operating memory device and refresh method of the same

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