KR100762880B1 - 백 바이어스 전압 발생 회로를 구비한 반도체 메모리 장치 - Google Patents

백 바이어스 전압 발생 회로를 구비한 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 감지 증폭기에 구비된 트랜지스터에 독립적으로 백 바이어스 전압을 인가하기 위한 백 바이어스 전압 발생 회로에 관한 것이다. 이 회로는, 감지 증폭기(SA)에 독립적으로 사용되는 백 바이어스 전압을 생성하는 백 바이어스 전압 발생부(60,70)를 추가로 형성한 후, 생성된 백 바이어스 전압을 감지 증폭기(SA)의 MOS 트랜지스터에 독립적으로 인가함을 특징으로 한다.

Description

백 바이어스 전압 발생 회로를 구비한 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE INCLUDING BACK BIAS GENERATION CIRCUIT}
도 1은 종래 기술에 따른 4개의 뱅크 구조의 반도체 메모리 장치의 배치도.
도 2는 본 발명의 일 실시 예에 따른 4개의 뱅크 구조의 반도체 메모리 장치의 배치도.
도 3은 본 발명의 일 실시 예에 따른 반도체 메모리 장치에서 다수의 감지 증폭기 중 어느 하나(SA)를 나타내는 회로도.
도 4는 본 발명의 일 실시 예에 따른 반도체 메모리 장치에서 감지 증폭기(SA)에 구비된 풀 업용 PMOS 및 풀 다운용 NMOS 트랜지스터들 각각의 백 바이어스 웰(92,93)과 셀 매트릭스(CELL) 내에 구비된 셀 트랜지스터들의 백 바이어스 웰(91)을 나타내는 배치도.
도 5는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치에서 백 바이어스 전압 발생부(50,70)의 인접한 부분에 전압 분배부(100)를 추가 연결한 회로의 동작을 설명하기 위한 블럭도.
도 6은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치에서 전압 분배부(100)의 일 예를 나타내는 회로도.
도 7은 본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치에서 기존의 백 바이어스 전압(VPP)을 이용하여 다양한 용도로 사용되는 백 바이어스 전압(VPP_PUMPD1~VPP_PUMPDm)을 발생하는 회로를 설명하기 위한 블럭도.
도 8은 본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치에서 레벨 검출부(130)의 일 예를 나타내는 회로도.
도 9는 본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치에서 발진부(140)의 일 예를 나타내는 회로도.
도 10은 본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치에서 차지 펌프부(160)의 일 예를 나타내는 회로도.
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 감지 증폭기에 구비된 트랜지스터에 독립적으로 백 바이어스 전압을 제공하기 위한 백 바이어스 전압 발생 회로에 관한 것이다.
일반적으로, 셀 매트릭스(Cell Matrix)에 연결된 감지 증폭기(Sense Amplifier)는 MOS 트랜지스터들로 구성되며, 셀 매트릭스에 저장되어 있는 미세한 데이터 신호가 비트 라인 쌍에 각각 실리게 되면 이를 감지 증폭한 후에 데이터 출력 버퍼로 전달한다.
이때, 감지 증폭기는 내부에 구비된 MOS 트랜지스터들의 문턱 전압의 변화에 따라 감지 증폭 동작이 달라져서 불량이 발생하거나 구동 능력이 좋아진다.
즉, 도 1에 도시된 바와 같이, 4개의 뱅크를 갖는 반도체 메모리의 경우, 상기 반도체 메모리 장치는 다수의 셀 매트릭스(CELL) 및 감지 증폭기(SA)가 구비된 4개의 뱅크를 포함하는 영역(A), 다수의 로우 디코더(X-DEC) 및 컬럼 디코더(Y-DEC)를 포함하는 영역(B), 및 다수의 주변 회로 및 패드를 포함하는 영역(C)과 인접하는 외곽 부분(D)에 백 바이어스 전압 발생 회로(1~4)를 포함한다.
그리고, 백 바이어스 전압 발생 회로(1~4)는 반도체 메모리 장치의 동작에 사용되는 백 바이어스 전압(Back Bias Voltage), 예를 들어, 스탠바이(Stanby)시 인가되는 PMOS 트랜지스터용 백 바이어스 전압, 액티브(Active)시 인가되는 PMOS 트랜지스터용 백 바이어스 전압, NMOS 트랜지스터용 백 바이어스 전압 등을 다수의 감지 증폭기(SA)에 구비된 풀 업용 PMOS 트랜지스터들과 풀 다운용 NMOS 트랜지스터들에 각각 인가함으로써, 상기 MOS 트랜지스터들의 문턱 전압을 조절한다.
하지만, 각 감지 증폭기(SA)에 구비된 MOS 트랜지스터들은 셀 매트릭스(CELL) 및 로우 디코더(X-DEC) 등을 포함하는 내부 회로에 백 바이어스 전압을 공급하는 백 바이어스 전압 발생 회로(1~4)를 통하여 백 바이어스 전압을 인가받기 때문에, 각 감지 증폭기(SA)의 주변에 위치하는 회로들에서 백 바이어스 전압 레벨이 변화하면 이에 대응되는 영향을 받는다.
즉, 종래의 백 바이어스 전압 발생 회로(1~4)는 동일한 라인을 통하여 각 셀 매트릭스(CELL)에 구비된 셀과 각 감지 증폭기(SA) 등으로 백 바이어스 전압을 공급하므로, 감지 증폭기(SA)의 주변에 위치하는 회로에서 백 바이어스 전압이 변동 하면, 이와 동일하게 감지 증폭기(SA)로 공급되는 백 바이어스 전압도 변동한다.
그리고, 감지 증폭기(SA)에 구비된 MOS 트랜지스터들의 문턱 전압은 MOS 트랜지스터들의 벌크(bulk)에 공급되는 백 바이어스 전압에 대응하여 변하게 되며, 이러한 문턱 전압의 변화는 감지 증폭기(SA)에 구비된 MOS 트랜지스터들의 구동 능력에 영향을 미치게 된다.
따라서, 종래의 반도체 메모리 장치는 감지 증폭기(SA)에서 비트 라인 쌍의 전위 차를 감지 증폭할 때, 감지 증폭기(SA)에 구비된 MOS 트랜지스터들의 구동 능력 변화에 의해 감지 증폭 동작의 오류가 발생할 수 있는 문제점이 있다.
따라서, 본 발명의 목적은 메모리 셀을 포함하는 반도체 메모리 장치의 내부 회로에 사용되는 백 바이어스 전압과, 이와 독립적으로 감지 증폭기에 사용되는 백 바이어스 전압을 따로 생성함으로써, 감지 증폭기에 구비된 MOS 트랜지스터들의 문턱 전압이 주변 회로의 영향을 받지 않기 위함이다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 일 실시 예에 따른 반도체 메모리 장치는, 일정 간격 이격되어 위치하며, 셀 매트릭스와 상기 셀 매트릭스에 연결되어 풀 업용 PMOS 트랜지스터와 풀 다운용 NMOS 트랜지스터의 동작에 의해 비트 라인 쌍의 전위 차를 감지 증폭하는 감지 증폭기를 포함하는 다수의 뱅크; 상기 다수의 뱅크가 형성된 영역과 근접한 외곽에 위치하며, 상기 감지 증폭기에 구비된 풀 업용 PMOS 트랜지스터의 벌크에 독립적으로 제 1 백 바이어스 전압을 제공 하는 제 1 백 바이어스 전압 발생부; 및 상기 다수의 뱅크가 형성된 영역과 근접한 외곽에 위치하며, 상기 감지 증폭기에 구비된 풀 다운용 NMOS 트랜지스터의 벌크에 독립적으로 제 2 백 바이어스 전압을 제공하는 제 2 백 바이어스 전압 발생부;를 포함함을 특징으로 한다.
상기 구성에서, 상기 감지 증폭기는 상기 셀 매트릭스 내에 구비된 셀 트랜지스터용 백 바이어스 웰과 각각 분리된 웰 영역에 상기 풀 업용 PMOS 트랜지스터와 상기 풀 다운용 NMOS 트랜지스터의 백 바이어스 웰이 형성됨이 바람직하다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 다른 실시 예에 따른 반도체 메모리 장치는, 일정 간격 이격되어 위치하며, 셀 매트릭스와 상기 셀 매트릭스에 연결되어 풀 업용 PMOS 트랜지스터와 풀 다운용 NMOS 트랜지스터의 동작에 의해 비트 라인 쌍의 전위 차를 감지 증폭하는 감지 증폭기를 포함하는 다수의 뱅크; 상기 다수의 뱅크가 형성된 영역과 근접한 외곽에 위치하며, 제 1 백 바이어스 전압을 제공하는 제 1 백 바이어스 전압 발생부; 상기 제 1 백 바이어스 전압 발생부와 인접하여 위치하며, 상기 제 1 백 바이어스 전압을 다양한 전압 레벨로 분배한 후, 상기 분배된 전압들 중 어느 하나를 상기 감지 증폭기에 구비된 풀 업용 PMOS 트랜지스터의 벌크로 제공하는 제 1 전압 분배부; 상기 다수의 뱅크가 형성된 영역과 근접한 외곽에 위치하며, 제 2 백 바이어스 전압을 제공하는 제 2 백 바이어스 전압 발생부; 및 상기 제 2 백 바이어스 전압 발생부와 인접하여 위치하며, 상기 제 2 백 바이어스 전압을 다양한 전압 레벨로 분배한 후, 상기 분배된 전압들 중 어느 하나를 상기 감지 증폭기에 구비된 풀 다운용 NMOS 트랜지스터의 벌크로 제공 하는 제 2 전압 분배부;를 포함함을 특징으로 한다.
상기 구성에서, 상기 감지 증폭기는 상기 셀 매트릭스 내에 구비된 셀 트랜지스터용 백 바이어스 웰과 각각 분리된 웰 영역에 상기 풀 업용 PMOS 트랜지스터와 상기 풀 다운용 NMOS 트랜지스터의 백 바이어스 웰이 형성됨이 바람직하다.
상기 구성에서, 상기 제 1 전압 분배부는, 외부로부터 인가되는 제 1 제어 신호에 의해 턴 온되어 제 1 백 바이어스 전압을 제공하는 제 1 NMOS 트랜지스터; 상기 제 1 NMOS 트랜지스터의 소오스와 접지 전원 사이에 직렬 연결되어 상기 제 1 백 바이어스 전압을 다양한 전압 레벨로 분배하는 다수의 제 1 저항; 및 각 저항 사이의 연결 노드에 연결되어 상기 분배된 전압들을 선택적으로 상기 풀 업용 PMOS 트랜지스터로 제공하는 다수의 제 1 스위칭부;를 포함함이 바람직하다.
상기 구성에서, 상기 제 1 제어 신호는 테스트 패턴에서 상기 풀 업용 PMOS 트랜지스터의 특성을 측정한 데이터인 PCM 데이터와 ECM 데이터 중 어느 하나에 의해 인에이블 여부가 결정됨이 바람직하다.
상기 구성에서, 상기 각각의 제 1 스위칭부는 테스트 패턴에서 상기 풀 업용 PMOS 트랜지스터의 특성을 측정한 데이터인 PCM 데이터와 ECM 데이터 중 어느 하나를 기준으로 상기 분배된 전압 전압들을 선택적으로 제공함이 바람직하다.
상기 구성에서, 상기 제 2 전압 분배부는, 외부로부터 인가되는 제 2 제어 신호에 의해 턴 온되어 제 2 백 바이어스 전압을 제공하는 제 2 NMOS 트랜지스터; 상기 제 2 NMOS 트랜지스터의 소오스와 접지 전원 사이에 직렬 연결되어 상기 제 2 백 바이어스 전압을 다양한 전압 레벨로 분배하는 다수의 제 2 저항; 및 각 저항 사이의 연결 노드에 연결되어 상기 분배된 전압들을 선택적으로 상기 풀 다운용 NMOS 트랜지스터로 제공하는 다수의 제 2 스위칭부;를 포함함이 바람직하다.
상기 구성에서, 상기 제 2 제어 신호는 테스트 패턴에서 상기 풀 다운용 NMOS 트랜지스터의 특성을 측정한 데이터인 PCM 데이터와 ECM 데이터 중 어느 하나에 의해 인에이블 여부가 결정됨이 바람직하다.
상기 구성에서, 상기 각각의 제 2 스위칭부는 테스트 패턴에서 상기 풀 다운용 NMOS 트랜지스터의 특성을 측정한 데이터인 PCM 데이터와 ECM 데이터 중 어느 하나를 기준으로 상기 분배된 전압 전압들을 선택적으로 제공함이 바람직하다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치는, 일정 간격 이격되어 위치하며, 셀 매트릭스와 상기 셀 매트릭스에 연결되어 풀 업용 PMOS 트랜지스터와 풀 다운용 NMOS 트랜지스터의 동작에 의해 비트 라인 쌍의 전위 차를 감지 증폭하는 감지 증폭기를 포함하는 다수의 뱅크; 상기 다수의 뱅크 사이에 위치하며, 로우 디코더와 컬럼 디코더를 포함하는 주변 회로; 상기 다수의 뱅크가 형성된 영역과 근접한 외곽에 위치하며, 상기 다수의 뱅크와 상기 주변 회로에 제공되는 제 1 백 바이어스 전압을 펌핑한 후, 펌핑된 전압을 다양한 레벨로 분배하여서 분배된 전압들 중 어느 하나를 상기 풀 업용 PMOS 트랜지스터에 제공하는 제 1 백 바이어스 전압 발생부; 및 상기 다수의 뱅크가 형성된 영역과 근접한 외곽에 위치하며, 상기 다수의 뱅크와 상기 주변 회로에 제공되는 제 2 백 바이어스 전압을 펌핑한 후, 펌핑된 전압을 다양한 레벨로 분배하여서 분배된 전압들 중 어느 하나를 상기 풀 다운용 NMOS 트랜지스터에 제공하는 제 2 백 바이어스 전압 발생부;를 포함함을 특징으로 한다.
상기 구성에서, 상기 감지 증폭기는 상기 셀 매트릭스 내에 구비된 셀 트랜지스터용 백 바이어스 웰과 각각 분리된 웰 영역에 상기 풀 업용 PMOS 트랜지스터와 상기 풀 다운용 NMOS 트랜지스터의 백 바이어스 웰이 형성됨이 바람직하다.
상기 구성에서, 상기 제 1 백 바이어스 전압 발생부는, 상기 제 1 백 바이어스 전압의 높고 낮음을 판별하기 위한 제 1 기준 전압을 발생하는 제 1 기준 전압 발생부; 상기 제 1 기준 전압 발생부에 발생한 기준 전압을 원하는 타겟 레벨로 시프트시키는 제 1 레벨 시프트부; 출력단으로부터 피드백된 전압을 감지하여 상기 제 1 레벨 시프트부에서 시프트된 전압 레벨보다 낮아지는 경우 펌핑 동작을 수행하기 위한 제 1 펌핑 인에이블 신호를 인에이블시키는 제 1 레벨 검출부; 상기 제 1 펌핑 인에이블 신호가 인에이블될 때 일정 주기의 제 1 펄스 신호를 발생하는 제 1 발진부; 상기 제 1 발진부 발생한 제 1 펄스 신호를 입력받아서 펌프 동작을 제어하기 위해 타이밍이 조절된 다수의 제 1 펄스 제어 신호를 발생하는 제 1 펌프 제어부; 상기 각각의 제 1 펄스 제어 신호의 상태에 따라 펌핑 동작을 수행하여 상기 제 1 백 바이어스 전압의 레벨을 조절하며, 상기 레벨이 조절된 전압을 상기 출력단으로 출력하는 제 1 차지 펌프부; 및 상기 제 1 차지 펌프부에 의해 레벨이 조절된 전압을 다양한 레벨을 가진 전압들로 분배하며, 상기 분배된 전압들 중 어느 하나를 상기 풀 업용 PMOS 트랜지스터로 제공하는 제 1 전압 분배부;를 포함함이 바람직하다.
상기 구성에서, 상기 제 1 레벨 쉬프트부는 상기 제 1 기준 전압을 상기 풀 업용 PMOS 트랜지스터의 백 바이어스 전압보다 높은 레벨로 쉬프트시킴이 바람직하다.
상기 구성에서, 상기 제 1 전압 분배부는, 외부로부터 인가되는 제 1 제어 신호에 의해 턴 온되어 제 1 백 바이어스 전압을 제공하는 제 1 NMOS 트랜지스터; 상기 제 1 NMOS 트랜지스터의 소오스와 접지 전원 사이에 직렬 연결되어 상기 제 1 백 바이어스 전압을 다양한 전압 레벨로 분배하는 다수의 제 1 저항; 및 각 저항 사이의 연결 노드에 연결되어 상기 분배된 전압들을 선택적으로 상기 풀 업용 PMOS 트랜지스터로 제공하는 다수의 제 1 스위칭부;를 포함함이 바람직하다.
상기 구성에서, 상기 제 1 제어 신호는 테스트 패턴에서 상기 풀 업용 PMOS 트랜지스터의 특성을 측정한 데이터인 PCM 데이터와 ECM 데이터 중 어느 하나에 의해 인에이블 여부가 결정됨이 바람직하다.
상기 구성에서, 상기 각각의 제 1 스위칭부는 테스트 패턴에서 상기 풀 업용 PMOS 트랜지스터의 특성을 측정한 데이터인 PCM 데이터와 ECM 데이터 중 어느 하나를 기준으로 상기 분배된 전압 전압들을 선택적으로 제공함이 바람직하다.
상기 구성에서, 상기 제 2 백 바이어스 전압 발생부는, 상기 제 2 백 바이어스 전압의 높고 낮음을 판별하기 위한 제 2 기준 전압을 발생하는 제 2 기준 전압 발생부; 상기 제 2 기준 전압 발생부에 발생한 기준 전압을 원하는 타겟 레벨로 시프트시키는 제 2 레벨 시프트부; 출력단으로부터 피드백된 전압을 감지하여 상기 제 2 레벨 시프트부에서 시프트된 전압 레벨보다 낮아지는 경우 펌핑 동작을 수행하기 위한 제 2 펌핑 인에이블 신호를 인에이블시키는 제 2 레벨 검출부; 상기 제 2 펌핑 인에이블 신호가 인에이블될 때 일정 주기의 제 2 펄스 신호를 발생하는 제 2 발진부; 상기 제 2 발진부 발생한 제 2 펄스 신호를 입력받아서 펌프 동작을 제어하기 위해 타이밍이 조절된 다수의 제 2 펄스 제어 신호를 발생하는 제 2 펌프 제어부; 상기 각각의 제 2 펄스 제어 신호의 상태에 따라 펌핑 동작을 수행하여 상기 제 2 백 바이어스 전압의 레벨을 조절하며, 상기 레벨이 조절된 전압을 상기 출력단으로 출력하는 제 2 차지 펌프부; 및 상기 제 2 차지 펌프부에 의해 레벨이 조절된 전압을 다양한 레벨을 가진 전압들로 분배하며, 상기 분배된 전압들 중 어느 하나를 상기 풀 다운용 NMOS 트랜지스터로 제공하는 제 2 전압 분배부;를 포함함이 바람직하다.
상기 구성에서, 상기 제 2 레벨 쉬프트부는 상기 제 2 기준 전압을 상기 풀 다운용 NMOS 트랜지스터의 백 바이어스 전압보다 높은 레벨로 쉬프트시킴이 바람직하다.
상기 구성에서, 상기 제 2 전압 분배부는, 외부로부터 인가되는 제 2 제어 신호에 의해 턴 온되어 제 2 백 바이어스 전압을 제공하는 제 2 NMOS 트랜지스터; 상기 제 2 NMOS 트랜지스터의 소오스와 접지 전원 사이에 직렬 연결되어 상기 제 2 백 바이어스 전압을 다양한 전압 레벨로 분배하는 다수의 제 2 저항; 및 상기 각각의 제 2 저항 사이의 연결 노드에 연결되어 상기 분배된 전압들을 선택적으로 상기 풀 다운용 NMOS 트랜지스터로 제공하는 다수의 제 2 스위칭부;를 포함함이 바람직하다.
상기 구성에서, 상기 제 2 제어 신호는 테스트 패턴에서 상기 풀 다운용 NMOS 트랜지스터의 특성을 측정한 데이터인 PCM 데이터와 ECM 데이터 중 어느 하나에 의해 인에이블 여부가 결정됨이 바람직하다.
상기 구성에서, 상기 각각의 제 2 스위칭부는 테스트 패턴에서 상기 풀 다운용 NMOS 트랜지스터의 특성을 측정한 데이터인 PCM 데이터와 ECM 데이터 중 어느 하나를 기준으로 상기 분배된 전압 전압들을 선택적으로 제공함이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다.
본 발명의 일 실시 예로써 도 2의 배치도가 개시되며, 일 실시 예는 감지 증폭기(SA)에 독립적으로 사용되는 백 바이어스 전압을 발생하는 백 바이어스 전압 발생부(60,70)를 추가로 형성한 후, 백 바이어스 전압 발생부(60,70)에서 발생된 백 바이어스 전압을 감지 증폭기(SA)로 제공한다.
구체적으로, 도 2의 실시 예는 4개의 뱅크를 갖는 반도체 메모리의 경우, 다수의 셀 매트릭스(CELL) 및 감지 증폭기(SA)가 구비된 4개의 뱅크를 포함하는 영역(E), 다수의 로우 디코더(X-DEC) 및 컬럼 디코더(Y-DEC)를 포함하는 영역(F), 및 다수의 주변 회로 및 패드를 포함하는 영역(G)과 인접하는 외곽 부분(H)에 기존의 백 바이어스 전압 발생부(10~40)와 추가 형성된 백 바이어스 전압 발생부(50~80)를 배치한다.
여기서, 기존의 백 바이어스 전압 발생부(10~40)는 셀 매트릭스(CELL) 및 로우 디코더(X-DEC) 등을 포함하는 반도체 메모리 장치의 내부 회로에 사용되는 백 바이어스 전압을 발생하고, 추가되는 백 바이어스 전압 발생부(50~80)는 감지 증폭 기(SA)에 구비된 MOS 트랜지스터들의 벌크로 제공되기 위한 백 바이어스 전압을 발생한다.
그리고, 백 바이어스 전압 발생부(50,70)는 도 3에 도시된 바와 같이, 생성된 백 바이어스 전압(VPP_NEW)을 감지 증폭기에 구비된 풀 업용 PMOS 트랜지스터(PM1,PM2)의 벌크로 제공하고, 백 바이어스 전압 발생부(60,80)는 생성된 백 바이어스 전압(VBB_NEW)을 감지 증폭기에 구비된 풀 다운용 NMOS 트랜지스터(NM1,NM2)의 벌크로 제공한다.
따라서, 감지 증폭기(SA)는 입력 신호들(IN1,IN2), 예를 들어, 비트 라인(BL)과 비트 라인 바(/BL)에 각각 인가되는 신호들의 전위 차를 감지 증폭할 때, 감지 증폭기(SA)의 주변에 위치하는 셀 매트릭스(CELL) 및 로우 디코더(X-DEC) 등의 영향을 받지 않는다.
이때, 감지 증폭기(SA)에 구비된 풀 업용 PMOS 및 풀 다운용 NMOS 트랜지스터들(PM1,PM2,NM1,NM2)의 백 바이어스 웰(92,93)은 도 4에 도시된 바와 같이, 셀 매트릭스 내에 구비된 셀 트랜지스터들의 백 바이어스 웰(91)과 각각 분리되어 형성된다.
즉, 뱅크를 포함하는 영역(E)에는 하나의 감지 증폭기(SA)에 하나 또는 두 개의 셀 매트릭스(CELL)가 각각 연결되어 있으며, 각 감지 증폭기(SA)에 구비된 풀 업용 PMOS 및 풀 다운용 NMOS 트랜지스터들(PM1,PM2,NM1,NM2)과 이에 연결된 각 셀 트랜지스터의 백 바이어스 웰(91~93)이 분리되어 서로 다른 백 바이어스를 인가받는다.
그러므로, 추가되는 백 바이어스 전압 발생부(50~80)에서 발생하는 백 바이어스 전압들은 각각 셀 트랜지스터들의 벌크로 인가되지 않고 감지 증폭기(SA)에 구비된 풀 업용 PMOS 및 풀 다운용 NMOS 트랜지스터들(PM1,PM2,NM1,NM2)의 벌크로 인가될 수 있다.
이와 같이, 본 발명의 일 실시 예는 추가로 생성된 백 바이어스 전압을 이용하여 감지 증폭기에 구비된 MOS 트랜지스터의 백 바이어스 전압으로 제공하므로, 주변 회로의 영향에 따른 MOS 트랜지스터들의 구동 능력이 변하는 것을 방지할 수 있는 효과가 있다.
본 발명의 다른 실시 예로, 도 2의 백 바이어스 전압 발생부(50,70)와 백 바이어스 전압 발생부(60,80)의 인접한 부분에 각각 전압 분배부가 추가 형성되며, 각 백 바이어스 전압 발생부(50~80)에서 발생하는 백 바이어스 전압들이 다양한 전압 레벨을 가진 전압들로 분배된 후, 분배된 전압들 중 어느 하나가 선택되어 감지 증폭기로 제공된다.
구체적으로, 도 5에 도시된 바와 같이, 도 2의 백 바이어스 전압 발생부(50,70)의 인접한 부분에 전압 분배부(100)를 추가할 경우, 전압 분배부(100)는 백 바이어스 전압(VPP_NEW,VBB_NEW)을 각각 다양한 레벨로 분배한 후, 분배된 전압들(VPP_DIV1~VPP_DIVn,VBB_DIV1~VBB_DIVn) 중 감지 증폭기(SA1~SAn)에 구비된 MOS 트랜지스터의 문턱 전압 변화를 보상할 수 있는 전압을 선택하여 각 감지 증폭기(SA1~SAn)로 제공한다. 여기서, 'n'은 1 이상인 자연수를 의미한다.
이때, 전압 분배부(100)는 다수의 저항을 이용하여 백 바이어스 전압(VPP_NEW,VBB_NEW)을 각각 다양한 레벨로 분배할 수 있으며, 일 예로 도 6을 참조하여, 백 바이어스 전압(VPP_NEW)을 4단계의 레벨로 분배하는 동작에 대해 상세히 살펴보면 아래와 같다.
전압 분배부(100)는 제어 신호(VPP_CTRL)에 의해 턴 온되어 백 바이어스 전압(VPP_NEW)을 제공하는 NMOS 트랜지스터(NM3), NMOS 트랜지스터(NM3)의 소오스와 접지 전원 사이에 직렬 연결된 다수의 저항(R1~R5), 및 각 저항(R1~R5) 사이의 연결 노드에 연결되어 분배된 전압(VPP_DIV1~VPP_DIV4)을 선택적으로 제공하는 다수의 스위칭부(SW1~SW4)를 포함한다.
이러한 구성을 갖는 전압 분배부(100)는 PCM(Process Control Monitoring) 데이터 또는 EPM(Electrical Parameter Monitoring) 데이터에서 얻어지는 감지 증폭기의 풀 업용 PMOS 및 풀 다운용 NMOS 트랜지스터들의 문턱 전압을 기준으로 백 바이어스 전압을 조절할 필요가 있을 때, 외부에서 제어 신호(VPP_CTRL)를 인에이블시켜 백 바이어스 전압(VPP_NEW)을 직렬로 연결된 다수의 저항(R1~R5)으로 전달한다.
이때, PCM 데이터와 ECM 데이터는 메인 메모리 칩이 아닌 테스트 패턴에 구비된 MOS 트랜지스터의 특성을 측정한 데이터를 의미한다.
그리고, 다수의 저항(R1~R5)은 NMOS 트랜지스터로부터 제공된 백 바이어스 전압(VPP_NEW)을 다양한 레벨로 분배하여 각 스위칭부(SW1~SW4)로 전달하고, 각 스위칭부(SW1~SW4)는 마찬가지로 PCM 데이터 또는 ECM 데이터에 의해 감지 증폭기의 풀 업용 PMOS 및 풀 다운용 NMOS 트랜지스터들의 문턱 전압을 보상할 수 있는 백 바이어스 전압을 선택적으로 제공한다.
이때, 각 스위칭부(SW1~SW4)는 퓨즈로 구성되어 퓨즈 커팅에 의해 분배된 전압들 중 최소한 하나를 제공할 수 있고, D/A 컨버터(Digital to Analog Converter)와 MOS 트랜지스터용 스위치로 구성되어 PCM 데이터 또는 ECM 데이터를 아날로그 신호로 변환하여 MOS 트랜지스터용 스위치의 제어 신호로 제공함으로써 분배된 전압들을 선택적으로 제공할 수도 있다.
이러한 전압 분배부(100)의 동작에 의해, 감지 증폭기(SA1~SAn)의 풀 업용 PMOS 및 풀 다운 용 NMOS 트랜지스터들의 문턱 전압이 각각 변할 경우, 풀 업용 PMOS 트랜지스터들은 분배된 전압들(VPP_DIV1~VPP_DIVn) 중 문턱 전압을 보상할 수 있는 어느 하나를 인가받음으로써 변하기 전의 문턱 전압 상태로 유지되고, 풀 다운용 NMOS 트랜지스터들은 분배된 전압들(VBB_DIV1~VBB_DIVn) 중 문턱 전압을 보상할 수 있는 어느 하나를 인가받음으로써 변하기 전의 문턱 전압 상태로 유지된다.
이와 같이, 본 발명의 다른 실시 예는 백 바이어스 전압을 추가로 생성한 후, 생성된 백 바이어스 전압을 다양한 전압 레벨로 분배한다. 그리고, 감지 증폭기에 구비된 MOS 트랜지스터들은 분배된 전압들 중 어느 하나를 벌크 전압으로 입력받음으로써, 외부 회로의 영향에 의한 문턱 전압의 변화를 줄일 수 있는 효과가 있다.
또한, 본 발명의 다른 실시 예는 추가 생성된 백 바이어스 전압을 다양한 레 벨로 분배하고, PCM 데이터 또는 ECM 데이터에 의해 분배된 전압들 중 MOS 트랜지스터들의 문턱 전압 변화를 보상할 수 있는 전압들을 선택적으로 인가받음으로써, 감지 증폭 동작이 일정하게 유지되는 효과가 있다.
본 발명의 또 다른 실시 예로, 반도체 메모리 장치의 내부 회로에 사용되는 백 바이어스 전압(VPP,VBB)이 각각 펌핑(pumping)된 후, 펌핑된 전압이 각각 다양한 전압 레벨로 분배되어 워드 라인 인에이블용, 셀의 웰 바이어스용, 및 감지 증폭기용 등으로 각각 사용된다.
구체적으로, 본 발명의 또 다른 실시 예는 도 7에 도시된 바와 같이, 기준 전압 발생부(110), 레벨 시프트부(120), 레벨 검출부(130), 발진부(140), 펌프 제어부(150), 차지 펌프부(160), 및 전압 분배부(170)로 구성된다.
이때, 도 7은 풀 업용 PMOS 트랜지스터용 백 바이어스 전압(VPP)을 이용한 실시 예를 나타내며, 풀 업용 PMOS 트랜지스터용 백 바이어스 전압(VPP)과 풀 다운용 NMOS 트랜지스터용 백 바이어스 전압(VBB)은 동일한 구성에 의해 펌핑 및 분배되어 감지 증폭기로 제공되므로, 설명의 편의상 풀 다운용 NMOS 트랜지스터용 백 바이어스 전압(VBB)의 펌핑 및 분배 동작에 대해서 생략하기로 한다.
기준 전압 발생부(110)는 입력되는 전압, 즉, 백 바이어스 전압(VPP)의 높고 낮음을 각각 판별하기 위한 기준 전압(VREF)을 발생하고, 레벨 시프트부(120)는 기준 전압 발생부(110)에서 출력된 기준 전압(VREF)을 원하는 타겟 레벨로 시프트시킨다.
이때, 레벨 쉬프트부(120)는 일 예로 풀 업용 PMOS 트랜지스터용 백 바이어 스 전압의 타겟 레벨이 3.3V이면 기준 전압(VREF)을 4.3V 정도의 레벨로 쉬프트시키고, 풀 다운용 NMOS 트랜지스터용 백 바이어스 전압의 타겟 레벨이 -0.8V이면 기준 전압(VREF)을 -1.2V 정도의 레벨로 쉬프트시킨다.
이후, 레벨 검출부(130)는 도 8에 도시된 바와 같이, 차지 펌프부(160)로부터 피드백된 백 바이어스 펌핑 전압(VPP_PUMP)을 감지하여 레벨 시프트부(120)에서 시프트된 전압(VREF_SHIFT) 레벨보다 낮아지는 경우 펌핑 인에이블 신호(PUMP_EN)를 인에이블시킨다.
발진부(140)는 바람직하게 도 9의 링 오실레이터(ring oscilator)와 같이 구성될 수 있으며, 펌핑 인에이블 신호(PUMP_EN)가 인에이블될 때 일정 주기의 펄스 신호(OSC)를 발생한다. 그리고, 펌프 제어부(150)는 발진부(140)에서 제공된 펄스 신호(OSC)를 입력받아서 펌프 동작을 제어하기 위해 타이밍이 조절된 펄스 제어 신호(P1,P2,G1,G2)를 발생한다.
차지 펌프부(160)는 바람직하게 도 10에 도시된 바와 같이, 주기를 이용하여 듀얼(dual)로 동작하는 더블러 펌프(doubler pump) 회로로 구성될 수 있다.
구체적으로, 도 9의 실시 예는 펌프 제어부(150)로부터 제공된 펄스 신호(G1,G2)의 제어하에 양측 프리차지 노드(ND3,ND4)를 선택적으로 백 바이어스 전압(VPP) 레벨로 프리차지시키는 프리차지부(161), 양측 프리차지 노드(ND3,ND4)의 전위 레벨에 따라 선택적으로 스위칭되어 양측 부스팅 노드(ND1,ND2)와의 연결을 각각 제어하는 스위칭부(162), 및 펄스 신호(G1,G2)와는 다른 타이밍을 갖는 펄스 신호(P1,P2)의 제어하에 양측 부스팅 노드(ND1,ND2)를 선택적으로 백 바이어스 펌핑 전압(VPP_PUMP) 레벨로 부스팅시키는 부스팅부(163)로 구성될 수 있다.
이러한 구성을 갖는 차지 펌프부(160)는 각각의 펄스 제어 신호(P1,P2,G1,G2)의 상태에 따라 펌핑 동작을 수행하여 백 바이어스 펌핑 전압(VPP_PUMP)의 전위를 조절한다.
이후, 차지 펌프부(160)에 의해 레벨이 조절된 백 바이어스 펌핑 전압(VPP_PUMP)은 전압 분배부(170)에 인가되어 다양한 전압 레벨을 가진 전압들(VPP_PUMPD1~VPP_PUMPDm)로 분배된다.
여기서, 전압 분배부(170)는 도 6과 동일한 구성으로 이루어질 수 있으며, 백 바이어스 펌핑 전압(VPP_PUMP)을 다양한 레벨로 분배한 후, 분배된 전압들(VPP_PUMPD1~VPP_PUMPDm)을 다수의 감지 증폭기(도시되지 않음), 다수의 워드 라인 구동부(도시되지 않음), 및 다수의 셀 메트릭스(도시되지 않음) 등으로 각각 제공한다.
여기서, 분배된 전압들(VPP_PUMPD1~VPP_PUMPDm) 중 다수의 감지 증폭기에 인가되는 전압들은 각 감지 증폭기에 구비된 MOS 트랜지스터들의 문턱 전압을 조절하는데 사용되고, 다수의 워드라인 구동부에 인가되는 전압들은 워드 라인들을 인에이블시키는데 사용되며, 다수의 셀 메트릭스에 인가되는 전압들은 셀 트랜지스터들의 문턱 전압을 조절하는데 사용된다.
이와 같이, 본 발명의 또 다른 실시 예는 기존의 백 바이어스 전압을 펌핑한 후, 펌핑된 전압을 다양한 전압 레벨로 분배한다. 그리고, 분배된 전압들은 각각 다수의 감지 증폭기, 다수의 워드라인 구동부, 및 다수의 셀 메트릭스 등으로 인가되므로, 다수의 감지 증폭기에 제공되는 백 바이어스 전압은 주변 회로의 영향을 받는 것을 줄이는 효과가 있다.
또한, 본 발명의 또 다른 실시 예는 감지 증폭기에 구비된 MOS 트랜지스터들의 문턱 전압이 변할 경우, 이러한 변화를 보상할 수 있는 전압들을 선택적으로 인가함으로써, 감지 증폭기의 감지 증폭 동작이 일정하게 유지되는 효과가 있다.
본 발명의 일 실시 예는 기존의 백 바이어스 전압을 사용하지 않고 추가로 백 바이어스 전압 생성하여 감지 증폭기들로 인가함으로써, 감지 증폭기 내부에 구비된 MOS 트랜지스터들이 주변 회로의 영향을 받아서 문턱 전압이 변하는 것을 줄일 수 있는 효과가 있다.
그리고, 본 발명의 다른 실시 예는 외부 환경에 의해 감지 증폭기에 구비된 MOS 트랜지스터들의 문턱 전압이 변할 때, 기존의 백 바이어스 전압을 사용하지 않고 추가로 백 바이어스 전압 생성한 후, 생성된 백 바이어스 전압을 분배하여 감지 증폭기들로 인가함으로써, 감지 증폭기 내부에 구비된 MOS 트랜지스터들의 문턱 전압 변화를 보상할 수 있는 효과가 있다.
또한, 본 발명의 또 다른 실시 예는 외부 환경에 의해 감지 증폭기에 구비된 MOS 트랜지스터들의 문턱 전압이 변할 때, 반도체 메모리 장치의 내부 회로에 인가되는 백 바이어스 전압을 펌핑한 후, 펌핑된 전압을 분배하여 각각 감지 증폭기와 다른 회로들로 인가함으로써, 감지 증폭기 내부에 구비된 MOS 트랜지스터들의 문턱 전압 변화를 보상할 수 있는 효과가 있다.
본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.

Claims (22)

  1. 일정 간격 이격되어 위치하며, 셀 매트릭스와 상기 셀 매트릭스에 연결되어 풀 업용 PMOS 트랜지스터와 풀 다운용 NMOS 트랜지스터의 동작에 의해 비트 라인 쌍의 전위 차를 감지 증폭하는 감지 증폭기를 포함하는 다수의 뱅크;
    상기 다수의 뱅크가 형성된 영역과 근접한 외곽에 위치하며, 상기 감지 증폭기에 구비된 풀 업용 PMOS 트랜지스터의 벌크에 독립적으로 제 1 백 바이어스 전압을 제공하는 제 1 백 바이어스 전압 발생부; 및
    상기 다수의 뱅크가 형성된 영역과 근접한 외곽에 위치하며, 상기 감지 증폭기에 구비된 풀 다운용 NMOS 트랜지스터의 벌크에 독립적으로 제 2 백 바이어스 전압을 제공하는 제 2 백 바이어스 전압 발생부;를 포함함을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 감지 증폭기는 상기 셀 매트릭스 내에 구비된 셀 트랜지스터용 백 바이어스 웰과 각각 분리된 웰 영역에 상기 풀 업용 PMOS 트랜지스터와 상기 풀 다운용 NMOS 트랜지스터의 백 바이어스 웰이 형성됨을 특징으로 하는 반도체 메모리 장치.
  3. 일정 간격 이격되어 위치하며, 셀 매트릭스와 상기 셀 매트릭스에 연결되어 풀 업용 PMOS 트랜지스터와 풀 다운용 NMOS 트랜지스터의 동작에 의해 비트 라인 쌍의 전위 차를 감지 증폭하는 감지 증폭기를 포함하는 다수의 뱅크;
    상기 다수의 뱅크가 형성된 영역과 근접한 외곽에 위치하며, 제 1 백 바이어스 전압을 제공하는 제 1 백 바이어스 전압 발생부;
    상기 제 1 백 바이어스 전압 발생부와 인접하여 위치하며, 상기 제 1 백 바이어스 전압을 다양한 전압 레벨로 분배한 후, 상기 분배된 전압들 중 어느 하나를 상기 감지 증폭기에 구비된 풀 업용 PMOS 트랜지스터의 벌크로 제공하는 제 1 전압 분배부;
    상기 다수의 뱅크가 형성된 영역과 근접한 외곽에 위치하며, 제 2 백 바이어스 전압을 제공하는 제 2 백 바이어스 전압 발생부; 및
    상기 제 2 백 바이어스 전압 발생부와 인접하여 위치하며, 상기 제 2 백 바이어스 전압을 다양한 전압 레벨로 분배한 후, 상기 분배된 전압들 중 어느 하나를 상기 감지 증폭기에 구비된 풀 다운용 NMOS 트랜지스터의 벌크로 제공하는 제 2 전압 분배부;를 포함함을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 감지 증폭기는 상기 셀 매트릭스 내에 구비된 셀 트랜지스터용 백 바이어스 웰과 각각 분리된 웰 영역에 상기 풀 업용 PMOS 트랜지스터와 상기 풀 다운용 NMOS 트랜지스터의 백 바이어스 웰이 형성됨을 특징으로 하는 반도체 메모리 장치.
  5. 제 3 항에 있어서,
    상기 제 1 전압 분배부는,
    외부로부터 인가되는 제 1 제어 신호에 의해 턴 온되어 제 1 백 바이어스 전압을 제공하는 제 1 NMOS 트랜지스터;
    상기 제 1 NMOS 트랜지스터의 소오스와 접지 전원 사이에 직렬 연결되어 상기 제 1 백 바이어스 전압을 다양한 전압 레벨로 분배하는 다수의 제 1 저항; 및
    각 저항 사이의 연결 노드에 연결되어 상기 분배된 전압들을 선택적으로 상기 풀 업용 PMOS 트랜지스터로 제공하는 다수의 제 1 스위칭부;를 포함함을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제 1 제어 신호는 테스트 패턴에서 상기 풀 업용 PMOS 트랜지스터의 특성을 측정한 데이터인 PCM 데이터와 ECM 데이터 중 어느 하나에 의해 인에이블 여부가 결정됨을 특징으로 하는 반도체 메모리 장치.
  7. 제 5 항에 있어서,
    상기 각각의 제 1 스위칭부는 테스트 패턴에서 상기 풀 업용 PMOS 트랜지스터의 특성을 측정한 데이터인 PCM 데이터와 ECM 데이터 중 어느 하나를 기준으로 상기 분배된 전압 전압들을 선택적으로 제공함을 특징으로 하는 반도체 메모리 장치.
  8. 제 3 항에 있어서,
    상기 제 2 전압 분배부는,
    외부로부터 인가되는 제 2 제어 신호에 의해 턴 온되어 제 2 백 바이어스 전압을 제공하는 제 2 NMOS 트랜지스터;
    상기 제 2 NMOS 트랜지스터의 소오스와 접지 전원 사이에 직렬 연결되어 상기 제 2 백 바이어스 전압을 다양한 전압 레벨로 분배하는 다수의 제 2 저항; 및
    각 저항 사이의 연결 노드에 연결되어 상기 분배된 전압들을 선택적으로 상기 풀 다운용 NMOS 트랜지스터로 제공하는 다수의 제 2 스위칭부;를 포함함을 특징으로 하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제 2 제어 신호는 테스트 패턴에서 상기 풀 다운용 NMOS 트랜지스터의 특성을 측정한 데이터인 PCM 데이터와 ECM 데이터 중 어느 하나에 의해 인에이블 여부가 결정됨을 특징으로 하는 반도체 메모리 장치.
  10. 제 8 항에 있어서,
    상기 각각의 제 2 스위칭부는 테스트 패턴에서 상기 풀 다운용 NMOS 트랜지스터의 특성을 측정한 데이터인 PCM 데이터와 ECM 데이터 중 어느 하나를 기준으로 상기 분배된 전압 전압들을 선택적으로 제공함을 특징으로 하는 반도체 메모리 장치.
  11. 일정 간격 이격되어 위치하며, 셀 매트릭스와 상기 셀 매트릭스에 연결되어 풀 업용 PMOS 트랜지스터와 풀 다운용 NMOS 트랜지스터의 동작에 의해 비트 라인 쌍의 전위 차를 감지 증폭하는 감지 증폭기를 포함하는 다수의 뱅크;
    상기 다수의 뱅크 사이에 위치하며, 로우 디코더와 컬럼 디코더를 포함하는 주변 회로;
    상기 다수의 뱅크가 형성된 영역과 근접한 외곽에 위치하며, 상기 다수의 뱅크와 상기 주변 회로에 제공되는 제 1 백 바이어스 전압을 펌핑한 후, 펌핑된 전압을 다양한 레벨로 분배하여서 분배된 전압들 중 어느 하나를 상기 풀 업용 PMOS 트랜지스터에 제공하는 제 1 백 바이어스 전압 발생부; 및
    상기 다수의 뱅크가 형성된 영역과 근접한 외곽에 위치하며, 상기 다수의 뱅크와 상기 주변 회로에 제공되는 제 2 백 바이어스 전압을 펌핑한 후, 펌핑된 전압을 다양한 레벨로 분배하여서 분배된 전압들 중 어느 하나를 상기 풀 다운용 NMOS 트랜지스터에 제공하는 제 2 백 바이어스 전압 발생부;를 포함함을 특징으로 하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 감지 증폭기는 상기 셀 매트릭스 내에 구비된 셀 트랜지스터용 백 바이어스 웰과 각각 분리된 웰 영역에 상기 풀 업용 PMOS 트랜지스터와 상기 풀 다운용 NMOS 트랜지스터의 백 바이어스 웰이 형성됨을 특징으로 하는 반도체 메모리 장치.
  13. 제 11 항에 있어서,
    상기 제 1 백 바이어스 전압 발생부는,
    상기 제 1 백 바이어스 전압의 높고 낮음을 판별하기 위한 제 1 기준 전압을 발생하는 제 1 기준 전압 발생부;
    상기 제 1 기준 전압 발생부에 발생한 기준 전압을 원하는 타겟 레벨로 시프트시키는 제 1 레벨 시프트부;
    출력단으로부터 피드백된 전압을 감지하여 상기 제 1 레벨 시프트부에서 시프트된 전압 레벨보다 낮아지는 경우 펌핑 동작을 수행하기 위한 제 1 펌핑 인에이블 신호를 인에이블시키는 제 1 레벨 검출부;
    상기 제 1 펌핑 인에이블 신호가 인에이블될 때 일정 주기의 제 1 펄스 신호를 발생하는 제 1 발진부;
    상기 제 1 발진부에서 발생한 제 1 펄스 신호를 입력받아서 펌프 동작을 제어하기 위해 타이밍이 조절된 다수의 제 1 펄스 제어 신호를 발생하는 제 1 펌프 제어부;
    상기 각각의 제 1 펄스 제어 신호의 상태에 따라 펌핑 동작을 수행하여 상기 제 1 백 바이어스 전압의 레벨을 조절하며, 상기 레벨이 조절된 전압을 상기 출력단으로 출력하는 제 1 차지 펌프부; 및
    상기 제 1 차지 펌프부에 의해 레벨이 조절된 전압을 다양한 레벨을 가진 전압들로 분배하며, 상기 분배된 전압들 중 어느 하나를 상기 풀 업용 PMOS 트랜지스터로 제공하는 제 1 전압 분배부;를 포함함을 특징으로 하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 제 1 레벨 쉬프트부는 상기 제 1 기준 전압을 상기 풀 업용 PMOS 트랜지스터의 백 바이어스 전압보다 높은 레벨로 쉬프트시킴을 특징으로 하는 반도체 메모리 장치.
  15. 제 13 항에 있어서,
    상기 제 1 전압 분배부는,
    외부로부터 인가되는 제 1 제어 신호에 의해 턴 온되어 제 1 백 바이어스 전압을 제공하는 제 1 NMOS 트랜지스터;
    상기 제 1 NMOS 트랜지스터의 소오스와 접지 전원 사이에 직렬 연결되어 상기 제 1 백 바이어스 전압을 다양한 전압 레벨로 분배하는 다수의 제 1 저항; 및
    각 저항 사이의 연결 노드에 연결되어 상기 분배된 전압들을 선택적으로 상기 풀 업용 PMOS 트랜지스터로 제공하는 다수의 제 1 스위칭부;를 포함함을 특징으로 하는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 제 1 제어 신호는 테스트 패턴에서 상기 풀 업용 PMOS 트랜지스터의 특성을 측정한 데이터인 PCM 데이터와 ECM 데이터 중 어느 하나에 의해 인에이블 여부가 결정됨을 특징으로 하는 반도체 메모리 장치.
  17. 제 15 항에 있어서,
    상기 각각의 제 1 스위칭부는 테스트 패턴에서 상기 풀 업용 PMOS 트랜지스터의 특성을 측정한 데이터인 PCM 데이터와 ECM 데이터 중 어느 하나를 기준으로 상기 분배된 전압 전압들을 선택적으로 제공함을 특징으로 하는 반도체 메모리 장치.
  18. 제 11 항에 있어서,
    상기 제 2 백 바이어스 전압 발생부는,
    상기 제 2 백 바이어스 전압의 높고 낮음을 판별하기 위한 제 2 기준 전압을 발생하는 제 2 기준 전압 발생부;
    상기 제 2 기준 전압 발생부에 발생한 기준 전압을 원하는 타겟 레벨로 시프트시키는 제 2 레벨 시프트부;
    출력단으로부터 피드백된 전압을 감지하여 상기 제 2 레벨 시프트부에서 시프트된 전압 레벨보다 낮아지는 경우 펌핑 동작을 수행하기 위한 제 2 펌핑 인에이블 신호를 인에이블시키는 제 2 레벨 검출부;
    상기 제 2 펌핑 인에이블 신호가 인에이블될 때 일정 주기의 제 2 펄스 신호를 발생하는 제 2 발진부;
    상기 제 2 발진부에서 발생한 제 2 펄스 신호를 입력받아서 펌프 동작을 제어하기 위해 타이밍이 조절된 다수의 제 2 펄스 제어 신호를 발생하는 제 2 펌프 제어부;
    상기 각각의 제 2 펄스 제어 신호의 상태에 따라 펌핑 동작을 수행하여 상기 제 2 백 바이어스 전압의 레벨을 조절하며, 상기 레벨이 조절된 전압을 상기 출력단으로 출력하는 제 2 차지 펌프부; 및
    상기 제 2 차지 펌프부에 의해 레벨이 조절된 전압을 다양한 레벨을 가진 전압들로 분배하며, 상기 분배된 전압들 중 어느 하나를 상기 풀 다운용 NMOS 트랜지스터로 제공하는 제 2 전압 분배부;를 포함함을 특징으로 하는 반도체 메모리 장치.
  19. 제 18 항에 있어서,
    상기 제 2 레벨 쉬프트부는 상기 제 2 기준 전압을 상기 풀 다운용 NMOS 트랜지스터의 백 바이어스 전압보다 높은 레벨로 쉬프트시킴을 특징으로 하는 반도체 메모리 장치.
  20. 제 18 항에 있어서,
    상기 제 2 전압 분배부는,
    외부로부터 인가되는 제 2 제어 신호에 의해 턴 온되어 제 2 백 바이어스 전압을 제공하는 제 2 NMOS 트랜지스터;
    상기 제 2 NMOS 트랜지스터의 소오스와 접지 전원 사이에 직렬 연결되어 상기 제 2 백 바이어스 전압을 다양한 전압 레벨로 분배하는 다수의 제 2 저항; 및
    상기 각각의 제 2 저항 사이의 연결 노드에 연결되어 상기 분배된 전압들을 선택적으로 상기 풀 다운용 NMOS 트랜지스터로 제공하는 다수의 제 2 스위칭부;를 포함함을 특징으로 하는 반도체 메모리 장치.
  21. 제 20 항에 있어서,
    상기 제 2 제어 신호는 테스트 패턴에서 상기 풀 다운용 NMOS 트랜지스터의 특성을 측정한 데이터인 PCM 데이터와 ECM 데이터 중 어느 하나에 의해 인에이블 여부가 결정됨을 특징으로 하는 반도체 메모리 장치.
  22. 제 20 항에 있어서,
    상기 각각의 제 2 스위칭부는 테스트 패턴에서 상기 풀 다운용 NMOS 트랜지스터의 특성을 측정한 데이터인 PCM 데이터와 ECM 데이터 중 어느 하나를 기준으로 상기 분배된 전압 전압들을 선택적으로 제공함을 특징으로 하는 반도체 메모리 장치.
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