JP2007312492A - 電源回路 - Google Patents

Abstract

【課題】複数の設定電位に対応して、昇圧能力の設定電位依存を低減させるとともに、リップルを低減することが可能な電源回路を提供する。
【解決手段】電源回路１００は、出力端子１と、第１、第２のクロック信号ＣＬＫ１、ＣＬＫ２に応じて、電源ＶＣＣから供給された電圧を昇圧し出力端子１に出力する第１、第２の昇圧回路２、３と、出力電位ＶＰＰを抵抗分割により分圧し、第１の選択信号Ｓ１に応じてモニタ電位Ｖｍを出力し、第２の選択信号Ｓ２に応じて分圧比を小さくしてモニタ電位Ｖｍを出力する分圧回路５と、基準電位Ｖｅｒｆとモニタ電位Ｖｍとを比較し、基準電位Ｖｒｅｆよりも低い場合にはフラグ信号を出力する比較増幅器（アンプ）１３と、比較増幅器１３の出力が入力されるとともに第１、第２の選択信号Ｓ１、Ｓ２が入力され第１、第２のクロック信号を出力する論理回路１４と、を備える。
【選択図】図１

Description

本発明は、電源電圧を昇圧する昇圧回路を備えた電源回路に関するものである。

従来、例えば、ＮＡＮＤ型フラッシュメモリなどの半導体記憶装置は、昇圧回路により電源電圧を昇圧して供給する電源回路を備える。

例えば、ＮＡＮＤ型フラッシュメモリなどの半導体記憶装置は、データの書き込み、消去および読み出し動作のために、電源電圧よりも高い電位を必要とする。そのため、そのような半導体記憶装置は、電源電圧を昇圧する昇圧回路と、その電位を設定電位に維持する電圧検知回路と、を備える。

該昇圧回路は、ＭＯＳトランジスタと容量とが直列に接続され、容量の一端を互いに相補のＣＬＫ信号およびＣＬＫＢ信号で接続され、電源電圧を昇圧する。

また、該電圧検知回路は、分圧回路と、比較増幅器とを備え、昇圧回路出力端子と接地電位とが該分圧回路を介して直列接続されている。該分圧回路が出力するモニタ電位と、基準電位とを比較増幅器にて比較する。

該電圧検知回路の検知レベルを変更する一例として、該分圧回路の分圧抵抗の接続点から、ソースを接地電位とした複数のｎ型ＭＯＳトランジスタが接続されており、それらのゲートにはそれぞれ選択信号が入力される。

該選択信号によって、昇圧回路出力の設定電位を決められる。昇圧回路出力が設定電位より低い場合には該モニタ電位が基準電位よりも低くなり、比較増幅器は出力を例えば“Ｈｉｇｈ”に切り替える。この出力により該昇圧回路を活性化状態とし、CLK/CLKB信号により昇圧回路出力を昇圧させる。

逆に、昇圧回路出力が設定電位より高い場合には、モニタ電位が基準電位よりも高くなり、比較増幅器の出力を例えば“Ｌｏｗ”に切り替える。この出力により、昇圧回路を非活性化状態として、CLK/CLKB信号を遮断して該昇圧回路の昇圧動作と停止させる。

以上のように、電源検知回路が昇圧回路を活性化・非活性化させることにより、昇圧回路出力を設定電位近傍に維持することができる。

ところで、以上のような昇圧動作において、この出力電位は常に一定電位にとどまることはなく、設定電位近傍で振動する。この現象をリップルと呼び、このリップルは、分圧抵抗の抵抗値に基づくRC時定数、比較増幅器の動作遅延および昇圧回路の昇圧能力により増減する。分圧抵抗の抵抗値が大きい場合、比較増幅器の動作遅延が大きい場合および昇圧回路の昇圧能力が大きい場合、このリップルは増大する。

ここで、各分圧抵抗の抵抗値は同じで比較増幅器も同様のものを使用した場合、電圧検知回路の昇圧回路電位の変動に対する反応速度は一定である。したがって、電圧検知回路の出力が切り替わる時間はほぼ一定となる。

そして、昇圧回路の出力電位と電流とは、昇圧回路出力電位が高い場合には出力電流は低く、昇圧回路出力電位が低い場合には出力電流は大きくなる関係にある。

したがって、電圧検知回路の設定電位が低いときの昇圧回路出力について検討すると、一定時間に出力できる電流が大きくなるため、リップルは大きくなる。

一方、電圧検知回路の設定電位が高い場合は、一定時間に出力できる電流が小さくなるため、リップルは小さくなる。

ここで、別の側面として、ＮＡＮＤ型フラッシュメモリのセルは、昇圧回路によって昇圧された電位を使用して、データが書き込まれる。

しかし、そのセル特性はすべて均一ではなく、書き込み可能な書き込み電位は異なっている。

そこで、書き込み可能な電位が低いセルから、書き込み可能な電位が高いセルまで、順次書き込みを完了できるように、書き込み電位を適当な初期値から少しずつ増加させて、その都度書き込み動作を行うという特徴を持っている。

その動作を実現させるため、昇圧回路の設定電位を決定する該電圧検知回路の各分圧抵抗を調整し、少しずつ増加させた所望の電位を昇圧回路出力から得る。

そして、設定電位を変更した場合、既述のように、昇圧回路出力のリップルは、設定電位が低いとき、大きくなるという問題があった。

ＮＡＮＤ型フラッシュメモリのセルへの書き込み動作において、選択セルおよび非選択セルのワード線のリップルが大きいと、例えば、書き込みセルのＶｔｈ分布が広がり、また、非選択セルへの誤書き込みしたりするなどする。したがって、リップルは小さいほうが望ましい。

しかし、既述のように、書き込み可能な電位が低いセルを書き込む際に、電源検知回路の分圧抵抗を調整して低い昇圧回路出力を設定した場合、従来回路ではリップルが大きくなり、メモリセルへの書き込み特性が悪化する。

この従来の電源回路には、電源から供給された電圧を昇圧し、出力電位を生成する複数の昇圧回路と、出力電位をモニタし、昇圧回路の活性化／不活性化を指示するための信号を出力するための複数のＣＰ出力制御回路と、このＣＰ出力制御回路の出力（ＯＳＣ制御動作を行う電圧）が入力される発振器と、この発振器の発振出力が入力され信号を該昇圧回路に出力するクロックバッファ回路と、を備えるものがある（例えば、特許文献１参照。）。

各ＣＰ出力制御回路の出力検知電圧は、出力電圧の推移に合わせて、段階的に動作するように、各々異なるように設計されている。

そして、上記従来の電源回路は、１つのある設定電位に対しリップルを低減するために、出力電圧の推移に合わせて、段階的に動作させる昇圧回路の数を制御する。

したがって、上記従来技術では、複数の設定電位に対応して、昇圧能力の設定電位依存を低減させるとともに、リップルを低減するものではない。
特開平１１−１５４３９６号公報

本発明は、上記課題を解決するものであり、複数の設定電位に対応して、昇圧能力の設定電位依存を低減させるとともに、リップルを低減することが可能な電源回路を提供することを目的とする。

本発明の一態様に係る実施例に従った電源回路は、
第１の選択信号に応じて設定された第１の設定電位、または、第２の選択信号に応じて設定された前記第１の設定電位よりも高い第２の設定電位を出力する電源回路であって、
前記第１の設定電位、または、前記第２の設定電位を出力する出力端子と、
電源から供給された電圧を昇圧し前記出力端子に出力する第１の昇圧回路と、
前記電源から供給された電圧を昇圧し前記出力端子に出力する第２の昇圧回路と、
前記出力端子から出力される出力電位を抵抗分割により分圧し、前記第１の選択信号に応じてモニタ電位を出力し、または、前記第２の選択信号に応じて前記出力電位に対する前記モニタ電位の分圧比を小さくして前記モニタ電位を出力する分圧回路と、
基準電位と前記モニタ電位とを比較し、前記基準電位よりも低い場合には前記昇圧回路を活性化するためのフラグ信号を出力する比較増幅器と、
前記比較増幅器から前記フラグ信号が入力されるとともに前記第１の選択信号が入力された場合には、前記第１の昇圧回路を昇圧動作させる第１のクロック信号を出力し、前記比較増幅器から前記フラグ信号が入力されるとともに前記第２の選択信号が入力された場合には、前記第１のクロック信号とともに第２の昇圧回路を昇圧動作させる第２のクロック信号を出力する論理回路と、を備えることを特徴とする。

本発明に係る電源回路によれば、複数の設定電位に対応して、昇圧能力の設定電位依存を低減させるとともに、リップルを低減することができる。

本発明の一態様に係る電源回路は、設定電位に応じて、並列に複数ある昇圧回路のうち動作させる昇圧回路の数を制御して、昇圧能力（出力電流）を調整する。

これにより、電源回路の出力へ負荷を接続したときの出力の設定電位への復帰時間に対する設定電位依存を低減するとともに、電源回路の出力のリップルを低減する。

以下、本発明に係る実施例について図面に基づいて説明する。なお、電源回路が３個の昇圧回路を備える場合について説明するが、電源回路が２個の昇圧回路、または、４個以上の昇圧回路を備えていてもよく、同様に本発明の趣旨を適用することができる。

図１は、本発明の一態様である実施例１に係る電源回路１００の要部の構成を示す図である。また、図２は、図１の電源回路に適用される昇圧回路の一例を示す図である。

図１に示すように、電源回路１００は、第１の選択信号Ｓ１に応じて設定された第１の設定電位Ｖ１、第２の選択信号Ｓ２に応じて設定され第１の設定電位Ｖ１よりも高い第２の設定電位Ｖ２、および、第３の選択信号Ｓ３に応じて設定され第２の設定電位Ｖ２よりも高い第３の設定電位Ｖ３、の何れかを出力する。

図１に示すように、電源回路１００は、第１の設定電位Ｖ１、第２の設定電位Ｖ２、または、第３の設定電位Ｖ３を出力する出力端子１と、第１のクロック信号ＣＬＫ１に応じて、電源ＶＣＣから供給された電圧を昇圧し出力端子１に出力する第１の昇圧回路２と、第２のクロック信号ＣＬＫ２に応じて、電源ＶＣＣから供給された電圧を昇圧し出力端子１に出力する第２の昇圧回路３と、第３のクロック信号ＣＬＫ３に応じて、電源ＶＣＣから供給された電圧を昇圧し出力端子１に出力する第３の昇圧回路４と、を備える。

出力端子１に接続される負荷には、ＮＡＮＤセル、 ＮＯＲセル、 ＤＩＮＯＲセル、 ＡＮＤセル型ＥＥＰＲＯＭなどの不揮発性半導体記憶装置や、電源ＶＣＣよりも昇圧された電位が要求される回路などが含まれる。

第１の昇圧回路２は、例えば、図２に示すように、第１のクロック信号ＣＬＫ１が入力され、反転したクロック信号ＣＬＫＢを出力するインバータ回路２ａと、電源電位ＶＣＣにソースが接続され、このソースとゲートとが接続されたＭＯＳトランジスタ２ｂと、 このＭＯＳトランジスタ２ｂのドレインと出力端子１との間に直列にされソースとゲートとが接続されたＭＯＳトランジスタ２ｃないしＭＯＳトランジスタ２ｆと、このＭＯＳトランジスタ２ｃないしＭＯＳトランジスタ２ｆのソースにそれぞれ接続されたコンデンサ２ｇないしコンデンサ２ｊと、を有する。

ここで、第１のクロック信号ＣＬＫ１が、コンデンサ２ｇ、２ｉに入力されるとともに、インバータ回路２ａの出力が、コンデンサ２ｈ、２ｊに接続されている。これにより、例えば、第１のクロック信号ＣＬＫ１が第１の昇圧回路２に入力されることにより、ＭＯＳトランジスタ２ｃないし２ｆがそれぞれ交互に動作し、コンデンサ２ｇないし２ｊが順次充電され昇圧される。そして、この昇圧された電位が出力電位ＶＰＰとして出力される。

なお、既述のように、この第１の昇圧回路２の昇圧動作性能を向上させるにはコンデンサ２ｇないしコンデンサ２ｊの容量を大きくすることにより達成可能である。また、図２で示された第１の昇圧回路２は例示的なものであり、本実施例に適用される昇圧回路は、電源電位ＶＣＣを第１のクロック信号ＣＬＫ１の入力に基づいて昇圧して出力するものであればよい。

なお、第２、第３の昇圧回路３、４も第１の昇圧回路２と同様の回路構成を有してもよく、この場合、第２、第３のクロック信号ＣＬＫ２、ＣＬＫ３の入力に応じて同様の動作をする。

また、第１の昇圧回路２は、第２の昇圧回路３よりも昇圧能力が高くなるように設定してもよい。さらに、第２の昇圧回路３は、第３の昇圧回路４よりも昇圧能力が高くなるように設定してもよい。すなわち、追加的に昇圧動作する昇圧回路の昇圧能力をより低く設定することで、設定電位により昇圧動作させる昇圧回路の数を変動させても、電源回路１００全体としての昇圧能力の変動を低減することができる。

また、電源回路１００は、出力端子１から出力される出力電位ＶＰＰを抵抗分割により分圧し、第１の選択信号Ｓ１に応じてモニタ電位Ｖｍを出力し、第２の選択信号Ｓ２に応じて出力電位ＶＰＰに対するモニタ電位Ｖｍの分圧比を小さくしてモニタ電位Ｖｍを出力し、または、第３の選択信号Ｓ３に応じて出力電位ＶＰＰに対するモニタ電位Ｖｍの分圧比をさらに小さくしてモニタ電位Ｖｍを出力する分圧回路５を備える。

この分圧回路５は、一端が出力端子１に接続された第１の抵抗６と、この第１の抵抗６の他端に一端が接続された第２の抵抗７と、この第２の抵抗７の他端に一端が接続された第３の抵抗８と、この第３の抵抗８の他端に一端が接続された第４の抵抗９と、を有する。

さらに、分圧回路５は、第２の抵抗７の他端と接地電位ＶＳＳとの間に接続され、第１の選択信号Ｓ１の入力に応じてオンする第１のスイッチ回路である第１のＭＯＳトランジスタ１０と、第３の抵抗８の他端と接地電位ＶＳＳとの間に接続され、第２の選択信号Ｓ２の入力に応じてオンする第２のスイッチ回路である第２のＭＯＳトランジスタ１１と、第４の抵抗９の他端と接地電位ＶＳＳとの間に接続され、第３の選択信号Ｓ３の入力に応じてオンする第３のスイッチ回路である第３のＭＯＳトランジスタ１２と、を有する。

そして、分圧回路５は、第１の抵抗６と第２の抵抗７との間の電位をモニタ電位Ｖｍとして出力するようになっている。

すなわち、第１の選択信号Ｓ１（例えば信号レベルが“Ｈｉｇｈ”すなわち論理“１”）が分圧回路５の第３のＭＯＳトランジスタ１２のゲートに入力されると、この第３のＭＯＳトランジスタ１２がオンする。そして、分圧回路５の抵抗分割が、第１の抵抗６と直列に接続された第２ないし第４の抵抗７、８、９とにより構成され、出力電位ＶＰＰに対するモニタ電位Ｖｍの分圧比が決定される。結果として、この分圧比でモニタ電位Ｖｍが分圧回路５から出力される。

また、第２の選択信号Ｓ２（例えば信号レベルが“Ｈｉｇｈ”すなわち論理“１”）が分圧回路５の第２のＭＯＳトランジスタ１１のゲートに入力されると、この第２のＭＯＳトランジスタ１１がオンする。そして、分圧回路５の抵抗分割が、第１の抵抗６と直列に接続された第２、第３の抵抗７、８とにより構成され、出力電位ＶＰＰに対するモニタ電位Ｖｍの分圧比が小さくなるように決定される。結果として、この低い分圧比でモニタ電位Ｖｍが分圧回路５から出力される。

また、第３の選択信号Ｓ３（例えば信号レベルが“Ｈｉｇｈ”すなわち論理“１”）が分圧回路５の第１のＭＯＳトランジスタ１０のゲートに入力されると、この第１のＭＯＳトランジスタ１０がオンする。そして、分圧回路５の抵抗分割が、第１の抵抗６と第２の抵抗７とにより構成され、出力電位ＶＰＰに対するモニタ電位Ｖｍの分圧比がさらに小さくなるように決定される。結果として、このさらに低い分圧比でモニタ電位Ｖｍが分圧回路５から出力される。

なお、第１ないし第３のスイッチ回路には、ここでは、例えば、ＭＯＳトランジスタを選択したが、電位の供給をオン/オフすることが可能な素子、回路が選択され、既述の第１ないし第３の選択信号Ｓ１〜Ｓ３により、オン/オフが制御されるものであればよい。

また、電源回路１００は、基準電位Ｖｅｒｆとモニタ電位Ｖｍとを比較し、基準電位Ｖｒｅｆよりも低い場合には第１ないし第３の昇圧回路２、３、４を活性化するためのフラグ信号を出力する比較増幅器（アンプ）１３を備える。

また、電源回路１００は、比較増幅器１３の出力が入力されるとともに第１の選択信号Ｓ１、第２の選択信号Ｓ２、または第３の選択信号Ｓ３が入力される論理回路１４を備える。

この論理回路１４は、第１の選択信号Ｓ１、第２の選択信号Ｓ２、または、第３の選択信号Ｓ３の何れか１つが入力され信号を出力する第１のＯＲ回路１５と、第２の選択信号Ｓ２、または、第３の選択信号Ｓ３の何れか一方が入力され信号を出力する第２のＯＲ回路１６と、第３の選択信号Ｓ３が入力され信号を出力する第３のＯＲ回路１７と、を有する。

また、論理回路１４は、第１のＯＲ回路１５の出力、比較増幅器１３の出力、および、クロック信号ＣＬＫＩＮが入力され、第１の昇圧回路２に第１のクロック信号ＣＬＫ１を出力する第１のＡＮＤ回路１８と、第２のＯＲ回路１６の出力、比較増幅器１３の出力、および、クロック信号ＣＬＫＩＮが入力され、第２の昇圧回路３に第２のクロック信号ＣＬＫ２を出力する第２のＡＮＤ回路１９と、第２のＯＲ回路１７の出力、比較増幅器１３の出力、および、クロック信号ＣＬＫＩＮが入力され、第３の昇圧回路４に第３のクロック信号ＣＬＫ３を出力する第３のＡＮＤ回路２０と、を有する。

この論理回路１４は、比較増幅器１３からフラグ信号（例えば信号レベルが“Ｈｉｇｈ”すなわち論理“１”）が入力されるとともに第１の選択信号Ｓ１（例えば信号レベルが“Ｈｉｇｈ”すなわち論理“１”）が入力された場合には、クロック信号ＣＬＫＩＮに同期し、第１の昇圧回路２を昇圧動作させる第１のクロック信号ＣＬＫ１を出力する。

同様に、論理回路１４は、比較増幅器１３からフラグ信号が入力されるとともに第２の選択信号Ｓ２（例えば信号レベルが“Ｈｉｇｈ”すなわち論理“１”）が入力された場合には、第１のクロック信号ＣＬＫ１とともに、クロック信号ＣＬＫＩＮに同期し第２の昇圧回路３を昇圧動作させる第２のクロック信号ＣＬＫ２を出力する。

同様に、論理回路１４は、比較増幅器１３からフラグ信号が入力されるとともに第３の選択信号Ｓ３（例えば信号レベルが“Ｈｉｇｈ”すなわち論理“１”）が入力された場合には、第１のクロック信号ＣＬＫ１、第２のクロック信号ＣＬＫ２とともに、クロック信号ＣＬＫＩＮに同期し第３の昇圧回路４を昇圧動作させる第３のクロック信号ＣＬＫ３を出力する。

なお、ここでは、比較増幅器１３の出力がフラグ信号でないとき、および、第１ないし第３の選択信号Ｓ１〜Ｓ３が入力されないときは、信号レベルはそれぞれ“Ｌｏｗ”であり、論理回路１４のそれぞれの入力に論理“０”が入力されるものとする。

論理回路１４は、第１の選択信号Ｓ１の入力の後に、第２の選択信号Ｓ２が入力され、さらに、第３の選択信号Ｓ３が入力される。したがって、低い設定電位である、第１の設定電位Ｖ１から順に高い設定電位である第３の設定電位Ｖ３へと、電源回路１００の出力電位ＶＰＰを変位することになる。これにより、例えば、電源回路１００がＮＡＮＤ型フラッシュメモリに適用される場合に、セルへの書き込み動作を低電位から高電位へと変位させることができる。

ここで、上記のような構成を有する電源回路１００の昇圧動作について説明する。図３は、本発明の実施例１に係る電源回路の昇圧動作を制御する各選択信号のタイミング波形（時間）と電源回路の出力との関係を示す図である。なお、図中、初期状態は、第１ないし第３の選択信号Ｓ１〜Ｓ３が入力されていない状態であり、ここでは“Ｌｏｗ”レベルの信号すなわち論理“０”が分圧回路５および論理回路１４に入力されているものとする。

図３に示すように、先ず、時間ｔ１で、第１の選択信号Ｓ１（ここでは“Ｈｉｇｈ”レベルの信号、すなわち論理“１”）が分圧回路５の第３のＭＯＳトランジスタ１２および論理回路１４の第１のＯＲ回路１５に入力される。

これにより、分圧回路５において既述の分圧比の抵抗分割が構成され、この分圧回路５がモニタ電位Ｖｍを出力し、このモニタ電位Ｖｍが比較増幅器１３により基準電位Ｖｒｅｆと比較され、基準電位Ｖｒｅｆよりも低い場合には比較増幅器１３がフラグ信号を出力する。

そして、このフラグ信号を受けた論理回路１４は、第１の選択信号Ｓ１が入力された場合には、クロック信号ＣＬＫＩＮに同期し、第１の昇圧回路２を昇圧動作させる第１のクロック信号ＣＬＫ１を第１のＡＮＤ回路１８から出力する。

この第１のクロック信号ＣＬＫ１により、第１の昇圧回路２は、第１の選択信号Ｓ１が入力される時間ｔ１から時間ｔ２までの間、昇圧動作を繰り返す。

以上により、電源回路１００は、第１の選択信号Ｓ１が入力される時間ｔ１から時間ｔ２までの間、出力端子１から第１の設定電位Ｖ１を出力するように動作する。

次に、時間ｔ２で、第２の選択信号Ｓ２（ここでは“Ｈｉｇｈ”レベルの信号、すなわち論理“１”）が分圧回路５の第２のＭＯＳトランジスタ１１および論理回路１４の第１のＯＲ回路１５、第２のＯＲ回路１６に入力される。

これにより、分圧回路５において既述の低い分圧比の抵抗分割が構成され、この分圧回路５がモニタ電位Ｖｍを出力し、このモニタ電位Ｖｍが比較増幅器１３により基準電位Ｖｒｅｆと比較され、基準電位Ｖｒｅｆよりも低い場合には比較増幅器１３がフラグ信号を出力する。

そして、このフラグ信号を受けた論理回路１４は、第２の選択信号Ｓ２が入力された場合には、クロック信号ＣＬＫＩＮに同期し第１の昇圧回路２を昇圧動作させる第１のクロック信号ＣＬＫ１を第１のＡＮＤ回路１８から出力するとともに、クロック信号ＣＬＫＩＮに同期し第２の昇圧回路３を昇圧動作させる第２のクロック信号ＣＬＫ２を第２のＡＮＤ回路１９から出力する。

この第１のクロック信号ＣＬＫ１により、第１の昇圧回路２は、第２の選択信号Ｓ２が入力される時間ｔ２から時間ｔ３までの間、昇圧動作を繰り返す。同様に、第２のクロック信号ＣＬＫ２により、第２の昇圧回路３は、時間ｔ２から時間ｔ３までの間、昇圧動作を繰り返す。

以上により、電源回路１００は、第２の選択信号Ｓ２が入力される時間ｔ２から時間ｔ３までの間、出力端子１から第２の設定電位Ｖ２を出力するように動作する。

次に、時間ｔ３で、第３の選択信号Ｓ３（ここでは“Ｈｉｇｈ”レベルの信号、すなわち論理“１”）が分圧回路５の第１のＭＯＳトランジスタ１０および論理回路１４の第１のＯＲ回路１５、第２のＯＲ回路１６、および、第２のＯＲ回路１７に入力される。

これにより、分圧回路５において既述のさらに低い分圧比の抵抗分割が構成され、この分圧回路５がモニタ電位Ｖｍを出力し、このモニタ電位Ｖｍが比較増幅器１３により基準電位Ｖｒｅｆと比較され、基準電位Ｖｒｅｆよりも低い場合には比較増幅器１３がフラグ信号を出力する。

そして、このフラグ信号を受けた論理回路１４は、第３の選択信号Ｓ３が入力された場合には、クロック信号ＣＬＫＩＮに同期し第１の昇圧回路２を昇圧動作させる第１のクロック信号ＣＬＫ１を第１のＡＮＤ回路１８から出力し、クロック信号ＣＬＫＩＮに同期し第２の昇圧回路３を昇圧動作させる第２のクロック信号ＣＬＫ２を第２のＡＮＤ回路１９から出力し、クロック信号ＣＬＫＩＮに同期し第３の昇圧回路４を昇圧動作させる第３のクロック信号ＣＬＫ３を第３のＡＮＤ回路２０から出力する。

この第１のクロック信号ＣＬＫ１により、第１の昇圧回路２は、第３の選択信号Ｓ３が入力される時間ｔ３から時間ｔ４までの間、昇圧動作を繰り返す。同様に、第２のクロック信号ＣＬＫ２により、第２の昇圧回路３は、時間ｔ３から時間ｔ４までの間、昇圧動作を繰り返す。同様に、第３のクロック信号ＣＬＫ３により、第３の昇圧回路４は、時間ｔ３から時間ｔ４までの間、昇圧動作を繰り返す。

以上により、電源回路１００は、第２の選択信号Ｓ２が入力される時間ｔ２から時間ｔ３までの間、出力端子１から第３の設定電位Ｖ３を出力するように動作する。

図３に示すように、設定電位を増加させる場合、選択信号を順次変更していき、設定電位が高くなるにしたがって、活性化させる昇圧回路を増加させて、電源回路１００の出力能力の設定電位依存を軽減させる。

すなわち、一番低い第１の設定電位Ｖ１に設定する場合は、昇圧回路の昇圧能力が一番高くなる。したがって、この場合、第１の選択信号Ｓ１を入力し、第１の昇圧回路２のみを活性化させる。

また、真ん中の第２の設定電位Ｖ２に設定する場合は、昇圧回路の昇圧能力が真ん中になる。したがって、昇圧能力を上げる目的で、第２の選択信号Ｓ２を入力し、第１の昇圧回路２、第２の昇圧回路３を活性化させる。

また、一番高い第３の設定電位Ｖ３に設定する場合は、昇圧回路の昇圧能力が一番低くなる。したがって、昇圧能力をさらに上げる目的で、第３の選択信号Ｓ３を入力し、第１の昇圧回路２、第２の昇圧回路３および第３の昇圧回路４を活性化させる。

電源回路１００の出力能力の設定電位依存を軽減させることにより、出力電位のリップルに関する設定電位依存も小さくなる。

ここで、以上の動作における電源回路１００の設定電位と昇圧能力（出力電流）との関係について説明する。図４は、本発明の一態様である実施例１に係る電源回路１００の出力電位と出力電流との関係を示す図である。

図４に示すように、従来の電源回路では、活性化させる昇圧回路の数が設定電位によって変わらない。したがって、この電源回路は、出力電位が第１の設定電位Ｖ１において昇圧能力（出力電流）が最大であり、出力電位が第３の設定電位Ｖ３に変位するとともに昇圧能力が単調減少する。

一方、実施例１に係る電源回路１００では、設定電位が高くなるにしたがって、活性化させる昇圧回路の数を増加させる。また、電源回路１００は、設定電位が低くなるにしたがって、活性化させる昇圧回路の数を減少させる。したがって、電源回路１００全体の昇圧能力の変動幅を低減することができる。

図４に示すように、電源回路１００の出力電流の変化Δｉ_１は、従来の電源回路と比較して、Δｉ_２だけ昇圧能力の変動幅を低減することができる。

ここで、以上のような動作をする電源回路１００をＮＡＮＤ型フラッシュメモリに適用した一例について説明する。

図５は、本発明の一態様である実施例１に係る電源回路を備えたＮＡＮＤ型フラッシュメモリの一例を示すブロック図である。

図５に示すように、ＮＡＮＤ型フラッシュメモリである半導体記憶装置２００には、メモリ手段としてのメモリセルアレイ２０１に対して、データ書き込み、読み出しを行うためのビット線制御回路２０２が設けられている。

ビット線制御回路２０２は、データ入出力バッファ２０６に接続されている。また、ビット線制御回路２０２は、アドレスバッファ２０４からのアドレス信号を受けるカラムコーダ２０３の出力を入力として受ける。

また、メモリセルアレイ２０１に対して、制御ゲート及び選択ゲートを制御するためにロウデコーダ２０５が設けられ、メモリセルアレイ２０１が形成されるｐ型基板（又はｐ型ウェル）の電位を制御するための基板電位制御回路２０７が設けられている。

さらに、半導体記憶装置２００は、クロック生成回路２０８、本実施例に係る電源回路１００を備える。

電源回路１００は、出力電位ＶＰＰをメモリセルアレイ２０１の読み出し／書き込み／消去時にビット線制御回路２０２、ロウデコーダ２０５、基板電位制御回路２０７に供給する。

電源回路１００は、既述のように、リップルが低減された出力電位ＶＰＰを上記回路構成に供給することができる。

以上のように、本実施例に係る電源回路によれば、複数の設定電位に対応して、昇圧能力の設定電位依存を低減させるとともに、リップルを低減することができる。

これにより、例えば、ＮＡＮＤ型フラッシュメモリのセルへの書き込み動作において、選択セルおよび非選択セルのワード線のリップルを低減し、書き込みセルのＶｔｈ分布が狭まり、また、非選択セルへの誤書き込みなどを低減することができる。

本発明の一態様である実施例１に係る電源回路の要部構成を示す図である。 図１の電源回路に適用される昇圧回路の一例を示す図である。 本発明の実施例１に係る電源回路の昇圧動作を制御する各選択信号のタイミング波形（時間）と電源回路の出力との関係を示す図である。 本発明の一態様である実施例１に係る電源回路の出力電位と出力電流との関係を示す図である。 本発明の一態様である実施例１に係る電源回路を備えたＮＡＮＤ型フラッシュメモリの一例を示すブロック図である。

符号の説明

１ 出力端子
２ 第１の昇圧回路
２ａ インバータ回路
２ｂ、２ｃ、２ｄ、２ｅ、２ｆ ＭＯＳトランジスタ
２ｇ、２ｈ、２ｉ、２ｊ 容量
３ 第２の昇圧回路
４ 第３の昇圧回路
５ 分圧回路
６ 第１の抵抗
７ 第２の抵抗
８ 第３の抵抗
９ 第４の抵抗
１０ 第１のスイッチ回路
１１ 第２のスイッチ回路
１２ 第３のスイッチ回路
１３ 比較増幅器
１４ 論理回路
１５ 第１のＯＲ回路
１６ 第２のＯＲ回路
１７ 第３のＯＲ回路
１８ 第１のＡＮＤ回路
１９ 第２のＡＮＤ回路
２０ 第３のＡＮＤ回路
１００ 電源回路
２００ 半導体記憶装置
２０１ メモリセルアレイ
２０２ ビット線制御回路（センスアンプ/データラッチ回路）
２０３ カラムデコータ
２０４ アドレスバッファ
２０５ ロウデコーダ
２０６ データ入出力バッファ
２０７ 基板電位制御回路
２０８ クロック生成回路

Claims (5)

1. 第１の選択信号に応じて設定された第１の設定電位、または、第２の選択信号に応じて設定された前記第１の設定電位よりも高い第２の設定電位を出力する電源回路であって、
   前記第１の設定電位、または、前記第２の設定電位を出力する出力端子と、
   電源から供給された電圧を昇圧し前記出力端子に出力する第１の昇圧回路と、
   前記電源から供給された電圧を昇圧し前記出力端子に出力する第２の昇圧回路と、
   前記出力端子から出力される出力電位を抵抗分割により分圧し、前記第１の選択信号に応じてモニタ電位を出力し、または、前記第２の選択信号に応じて前記出力電位に対する前記モニタ電位の分圧比を小さくして前記モニタ電位を出力する分圧回路と、
   基準電位と前記モニタ電位とを比較し、前記基準電位よりも低い場合には前記昇圧回路を活性化するためのフラグ信号を出力する比較増幅器と、
   前記比較増幅器から前記フラグ信号が入力されるとともに前記第１の選択信号が入力された場合には、前記第１の昇圧回路を昇圧動作させる第１のクロック信号を出力し、前記比較増幅器から前記フラグ信号が入力されるとともに前記第２の選択信号が入力された場合には、前記第１のクロック信号とともに第２の昇圧回路を昇圧動作させる第２のクロック信号を出力する論理回路と、
   を備えることを特徴とする電源回路。
2. 前記第１の昇圧回路は、前記第２の昇圧回路よりも昇圧能力が高いことを特徴とする請求項１に記載の電源回路。
3. 前記第１の昇圧回路と前記第２の昇圧回路とは、回路構成が同じであることを特徴とする請求項１に記載の電源回路。
4. 前記論理回路は、前記第１の選択信号の入力の後に、前記第２の選択信号が入力されることを特徴とする請求項１に記載の電源回路。
5. 前記分圧回路は、
   一端が前記出力端子に接続された第１の抵抗と、
   前記第１の抵抗の他端に一端が接続された第２の抵抗と、
   前記第２の抵抗の他端に一端が接続された第３の抵抗と、
   前記第２の抵抗の他端と前記接地電位との間に接続され、前記第１の選択信号の入力に応じてオンする第１のスイッチ回路と、
   前記第３の抵抗の他端と前記接地電位との間に接続され、前記第２の選択信号の入力に応じてオンする第２のスイッチ回路と、を有し、
   前記第１の抵抗と前記第２の抵抗との間の電位を前記モニタ電位として出力する
   ことを特徴とする請求項１に記載の電源回路。

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