JP2013523081A - クロック信号を電荷ポンプに提供するための方法および装置 - Google Patents

クロック信号を電荷ポンプに提供するための方法および装置 Download PDF

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Abstract

クロック信号を電荷ポンプに提供するための方法および装置が開示される。特定の一実施形態では、この方法は、第1のクロック信号を電荷ポンプの第1の電荷ポンプユニットに提供するステップを含む。この方法は、第2のクロック信号を電荷ポンプの第2の電荷ポンプユニットに提供するステップをさらに含む。第1のクロック信号のローからハイへの移行は、第2のクロック信号のハイからローへの移行と実質的に同時に生じる。ただ１つのクロック信号が、任意の所与の時間に論理ハイ電圧レベルであり得る。

Description

本開示は、一般に、クロック信号を電荷ポンプに提供するための方法および装置に関する。
技術の進歩により、より小型で強力なコンピューティングデバイスが生まれてきた。たとえば、現在、小型で、軽量で、ユーザにより簡単に持ち運ばれる、携帯式のワイヤレス電話、携帯情報端末(PDA)、およびページングデバイスのような、ワイヤレスコンピューティングデバイスを含む、様々な携帯式の個人向けコンピューティングデバイスが存在する。より具体的には、セルラー電話やインターネットプロトコル(IP)電話などの携帯式のワイヤレス電話は、ボイスおよびデータパケットを、ワイヤレスネットワークを介して通信することができる。さらに、多くのそのようなワイヤレス電話には、他の種類のデバイスが組み込まれている。たとえば、ワイヤレス電話は、デジタルスチルカメラ、デジタルビデオカメラ、デジタルレコーダ、およびオーディオファイルプレーヤも含み得る。また、そのようなワイヤレス電話は、ウェブブラウザアプリケーションなど、インターネットにアクセスするために使用され得るソフトウェアアプリケーションを含む実行可能な命令を処理することができる。したがって、これらのワイヤレス電話は、かなりのコンピューティング能力を含み得る。
電圧ブースト回路は、回路に印加される供給電圧よりも高い基準電圧を回路の構成要素に提供するために、電子回路によって使用される。電圧ブースト回路は、一般的に、電荷ポンプを含む。電荷ポンプは、一般的に、安定した出力電圧、および低出力リップル電圧を供給することが必要とされる。電荷ポンプの出力におけるリップル電圧は、製造工程における変化、温度、および供給電圧に影響を受けやすい。異なる電荷ポンプユニットに異なる位相のクロックを供給することによって、多相クロックを使用してリップル電圧を低減することができる。しかしながら、多相クロックが無効であるとき、電荷ポンプは、決定されたトレランスを上回る比較的大きい出力リップル電圧を生成する可能性がある。
クロック信号が無効であるときに出力リップル電圧を低減するための新しい電圧ブースト方法および回路が開示される。リング発振器は、リング発振器内で異なるタップを使用して多相クロック信号を生成する。多相クロックにおける様々なクロック信号は、互いに重複する。重複しないクロック出力を有する新しいクロックを生成するために、論理演算が多相クロックに適用される。クロック出力のうちのただ１つが、クロック信号(たとえばワンホットクロック信号(one-hot clock signal))が有効である間の任意の所与の時間に論理ハイである。重複しないクロック出力は、電荷ポンプに供給され、別々の各クロック出力信号が別々の電荷ポンプユニットに提供され得る。出力電圧が閾値電圧を上回る結果として、クロック信号が無効になると、重複しないクロック信号のうちのただ１つのクロック信号出力が任意の所与の時間にハイになり得るので、立下りエッジの移行がただ１つ生じる。クロックが無効であるときの単一の立下りエッジの移行は、結果的に比較的低い出力リップル電圧をもたらす。
電圧ブーストの方法および回路は、クロックが有効であるときの最初の移行、およびクロックが無効であるときの最後の移行以外のすべての移行において立下りおよび立上りエッジが実質的に同時に生じる結果として、電荷ポンプユニットによって利用されるキャパシタのサイズも低減する。全電荷ポンプの大きい部分がキャパシタエリアであるので、キャパシタサイズのこの低減は、シリコンの総面積の低減につながる。面積の低減の利点に加えて、より小さい静電容量は、クロックが無効であるとき、出力リップル電圧をさらに低減する。
特定の一実施形態では、方法は、第1のクロック信号を電荷ポンプの第1の電荷ポンプユニットに提供するステップを含む。この方法は、第2のクロック信号を電荷ポンプの第2の電荷ポンプユニットに提供するステップをさらに含む。第1のクロック信号のローからハイへの移行は、第2のクロック信号のハイからローへの移行と実質的に同時に生じる。さらに、ただ１つのクロック信号が、任意の所与の時間に論理ハイ電圧レベルであり得る。
別の特定の実施形態では、この方法は、複数の電荷ポンプユニットを有する電荷ポンプにワンホット入力クロック信号を提供するステップを含む。ワンホット入力クロック信号は、複数の電荷ポンプユニットのうちの第1の電荷ポンプユニットに提供される第1のクロック信号、および複数の電荷ポンプユニットのうちの第2の電荷ポンプユニットに提供される第2のクロック信号を含む複数のクロック信号を含む。さらに、複数のクロック信号の各移行によって、複数のクロック信号のうちの多くとも1つが任意の時間に論理ハイ電圧レベルを有するようになる。
別の特定の実施形態では、装置は、リング発振器の多相クロック出力信号を受信するように構成された論理回路を含む。論理回路は、複数の電荷ポンプユニットを有する電荷ポンプを駆動するための複数の入力クロック信号を生成するように構成される。複数の入力クロック信号は、各入力クロック信号の各移行が複数の入力クロック信号の別の入力クロック信号の別の移行と実質的に同時に生じるように構成される。
開示された実施形態のうちの少なくとも1つによって提供される1つの特定の利点は、電荷ポンプの出力におけるリップル電圧が低減されることである。したがって、低出力リップル電圧を有する電荷ポンプのための強化された方法および回路が提供される。
本開示の他の態様、利点、および特徴は、以下のセクション、すなわち、図面の簡単な説明、発明を実施するための形態、および特許請求の範囲を含む、本出願全体の検討後に明らかになろう。
電圧ブースト回路の特定の例示的な実施形態のブロック図である。 電圧ブースト回路の特定の例示的な実施形態のブロック図である。 電圧ブースト回路の特定の例示的な実施形態のブロック図である。 電圧ブースト回路の特定の例示的な実施形態のブロック図である。 電圧ブースト回路の波形図の特定の例示的な実施形態のブロック図である。 電圧ブースト回路の波形図の特定の例示的な実施形態のブロック図である。 電圧ブースト回路の波形図の特定の例示的な実施形態のブロック図である。 電圧ブースト回路の波形図の特定の例示的な実施形態のブロック図である。 電圧ブースト回路の特定の例示的な実施形態のブロック図である。 クロック信号を電荷ポンプに提供する方法の特定の例示的な実施形態のフローチャートである。 クロック信号を電荷ポンプに提供する方法の特定の例示的な実施形態のフローチャートである。 電圧ブースト回路を含む電子デバイスのブロック図である。 電圧ブースト回路とともに使用する製造工程を示すデータフロー図である。
図1を参照すると、電圧ブースト回路100を含む回路の特定の例示的な実施形態が示される。電圧ブースト回路100は、リング発振器200、パルス整形器300、電荷ポンプ400、および出力電圧検出回路122を含む。電荷ポンプ400は、複数の電荷ポンプユニットを含む。たとえば、電荷ポンプ400は、第1の電荷ポンプユニット410、第2の電荷ポンプユニット420、および第3の電荷ポンプユニット430を含む。図1に関して3つの電荷ポンプユニットが示されているが、電荷ポンプ400は、示されているよりも多いまたはより少ない電荷ポンプユニットを含むことができることを理解されたい。
特定の例示的な実施形態では、出力電圧検出回路122は、電荷ポンプ400の電圧出力114を受信し、基準電圧120を受信する。出力電圧検出回路122は、電圧出力114および基準電圧120に基づいて、リング発振器200およびパルス整形器300を有効または無効にするための制御信号118を提供する。たとえば、出力電圧検出回路122は、電圧出力114を受信し、電圧出力114を分割し、分割された電圧出力を基準電圧120と比較して、制御信号118を生成することができる。分割された電圧出力が基準電圧120に基づいて第1の閾値を上回ると、制御信号118は、リング発振器200およびパルス整形器300を無効にする。分割された電圧出力が基準電圧120に基づいて第2の閾値を下回ると、制御信号118は、リング発振器200およびパルス整形器300を有効にする。
リング発振器200を有効にする制御信号118を受信すると、リング発振器200は、第1のクロック信号102、第2のクロック信号104、および第3のクロック信号106を含む多相クロックをパルス整形器300に提供する。特定の一実施形態では、第1のクロック信号102、第2のクロック信号104、および第3のクロック信号106は、第1のクロック信号102が第1の位相を有し、第2のクロック信号104が第1の位相とは異なる第2の位相を有し、第3のクロック信号106が第1および第2の位相とは異なる第3の位相を有する多相クロックを含むことができる。図1に関して3つのクロック信号が示されているが、リング発振器200は、示されているよりも多いまたはより少ないクロック信号を提供することができることを理解されたい。
パルス整形器300は、リング発振器200から第1のクロック信号102、第2のクロック信号104、および第3のクロック信号106を受信する。パルス整形器300は、出力電圧検出回路122から制御信号118も受信する。パルス整形器300が制御信号118によって有効にされると、パルス整形器300は、クロック信号を電荷ポンプ400に提供する。特定の例示的な実施形態では、パルス整形器300は、クロック信号を電荷ポンプ400の各電荷ポンプユニットに提供する。たとえば、パルス整形器300は、第1の出力クロック信号108を第1の電荷ポンプユニット410に、第2の出力クロック信号110を第2の電荷ポンプユニット420に、第3の出力クロック信号112を第3の電荷ポンプユニット430に提供することができる。第1の出力クロック信号108、第2の出力クロック信号110、および第3の出力クロック信号112の組合せは、出力クロック信号のうちのただ１つが任意の所与の時間に論理レベルハイであるワンホットクロック信号を含み得る。たとえば、第1の出力クロック信号108が論理レベルハイであるとき、第2の出力クロック信号110および第3の出力クロック信号112は論理レベルローである。第2の出力クロック信号110が論理レベルハイであるとき、第1の出力クロック信号108および第3の出力クロック信号112は論理レベルローである。第3の出力クロック信号112が論理レベルハイであるとき、第1の出力クロック信号108および第2の出力クロック信号110は論理レベルローである。
特定の例示的な実施形態では、第1の出力クロック信号108、第2の出力クロック信号110、および第3の出力クロック信号112の組合せは、出力クロック信号のうちのただ１つが任意の所与の時間に論理レベルハイであるワンホットクロック信号を含む。さらに、出力クロック信号のうちの1つの移行は、制御信号118によるパルス整形器300の有効化に起因する最初の移行後、別の出力クロック信号の移行と実質的に同時に生じる。たとえば、第1の出力クロック信号108がハイ論理レベルからロー論理レベルに移行するとき、第2の出力クロック信号110は、ロー論理レベルからハイ論理レベルに実質的に同時に移行する。第2の出力クロック信号110がハイ論理レベルからロー論理レベルに移行するとき、第3の出力クロック信号112は、ロー論理レベルからハイ論理レベルに実質的に同時に移行する。第3の出力クロック信号112がハイ論理レベルからロー論理レベルに移行するとき、第1の出力クロック信号108は、ロー論理レベルからハイ論理レベルに実質的に同時に移行する。
しかしながら、パルス整形器300が制御信号118によって有効にされた後、最初の移行時に移行がただ１つ生じる。たとえば、無効な状態では、出力クロック信号108、110、および112はすべて論理ローレベルである。パルス整形器300が制御信号118によって有効にされると、出力クロック信号のうちのただ１つがハイ論理レベルに移行し得る。したがって、パルス整形器300が制御信号118によって有効にされた後、最初の移行時に移行がただ１つ生じる。図1に関して3つのクロック信号が示されているが、パルス整形器300は、示されているよりも多いまたはより少ない出力クロック信号を提供することができることを理解されたい。さらに、複数の出力クロック信号をいくつかのグループに分割することができ、各グループは、第1のグループの第1の出力クロックが第2のグループの第1の出力クロックと同時に論理ハイレベルであり得るワンホット信号を表す。
出力クロック信号108、110、および112の各移行は、ハイからローへの移行であろうと、ローからハイへの移行であろうと、電圧ブーストを電圧出力114に提供する。したがって、パルス整形器300が有効にされた後の最初の移行とは別に、クロック信号のうちの2つが各移行において実質的に同時に移行するので、電荷ポンプのうちの2つは、電圧ブーストを実質的に同時に出力電圧114に提供する。たとえば、第1の出力クロック信号108がハイからローに移行し、第2の出力クロック信号110がローからハイに実質的に同時に移行するとき、第1の電荷ポンプユニット410と第2の電荷ポンプユニット420の両方が、電圧ブーストを電圧出力114に提供する。第2の出力クロック信号110がハイからローに移行し、第3の出力クロック信号112がローからハイに実質的に同時に移行するとき、第2の電荷ポンプユニット420と第3の電荷ポンプユニット430の両方が、電圧ブーストを電圧出力114に提供する。第3の出力クロック信号112がハイからローに移行し、第1の出力クロック信号108がローからハイに実質的に同時に移行するとき、第3の電荷ポンプユニット430と第1の電荷ポンプユニット410の両方が、電圧ブーストを電圧出力114に提供する。
したがって、電荷ポンプユニット410、420、および430のうちの2つは、出力キャパシタ116を充電する電圧ブーストを実質的に同時に提供する。出力キャパシタ116は、電圧出力114の電圧レベルを維持する。電圧出力114を使用して、印加された供給電圧よりも高いレベルの基準電圧を必要とする回路素子にDC基準電圧を提供することができる。電圧出力114は、電圧出力114を監視するために、出力電圧検出回路122にも提供される。電圧出力114が高すぎることを出力電圧検出回路122が決定すると、出力電圧検出回路122は、リング発振器200およびパルス整形器300を無効にする。リング発振器200およびパルス整形器300を無効にしたことの結果、出力クロック信号108、110、および112は、もはや電荷ポンプ400に提供されず、電荷ポンプ400は、出力キャパシタ116を充電するために電圧ブーストを提供することを停止する。電圧ブーストがもはや出力キャパシタ116に提供されないとき、出力キャパシタ116における電荷は、電荷が補充される速度よりも速い速度で放散し、電圧出力114の電圧レベルが低下する。電圧出力114がある電圧レベル未満に低下したことを出力電圧検出回路122が決定すると、出力電圧検出回路122は、リング発振器200およびパルス整形器300を有効にする。リング発振器200およびパルス整形器300を有効にしたことの結果、出力クロック信号108、110、および112は、電荷ポンプ400に提供され、電荷ポンプ400は、出力キャパシタ116を充電するために電圧ブーストを提供する。電圧ブーストが出力キャパシタ116に提供されると、出力キャパシタ116における電荷が維持される、または電荷が放散し得る速度よりも速い速度で増加し、電圧出力114の電圧レベルは維持されるか増加する。
図2は、リング発振器200の特定の実施形態を有する電圧ブースト回路100を示す。特定の例示的な実施形態では、リング発振器200は、NANDゲート208で制御信号118を受信する。制御信号118は、制御信号が論理ハイであるとき、リング発振器200を有効にし、制御信号118が論理ローであるとき、リング発振器200を無効にする。NANDゲート208は、制御信号118が論理ハイであるとき、インバータループにおいてインバータとして機能し、それによって、リング発振器200は振動することができる。制御信号118が論理ローであるとき、NANDゲート208は、NANDゲート208に対する他の入力の論理レベルにかかわらず、論理レベルハイを出力し、それによって、リング発振器200を無効にする。図2に関してリング発振器200を有効/無効にするためのNANDゲート208が示されているが、リング発振器200を有効/無効にするための他の構成が使用されてもよいことを理解されたい。
リング発振器200は、インバータ214の出力がNANDゲート208への入力として提供される複数のインバータのチェーンを含み得る。また、リング発振器200は、第1のクロック信号102、第2のクロック信号104、および第3のクロック信号106をパルス整形器300に提供し得る。第1のクロック信号102は、インバータ210の第1の出力ノード202を直接タッピングすることによって提供され得る。第2のクロック信号104は、インバータ212の第2の出力ノード204を直接タッピングすることによって提供され得る。第3のクロック信号106は、インバータ214の第3の出力ノード206を直接タッピングすることによって提供され得る。図2に示される構成において、タッピングされた各出力ノードの間に2つのインバータがある。したがって、第2のクロック信号104は、第1のクロック信号102の遅延バージョンであり、第3のクロック信号106は、第2のクロック信号104の遅延バージョンである。各クロック信号間の時間遅延は、2つのインバータゲートの遅延にほぼ等しい。各クロック信号は、実質的に同じ周期を有するが、他のクロック信号から時間的にシフトされ、それによって、クロック信号が異なる位相で提供され、この場合、クロック信号の位相は、基準に対する時間シフトを表す。たとえば、第1のクロック信号102は、基準としての役割を果たすことができ、0度の位相を有し得る。第2のクロック信号104は、第1のクロック信号102から60度の移相シフトをもたらす1/6のクロック周期に等しい時間だけ、第1のクロック信号102に対して遅延し得る。したがって、第2のクロック信号104は、基準に対して60度の位相を有する。第3のクロック信号106は、第2のクロック信号104から60度の移相シフトをもたらす1/6のクロック周期に等しい時間だけ、第2のクロック信号104に対して遅延し得る。したがって、第3のクロック信号106は、基準に対して120度の位相を有する。したがって、第1のクロック信号102は第1の位相を有し、第2のクロック信号104は第2の位相を有し、第3のクロック信号106は第3の位相を有し、第1、第2、および第3の位相が各クロック信号間の時間遅延に対応する。このように、リング発振器200は、多相クロック信号をパルス整形器300に提供することができる。図2のリング発振器200に関して各出力ノード202、204、および206の間の2つのインバータが示されているが、リング発振器200は、出力ノード202、204、および206の間に、より多いまたはより少ないインバータ、または他のタイプの遅延回路を提供することができることを理解されたい。さらに、リング発振器200は、図2に示されるよりも多いまたはより少ないクロック出力信号をパルス整形器300に提供することができる。
図3は、第1のクロック信号102、第2のクロック信号104、および第3のクロック信号106を含む多相クロック信号をリング発振器200から受信するための論理回路を含むパルス整形器300の特定の例示的な実施形態を含む電圧ブースト回路100を示す。また、論理回路は、パルス整形器300を有効および無効にするための制御信号118を出力電圧検出回路122から受信する。制御信号118が論理ハイを提供すると、論理回路は有効にされ、リング発振器200から受信された多相クロックに応答する出力クロック信号を提供する。たとえば、制御信号118が論理ハイを提供すると、パルス整形器300の論理回路は、第1のクロック信号102、第2のクロック信号104、および第3のクロック信号106がリング発振器200から受信されたことに応答して、第1の出力クロック信号108、第2の出力クロック信号110、および第3の出力クロック信号112を提供する。
特定の例示的な実施形態では、パルス整形器300の論理回路は、第1のANDゲート308、第2のANDゲート310、および第3のANDゲート312を含む。第1のANDゲート308は、リング発振器200から第1のクロック信号102を受信し、制御信号118を受信するように構成される。第2のANDゲート310は、リング発振器200から第2のクロック信号104を受信し、制御信号118を受信するように構成される。第3のANDゲート312は、リング発振器200から第3のクロック信号106を受信し、制御信号118を受信するように構成される。制御信号118が論理ローであるとき、パルス整形器300は無効にされる。パルス整形器300が無効にされると、第1、第2、および第3のANDゲート308、310、および312はそれぞれ、第1、第2、および第3のクロック信号102、104、および106にかかわらず、第1のAND出力302、第2のAND出力304、および第3のAND出力306で論理ローを出力する。制御信号118が論理ハイであるとき、パルス整形器300は有効にされる。パルス整形器300が有効にされると、第1、第2、および第3のANDゲート308、310、および312は、第1、第2、および第3のAND出力302、304、および306において、第1、第2、および第3のクロック信号102、104、および106の遅延バージョンを出力する。
制御信号118がパルス整形器300を有効にすると、第1のAND出力302および第2のAND出力304は、第1の出力クロック信号108を生成するために論理回路に提供される。たとえば、第1のAND出力302は、第1のNANDゲート314および第2のインバータ328に提供され、第2のAND出力304は、第2のNANDゲート316、および第1のインバータ326に提供される。第1のインバータ326の出力は第1のNANDゲート314に提供され、第2のインバータ328の出力は第2のNANDゲート316に提供される。第1および第2のNANDゲート314および316の出力は、第1の出力クロック信号108を第1の電荷ポンプユニット410に出力する第7のNANDゲート338に提供される。
制御信号118がパルス整形器300を有効にすると、第2のAND出力304および第3のAND出力306は、第2の出力クロック信号110を生成するために論理回路に提供される。たとえば、第2のAND出力304は、第3のNANDゲート318および第4のインバータ332に提供され、第3のAND出力306は、第4のNANDゲート320、および第3のインバータ330に提供される。第3のインバータ330の出力は第3のNANDゲート318に提供され、第4のインバータ332の出力は第4のNANDゲート320に提供される。第3および第4のNANDゲート318および320の出力は、第2の出力クロック信号110を第2の電荷ポンプユニット420に出力する第8のNANDゲート340に提供される。
制御信号118がパルス整形器300を有効にすると、第1のAND出力302および第3のAND出力306は、第3の出力クロック信号112を生成するために論理回路に提供される。たとえば、第1のAND出力302は、第5のNANDゲート322および第5のインバータ334に提供され、第3のAND出力306は、第5のNANDゲート322、および第6のインバータ336に提供される。第5のインバータ334および第6のインバータ336の出力は、第6のNANDゲート324に提供される。第6のNANDゲート324は、入力として制御信号118も受信する3入力NANDゲートである。第6のNANDゲート324および第5のNANDゲート322の出力は、第3の出力クロック信号112を第3の電荷ポンプユニット430に出力する第9のNANDゲート342に提供される。
第1の出力クロック信号108、第2の出力クロック信号110、および第3の出力クロック信号112の組合せは、出力クロック信号のうちのただ１つが任意の所与の時間にハイ論理レベルであるワンホットクロック信号を含む。さらに、出力クロック信号のうちの1つの移行は、制御信号118によるパルス整形器300の有効化に起因する最初の移行後、別の出力クロック信号の移行と実質的に同時に生じる。たとえば、第1の出力クロック信号108がハイ論理レベルからロー論理レベルに移行するとき、第2の出力クロック信号110は、ロー論理レベルからハイ論理レベルに実質的に同時に移行する。第2の出力クロック信号110がハイ論理レベルからロー論理レベルに移行するとき、第3の出力クロック信号112は、ロー論理レベルからハイ論理レベルに実質的に同時に移行する。第3の出力クロック信号112がハイ論理レベルからロー論理レベルに移行するとき、第1の出力クロック信号108は、ロー論理レベルからハイ論理レベルに実質的に同時に移行する。パルス整形器300に関して特定の論理回路構成が示されているが、電荷ポンプ400に提供される出力クロック信号を生成するために、様々なハードウェアおよびソフトウェア構成、またはそれらの任意の組合せが使用されてもよいことを理解されたい。
図4は、電圧ブースト回路100の電荷ポンプの特定の実施形態のさらなる詳細を示す。特定の例示的な実施形態では、電荷ポンプ400は、第1の出力クロック信号108を受信するように構成された第1の電荷ポンプユニット410、第2の出力クロック信号110を受信するように構成された第2の電荷ポンプユニット420、および第3の出力クロック信号112を受信するように構成された第3の電荷ポンプユニット430を含む。電荷ポンプユニット410、420、および430は各々、電圧ブーストを電圧出力114に提供するように構成された回路を含む。第1の電荷ポンプユニット410は、第1の入力クロック信号402および第1の反転入力クロック信号404を受信する。第1の反転クロック信号404は、パルス整形器300によって、またはインバータゲートを使用して第1の電荷ポンプユニット410によって提供され得る。第1の入力クロック信号402が論理レベルローであり、第1の反転入力クロック信号404が論理レベルハイであるとき、第1のNMOSトランジスタ412および第2のPMOSトランジスタ416は、アクティブまたはONであり、第2のNMOSトランジスタ414および第1のPMOSトランジスタ418は、非アクティブまたはOFFである。アクティブな第1のNMOSトランジスタ412は、第1のキャパシタ406を充電して、第1のノード424の電圧レベルを供給電圧レベルVDD422にほぼ等しくなるように設定し、第1のノード424は、第1のPMOSトランジスタ418が非アクティブまたはOFFである結果として、電圧出力114から分離される。非アクティブな第2のNMOSトランジスタ414は、第2のノード426を供給電圧VDD422から分離し、アクティブな第2のPMOSトランジスタ416は、第2のノード426を電圧出力114に結合する。ノード426の電圧レベルが電圧出力114における電圧レベルよりも大きいとき、第2のノード426に結合された第2のキャパシタ408は、出力キャパシタ116に電荷を注入し、電圧出力114の電圧レベルを高める。電荷注入の結果、第2のノード426における電圧レベルは、出力負荷のサイズ、第2のキャパシタ408のサイズ、および出力キャパシタ116のサイズによって部分的に決定される速度で低下し始める。したがって、次の移行に先立って、第1のノード424における電圧レベルは、ほぼ供給電圧VDD422であり、第2のノード426における電圧レベルは、図9で後述するように、ブースト後の電圧出力114の電圧レベルとともに減少しつつある。
第1の入力クロック信号402が論理レベルローから論理レベルハイに移行するとき、第1のノード424における電圧レベルは、移行からブーストが与えられ、供給電圧VDD422から供給電圧VDD422の約2倍に増加する。第1のノード424における電圧ブーストは、第2のPMOSトランジスタ416を非アクティブにし、それによって第2のノード426を電圧出力114から分離し、第2のNMOSトランジスタ414をアクティブにし、第2のノード426における電圧レベルがほぼ供給電圧VDD422に到達するまで、第2のキャパシタ408が充電または放電を開始するようにする。第1のノード424における電圧ブーストは、第1のNMOSトランジスタ412を非アクティブにし、それによって第1のノード424を供給電圧VDD422から分離し、第1のPMOSトランジスタ418をアクティブにして、第1のノード424を電圧出力114に結合する。第1のノード424における電圧は、供給電圧VDD422の約2倍である。第1のノード424がひとたび電圧出力114に結合されると、第1のキャパシタ406からの電荷が出力キャパシタ116に注入され、それによって電圧出力114の電圧レベルが上がる。電荷注入の結果、第1のノード424における電圧レベルは、出力負荷のサイズ、第1のキャパシタ406のサイズ、および出力キャパシタ116のサイズによって部分的に決定される速度で低下し始める。
第1の入力クロック信号402が論理レベルハイから論理レベルローに移行するとき、第2のノード426における電圧レベルは、移行からブーストが与えられ、供給電圧VDD422から供給電圧VDD422の約2倍に増加する。第2のノード426における電圧ブーストは、第1のPMOSトランジスタ418を非アクティブにし、それによって第1のノード424を電圧出力114から分離し、第1のNMOSトランジスタ412をアクティブにし、第1のノード424における電圧レベルがほぼ供給電圧VDD422に到達するまで、第1のキャパシタ406が充電または放電を開始するようにする。第2のノード426における電圧ブーストは、第2のNMOSトランジスタ414を非アクティブにし、それによって第2のノード426を供給電圧VDD422から分離し、第2のPMOSトランジスタ416をアクティブにして、第2のノード426を電圧出力114に結合する。第2のノード426における電圧は、供給電圧VDD422の約2倍である。第2のノード426がひとたび電圧出力114に結合されると、第2のキャパシタ408からの電荷が出力キャパシタ116に注入され、それによって電圧出力114の電圧レベルが上がる。電荷注入の結果、第2のノード426における電圧レベルは、出力負荷のサイズ、第2のキャパシタ408のサイズ、および出力キャパシタ116のサイズによって部分的に決定される速度で低下し始める。
したがって、第1の電荷ポンプユニット410からの電荷は、第1の入力クロック信号402の立下りエッジと立上りエッジの両方の移行時に出力キャパシタ116に注入される。電荷ポンプユニット410と同様の方法で、第2の電荷ポンプユニット420は、第2のクロック入力信号432が論理レベルローから論理レベルハイに移行するとき、第3のキャパシタ436からの電荷を出力キャパシタ116に注入する。さらに、第2の電荷ポンプユニット420は、第2のクロック入力信号432が論理レベルハイから論理レベルローに移行するとき、第4のキャパシタ438からの電荷を出力キャパシタ116に注入する。したがって、第2の電荷ポンプユニット420からの電荷は、第2の入力クロック信号432の立下りと立上りの両方の移行時に出力キャパシタ116に注入される。第3の電荷ポンプユニット430は、同様の方法で実行する。たとえば、第3の電荷ポンプユニット430からの電荷は、第3の入力クロック信号440の立下りエッジと立上りエッジの両方の移行時に出力キャパシタ116に注入される。
特定の例示的な実施形態では、出力クロック信号のうちの1つの移行は、制御信号118によるパルス整形器300の有効化に起因する最初の移行後、別の出力クロック信号の移行と実質的に同時に生じる。たとえば、第1の入力クロック信号402の論理ハイから論理ローへの移行は、第2の入力クロック信号432の論理ローから論理ハイへの移行と実質的に同時に生じ得る。2つの移行が2つの電荷ポンプユニットの入力時に実質的に同時に生じる結果、2つの電荷ポンプユニットは、電圧ブーストを電圧出力114の電圧レベルに提供するために、出力キャパシタ116に電荷を実質的に同時に注入する。たとえば、第1の時間において、第1の入力クロック信号402が論理ハイから論理ローに移行するとき、第1の電荷ポンプ410の第1のキャパシタ406は、出力キャパシタ116に電荷を注入する。また、第1の時間において、第2の入力クロック信号432は、論理ローから論理ハイに移行し、第4のキャパシタ438は、電圧ブーストを電圧出力114の電圧レベルに提供するために、出力キャパシタ116に電荷を注入する。したがって、出力クロック信号のうちの1つの移行が別の出力クロック信号の移行と実質的に同時に生じるこの構成では、電荷ポンプユニットのうちの2つは、最初の移行後の各移行時に、電圧ブーストを電圧出力114の電圧レベルに実質的に同時に提供する。
各移行時に、2つの電荷ポンプユニットが出力キャパシタ116に電荷を注入するので、電荷ポンプユニットのキャパシタは、サイズが実質的に低減され得る。たとえば、第1、第2、第3、および第4のキャパシタ406、408、436、および438は各々、半分の静電容量(たとえばC/2)に低減され得る。半分の静電容量を有するキャパシタは、半導体ダイ上の面積のほぼ半分を必要とする。電荷ポンプユニットキャパシタは、電荷ポンプ400に関して半導体ダイ上のかなりのスペースを占有し、したがって、第1、第2、第3、および第4のキャパシタ406、408、436、および438のサイズを元の面積の約半分に低減することによって、半導体ダイ上のかなりの量の空間が節約され、よりコンパクトな電荷ポンプ400が可能になる。
2つのクロック信号の実質的に同時の移行に加えて、第1の出力クロック信号108、第2の出力クロック信号110、および第3の出力クロック信号112の組合せは、出力クロック信号のうちのただ１つが任意の所与の時間に論理レベルハイであるワンホットクロック信号を含む。たとえば、第1の出力クロック信号108および第2の出力クロック信号110に対応する第1のクロック入力信号402および第2のクロック入力信号432は、同時に論理レベルハイにはなり得ない。したがって、制御信号がパルス整形器300を無効にすると、パルス整形器300を無効にすることの結果として、他の出力クロック信号がローのままであるので、パルス整形器300の出力クロック信号のただ１つが移行する。さらに、上記で説明したように、立下りの移行を受ける電荷ポンプユニットからの電荷が出力キャパシタ116に注入される。したがって、パルス整形器300が制御信号118によって無効にされると、電荷ポンプユニットのうちのただ１つが出力キャパシタ116に電荷を注入する。パルス整形器300が無効にされた後の注入は、電圧出力114におけるリップル電圧を引き起こす。出力における電圧リップルのサイズは、電荷を注入するキャパシタのサイズに対応する。
パルス整形器300が使用されない構成では、クロック信号が無効にされると、2つ以上のクロック信号が論理ハイから論理ローに移行し得、結果的に少なくとも2つの電荷ポンプユニットからの電荷注入がもたらされ得る。これらの電荷ポンプユニットにおけるキャパシタの各々は、Cの静電容量を有する。出力キャパシタ116に電荷を注入するこれらの電荷ポンプユニットのうちの2つの組合せは、結果的に2Cの静電容量をもたらす。上記のように、パルス整形器300を使用する構成では、パルス整形器300が無効にされると、電荷ポンプ400のただ1つの電荷ポンプユニットが出力キャパシタ116に電荷を注入し、電荷ポンプユニットのキャパシタの静電容量はC/2である。したがって、パルス整形器300を使用する構成においてクロック信号が無効にされたとき、出力キャパシタ116に電荷を注入する静電容量のサイズは、パルス整形器300を使用しない構成での出力キャパシタ116に電荷を注入する静電容量のサイズよりも4倍小さい。静電容量が4倍小さい結果、パルス整形器300を使用するクロック信号の無効化に起因する電圧リップルのサイズは、パルス整形器300のない構成での電圧リップルよりも約4倍小さい。
図5は、第1の波形図500を示す。特定の例示的な実施形態では、入力クロック波形502は、第1の入力クロック波形508、第2の入力クロック波形510、および第3の入力クロック波形512を含む。入力クロック波形502は、リング発振器によって提供されるクロック信号を表す。たとえば、第1の入力クロック波形508、第2の入力クロック波形510、および第3の入力クロック波形512は、リング発振器200によって提供される図1〜図4の第1のクロック信号102、第2のクロック信号104、および第3のクロック信号106に対応し得、第1の入力クロック波形508は第1の位相を有し、第2の入力クロック波形510は、第1の位相とは異なる第2の位相を有し、第3の入力クロック波形512は、第1および第2の位相とは異なる第3の位相を有する。出力クロック波形504は、第1の出力クロック波形514、第2の出力クロック波形516、および第3の出力クロック波形518を含む。出力クロック波形504は、パルス整形器によって提供されるクロック信号を表す。たとえば、第1の出力クロック波形514、第2の出力クロック波形516、および第3の出力クロック波形518は、パルス整形器300によって提供される図1〜図4の第1の出力クロック信号108、第2の出力クロック信号110、および第3の出力クロック信号112に対応し得る。
第1の波形図500の第1のセグメント524は、入力クロック波形502および出力クロック波形504が無効にされる期間を表す。たとえば、リング発振器200およびパルス整形器300は、リング発振器200およびパルス整形器300によって提供されるクロック信号がもはや生成されないように、制御信号118によって無効にされ得る。第2のセグメント528は、入力クロック波形502および出力クロック波形504が第1の時間520に有効にされ、第2の時間526に無効にされる期間を表す。たとえば、リング発振器200およびパルス整形器300は、制御信号118が第2の時間526にリング発振器200およびパルス整形器300を無効にするまで、リング発振器200およびパルス整形器300がそれぞれのクロック信号を生成するように、第1の時間520に制御信号118によって有効にされ得る。第2の時間526に、リング発振器200およびパルス整形器300によって提供されるクロック信号は、もはや生成されない。
特定の例示的な実施形態では、入力クロック波形502は、リング発振器200によってパルス整形器300に提供されるクロック信号を表す。パルス整形器300のない構成では、入力クロック波形502は、電荷ポンプに直接提供されるクロック信号を表す。図5に示すように、入力クロック波形502の各々は、第1の期間506を有し、出力クロック波形504の各々は、第2の期間522を有し、第2の期間522は、第1の期間506の半分である。第1の波形図500の第1の入力クロック波形508、第2の入力クロック波形510、および第3の入力クロック波形512は、それぞれ第1、第2、および第3の入力クロック波形508、510、および512の間の位相差のために部分的に重複する論理ハイレベルを有する。各入力クロック波形の位相は、基準に対する時間シフトを表す。たとえば、第1の入力クロック波形508は、基準としての役割を果たすことができ、0度の位相を有し得る。第2の入力クロック波形510は、第1の入力クロック波形508から60度の移相シフトをもたらす1/6のクロック周期に等しい時間だけ、第1の入力クロック波形508に対して遅延し得る。したがって、第2の入力クロック波形510は、基準に対して60度の位相を有する。第3の入力クロック波形512は、第2の入力クロック波形510から60度の移相シフトをもたらす1/6のクロック周期に等しい時間だけ、第2の入力クロック波形510に対して遅延し得る。したがって、第3の入力クロック波形512は、基準に対して120度の位相を有する。第2の入力クロック波形510は、第1の入力クロック波形508の遅延バージョンであり、第3の入力クロック波形512は、第2の入力クロック波形510の遅延バージョンである。たとえば、図2も参照すると、第2の入力クロック波形510と第1の入力クロック波形508との間の遅延は、2つのインバータゲート遅延であり得、第3の入力クロック波形512と第2の入力クロック波形510との間の遅延も2つのインバータゲート遅延であり得、結果的に、第1の波形図500の第1の入力クロック波形508、第2の入力クロック波形510、および第3の入力クロック波形512が重複する論理ハイレベルを有する多相クロック信号となる。したがって、入力クロック波形502が第2の時間526に無効にされると、波形のうちの2つ以上、たとえば、第1および第2の入力クロック波形510および512は、論理ハイから論理ローに移行し得る。入力クロック波形502が電荷ポンプに直接提供され、第2の時間526にハイからローへの移行を有する2つの電荷ポンプユニットが各々Cの静電容量を有する場合、出力キャパシタ116に電荷を注入するこれらの電荷ポンプユニットのうちの2つの組合せは、結果的に2Cの静電容量となる。
さらに、第1の波形図500の第1の出力クロック波形514、第2の出力クロック波形516、および第3の出力クロック波形518を含むパルス整形器300の出力は、波形のうちのただ１つが任意の所与の時間に論理ハイであるワンホットクロック信号を集合的に表し得る。したがって、出力クロック波形504が第2の時間526に無効にされると、波形のうちのただ１つ、たとえば、第2の出力クロック波形516は、論理ハイから論理ローに移行し得る。図4に関して説明したように、パルス整形器300が無効にされると、電荷ポンプ400のただ1つの電荷ポンプユニットが出力キャパシタ116に電荷を注入し、電荷ポンプユニットのキャパシタの静電容量はC/2である。したがって、第2の出力クロック波形が無効にされたとき、出力キャパシタ116に電荷を注入するキャパシタのサイズは、パルス整形器300を使用しない構成での出力キャパシタ116に電荷を注入するキャパシタのサイズよりも4倍小さい。静電容量が4倍小さい結果、パルス整形器300を無効にすることに起因する電圧リップルのサイズは、入力クロック波形502を電荷ポンプに提供するパルス整形器300のない構成での電圧リップルよりも約4倍小さくなり得る。
さらに、入力クロック波形502が第3の時間530に無効にされた場合、波形のうちの3つ、たとえば、第1、第2、および第3の入力クロック波形508、510、および512は、論理ハイから論理ローに移行する。入力クロック波形502が電荷ポンプに直接提供され、第3の時間530にハイからローへの移行を有する3つの電荷ポンプユニットが各々Cの静電容量を有する場合、出力キャパシタ116に電荷を注入するこれらの電荷ポンプユニットのうちの3つの組合せは、結果的に3Cの静電容量となる。対照的に、パルス整形器300が無効にされると、電荷ポンプ400のただ1つの電荷ポンプユニットが出力キャパシタ116に電荷を注入し、電荷ポンプユニットのキャパシタの静電容量はC/2である。したがって、第3の時間530に第3の出力クロック波形518が無効にされた場合、出力キャパシタ116に電荷を注入する静電容量のサイズは、パルス整形器300を使用しない構成での出力キャパシタ116に電荷を注入する静電容量のサイズよりも6倍小さい。静電容量が6倍小さい結果、パルス整形器300を無効にすることに起因する電圧リップルは、入力クロック波形502を電荷ポンプに直接提供するパルス整形器300のない構成での電圧リップルよりも約6倍小さくなり得る。
図6は、第2の波形図600を示す。特定の例示的な実施形態では、第2の入力クロック波形602は、2つのクロック波形を含む。たとえば、第2の入力クロック波形602は、第4の入力クロック波形606および第5の入力クロック波形608を含む。第2の入力クロック波形602は、リング発振器によって提供されるクロック信号を表す。たとえば、第4の入力クロック波形606および第5の入力クロック波形608は、リング発振器200によって提供される図1〜図4の第1のクロック信号102および第2のクロック信号104に対応し、この場合、第3のクロック信号106は提供されない。第2の出力クロック波形604は、第4の出力クロック波形610および第5の出力クロック波形612を含む。第2の出力クロック波形604は、パルス整形器によって提供されるクロック信号を表す。たとえば、第4の出力クロック波形610および第5の出力クロック波形612は、パルス整形器300によって提供される図1〜図4の第1の出力クロック信号108および第2の出力クロック信号110に対応し得、この場合、第3のクロック信号112は提供されない。
特定の例示的な実施形態では、第2の入力クロック波形602は、リング発振器200によってパルス整形器300に提供されるクロック信号を表す。パルス整形器300のない構成では、第2の入力クロック波形602は、電荷ポンプに直接提供されるクロック信号を表す。第5の入力クロック波形608は、第4の入力クロック波形606の遅延バージョンであり、この場合、両方の波形が同時に論理ハイを有し得る。対照的に、第2の出力クロック波形604は、波形、すなわち第4の出力クロック波形610および第5の出力クロック波形612のうちのただ１つが任意の所与の時間に論理ハイであり得るワンホットクロック信号である。
図7は、第3の波形図700を示す。特定の例示的な実施形態では、第3の出力クロック波形702は、4つの出力クロック波形を含む。たとえば、第3の出力クロック波形702は、第6の出力クロック波形704、第7の出力クロック波形706、第8の出力クロック波形708、および第9の出力クロック波形710を含む。第3の出力クロック波形702は、パルス整形器によって電荷ポンプに提供されるクロック信号を表し、電荷ポンプは、パルス整形器によって電荷ポンプに提供される出力クロック波形の数に対応するいくつかの電荷ポンプユニットを含む。たとえば、第6の出力クロック波形704、第7の出力クロック波形706、および第8の出力クロック波形708は、パルス整形器300によって提供される図1〜図4の第1の出力クロック信号108、第2の出力クロック信号110、および第3の出力クロック信号112に対応し得、この場合、第4の出力クロック信号も、パルス整形器300によって提供され、第9の出力クロック波形710に対応する。図7に示すように、第3の出力クロック波形702は、波形のうちのただ１つが任意の所与の時間に論理ハイであるワンホットクロック信号を形成する。出力クロック波形の各々は、電荷ポンプの別々の電荷ポンプユニットに提供される。図7に関して4つの出力クロック波形が示されているが、より多いまたはより少ない出力クロック波形が提供されてもよいことを理解されたい。
図8は、第4の波形図800を示す。特定の例示的な実施形態では、第4の波形図800は、第4の出力クロック波形802および第5の出力クロック波形804を含む。第4の出力クロック波形802は、第10の出力クロック波形806、第11の出力クロック波形808、および第12の出力クロック波形810を含む。図8に示すように、第4の出力クロック波形802は、波形のうちのただ１つが任意の所与の時間に論理ハイであるワンホットクロック信号を形成する。第4の出力クロック波形802は、第1のパルス整形器によって電荷ポンプに提供されるクロック信号を表す。第1のパルス整形器は、第1のリング発振器からのクロック信号を入力として受信することができる。
第5の出力クロック波形804は、第13の出力クロック波形812、第14の出力クロック波形814、および第15の出力クロック波形816を含む。図8に示すように、第5の出力クロック波形804も、波形のうちのただ１つが任意の所与の時間に論理ハイであるワンホットクロック信号を形成する。第5の出力クロック波形804は、第2のパルス整形器によって電荷ポンプに提供されるクロック信号を表す。第2のパルス整形器は、第1のリング発振器または第2のリンク発振器からのクロック信号を入力として受信することができる。したがって、図3のパルス整形器300と類似した第1のパルス整形器および第2のパルス整形器を使用して、第1のグループの第1の出力クロックが第2のグループの第1の出力クロックと同時に論理レベルハイであり得るワンホット信号を各グループが表すように、2つのグループのクロック信号が提供され得る。たとえば、第10の出力クロック波形806は、第13の出力クロック波形812と同時に論理レベルハイであってもよい。
あるいは、第4および第5の出力クロック波形802および804はいずれも、第1のグループの第1の出力クロックが第2のグループの第1の出力クロックと同時に論理レベルハイであり得るワンホット信号を各グループが表すように、出力クロック信号の2つのグループを提供するように構成された同じパルス整形器によって提供され得る。図8に関して2つのグループの出力クロック波形が示されているが、より多いまたはより少ないグループの出力クロック波形が提供されてもよいことを理解されたい。
図9は、電圧ブースト回路900の様々な構成要素によって生成される波形の例示を含む電圧ブースト回路900を示す。特定の例示的な実施形態では、電圧ブースト回路900は、リング発振器902、パルス整形器904、電荷ポンプ906、および出力電圧検出回路908を含む。電荷ポンプ906は、第1の電荷ポンプユニット910、第2の電荷ポンプユニット912、および第3の電荷ポンプユニット914を含む。図9に関して3つの電荷ポンプユニットが示されているが、電荷ポンプ906は、示されているよりも多いまたはより少ない電荷ポンプユニットを含むことができることを理解されたい。
特定の例示的な実施形態では、出力電圧検出回路908は、電荷ポンプ906の電圧出力958、および基準電圧964を受信する。出力電圧検出回路908は、電圧出力958および基準電圧964に基づいて、リング発振器902およびパルス整形器904を有効または無効にするための制御信号930を提供する。制御信号930に対応する制御信号波形928は、制御信号波形928が論理ローハイであるとき、リング発振器902およびパルス整形器904が有効にされ、制御信号波形928が論理ローであるとき、無効にされることを示す。
リング発振器902を有効にする制御信号930を受信すると、リング発振器902は、第1のクロック信号916、第2のクロック信号918、および第3のクロック信号920をパルス整形器904に提供する。特定の一実施形態では、第1のクロック信号916、第2のクロック信号918、および第3のクロック信号920は、第1のクロック信号916が第1の位相を有し、第2のクロック信号918が第1の位相とは異なる第2の位相を有し、第3のクロック信号920が第1および第2の位相とは異なる第3の位相を有する多相クロックを含むことができる。第1のクロック信号波形922、第2のクロック信号波形924、および第3のクロック信号波形926は、リング発振器902の有効および無効な出力を示す。第2のクロック信号波形924は、2つの波形が重複する論理ハイレベルを有する第1のクロック信号波形922の遅延バージョンである。第3のクロック信号波形926は、2つの波形が重複する論理ハイレベルを有する第2のクロック信号波形924の遅延バージョンである。さらに、第1のクロック信号波形922および第3のクロック信号波形926は、重複する論理ハイ部分を有し得る。制御信号930がリング発振器902を無効にすると、リング発振器902によって提供される波形のうちの2つ以上が論理ハイから論理ローに移行し得る。図9に関して3つのクロック信号が示されているが、リング発振器902は、示されているよりも多いまたはより少ないクロック信号を提供することができることを理解されたい。
パルス整形器904は、リング発振器から第1のクロック信号916、第2のクロック信号918、および第3のクロック信号920を受信する。パルス整形器904は、出力電圧検出回路908から制御信号930も受信する。パルス整形器904が制御信号930によって有効にされると、パルス整形器904は、クロック信号を電荷ポンプ906に提供する。特定の例示的な実施形態では、第1の出力クロック信号波形940、第2の出力クロック信号波形942、および第3の出力クロック信号波形944は、パルス整形器904の有効および無効な出力を示す。パルス整形器904の波形940、942、および944に対応する出力クロック信号932、934、および936の各々は、電荷ポンプ906の各電荷ポンプユニットに提供される。たとえば、パルス整形器904は、第1の出力クロック信号932を第1の電荷ポンプユニット910に、第2の出力クロック信号934を第2の電荷ポンプユニット912に、第3の出力クロック信号936を第3の電荷ポンプユニット914に提供することができる。第1の出力クロック信号932、第2の出力クロック信号934、および第3の出力クロック信号936の組合せは、出力クロック信号のうちのただ１つが任意の所与の時間に論理レベルハイであるワンホットクロック信号938を含み得る。たとえば、第1の出力クロック信号波形940、第2の出力クロック信号波形942、および第3の出力クロック信号波形944によって示されるように、出力クロック信号のうちのただ１つが任意の所与の時間に論理レベルハイであり得、したがって、おそらく移行の間の短い期間を除いて、出力クロック信号波形の論理ハイ部分のいずれも重複しない。ただ１つの信号が任意の所与の時間に論理レベルハイを有する結果、制御信号930がパルス整形器904を無効にすると、論理ハイから論理ローへの移行がただ１つ生じる。図9に関して3つの出力クロック信号が示されているが、パルス整形器904は、示されているよりも多いまたはより少ないクロック出力信号を提供することができることを理解されたい。
特定の例示的な実施形態では、出力クロック信号のうちの1つの移行は、制御信号930によるパルス整形器904の有効化に起因する最初の移行後、別の出力クロック信号の移行と実質的に同時に生じる。たとえば、第1の出力クロック信号波形940がハイ論理レベルからロー論理レベルに移行するとき、第2の出力クロック信号波形942は、ロー論理レベルからハイ論理レベルに実質的に同時に移行する。第2の出力クロック信号波形942がハイ論理レベルからロー論理レベルに移行するとき、第3の出力クロック信号波形944は、ロー論理レベルからハイ論理レベルに実質的に同時に移行する。第3の出力クロック信号波形944がハイ論理レベルからロー論理レベルに移行するとき、第1の出力クロック信号波形940は、ロー論理レベルからハイ論理レベルに実質的に同時に移行する。
しかしながら、パルス整形器904が制御信号930によって有効にされた後、最初の移行時に移行がただ１つ生じる。たとえば、制御信号930に対応する制御信号波形928は、制御信号波形928が論理ローであるとき、パルス整形器904の無効の出力クロック信号の波形を示す。制御信号波形928は、パルス整形器904を有効にするために論理ローから論理ハイに移行し、それに応答して、出力クロック信号波形940〜944のうちのただ１つが任意の所与の時間に論理ハイであり得るので、出力クロック信号波形940〜944のうちのただ１つがハイ論理レベルに移行することができる。したがって、パルス整形器904が制御信号930によって有効にされた後、最初の移行時に移行がただ１つ生じる。図9に関して3つの出力クロック信号が示されているが、パルス整形器904は、示されているよりも多いまたはより少ないクロック出力信号を提供することができることを理解されたい。さらに、パルス整形器904の複数の出力クロック信号をいくつかのグループに分割することができ、各グループは、第1のグループの第1の出力クロックが第2のグループの第1の出力クロックと同時に論理ハイレベルであり得るワンホット信号を表す。
出力クロック信号932、934、および936の各移行は、ハイからローへの移行であろうと、ローからハイへの移行であろうと、電圧ブーストを電圧出力958に提供する。したがって、パルス整形器904が有効にされた後の最初の移行とは別に、クロック信号のうちの2つが各移行において実質的に同時に移行するので、電荷ポンプのうちの2つは、電圧ブーストを実質的に同時に出力電圧958に提供する。たとえば、第1の出力クロック信号932がハイからローに移行し、第2の出力クロック信号934がローからハイに実質的に同時に移行するとき、第1の電荷ポンプユニット910と第2の電荷ポンプユニット912の両方が、第1の電荷ポンプ出力946および第2の電荷ポンプ出力948を電圧出力958に提供する。第2の出力クロック信号934がハイからローに移行し、第3の出力クロック信号936がローからハイに実質的に同時に移行するとき、第2の電荷ポンプユニット912と第3の電荷ポンプユニット914の両方が、第2の電荷ポンプ出力948および第3の電荷ポンプ出力950を電圧出力958に提供する。第3の出力クロック信号936がハイからローに移行し、第1の出力クロック信号932がローからハイに実質的に同時に移行するとき、第3の電荷ポンプユニット914と第1の電荷ポンプユニット910の両方が、第3の電荷ポンプ出力950および第1の電荷ポンプ出力946を電圧出力958に提供する。第1の電荷ポンプ出力946に対応する第1の電圧ブースト波形952は、第1の電荷ポンプユニット910の出力を示す。第2の電荷ポンプ出力948に対応する第2の電圧ブースト波形954は、第2の電荷ポンプユニット912の出力を示す。第3の電荷ポンプ出力950に対応する第3の電圧ブースト波形956は、第3の電荷ポンプユニット914の出力を示す。
したがって、電荷ポンプユニット910、912、および914のうちの2つは、出力キャパシタ966を充電する電圧ブーストを実質的に同時に提供する。出力キャパシタ966は、電圧出力958の電圧レベルを維持する。電圧出力958を使用して、提供された印加された供給電圧よりも高い基準電圧を必要とする回路素子にDC基準電圧を供給することができる。電圧出力958は、電圧出力958を監視するために、出力電圧検出回路908にも供給される。電圧出力958が高すぎることを出力電圧検出回路908が決定すると、出力電圧検出回路908は、リング発振器902およびパルス整形器904を無効にする。たとえば、複合電圧ブースト波形(combined voltage boost waveform)962は、第1、第2、および第3の電圧ブースト波形952、954および956の複合電圧ブーストを表す。複合電圧ブースト波形960の電圧レベルが決定された閾値電圧962を上回ると、電圧検出回路908は、リング発振器902およびパルス整形器904を無効にするために、論理ロー制御信号930を出力する。
電圧ブーストがもはや出力キャパシタ966に提供されないとき、出力キャパシタにおける電荷は、電荷が補充されるよりも速い速度で放散し、電圧出力958の電圧レベルが低下する。電圧出力958がある電圧レベル未満に低下したことを出力電圧検出回路908が決定すると、出力電圧検出回路908は、リング発振器902およびパルス整形器904を有効にする。リング発振器902およびパルス整形器904を有効にしたことの結果、出力クロック信号932、934、および936は、電荷ポンプ906に提供され、電荷ポンプは、出力キャパシタ966を充電するために電圧ブーストを提供する。電圧ブーストが出力キャパシタ966に提供されると、出力キャパシタにおける電荷が維持される、または電荷が放散し得るよりも速い速度で増加する。したがって、電圧出力958の電圧レベルは維持されるかまたは増加する。
リング発振器902およびパルス整形器904を無効にしたことの結果、出力クロック信号932、934、および936は、もはや電荷ポンプ906に提供されず、電荷ポンプ906は、出力キャパシタ966を充電するために電圧ブーストを提供することを停止する。さらに、図4に関して上記で説明したように、パルス整形器904によって提供された出力クロック信号の立下りエッジの移行時でさえ、立下りの移行を受ける電荷ポンプユニットからの電荷が出力キャパシタ966に注入される。したがって、パルス整形器904が制御信号930によって無効にされると、電荷ポンプユニットのうちの1つは、出力キャパシタ966に電荷を注入し、結果的に電圧出力958上にリップル電圧をもたらす。たとえば、制御信号波形928によって示されるように、制御信号930が論理ハイから論理ローに移行すると、第2のクロック出力信号934は、第2のクロック出力信号波形942によって示されるように、論理ハイから論理ローに移行し、一方、第1の出力クロック信号932および第3の出力クロック信号936は、論理ローのままである。第2の出力クロック信号934のハイからローへの移行の結果、第2の電荷ポンプユニット912は、第2の電圧ブースト波形954によって示されるように、電圧ブースト968を提供する。電圧ブースト968は、第2の電荷ポンプユニット912によって利用されるキャパシタのサイズに比例するリップル電圧であり、より小さい静電容量はより小さいリップル電圧をもたらす。パルス整形器904の無効によって生じる電圧ブースト968は、出力リップル電圧970として電圧出力958上に現れる。
第1、第2、第3、および複合の電圧ブースト波形952、954、956、および960は、説明のために提供されているにすぎず、各ブースト後に電圧が低下する速度は、示されているものとは変わり得ることを理解されたい。
図10を参照すると、方法の特定の実施形態が示される。方法は、1002で、第1のクロック信号および第2のクロック信号を電荷ポンプに提供するためのイネーブル信号を受信するステップを含み得る。たとえば、図9を参照すると、制御信号930は、パルス整形器904を有効にするために、パルス整形器904に提供される。有効なパルス整形器904は、第1の出力クロック信号932および第2の出力クロック信号934を電荷ポンプ906に提供する。電荷ポンプで受信された第1のクロック信号の最初の移行後の各クロック信号の各移行は、電荷ポンプで受信された別のクロック信号の別の移行と実質的に同時に生じ得る。たとえば、図9の制御信号波形928は、パルス整形器904を有効にするために論理ローから論理ハイに移行し、出力クロック信号波形のうちのただ１つが任意の所与の時間に論理ハイであり得るので、出力クロック信号波形のうちのただ１つがハイ論理レベルに移行することができる。したがって、パルス整形器904が制御信号930によって有効にされた後、最初の移行時に移行がただ１つ生じる。
パルス整形器904が有効である間に生じる後続の移行において、1つの出力クロック信号がハイからローに移行するのと実質的に同時に別の出力クロック信号がローからハイに移行する。たとえば、第1の出力クロック信号波形940がハイ論理レベルからロー論理レベルに移行するとき、第2の出力クロック信号波形942は、ロー論理レベルからハイ論理レベルに実質的に同時に移行する。第2の出力クロック信号波形942がハイ論理レベルからロー論理レベルに移行するとき、第3の出力クロック信号波形944は、ロー論理レベルからハイ論理レベルに実質的に同時に移行する。第3の出力クロック信号波形944がハイ論理レベルからロー論理レベルに移行するとき、第1の出力クロック信号波形940は、ロー論理レベルからハイ論理レベルに実質的に同時に移行する。
特定の一実施形態では、最初の移行後の各移行に応答して、少なくとも2つの電荷ポンプユニットが同時に起動する。たとえば、図4に関して上記で説明したように、立下りエッジの移行と立上りエッジの移行の両方は、電圧ブーストを電圧出力114に提供するために、電荷ポンプユニットを実質的に同時に起動させる。パルス整形器300が有効である間の最初の移行後の後続の移行は、電荷ポンプユニットのうちの1つへの立下りエッジの移行および別の電荷ポンプユニットへの立上りエッジの移行を含むので、電圧ブーストを電圧出力114に提供するために、電荷ポンプのうちの少なくとも2つが同時に起動する。
1004で、第1の位相を有する第1の入力クロック信号、および第1の位相とは異なる第2の位相を有する第2の入力クロック信号が受信される。たとえば、図9の第1、第2、および第3のクロック信号916、918、および920がリング発振器902によってパルス整形器904に提供される。第1、第2、および第3のクロック信号波形922、924、および926によって示されるように、第2のクロック信号918は、第1のクロック信号916の遅延バージョンであり、第3のクロック信号920は、第2のクロック信号918の遅延バージョンである。したがって、各クロック信号は、異なる位相を有する。別の例として、図5の第1の入力クロック波形502は、複数の入力クロック信号を含み、各入力クロック信号は、異なる位相を有する波形によって表される。
1006で、第1のクロック信号が第1の入力クロック信号に基づいて生成され得、1008で、第2のクロック信号が第2の入力クロック信号に基づいて生成され得る。たとえば、図3のパルス整形器300は、リング発振器200から第1のクロック信号102、第2のクロック信号104、および第3のクロック信号106を含む多相クロック信号を受信し、多相クロックがリング発振器200から受信されたことに応答して出力クロック信号を生成するように構成された論理回路を含む。したがって、パルス整形器300の論理回路は、第1のクロック信号102、第2のクロック信号104、および第3のクロック信号106がリング発振器200から受信されたことに応答して、第1の出力クロック信号108、第2の出力クロック信号110、および第3の出力クロック信号112を提供する。たとえば図3に示されるものなど、第3の出力クロック信号も生成され得る。第1のクロック信号の第1の期間は、第1の入力クロック信号の期間の約半分であり得る。たとえば、図5の入力クロック波形502の各々は、第1の期間506を有し、出力クロック波形504の各々は、第2の期間522を有し、第2の期間522は、第1の期間506の半分である。
1010で、第1のクロック信号が電荷ポンプの第1の電荷ポンプユニットに提供され、1012で、第2のクロック信号が電荷ポンプの第2の電荷ポンプユニットに提供される。第1のクロック信号のローからハイへの移行は、第2のクロック信号のハイからローへの移行と実質的に同時に生じる。この方法は、1014で、第3のクロック信号を電荷ポンプの第3の電荷ポンプユニットに提供するステップをさらに含み得る。第2のクロック信号のローからハイへの移行は、第3のクロック信号のハイからローへの移行と実質的に同時に生じ得る。さらに、ただ１つのクロック信号が、任意の所与の時間に論理ハイ電圧レベルであり得る。たとえば、クロック信号は、図9のワンホットクロック信号938とすることができる。
第1の電荷ポンプユニットは、電荷ポンプの出力に結合された第1のキャパシタを含むことができ、第1のキャパシタは、第1のクロック信号のローからハイへの移行に応答して出力に少なくとも部分的に放電するように構成される。第2の電荷ポンプユニットは、電荷ポンプの出力に結合された第2のキャパシタを含むことができ、第2のキャパシタは、第2のクロック信号のハイからローへの移行に応答して出力に少なくとも部分的に放電するように構成される。たとえば、第1のキャパシタは、図4の第1のキャパシタ406でもよく、第2のキャパシタは、第4のキャパシタ438でもよい。
特定の一実施形態では、第1の電荷ポンプユニットは、電荷ポンプの出力に結合された第3のキャパシタを含むことができ、第3のキャパシタは、第1のクロック信号のハイからローへの移行に応答して出力に少なくとも部分的に放電するように構成される。さらに、第2の電荷ポンプユニットは、電荷ポンプの出力に結合された第4のキャパシタを含むことができ、第4のキャパシタは、第2のクロック信号のローからハイへの移行に応答して出力に少なくとも部分的に放電するように構成される。たとえば、第4のキャパシタは、第2のクロック入力信号432が論理レベルローから論理レベルハイに移行するときに出力キャパシタ116に電荷を注入する図4の第3のキャパシタ436でもよい。さらに、第3のキャパシタは、第2のクロック入力信号432が論理レベルハイから論理レベルローに移行するときに出力キャパシタ116に電荷を注入する図4の第4のキャパシタ438でもよい。
1016で、電荷ポンプへの第1のクロック信号および第2のクロック信号を無効にするために、ディセーブル信号が受信され得る。ディセーブル信号を受信することの結果として、単一の立下りエッジの移行が電荷ポンプに提供される。たとえば、ディセーブル信号は、論理ロー電圧状態の図9の制御信号930でもよい。パルス整形器904が有効にされたとき、任意の所与の時間にただ１つの信号が論理レベルハイを有する結果、制御信号930がパルス整形器904を無効にすると、論理ハイから論理ローへの移行がただ１つ生じる。
別の例として、図5は、第1の波形図500の第1の出力クロック波形514、第2の出力クロック波形516、および第3の出力クロック波形518を含むパルス整形器300の出力が、波形のうちのただ１つが任意の所与の時間に論理ハイであるワンホットクロック信号を集合的に表し得ることを示す。出力クロック波形504が第2の時間526に無効にされると、波形のうちのただ１つ、たとえば、第1の出力クロック波形516が論理ハイから論理ローに移行する。
図10の方法1000は、電子デバイスに組み込まれたプロセッサにおいて実行され得る。たとえば、図12に関して説明されるように、イネーブル信号およびディセーブル信号は、コンピュータまたは他の電子デバイスによって受信され得る。あるいは、または加えて、図10の方法1000は、フィールドプログラマブルゲートアレイ(FPGA)、特定用途向け集積回路(ASIC)、中央演算処理装置(CPU)、デジタルシグナルプロセッサ(DSP)、コントローラ、他のハードウェアデバイス、またはそれらの任意の組合せによって実施または開始され得ることを、当業者は認識するだろう。
図11を参照すると、方法の特定の実施形態が示される。方法は、1102で、第1のクロック信号を第1の電荷ポンプユニットに提供し、第2のクロック信号を第2の電荷ポンプユニットに提供するためのイネーブル信号を受信するステップを含み得る。たとえば、イネーブル信号は、論理ローハイ電圧レベルの図9の制御信号930でもよい。図9の制御信号930は、パルス整形器904を有効にするために、パルス整形器904に提供される。有効なパルス整形器904は、第1の出力クロック信号932および第2の出力クロック信号934を電荷ポンプ906に提供する。
第1のクロック信号の最初の移行後の第1のクロック信号の各移行は、第2のクロック信号の各移行と実質的に同時に生じ得る。たとえば、図9を参照すると、パルス整形器904が制御信号930によって有効にされた後、最初の移行時に移行がただ１つ生じる。制御信号波形928は、パルス整形器904を有効にするために論理ローから論理ハイに移行し、出力クロック信号波形のうちのただ１つが任意の所与の時間にハイであり得るので、出力クロック信号波形のうちのただ１つがハイ論理レベルに移行し得る。したがって、パルス整形器904が制御信号930によって有効にされた後、最初の移行時に移行がただ１つ生じる。パルス整形器904が有効である間に生じる後続の移行において、1つの出力クロック信号がハイからローに移行するのと実質的に同時に別の出力クロック信号がローからハイに移行する。たとえば、第1の出力クロック信号波形940がハイ論理レベルからロー論理レベルに移行するとき、第2の出力クロック信号波形942は、ロー論理レベルからハイ論理レベルに実質的に同時に移行する。第2の出力クロック信号波形942がハイ論理レベルからロー論理レベルに移行するとき、第3の出力クロック信号波形944は、ロー論理レベルからハイ論理レベルに実質的に同時に移行する。第3の出力クロック信号波形944がハイ論理レベルからロー論理レベルに移行するとき、第1の出力クロック信号波形940は、ロー論理レベルからハイ論理レベルに実質的に同時に移行する。
1104で、第1の位相を有する第1の入力クロック信号、および第1の位相とは異なる第2の位相を有する第2の入力クロック信号が受信され得る。たとえば、図9の第1、第2、および第3のクロック信号916、918、および920がリング発振器902によってパルス整形器904に提供される。第1、第2、および第3のクロック信号波形922、924、および926によって示されるように、第2のクロック信号918は、第1のクロック信号916の遅延バージョンであり、第3のクロック信号920は、第2のクロック信号918の遅延バージョンである。したがって、各クロック信号は、異なる位相を有する。別の例として、図5は、波形によって表される各入力クロック信号が異なる位相を有する第1の入力クロック波形502を示す。
図11の方法は、1106で、第1の入力クロック信号に基づいて第1のクロック信号を生成し、1108で、第2の入力クロック信号に基づいて第2のクロック信号を生成するステップをさらに含むことができる。たとえば、図3のパルス整形器300は、リング発振器200から第1のクロック信号102、第2のクロック信号104、および第3のクロック信号106を含む多相クロック信号を受信し、リング発振器200から受信された第1のクロック信号102、第2のクロック信号104、および第3のクロック信号106に基づいて、第1の出力クロック信号108、第2の出力クロック信号110、および第3の出力クロック信号112を提供するように構成された論理回路を含む。
1110で、ワンホット入力クロック信号が複数の電荷ポンプユニットを有する電荷ポンプに提供される。ワンホット入力クロック信号は、複数の電荷ポンプユニットのうちの第1の電荷ポンプユニットに提供される第1のクロック信号、および複数の電荷ポンプユニットのうちの第2の電荷ポンプユニットに提供される第2のクロック信号を含む複数のクロック信号を含む。複数のクロック信号の各移行によって、複数のクロック信号のうちの多くとも1つが論理ハイ電圧レベルを有するようになる。ワンホット入力クロック信号は、複数の電荷ポンプユニットの第3の電荷ポンプユニットに提供される第3のクロック信号も含み得る。
第1のクロック信号の各移行は、第1の電荷ポンプユニットを起動させることができ、第2のクロック信号の各移行は、第2の電荷ポンプユニットを起動させることができる。たとえば、図4の電荷ポンプ400において、立下りエッジの移行と立上りエッジの移行の両方は、電圧ブーストを電圧出力114に提供するために、電荷ポンプユニットを実質的に同時に起動させる。パルス整形器300が有効である間の最初の移行後の後続の移行は、電荷ポンプユニットのうちの1つへの立下りエッジの移行および別の電荷ポンプユニットへの立上りエッジの移行を含むので、電圧ブーストを電圧出力114に提供するために、電荷ポンプのうちの少なくとも2つが同時に起動する。
たとえば、パルス整形器904の波形940、942、および944に対応する図9の出力クロック信号932、934、および936の各々は、電荷ポンプ906の各電荷ポンプユニットに提供される。たとえば、パルス整形器904は、第1の出力クロック信号932を第1の電荷ポンプユニット910に、第2の出力クロック信号934を第2の電荷ポンプユニット912に、第3の出力クロック信号936を第3の電荷ポンプユニット914に提供することができる。第1の出力クロック信号932、第2の出力クロック信号934、および第3の出力クロック信号936の組合せは、出力クロック信号のうちのただ１つが任意の所与の時間に論理レベルハイであるワンホットクロック信号938を含み得る。たとえば、第1の出力クロック信号波形940、第2の出力クロック信号波形942、および第3の出力クロック信号波形944によって示されるように、出力クロック信号のうちのただ１つが任意の所与の時間に論理レベルハイであり得、したがって、出力クロック信号波形の論理ハイ部分のいずれも重複しない。
さらに、図9の出力クロック信号のうちの1つの移行は、制御信号930によるパルス整形器904の有効化に起因する最初の移行後、別の出力クロック信号の移行と実質的に同時に生じる。たとえば、第1の出力クロック信号波形940がハイ論理レベルからロー論理レベルに移行するとき、第2の出力クロック信号波形942は、ロー論理レベルからハイ論理レベルに実質的に同時に移行する。第2の出力クロック信号波形942がハイ論理レベルからロー論理レベルに移行するとき、第3の出力クロック信号波形944は、ロー論理レベルからハイ論理レベルに実質的に同時に移行する。第3の出力クロック信号波形944がハイ論理レベルからロー論理レベルに移行するとき、第1の出力クロック信号波形940は、ロー論理レベルからハイ論理レベルに実質的に同時に移行する。
1112で、ワンホットクロック信号を無効にするために、ディセーブル信号が受信され得る。ディセーブル信号を受信することの結果として、単一の立下りエッジの移行が電荷ポンプに提供される。たとえば、ディセーブル信号は、論理ロー電圧状態の図9の制御信号930でもよい。パルス整形器904が有効にされたとき、任意の所与の時間にただ１つの信号が論理レベルハイを有する結果、制御信号930がパルス整形器904を無効にすると、論理ハイから論理ローへの移行がただ１つ生じる。
別の例として、図5は、第1の波形図500の第1の出力クロック波形514、第2の出力クロック波形516、および第3の出力クロック波形518を含むパルス整形器300の出力が、波形のうちのただ１つが任意の所与の時間に論理ハイであるワンホットクロック信号を集合的に表し得ることを示す。出力クロック波形504が第2の時間526に無効にされると、波形のうちのただ１つ、たとえば、第1の出力クロック波形516が論理ハイから論理ローに移行し得る。
図11の方法1100は、電子デバイスに組み込まれたプロセッサにおいて実行され得る。たとえば、図12に関して説明するように、図1〜図4または図9のシステムを制御するためのイネーブル信号およびディセーブル信号、またはそれらの任意の組合せは、コンピュータまたは他の電子デバイスによって受信され得る。あるいは、または加えて、図11の方法1100は、フィールドプログラマブルゲートアレイ(FPGA)、特定用途向け集積回路(ASIC)、中央演算処理装置(CPU)、デジタルシグナルプロセッサ(DSP)、コントローラ、他のハードウェアデバイス、またはそれらの任意の組合せによって実施または開始され得ることを、当業者は認識するだろう。
図12を参照すると、電荷ポンプ1250に結合されたワンホットパルス整形器1252を含む電子デバイスの特定の例示的な実施形態のブロック図が示され、全体的に1200と称される。デバイス1200は、メモリ1232に結合され、電力管理集積回路(PMIC)1248にも結合された、デジタル信号プロセッサ(DSP)1210などのプロセッサを含む。例示的な例では、PMIC1248は、電荷ポンプ1250およびワンホットパルス整形器1252を含む。電荷ポンプ1250およびワンホットパルス整形器1252は、図1〜図4および図9に示されるシステムのうちの1つまたは複数を含むことができ、図10または図11の方法うちの1つまたは複数、またはそれらの任意の組合せを実行することができる。
図12は、デジタル信号プロセッサ1210およびディスプレイ1228に結合されたディスプレイコントローラ1226も示す。コーダ/デコーダ(CODEC)1234もデジタル信号プロセッサ1210に結合され得る。スピーカー1236およびマイクロフォン1238がCODEC 1234に結合され得る。
図12は、ワイヤレスコントローラ1240がデジタル信号プロセッサ1210およびワイヤレスアンテナ1242に結合され得ることも示す。特定の一実施形態では、DSP1210、ディスプレイコントローラ1226、メモリ1232、CODEC1234、ワイヤレスコントローラ1240、およびPMIC1248は、システムインパッケージデバイスまたはシステムオンチップデバイス1222に含まれる。
メモリ1232は、実行されると、ワンホットクロック信号を電荷ポンプ1250に提供するようワンホットパルス整形器1252に指示する命令を有するソフトウェア(SW)1246を含み得る。たとえば、メモリ1232は、コンピュータ可読有形媒体でもよく、ソフトウェア1246は、第1のクロック信号および第2のクロック信号を電荷ポンプ1250に提供するためのイネーブル信号を受信するように、プロセッサ1210などのコンピュータによって実行可能な命令を含むことができ、電荷ポンプ1250で受信された第1のクロック信号の最初の移行後の各クロック信号の各移行は、電荷ポンプ1250で受信された別のクロック信号の別の移行と実質的に同時に生じる。ソフトウェア1246は、電荷ポンプ1250に対する第1のクロック信号および第2のクロック信号を無効にするためのディセーブル信号を受信するように実行可能な命令を含むこともでき、ディセーブル信号を受信した結果として、単一の立下りエッジの移行が電荷ポンプ1250に提供され、ただ1つのクロック信号が任意の所与の時間に論理ハイ電圧レベルであり得る。ソフトウェア1246は、多相クロック出力信号を受信するためにリング発振器と通信するように実行可能な命令と、複数の入力クロック信号を生成するように実行可能な命令であり、各入力クロック信号の各移行が、複数の入力クロック信号のうちの別の入力クロック信号の別の移行と実質的に同時に生じるように、複数の入力クロック信号が構成される、命令と、複数の電荷ポンプユニットを有する電荷ポンプ1250に複数の入力クロック信号を提供するように実行可能な命令と、第3のクロック信号を電荷ポンプ1250の第3の電荷ポンプユニットに提供するように実行可能な命令であり、第2のクロック信号のローからハイへの移行が第3のクロック信号のハイからローへの移行と実質的に同時に生じる、命令とをさらに含み得る。ソフトウェア1246は、第1の位相を有する第1の入力クロック信号、および第1の位相とは異なる第2の位相を有する第2の入力クロック信号を受信するように実行可能な命令と、第1の入力クロック信号に基づいて第1のクロック信号を生成するように実行可能な命令と、第2の入力クロック信号に基づいて第2のクロック信号を生成するように実行可能な命令とをさらに含み得る。電荷ポンプ125
0およびワンホットパルス整形器1252がPMIC1248に示されているが、他の実施形態では、電荷ポンプ1250およびワンホットパルス整形器1252は、プロセッサ1210、CODEC1234、ワイヤレスコントローラ1240、およびディスプレイコントローラ1226など、他のデバイスにあってもよい。
特定の一実施形態では、入力デバイス1230および電源1244がシステムオンチップデバイス1222に結合される。その上、特定の一実施形態では、図12に示すように、ディスプレイ1228、入力デバイス1230、スピーカー1236、マイクロフォン1238、ワイヤレスアンテナ1242、および電源1244は、システムオンチップデバイス1222の外部にある。ただし、ディスプレイ1228、入力デバイス1230、スピーカー1236、マイクロフォン1238、ワイヤレスアンテナ1242、および電源1244の各々は、インターフェースまたはコントローラなど、システムオンチップデバイス1222の構成要素に結合され得る。
前述の開示されたデバイスおよび機能は、コンピュータ可読媒体に記憶されるコンピュータファイル(たとえば、RTL、GDSII、GERBERなど)になるように、設計かつ構成され得る。そのようなファイルの一部または全部が、そのようなファイルに基づいてデバイスを製造する製造担当者に与えられ得る。得られた製品は、次いで半導体ダイに切り込まれ、半導体チップにパッケージされる半導体ウエハを含む。そして、このチップが、上で説明されたデバイスで利用される。図13は、電子デバイス製造プロセス1300の、ある特定の例示的な実施形態を示す。
物理デバイス情報1302は、製造プロセス1300において、たとえば研究用コンピュータ1306などで受信される。物理デバイス情報1302は、図1〜図4または図9の電圧ブースト回路、図3のパルス整形器300、図4の電荷ポンプ400、またはそれらの任意の組合せなど、半導体デバイスの少なくとも1つの物理的な特性を表す設計情報を含み得る。たとえば、物理デバイス情報1302は、物理的なパラメータ、材料特性、および研究用コンピュータ1306に結合されたユーザインターフェース1304を介して入力される構造情報を含むことができる。研究用コンピュータ1306は、メモリ1310などコンピュータ可読媒体に結合された1つまたは複数の処理コアなどのプロセッサ1308を含む。メモリ1310は、プロセッサ1308に、ファイルフォーマットに適合するように物理デバイス情報1302を変換させ、ライブラリファイル1312を生成させるように実行可能な、コンピュータ可読命令を記憶することができる。
特定の一実施形態では、ライブラリファイル1312は、変換された設計情報を含む少なくとも1つのデータファイルを含む。たとえば、ライブラリファイル1312は、図1〜図4または図9の電圧ブースト回路、図3のパルス整形器300、図4の電荷ポンプ400、またはそれらの任意の組合せを含む、半導体デバイスのライブラリを含んでもよく、このライブラリは、電子設計自動化(EDA)ツール1320とともに用いるために提供される。
ライブラリファイル1312は、メモリ1318に結合される1つまたは複数の処理コアのようなプロセッサ1316を含む、設計用コンピュータ1314において、EDAツール1320とともに用いられ得る。EDAツール1320は、メモリ1318においてプロセッサ実行可能命令として記憶され、設計用コンピュータ1314のユーザが、ライブラリファイル1312から、図1〜図4または図9の電圧ブースト回路、図3のパルス整形器300、図4の電荷ポンプ400、またはそれらの任意の組合せを使用して回路を設計できるようにし得る。たとえば、設計用コンピュータ1314のユーザは、設計用コンピュータ1314と結合されるユーザインターフェース1324を介して、回路設計情報1322を入力することができる。回路設計情報1322は、図1〜図4または図9の電圧ブースト回路、図3のパルス整形器300、図4の電荷ポンプ400、またはそれらの任意の組合せなど、半導体デバイスの少なくとも1つの物理的な特性を表す設計情報を含み得る。例示のために、回路設計情報は、回路設計における特定の回路の識別および他の要素との関係、位置情報、形状サイズ情報、相互接続情報、または、半導体デバイスの物理的な特性を表す他の情報を含み得る。
設計コンピュータ1314は、回路設計情報1322を含む設計情報をファイルフォーマットに従うように変換するように構成され得る。例示のために、ファイル形式は、平面的な幾何形状、文字列の標識、および、Graphic Data System (GDSII)ファイルフォーマットのような階層的なフォーマットでの回路レイアウトについての他の情報を表す、データベースのバイナリファイルのフォーマットを含み得る。設計用コンピュータ1314は、図1〜図4または図9の電圧ブースト回路、図3のパルス整形器300、図4の電荷ポンプ400、またはそれらの任意の組合せを記述する情報を他の回路または情報に加えて含む、GDSIIファイル1326のような変換された設計情報を含むデータファイルを生成するように構成され得る。例示のために、データファイルは、内部にさらなる電子回路および電子部品も含む、図3のパルス整形器300を含むシステムオンチップ(SOC)に対応する情報を含んでもよい。
GDSIIファイル1326は、図1〜図4または図9の電圧ブースト回路、図3のパルス整形器300、図4の電荷ポンプ400、またはそれらの任意の組合せを、GDSIIファイル1326の中の変換された情報に従って製造するために、製造プロセス1328において受け取られ得る。たとえば、デバイス製造プロセスは、代表的なマスク1332として図示される、フォトリトグラフィ処理に使用されるマスクなど1つまたは複数のマスクを作るためにGDSIIファイル1326をマスク製造業者1330に提供するステップを含むことができる。マスク1332は、製造プロセス中に、テストされ、代表的なダイ1336などのダイに分けられ得る1つまたは複数のウエハ1334を生成するために使用され得る。ダイ1336は、図1〜図4または図9の電圧ブースト回路、図3のパルス整形器300、図4の電荷ポンプ400、またはそれらの任意の組合せなどの回路を含む。
ダイ1336を、パッケージングプロセス1338に提供することができ、パッケージングプロセス1338において、ダイ1336は代表的なパッケージ1340に組み込まれる。たとえば、パッケージ1340は、システムインパッケージ(SiP)構成のような、単一のダイ1336または複数のダイを含み得る。パッケージ1340は、電子機器技術評議会(JEDEC)規格のような、1つまたは複数の規格または仕様を遵守するように構成され得る。
パッケージ1340に関する情報は、たとえばコンピュータ1346に記憶されるコンポーネントライブラリを介して、様々な製品設計者に配布され得る。コンピュータ1346は、メモリ1350に結合される、1つまたは複数の処理コアのようなプロセッサ1348を含み得る。ユーザインターフェース1344を介してコンピュータ1346のユーザから受け取られたPCB設計情報1342を処理するために、プリント回路基板(PCB)ツールが、メモリ1350にプロセッサ実行可能命令として記憶され得る。PCB設計情報1342は、図1〜図4または図9の電圧ブースト回路、図3のパルス整形器300、図4の電荷ポンプ400、またはそれらの任意の組合せを含む、パッケージ1340に対応するパッケージングされた半導体デバイスの、回路基板上での物理的な位置情報を含み得る。
コンピュータ1346は、PCB設計情報1342を変換して、パッケージングされた半導体デバイスの回路基板上での物理的な位置情報とともに、配線およびビアのような電気的な接続のレイアウトを含む、GERBERファイル1352のようなデータファイルを生成するように構成されてもよく、パッケージングされた半導体デバイスは、図1〜図4または図9の電圧ブースト回路、図3のパルス整形器300、図4の電荷ポンプ400、またはそれらの任意の組合せを含む、パッケージ1340に対応する。他の実施形態では、変換されたPCB設計情報により生成されたデータファイルは、GERBERフォーマット以外のフォーマットを有してもよい。
GERBERファイル1352は、基板組立プロセス1354において受け取られ、GERBERファイル1352内に記憶される設計情報に従って製造される、代表的なPCB1356のようなPCBを作成するために、用いられ得る。たとえば、GERBERファイル1352は、PCB製造プロセスの様々なステップを実行するための1つまたは複数の機械にアップロードすることができる。PCB1356は、代表的なプリント回路アセンブリ(PCA)1358を形成するためにパッケージ1340を含む電子部品が搭載され得る。
PCA1358は、製品製造プロセス1360において受け取られ、第1の代表的な電子デバイス1362および第2の代表的な電子デバイス1364のような、1つまたは複数の電子デバイスとなるように統合され得る。例示的、非限定的な例として、第1の代表的な電子デバイス1362、第2の代表的な電子デバイス1364、またはその両方は、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、およびコンピュータのグループから選択され得る。別の例示的、非限定的な例として、電子デバイス1362および1364のうちの1つまたは複数は、携帯電話などのリモートユニット、ハンドヘルドパーソナル通信システム(PCS)ユニット、個人情報端末などのポータブルデータユニット、全地球測位システム(GPS)対応デバイス、ナビゲーションデバイス、メータ読み取り機器などの固定位置データユニット、あるいはデータまたはコンピュータ命令を格納する、または取り出す任意の他のデバイス、あるいはそれらの任意の組合せとすることができる。図1〜図4および図9のうちの1つまたは複数は、本開示の教示に従ったリモートユニットを示し得るが、本開示は、これらの例示的な図示のユニットには限定されない。本開示の実施形態は、メモリおよびオンチップ回路を含むアクティブな集積回路を含む任意のデバイスにおいて適切に利用され得る。
したがって、図1〜図4または図9の電圧ブースト回路、図3のパルス整形器300、図4の電荷ポンプ400、またはそれらの任意の組合せは、例示的なプロセス1300で説明されるように、製造され、処理され、電子デバイスに組み込まれ得る。図1〜図4、図9、および図10〜図11に関して開示される実施形態の1つまたは複数の態様は、ライブラリファイル1312、GDSIIファイル1326、GERBERファイル1352内などに、様々なプロセスの段階で含まれてもよく、また、研究用コンピュータ1306のメモリ1310、設計用コンピュータ1314のメモリ1318、コンピュータ1346のメモリ1350、基板組立プロセス1354のような様々な段階で用いられる1つまたは複数の他のコンピュータまたはプロセッサ(図示せず)のメモリに記憶されてもよく、また、マスク1332、ダイ1336、パッケージ1340、PCA1358、プロトタイプ回路もしくはデバイスのような他の製品(図示せず)、またはそれらの任意の組合せに組み込まれてもよい。物理的なデバイス設計から最終製品までの製造の様々な代表的な段階が示されるが、他の実施形態では、より少数の段階が用いられてもよく、または追加の段階が含まれてもよい。同様に、プロセス1300は、単一のエンティティによって、あるいは、プロセス1300の様々な段階を実行する1つまたは複数のエンティティによって実行されてもよい。
さらに、本明細書で開示した実施形態に関して説明した様々な例示的な論理ブロック、構成、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装され得ることを、当業者は諒解されよう。様々な例示的なコンポーネント、ブロック、構成、モジュール、回路、およびステップが、全般にそれらの機能に関して、上で説明されてきた。そのような機能をハードウェアとして実装するか、ソフトウェアとして実装するかは、特定の適用例および全体的なシステムに課される設計制約に依存する。当業者は、説明した機能を特定の適用例ごとに様々な方法で実装し得るが、そのような実装の決定は、本開示の範囲からの逸脱を生じるものと解釈すべきではない。
本明細書で開示する実施形態に関して説明する方法またはアルゴリズムのステップは、直接ハードウェアで実施されるか、プロセッサによって実行されるソフトウェアモジュールで実施されるか、またはその2つの組合せで実施され得る。ソフトウェアモジュールは、ランダムアクセスメモリ(RAM)、フラッシュメモリ、読取り専用メモリ(ROM)、プログラマブル読取り専用メモリ(PROM)、消去可能プログラマブル読取り専用メモリ(EPROM)、電気消去可能プログラマブル読取り専用メモリ(EEPROM)、レジスタ、ハードディスク、リムーバブルディスク、コンパクトディスク読取り専用メモリ(CD-ROM)、または当技術分野で知られている任意の他の形態の記憶媒体中に存在し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体はプロセッサと一体であり得る。プロセッサおよび記憶媒体は、特定用途向け集積回路(ASIC)に存在し得る。ASICは、コンピューティングデバイスまたはユーザ端末に存在し得る。代替的には、プロセッサおよび記憶媒体は、コンピューティングデバイスまたはユーザ端末の中に、個別のコンポーネントとして存在し得る。
開示された実施形態の上記の説明は、任意の当業者が開示された実施形態を製作または使用できるようにするために提供されている。これらの実施形態への様々な修正が、当業者には容易に明らかであり、本明細書で定義される原理は、本開示の範囲から逸脱することなく、他の実施形態に適用され得る。したがって、本開示は、本明細書で示される実施形態に限定されることは意図されず、以下の特許請求の範囲で定義されるような原理および新規の特徴と矛盾しない、可能な最大の範囲を認められるべきである。
100 電圧ブースト回路
102 第1のクロック信号
104 第2のクロック信号
106 第3のクロック信号
108 第1の出力クロック信号
110 第2の出力クロック信号
112 第3の出力クロック信号
114 電圧出力
116 出力キャパシタ
118 制御信号
120 基準電圧
122 出力電圧検出回路
200 リング発振器
202 第1の出力ノード
204 第2の出力ノード
208 NANDゲート
210 インバータ
212 インバータ
214 インバータ
300 パルス整形器
302 第1のAND出力
304 第2のAND出力
306 第3のAND出力
308 第1のANDゲート
310 第2のANDゲート
312 第3のANDゲート
314 第1のNANDゲート
316 第2のNANDゲート
318 第3のNANDゲート
320 第4のNANDゲート
322 第5のNANDゲート
324 第6のNANDゲート
326 第1のインバータ
328 第2のインバータ
330 第3のインバータ
332 第4のインバータ
334 第5のインバータ
336 第6のインバータ
338 第7のNANDゲート
340 第8のNANDゲート
342 第9のNANDゲート
400 電荷ポンプ
402 第1の入力クロック信号
404 第1の反転入力クロック信号
406 第1のキャパシタ
408 第2のキャパシタ
410 第1の電荷ポンプユニット
412 第1のNMOSトランジスタ
414 第2のNMOSトランジスタ
416 第2のPMOSトランジスタ
418 第1のPMOSトランジスタ
420 第2の電荷ポンプユニット
422 供給電圧VDD
424 第1のノード
426 第2のノード
430 第3の電荷ポンプユニット
432 第2のクロック入力信号
436 第3のキャパシタ
438 第4のキャパシタ
440 第3の入力クロック信号
900 電圧ブースト回路
902 リング発振器
904 パルス整形器
906 電荷ポンプ
908 出力電圧検出回路
910 第1の電荷ポンプユニット
912 第2の電荷ポンプユニット
914 第3の電荷ポンプユニット
966 出力キャパシタ
1200 電子デバイス
1210 デジタル信号プロセッサ(DSP)
1222 システムオンチップデバイス
1226 ディスプレイコントローラ
1228 ディスプレイ
1230 入力デバイス
1232 メモリ
1234 CODEC
1236 スピーカー
1238 マイクロフォン
1240 ワイヤレスコントローラ
1242 ワイヤレスアンテナ
1244 電源
1246 ソフトウェア(SW)
1248 電力管理集積回路(PMIC)
1250 電荷ポンプ
1252 ワンホットパルス整形器
1300 電子デバイス製造プロセス

Claims (44)

  1. 第1のクロック信号を電荷ポンプの第1の電荷ポンプユニットに提供するステップと、
    第2のクロック信号を前記電荷ポンプの第2の電荷ポンプユニットに提供するステップであり、前記第1のクロック信号のローからハイへの移行が、前記第2のクロック信号のハイからローへの移行と実質的に同時に生じ、ただ１つのクロック信号が任意の所与の時間に論理ハイ電圧レベルであり得る、ステップと
    を含む方法。
  2. 第3のクロック信号を前記電荷ポンプの第3の電荷ポンプユニットに提供するステップであり、前記第2のクロック信号のローからハイへの移行が、前記第3のクロック信号のハイからローへの移行と実質的に同時に生じる、ステップ
    をさらに含む請求項1に記載の方法。
  3. 前記第1のクロック信号および前記第2のクロック信号を前記電荷ポンプに提供するためのイネーブル信号を受信するステップであり、前記電荷ポンプで受信された前記第1のクロック信号の最初の移行後の各クロック信号の各移行が、前記電荷ポンプで受信された別のクロック信号の別の移行と実質的に同時に生じる、ステップ
    をさらに含む請求項1に記載の方法。
  4. 少なくとも2つの電荷ポンプユニットが、前記最初の移行後の各移行に応答して同時に起動する、請求項3に記載の方法。
  5. 前記電荷ポンプへの前記第1のクロック信号および前記第2のクロック信号を無効にするためのディセーブル信号を受信するステップであり、前記ディセーブル信号を受信することの結果として、単一の立下りエッジの移行が前記電荷ポンプに提供される、ステップ
    をさらに含む請求項1に記載の方法。
  6. 前記第1の電荷ポンプユニットが前記電荷ポンプの出力に結合された第1のキャパシタを含み、前記第1のキャパシタが、前記第1のクロック信号のローからハイへの移行に応答して前記出力に少なくとも部分的に放電するように構成され、前記第2の電荷ポンプユニットが前記電荷ポンプの前記出力に結合された第2のキャパシタを含み、前記第2のキャパシタが、前記第2のクロック信号のハイからローへの移行に応答して前記出力に少なくとも部分的に放電するように構成される、請求項1に記載の方法。
  7. 前記第1の電荷ポンプユニットが前記電荷ポンプの前記出力に結合された第3のキャパシタを含み、前記第3のキャパシタが、前記第1のクロック信号のハイからローへの移行に応答して前記出力に少なくとも部分的に放電するように構成され、前記第2の電荷ポンプユニットが前記電荷ポンプの前記出力に結合された第4のキャパシタを含み、前記第4のキャパシタが、前記第2のクロック信号のローからハイへの移行に応答して前記出力に少なくとも部分的に放電するように構成される、請求項6に記載の方法。
  8. 第1の位相を有する第1の入力クロック信号、および前記第1の位相とは異なる第2の位相を有する第2の入力クロック信号を受信するステップと、
    前記第1の入力クロック信号に基づいて前記第1のクロック信号を生成するステップと、
    前記第2の入力クロック信号に基づいて前記第2のクロック信号を生成するステップと
    をさらに含む請求項1に記載の方法。
  9. 前記第1のクロック信号の第1の期間が、前記第1の入力クロック信号の期間の約半分である請求項8に記載の方法。
  10. 前記第1のクロック信号を前記第1の電荷ポンプユニットに提供するステップ、および前記第2のクロック信号を前記第2の電荷ポンプユニットに提供するステップが、電子デバイスに組み込まれたプロセッサで実行される、請求項1に記載の方法。
  11. 複数の電荷ポンプユニットを有する電荷ポンプにワンホット入力クロック信号を提供するステップであり、前記ワンホット入力クロック信号が、前記複数の電荷ポンプユニットのうちの第1の電荷ポンプユニットに提供される第1のクロック信号、および前記複数の電荷ポンプユニットのうちの第2の電荷ポンプユニットに提供される第2のクロック信号を備える複数のクロック信号を含み、前記複数のクロック信号の各移行によって、前記複数のクロック信号のうちの多くとも1つが論理ハイ電圧レベルを有するようになる、ステップ
    を含む方法。
  12. 前記ワンホット入力クロック信号が、前記複数の電荷ポンプユニットのうちの第3の電荷ポンプユニットに提供される第3のクロック信号をさらに含む請求項11に記載の方法。
  13. 前記第1のクロック信号を前記第1の電荷ポンプユニットに、および前記第2のクロック信号を前記第2の電荷ポンプユニットに提供するためのイネーブル信号を受信するステップであり、前記第1のクロック信号の最初の移行後の前記第1のクロック信号の各移行が、前記2のクロック信号の各移行と実質的に同時に生じる、ステップ
    をさらに含む請求項11に記載の方法。
  14. 前記第1のクロック信号の各移行が、前記第1の電荷ポンプユニットを起動させ、前記第2のクロック信号の各移行が、前記第2の電荷ポンプユニットを起動させる、請求項13に記載の方法。
  15. 前記ワンホットクロック信号を無効にするためのディセーブル信号を受信するステップであり、前記ディセーブル信号を受信することの結果として、単一の立下りエッジの移行が前記電荷ポンプに提供される、ステップ
    をさらに含む請求項11に記載の方法。
  16. 第1の位相を有する第1の入力クロック信号、および前記第1の位相とは異なる第2の位相を有する第2の入力クロック信号を受信するステップと、
    前記第1の入力クロック信号に基づいて前記第1のクロック信号を生成するステップと、
    前記第2の入力クロック信号に基づいて前記第2のクロック信号を生成するステップと
    をさらに含む請求項11に記載の方法。
  17. ワンホット入力クロック信号を提供するステップが、電子デバイスに組み込まれたプロセッサによって実行される、請求項11に記載の方法。
  18. リング発振器の多相クロック出力信号を受信し、複数の電荷ポンプユニットを有する電荷ポンプを駆動するための複数の入力クロック信号を生成するように構成された論理回路であり、各入力クロック信号の各移行が前記複数の入力クロック信号のうちの別の入力クロック信号の別の移行と実質的に同時に生じるように、前記複数の入力クロック信号が構成される、論理回路
    を含む装置。
  19. 前記複数の入力クロック信号のうちのただ１つの入力クロック信号が、任意の所与の時間に論理ハイ電圧レベルであり得る、請求項18に記載の装置。
  20. 前記複数の電荷ポンプユニットのうちの第1の電荷ポンプユニットが、第1のクロック信号入力における第1のキャパシタ、および反転の第1のクロック信号入力における第2のキャパシタを含む、請求項18に記載の方法。
  21. 前記複数の電荷ポンプユニットのうちの第1の電荷ポンプユニットが前記電荷ポンプの出力に結合された第1のキャパシタを含み、前記第1のキャパシタが、第1の時間における前記複数のクロック信号のうちの第1のクロック信号のローからハイへの移行に応答して前記出力に少なくとも部分的に放電するように構成され、第2の電荷ポンプユニットが前記電荷ポンプの前記出力に結合された第2のキャパシタを含み、前記第2のキャパシタが、前記第1の時間における第2のクロック信号のハイからローへの移行に応答して前記出力に少なくとも部分的に放電するように構成された、請求項18に記載の装置。
  22. 前記第1の電荷ポンプユニットが前記電荷ポンプの前記出力に結合された第3のキャパシタを含み、前記第3のキャパシタが、第2の時間における前記第1のクロック信号のハイからローへの移行に応答して前記出力に少なくとも部分的に放電するように構成され、前記第2の電荷ポンプユニットが前記電荷ポンプの前記出力に結合された第4のキャパシタを含み、前記第4のキャパシタが、前記第2の時間における前記第2のクロック信号のローからハイへの移行に応答して前記出力に少なくとも部分的に放電するように構成された、請求項21に記載の装置。
  23. 前記複数の入力クロックのうちの第1の入力クロック信号の第1の期間が、前記多相クロック出力信号の第1のクロック出力信号の期間の約半分である、請求項18に記載の装置。
  24. 前記複数の入力クロック信号が、半導体デバイスに組み込まれたプロセッサによって生成される、請求項18に記載の装置。
  25. メモリデバイスに組み込まれた、請求項18に記載の装置。
  26. モバイルハンドセットに組み込まれた、請求項18に記載の装置。
  27. 電力管理集積回路に組み込まれた、請求項18に記載の装置。
  28. 少なくとも1つの半導体ダイに組み込まれた、請求項18に記載の装置。
  29. セットトップボックスと、音楽プレーヤと、ビデオプレーヤと、エンターテインメントユニットと、ナビゲーションデバイスと、通信デバイスと、携帯情報端末(PDA)と、固定位置データユニットと、コンピュータとからなるグループから選択されたデバイスであり、前記論理回路が組み込まれたデバイスをさらに含む、請求項18に記載の装置。
  30. コンピュータによって実行可能な命令を記録するコンピュータ可読記録媒体であって、前記命令が、
    第1のクロック信号および第2のクロック信号を電荷ポンプに提供するためのイネーブル信号を受信するように前記コンピュータによって実行可能な命令であり、前記電荷ポンプで受信された前記第1のクロック信号の最初の移行後の各クロック信号の各移行が、前記電荷ポンプで受信された別のクロック信号の別の移行と実質的に同時に生じる、命令と、
    前記電荷ポンプへの前記第1のクロック信号および前記第2のクロック信号を無効にするためのディセーブル信号を受信するように前記コンピュータによって実行可能な命令であり、前記ディセーブル信号を受信した結果として、単一の立下りエッジの移行が前記電荷ポンプに提供され、ただ1つのクロック信号が任意の所与の時間に論理ハイ電圧レベルであり得る、命令と
    を含む、コンピュータ可読記録媒体。
  31. 前記命令が、セットトップボックスと、音楽プレーヤと、ビデオプレーヤと、エンターテインメントユニットと、ナビゲーションデバイスと、通信デバイスと、携帯情報端末(PDA)と、固定位置データユニットと、コンピュータとからなるグループから選択されたデバイスに組み込まれるプロセッサにより実行可能な、請求項30に記載のコンピュータ可読記録媒体。
  32. 第1のクロック信号を電荷ポンプの第1の電荷ポンプユニットに提供するための第1のステップと、
    第2のクロック信号を前記電荷ポンプの第2の電荷ポンプユニットに提供するための第2のステップであり、前記第1のクロック信号のローからハイへの移行が、前記第2のクロック信号のハイからローへの移行と実質的に同時に生じる、ステップと
    を含む方法。
  33. 前記第1のステップおよび前記第2のステップが、電子デバイスに組み込まれたプロセッサによって実行される、請求項32に記載の方法。
  34. 第3のクロック信号を前記電荷ポンプの第3の電荷ポンプユニットに提供するための第3のステップであり、前記第2のクロック信号のローからハイへの移行が、前記第3のクロック信号のハイからローへの移行と実質的に同時に生じる、ステップ
    をさらに含む請求項32に記載の方法。
  35. リング発振器の多相クロック出力信号を受信し、複数の電荷ポンプユニットを有する電荷ポンプを駆動するための複数の入力クロック信号を生成するための手段であり、各入力クロック信号の各移行が前記複数の入力クロック信号のうちの別の入力クロック信号の別の移行と実質的に同時に生じるように、前記複数の入力クロック信号が構成される、手段
    を含む装置。
  36. 少なくとも1つの半導体ダイに組み込まれた、請求項35に記載の装置。
  37. セットトップボックスと、音楽プレーヤと、ビデオプレーヤと、エンターテインメントユニットと、ナビゲーションデバイスと、通信デバイスと、携帯情報端末(PDA)と、固定位置データユニットと、コンピュータとからなるグループから選択されたデバイスであり、前記論理回路が組み込まれたデバイスをさらに含む、請求項35に記載の装置。
  38. 前記複数の入力クロック信号のうちのただ１つの入力クロック信号が、任意の所与の時間に論理ハイ電圧レベルであり得る、請求項35に記載の装置。
  39. 半導体デバイスの少なくとも1つの物理的な特性を表す設計情報を受信するステップであり、前記半導体デバイスが、
    リング発振器の多相クロック出力信号を受信し、複数の電荷ポンプユニットを有する電荷ポンプを駆動するための複数の入力クロック信号を生成するように構成された論理回路であり、各入力クロック信号の各移行が前記複数の入力クロック信号のうちの別の入力クロック信号の別の移行と実質的に同時に生じるように、前記複数の入力クロック信号が構成される、論理回路
    を含む、ステップと、
    前記設計情報を変換してファイルフォーマットに適合させるステップと、
    前記変換された設計情報を含むデータファイルを生成するステップと
    を含む方法。
  40. 前記データファイルがGDSIIフォーマットを含む、請求項39に記載の方法。
  41. 半導体デバイスに対応する設計情報を含むデータファイルを受信するステップと、
    前記設計情報に従って、前記半導体デバイスを製造するステップであり、前記半導体デバイスが、
    リング発振器の多相クロック出力信号を受信し、複数の電荷ポンプユニットを有する電荷ポンプを駆動するための複数の入力クロック信号を生成するように構成された論理回路であり、各入力クロック信号の各移行が前記複数の入力クロック信号のうちの別の入力クロック信号の別の移行と実質的に同時に生じるように、前記複数の入力クロック信号が構成される、論理回路
    を含む、ステップと
    を含む方法。
  42. 前記データファイルがGDSIIフォーマットを含む、請求項41に記載の方法。
  43. パッケージングされた半導体デバイスの回路基板上での物理的な位置情報を含む設計情報を受信するステップであり、前記パッケージングされた半導体デバイスが、
    リング発振器の多相クロック出力信号を受信し、複数の電荷ポンプユニットを有する電荷ポンプを駆動するための複数の入力クロック信号を生成するように構成された論理回路であり、各入力クロック信号の各移行が前記複数の入力クロック信号のうちの別の入力クロック信号の別の移行と実質的に同時に生じるように、前記複数の入力クロック信号が構成される、論理回路
    を含む、ステップと、
    前記設計情報を変換して、データファイルを生成するステップと
    を含む方法。
  44. 前記データファイルがGERBERフォーマットを含む、請求項43に記載の方法。
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