KR20060108221A - 불휘발성 반도체 기억 장치의 기준 전류 생성 회로 - Google Patents

불휘발성 반도체 기억 장치의 기준 전류 생성 회로 Download PDF

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Abstract

기준 전류 생성 회로는, 미러비가 서로 다른 복수의 커런트 미러 회로를 갖고, 상기 기준 메모리 셀에 흐르는 전류에 기초하여 복수의 기준 전류를 생성한다. 복수의 센스 앰프는, 선택된 메모리 셀에 흐르는 전류를 기준 전류 생성 회로에 의해 생성된 기준 전류에 기초하여 검출한다.
플래시 메모리, 미러비, 전류 마진, 워드선

Description

불휘발성 반도체 기억 장치의 기준 전류 생성 회로{REFERENCE CURRENT GENERATION CIRCUIT OF NONVOLATILE SEMICONDUCTOR MEMORY}
도 1은, 제1 실시 형태에 따른 Iref 미러 방식의 센스 앰프를 도시하는 회로도.
도 2는, 제1 실시 형태에 적용되는 다치 데이터를 기억하는 플래시 메모리를 도시하는 개략 구성도.
도 3은, 도 2에 도시한 메모리 셀 어레이를 도시하는 구성도.
도 4는, 도 2에 도시한 각 블록의 구성을 도시하는 회로도.
도 5는, Iref 미러 방식의 센스 앰프의 특성을 도시하는 도면.
도 6은, 제2 실시 형태에 관한 것으로, 기준 전류 생성 회로를 도시하는 회로도.
도 7은, 제3 실시 형태에 관한 것으로, 기준 전류 생성 회로를 도시하는 회로도.
도 8은, 제3 실시 형태의 변형예에 따른 기준 전류 생성 회로를 도시하는 회로도.
도 9는, 제4 실시 형태에 따른 Iref 직결 방식의 센스 앰프를 도시하는 회로도.
도 10은, 기준 메모리 셀에 설정된 임계값 전압과 데이터에 대응한 임계값 전압과의 관계를 도시하는 도면.
도 11은, Iref 직결 방식의 센스 앰프의 특성을 도시하는 도면.
도 12는, 제5 실시 형태에 따른 Iref 직결 방식의 센스 앰프를 도시하는 회로도.
도 13은, 제6 실시 형태에 관한 것으로, 기준 메모리 셀의 조정 회로를 포함하는 Iref 직결 방식의 센스 앰프를 도시하는 회로도.
도 14는, 도 13의 변형예를 도시하는 회로도.
도 15는, 제7 실시 형태에 관한 것으로, 기준 메모리 셀의 조정 회로를 포함하는 Iref 직결 방식의 센스 앰프를 도시하는 회로도.
도 16은, 도 15에 도시하는 센스 앰프에 공급하는 전압과 기준 전류의 관계를 도시하는 도면.
도 17은, 제8 실시 형태에 관한 것으로, 기준 메모리 셀의 조정 회로를 포함하는 Iref 직결 방식의 센스 앰프를 도시하는 회로도.
도 18은, 제8 실시 형태의 변형예를 도시하는 회로도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 메모리 셀 어레이
2 : 디코드 회로
3A : 베리파이용 S/A
3B : 판독용 S/A
4 : 데이터 디코더
5 : 데이터선
8 : 제1 전압 생성 회로
9 : 제2 전압 생성 회로
10 : 컨트롤러
[문헌 1] 일본 특개 2004-103211호 공보
[문헌 2] B. Pathank et al., A 1.8V 64Mb 100MHz Flexible Read While Write Flash Memory, 2001, IEEE international Solid-State Circuits Conference
본 출원은 앞서 2005년 4월 12일 출원된 일본 출원서 2005-114747을 우선권으로 주장하며, 상기 우선권 주장 출원서의 내용은 여기에 참고로 첨부되어 있다.
본 발명은, 예를 들면 다치 데이터를 기억하는 NOR형 불휘발성 반도체 기억 장치에 관한 것으로, 특히, 그 센스 앰프에 적용되는 기준 전류 생성 회로에 관한 것이다.
예를 들면 EEPROM 셀에 의해 구성되어, 전기적으로 일괄 소거 가능한 불휘발성 반도체 기억 장치(이하, 플래시 메모리라고 함)가 여러 가지 개발되어 있다. 예를 들면 NOR형의 플래시 메모리의 판독 및 베리파이 동작은, 선택된 메모리 셀과 기준 메모리 셀에 흐르는 전류를 센스 앰프에 의해 비교함으로써 실행된다(예를 들면, 문헌 1, 및 문헌 2). 이 방식은, 전류 비교형 센스 방식으로 불리고 있다.
전류 비교형 센스 방식으로서는, 기준 전류 Iref를 센스 앰프의 입력단에 직접 공급하는 Iref 직결 방식과, 기준 전류 Iref를 커런트 미러 회로를 통하여 센스 앰프의 입력단에 공급하는 Iref 미러 방식의 두 가지가 알려져 있다.
Iref 직결 방식은, 복수의 기준 메모리 셀을 사용한다. 각 기준 메모리 셀의 임계값 전압은 일정하지 않으며 변동을 갖고 있다. 이 때문에, 기준 메모리 셀의 임계값 전압의 변동을 축소하기 위해, 조정에 장시간을 필요로 한다. 이에 반하여, Iref 미러 방식은, 기준 메모리 셀이 1개이기 때문에, 조정 시간이 짧아도 된다는 메리트를 갖고 있다.
한편, 메모리 셀로부터 데이터를 판독할 때의 전류 마진은, 2치 상태를 기억하는 메모리로부터 데이터 "0"을 판독하는 경우와, 데이터 "1"을 판독하는 경우의 양방에서, Iref 미러 방식 쪽이 Iref 직결 방식에 비해 뛰어나다. 즉, Iref 직결 방식에서의 메모리 셀의 전압/전류 특성과, 기준 메모리 셀의 전압/전류 특성의 기울기는 거의 평행하다. 이 때문에, 온도에 의한 메모리 셀의 임계값 변동, 및 워드선 전위의 변동 등에 의한 데이터 "0"을 기억한 전류를 흘리지 않는 메모리 셀과, 데이터 "1"을 기억한 전류를 흘리는 메모리 셀 각각에 대한 센스 전류 마진에의 영향에서, 데이터 "0"을 기억한 메모리 셀측의 센스 전류 마진이 작아진다. 이에 반하여, Iref 미러 방식의 경우, 기준 메모리 셀의 전압/전류 특성은, 커런트 미러 회로의 미러비에 의해 규정되고, 메모리 셀의 전압/전류 특성의 기울기에 대 해 서로 다른 기울기를 설정할 수 있다. 즉, 상기 변동에 대한 센스 전류 마진에의 영향을 데이터 "0", 데이터 "1"을 기억한 메모리 셀 각각에 분배하는 것이 가능하게 되기 때문이다.
그런데, 최근, 1개의 메모리 셀에 2비트 이상의 다치 상태를 기억하는 다치 메모리가 개발되어 있다. 다치 메모리의 경우, 2치 메모리에 비하여 많은 기준 전류를 필요로 하고, 또한, 복수의 기준 전류를 고정밀도로 생성할 필요가 있다. 예를 들면 4치의 데이터를 기억하는 경우, 3개의 기준 전류를 생성할 필요가 있다. 이와 같이 많은 기준 전류를 생성하는 경우, 오히려, 종래의 Iref 미러 방식은, 상기 변동에 대한 전류 마진의 확보가 어렵게 된다. 이 때문에, Iref 직결 방식을 이용하는 것이 생각되고 있다. 그러나, Iref 직결 방식의 경우, 기준 전류의 수와 동수의 기준 메모리 셀을 필요로 한다. 이 때문에, 기준 메모리 셀의 조정에 장시간을 필요로 한다는 문제를 갖고 있다.
본 발명의 목적은, 기준 메모리 셀의 임계값 전압의 조정 시간을 단축할 수 있고, 또한 충분한 전류 마진을 확보하는 것이 가능한 기준 전류 생성 회로를 갖는 불휘발성 반도체 기억 장치를 제공하는 데 있다.
본 발명의 제1 측면에 따르면, 불휘발성 반도체 기억 장치는, 적어도 1개의 기준 메모리 셀과, 복수의 커런트 미러 회로를 갖는 기준 전류 생성 회로를 포함하고, 상기 기준 전류 생성 회로는 상기 기준 메모리 셀에 흐르는 전류에 기초하여, 복수의 상기 커런트 미러 회로에 의해 복수의 기준 전류를 생성하여, 센스 앰프에 공급한다.
본 발명의 제2 측면에 따르면, 불휘발성 반도체 기억 장치는, 서로 다른 임계값 전압이 설정된 복수의 기준 메모리 셀과, 상기 복수의 기준 메모리 셀로부터 1개의 기준 메모리 셀을 선택하는 선택 회로와, 상기 선택 회로에 의해 선택된 상기 1개의 기준 메모리 셀에 흐르는 기준 전류와, 선택된 메모리 셀에 흐르는 전류를 비교하는 센스 앰프를 포함한다.
본 발명의 제3 측면에 따르면, 불휘발성 반도체 기억 장치는, 한쪽 입력단에 선택된 메모리 셀에 흐르는 전류가 공급되고, 다른 쪽 입력단에 기준 메모리 셀에 흐르는 전류가 공급되는 센스 앰프와, 상기 센스 앰프의 상기 다른 쪽 입력단과 상기 기준 메모리 셀의 상호간에 접속된 제1 트랜지스터와, 일단이 상기 센스 앰프의 다른 쪽 입력단에 접속된 제2 트랜지스터와, 상기 제2 선택 트랜지스터의 타단에 접속된 정전류원과, 일단이 상기 센스 앰프의 한쪽 입력단에 접속되고, 타단이 상기 제1 트랜지스터와 상기 기준 메모리 셀 사이에 접속된 제3 트랜지스터를 포함하고, 상기 기준 메모리 셀의 조정시, 상기 제1 트랜지스터는 오프, 상기 제2, 제3 트랜지스터는 온이다.
이하, 본 발명의 실시 형태에 대해, 도면을 참조하여 설명한다.
먼저, 도 2, 도 3, 도 4를 참조하여, 제1 실시 형태에 적용되는 다치 데이터를 기억하는 플래시 메모리의 개략 구성에 대해 설명한다. 도 2에 도시하는 바와 같이, 메모리 셀 어레이(MCA)(1)는, n개의 블록(B0∼Bn-1)을 갖고 있다. 각 블록 (B0∼Bn-1)은, 데이터 소거의 최소 단위이다. 메모리 셀 어레이(1)는, 메모리 셀을 선택하는 디코드 회로(2), 베리파이용 센스 엠프(S/A)(3A), 판독용 센스 앰프(S/A)(3B), 데이터 디코더(4)를 갖고 있다. 또한, 메모리 셀 어레이(1)의 각 블록(B0∼Bn-1)에 대해 공통으로 데이터선(5)이 배치되어 있다.
디코드 회로(2)는 어드레스 버스선(6)에 접속되고, 컨트롤러(10)로부터 공급되는 어드레스 신호에 따라 워드선(행선), 비트선(열선)을 선택하여 메모리 셀을 선택한다.
베리파이용 센스 엠프(3A), 및 판독용 센스 앰프(3B)의 입력단은, 데이터선(5)에 접속된다. 베리파이용 센스 엠프(3A), 및 판독용 센스 앰프(3B)는, 메모리 셀에 예를 들면 4치, 2비트의 데이터를 기억하는 경우, 후술하는 바와 같이, 예를 들면 3개의 기준 전류를 생성하기 위해, 적어도 1개의 레퍼런스 셀을 이용한 기준 전류 생성 회로를 갖고 있다. 이들 센스 앰프(3A, 3B)는, 기준 전류 생성 회로로부터 공급되는 기준 전류와 선택된 메모리 셀에 흐르는 전류를 비교한다.
베리파이용 센스 엠프(3A)의 출력단은 데이터 버스선(7)에 접속되고, 데이터의 기입시, 또는 소거 시에 메모리 셀로부터 판독된 신호를 검출하여, 컨트롤러(10)에 공급한다. 판독용 센스 앰프(3B)의 출력단은, 데이터 디코더(4)에 접속되어 있다. 데이터 디코더(4)는, 판독용 센스 앰프(3B)로부터 공급된 신호를 디코드하여, 출력 신호를 생성한다. 데이터 디코더(4)의 출력단은, 입출력부(I/O)(11)에 접속되고, 데이터의 판독 시에 데이터 디코더(4)로부터 출력된 신호는, 입출력부(11)를 통하여 외부에 출력된다.
어드레스 버스선(6), 데이터 버스선(7)은, 컨트롤러(10)에 접속되어 있다. 컨트롤러(10)에는, 입출력부(11), CUI(Command User Interface)(12), ROM(13), 제1, 제2 전압 생성 회로(8, 9)가 접속되어 있다. 입출력부(11)는, 외부로부터 공급되는 커맨드(CMD)를 CUI(12)에 공급하고, 메모리 셀의 기입 데이터를 컨트롤러(10)에 공급한다. 또한, 입출력부(11)는, 판독용 센스 앰프(4)로부터 공급되는 판독 데이터를 외부에 출력한다.
또한, CUI(12)는, 외부로부터 입력되는 칩 인에이블 신호(CE), 기록 인에이블 신호(WE) 등의 신호, 및 어드레스 신호(Add)를 수취하고, 이들을 처리하여 컨트롤러(10)에 공급한다. ROM(13)에는, 컨트롤러(10)의 동작을 제어하기 위한 각종 프로그램이 저장되어 있다. 컨트롤러(10)는, 상기 커맨드(CMD) 및 프로그램에 따라 플래시 메모리 전체의 동작을 제어한다. 즉, 어드레스 신호를 어드레스 버스선(6)에 공급하고, 기입 데이터를 데이터 버스선(7)에 공급한다. 또한, 컨트롤러(10)는, 데이터의 기입 시, 베리파이 시, 판독 시, 및 소거 시에 제1, 제2 전압 생성 회로(8, 9)를 제어하고, 소정의 전압을 생성시킨다. 제1 전압 생성 회로(8)는, 데이터의 기입 시, 베리파이 시, 및 판독 시에, 메모리 셀의 제어 게이트에 공급되는 전압, 즉, 워드선 전압을 생성한다. 이 워드선 전압은 디코드 회로(2) 내의 행 메인 디코더, 행 프리 디코더를 통하여 워드선에 공급된다. 또한, 제2 전압 생성 회로(9)는, 데이터의 기입 시에 메모리 셀의 드레인에 공급되는 드레인 전압을 생성한다. 이 드레인 전압은 디코드 회로(2)의 열 프리 디코더, 컬럼 게이트를 통하여 메모리 셀의 드레인에 공급된다.
도 3은, 메모리 셀 어레이(1)의 구성을 도시하고 있다. 블록(B0∼Bn-1)의 배열의 단부에 워드선(WL)을 선택하는 행 메인 디코더(701)가 배치되고, 각 블록의 사이에 블록을 선택하는 행 서브 디코더(702)가 배치된다. 열 디코더는, 각 블록(B0∼Bn-1)의 비트선(BL)의 단부에 배치되고, 비트선(BL)을 선택하는 컬럼 게이트(704)와 열 프리 디코더(703)로 구성되어 있다. 컬럼 게이트(705)는, 데이터선(5)에 접속되어 있다. 행 메인 디코더(701) 및 열 프리 디코더(703)는, 도 2에 도시하는 디코드 회로(2)에 배치되어 있다.
도 4는, 각 블록(B0∼Bn-1)의 구성을 도시하고 있다. 도 4에 도시하는 바와 같이, 이 플래시 메모리는, 예를 들면 NOR형의 플래시 메모리로서, 복수개의 비트선(BL)과 워드선(WL)이 교차하여 배치되고, 비트선(BL)과 워드선(WL)의 교차부에 메모리 셀(MC)이 배치된다. 메모리 셀(MC)은, 예를 들면 EEPROM 셀에 의해 구성되어 있다. 각 열에 배치된 메모리 셀(MC)의 드레인은 대응하는 비트선(BL)에 접속되고, 각 행에 배치된 메모리 셀(MC)의 제어 게이트는 워드선(WL)에 접속되고, 소스는 각각 공통 소스선에 접속되어 있다.
(제1 실시 형태)
도 1은, 제1 실시 형태에 따른 Iref 미러 방식의 센스 앰프를 도시하고 있다. 이 센스 앰프는, 도 2에 도시하는 베리파이용 센스 엠프(3A)와, 판독용 센스 앰프(3A)의 모두에 적용 가능하다.
도 1에 도시하는 다치 데이터를 검출하는 센스 앰프 회로(21)는, 기준 전류 생성 회로(22)에 의해 생성된 기준 전류와 메모리 셀(MC)에 흐르는 전류를 검출한 다. 기준 전류 생성 회로(22)는, 1개의 기준 메모리 셀(RMC)과 3개의 커런트 미러 회로(CMC1, CMC2, CMC3)를 갖고 있다. 커런트 미러 회로(CMC1, CMC2, CMC3)는, 각각 서로 다른 미러비를 갖고 있고, 기준 메모리 셀(RMC)에 흐르는 전류로부터 3개의 기준 전류(IREF1, IREF2, IREF3)를 생성한다. 센스 앰프 회로(21)는, 이들 기준 전류(IREF1, IREF2, IREF3)와 메모리 셀(MC)의 전류를 비교한다.
센스 앰프 회로(21)는, 예를 들면 3개의 센스 앰프(SA1, SA2, SA3)를 갖고 있다. 센스 앰프(SA1, SA2, SA3)의 한쪽 입력단은, N 채널 MOS 트랜지스터(이하, NMOS라고 함)(N1)를 통하여 선택된 메모리 셀(MC)에 접속되고, 또한, 부하로서의 P 채널 MOS 트랜지스터(이하, PMOS라고 함)(P1)를 통하여 전원 전압(Vdd)이 공급되는 노드에 접속된다.
또한, 센스 앰프(SA1, SA2, SA3)의 다른 쪽 입력단은, 각각 직렬 접속된 NMOS(N2, N5, N3, N6, N4, N7)를 통하여 접지되어 있다. 또한, 센스 앰프(SA1, SA2, SA3)의 다른 쪽 입력단은, 각각 부하로서의 PMOS(P2, P3, P4)를 통하여 전원 전압(Vdd)가 공급되는 노드에 접속되어 있다.
NMOS(N1, N2, N3, N4)는, 임계값 전압이 예를 들면 0V로 설정된 트랜지스터이며, NMOS(N1, N2, N3, N4)의 게이트에는 예를 들면 NMOS(N1, N2, N3, N4)를 온시키는 일정 전압이 공급된다. 또한, NMOS(N5, N6, N7)의 게이트에는, 기준 전류 생성 회로(22)에 의해 생성된 기준 전류(IREF3, IREF2, IREF1)가 각각 공급되어 있다.
기준 전류 생성 회로(22)에서, 차동 증폭기(DFA1, DFA2, DFA3)의 한쪽 입력 단은, 기준 메모리 셀(RMC)에 접속되고, 또한, 부하로서의 PMOS(P5)를 통하여 전원 전압(Vdd)이 공급되는 노드에 접속된다.
또한, 차동 증폭기(DFA1, DFA2, DFA3)의 다른 쪽 입력단은, 각각 NMOS(N8, N9, N10)를 통하여 접지되어 있다. 또한, 차동 증폭기(DFA1, DFA2, DFA3)의 다른 쪽 입력단은, 각각 부하로서의 PMOS(P6, P7, P8)를 통하여 전원 전압(Vdd)이 공급되는 노드에 접속되어 있다. 차동 증폭기(DFA1, DFA2, DFA3)의 출력단은, 대응하는 NMOS(N8, N9, N10)의 게이트, 및 상기 NMOS(N7, N6, N5)에 각각 접속되어 있다. 차동 증폭기(DFA1, DFA2, DFA3)의 출력단으로부터, 기준 전류(IREF3, IREF2, IREF1)가 각각 출력된다.
상기 구성에서, 기준 메모리 셀(RMC)의 임계값 전압은 예를 들면 메모리 셀(MC)에 기억되는 데이터 "10"과 "01"의 사이의 전위로 설정되어 있다. 커런트 미러 회로(CMC1, CMC2, CMC3)는, 예를 들면 미러비가 각각 40%, 100%, 120%로 설정되어 있다. 미러비는, 예를 들면 PMOS(P5)의 채널 폭과, PMOS(P6, P7, P8)의 채널 폭의 비에 의해 설정된다. 이러한 구성으로 함으로써, 3종류의 기준 전류(IREF1, IREF2, IREF3)를 생성할 수 있다.
상기 센스 앰프 회로(21)를 데이터의 판독용 센스 앰프(3B)로서 동작시키는 경우에, 센스 앰프 회로(21)를 구성하는 각 센스 앰프(SA1, SA2, SA3)는 메모리 셀(MC)에 흐르는 전류와 기준 전류(IREF1, IREF2, IREF3)를 각각 비교한다. 각 센스 앰프(SA1, SA2, SA3)의 출력 신호는, 기준 전류(IREF1, IREF2, IREF3)와 메모리 셀(MC)에 흐르는 전류에 따라 하이 레벨, 또는 로우 레벨로 되어 있다. 센스 앰프 (SA1, SA2, SA3)의 출력 신호는, 데이터 디코더(4)에 공급되고, 4치, 2비트의 데이터로 변환된다.
한편, 상기 센스 앰프 회로(21)를 베리파이용 센스 엠프(3A)로서 동작시키는 경우에, 제1 전압 발생 회로(8)는, 컨트롤러(10)의 제어에 기초하여, 선택된 메모리 셀에 접속되는 워드선의 전위를 변화시킨다. 즉, 도 5에 도시하는 바와 같이, 데이터 "11" "10""을 베리파이할 때, 워드선의 전위가 예를 들면 데이터 "01"을 베피파이할 때보다 저하된다. 이 때문에, 1개의 기준 메모리 셀(RMC)과 3개의 커런트 미러 회로(CMC1, CMC2, MCM3)에 의해 구성된 기준 전류 생성 회로(22)를 이용하여, 데이터 "11" "10"을 판독할 때에서의 전류 마진을 확보하는 것이 가능하게 된다.
상기 제1 실시 형태에 따르면, Iref 미러 방식의 센스 앰프에서, 1개의 기준 메모리 셀(RMC)과, 3개의 커런트 미러 회로(CMC1, CMC2, CMC3)에 의해 구성된 기준 전류 생성 회로(22)에서, 커런트 미러 회로(CMC1, CMC2, CMC3)의 미러비를 바꿈으로써, 기준 전류(IREF1, IREF2, IREF3)를 생성하고 있다. 따라서, 1개의 기준 메모리 셀(RMC)에 의해 3개의 기준 전류를 생성할 수 있기 때문에, 제조 시에, 기준 메모리 셀(RMC)의 임계값 전압의 조정에 필요한 시간을 단축할 수 있다.
또한, 제1 실시 형태의 센스 앰프 회로(21)를 베리파이용 센스 엠프(3A)로서 사용한 경우에, 데이터 "11" "10" "01"을 기억시키는 경우, 메모리 셀(MC)의 워드선의 전위를 판독 시의 워드선의 전위보다 낮게 설정하고, 데이터 "00"을 기억시키는 경우에는 높게 설정한다. 이 때문에, Iref 미러 방식의 센스 앰프에 의해, 판 독 시의 전류 마진을 보증한다.
(제2 실시 형태)
도 6은, 제2 실시 형태에 관한 것으로, 기준 전류 생성 회로만을 도시하고 있다. 도 6에서 도 1과 동일 부분에는 동일 부호를 부여하고 있다.
제1 실시 형태에 따른 센스 앰프 회로(21)는, 기준 전류 생성 회로(22)를 갖고, 판독 시 및 베리파이 시 모두, 기준 전류 생성 회로(22)에 의해 생성된 전류를 이용하고, 베리파이 시에는, 선택된 메모리 셀의 워드선의 전위를 변화시키고 있었다.
이에 반하여, 제2 실시 형태의 기준 전류 생성 회로(22)는, 판독용 기준 전류 생성 회로(22A)와 베리파이용 기준 전류 생성 회로(22B)를 갖고, 판독용의 기준 전류 생성 회로(22A)에 의해 생성한 판독용 기준 전류(IREF1, IREF2, IREF3)는, 판독용의 센스 앰프(3B)에 공급하고, 베리파이용 기준 전류 생성 회로(22B)에 의해 생성한 베리파이용 기준 전류(IREF4, IREF5, IREF6)는, 베리파이용 센스 엠프(3A)에 공급한다.
판독용 기준 전류 생성 회로(22A)의 구성은 제1 실시 형태와 마찬가지이다. 베리파이용 기준 전류 생성 회로(22B)는, 판독용 기준 전류 생성 회로(22A)와 마찬가지의 구성이며, 기준 메모리 셀(RMC)에 흐르는 전류와 비례한 전류를 흘리는 커런트 미러 회로(CMC4, CMC5, CMC6)에 의해 구성되어 있다. 커런트 미러 회로(CMC4, CMC5, CMC6)는, 각각 차동 증폭기(DFA4, DFA5, DFA6), NMOS(N8, N9, N10), PMOS(P9, P10, P11)에 의해 구성되어 있다. 커런트 미러 회로(CMC4, CMC5, CMC6) 의 미러비는, 각각 예를 들면 50%, 110%, 130%로 설정되어 있다.
제2 실시 형태에 따르면, Iref 미러 방식의 센스 앰프에서, 메모리 내에 1개의 기준 메모리 셀(RMC)을 설치하고, 이 기준 메모리 셀(RMC)에 흐르는 전류를, 커런트 미러 회로(CMC1, CMC2, CMC3)를 이용하여 판독용 기준 전류(IREF1, IREF2, IREF3)를 생성하고, 커런트 미러 회로(CMC4, CMC5, CMC6)를 이용하여 베리파이용 기준 전류(IREF4, IREF5, IREF6)를 생성하고 있다. 따라서, 1개의 기준 메모리 셀(RMC)로부터 판독용 기준 전류(IREF1, IREF2, IREF3)와, 베리파이용 기준 전류(IREF4, IREF5, IREF6)를 생성할 수 있기 때문에, 기준 메모리 셀의 조정에 필요한 시간을 단축할 수 있다.
또한, 각 커런트 미러 회로(CMC1∼CMC6)에 의해, 최적의 기준 전류(IREF1∼IREF6)가 설정되어 있다. 이 때문에, Iref 미러 방식의 센스 앰프에 의해, 각 데이터의 판독에서, 충분한 전류 마진을 확보할 수 있다.
(제3 실시 형태)
상기 제1, 제2 실시 형태는, Iref 미러 방식의 센스 앰프에서, 1개의 기준 메모리 셀과, 미러비가 서로 다른 복수의 커런트 미러 회로에 의해 복수의 기준 전류를 생성했다.
이에 반하여, 제3 실시 형태는, 도 7에 도시하는 바와 같이, 복수의 기준 메모리 셀(RMC1, RMC2, RMC3)과, 이것과 동수로, 미러비가 동일한 복수의 커런트 미러 회로(CMC1, CMC2, CMC3)에 의해 복수의 기준 전류(IREF1, IREF2, IREF3)를 생성하고 있다. 즉, 각 차동 증폭기(DFA1, DFA2, DFA3)의 한쪽의 입력단은, 기준 메모 리 셀(RMC1, RMC2, RMC3)에 접속되고, 또한, PMOS(P5a, P5b, P5c)를 통하여 전원 전압(Vdd)이 공급되는 노드에 접속되어 있다. 다른 구성은 제1, 제2 실시 형태와 마찬가지이다.
커런트 미러 회로(CMC1, CMC2, CMC3)의 미러비는, 예를 들면 모두 100%로 설정되고, 기준 메모리 셀(RMC1, RMC2, RMC3)의 임계값 전압(Vth1, Vth2, Vth3)은, 예를 들면 각 데이터에 대응한 임계값 전압 분포의 상호간에 설정되어 있다.
상기 제3 실시 형태에 의해서도, 복수의 기준 전류(IREF1, IREF2, IREF3)를 생성할 수 있다. 이 경우, 기준 메모리 셀(RMC1, RMC2, RMC3)에 소정의 임계값 전압을 설정하기 위한 작업 시간이 제1, 제2 실시 형태에 비하여 길어지지만, 온도에 의한 메모리 셀의 임계값 변동, 워드선 전위의 변동 등에 대한 센스 전류 마진을 더욱 확보할 수 있다.
도 8은, 제3 실시 형태의 변형예를 도시하는 것이다. 이 변형예에서, 기준 전류 생성 회로(22)는, 판독용 기준 전류 생성 회로(22A)와 베리파이용 기준 전류 생성 회로(22B)를 갖고 있다. 판독용 기준 전류 생성 회로(22A)의 구성은, 도 7과 마찬가지이다. 이 때문에, 베리파이용 기준 전류 생성 회로(22B)만 설명한다. 베리파이용 기준 전류 생성 회로(22B)는, 복수의 기준 메모리 셀(RMC5, RMC6, RMC7)과, 이것과 동수로, 미러비가 동일한 복수의 커런트 미러 회로(CMC4, CMC5, CMC6)에 의해 구성되어 있다. 커런트 미러 회로(CMC4, CMC5, CMC6)를 구성하는 각 차동 증폭기(DFA4, DFA5, DFA6)의 한쪽의 입력단은, 기준 메모리 셀(RMC4, RMC5, RMC6)에 접속되고, 또한, PMOS(P5d, P5e, P5f)를 통하여 전원 전압(Vdd)이 공급되는 노 드에 접속되어 있다. 차동 증폭기(DFA4, DFA5, DFA6)의 다른 쪽의 입력단측의 구성은 제3 실시 형태와 마찬가지이다.
커런트 미러 회로(CMC1, CMC2, CMC3)의 미러비는, 예를 들면 모두 100%로 설정되어 있다. 기준 메모리 셀(RMC4, RMC5, RMC6)의 임계값 전압(Vth4, Vth5, Vth6)은, 예를 들면 각 데이터 대응한 임계값 전압 분포의 각각에서, 가장 낮은 임계값 전압으로 설정되어 있다. 판독용 기준 전류 생성 회로(22A)를 구성하는 차동 증폭기(DFA1, DFA2, DFA3)의 출력 전류는, 판독용의 센스 앰프(21A)에 공급되고, 베리파이용 기준 전류 생성 회로(22B)를 구성하는 차동 증폭기(DFA4, DFA5, DFA6)의 출력 전류는, 베리파이용의 센스 앰프(21B)에 공급된다.
상기 변형예에 따르면, 베리파이용 기준 전류 생성 회로(22B)도 판독용 기준 전류 생성 회로(22A)와 마찬가지로, 임계값 전압이 서로 다른 기준 메모리 셀에 흐르는 전류에 기초하여, 베리파이용 기준 전류를 생성하고 있다. 이 때문에, 제3 실시 형태와 마찬가지로, 온도에 의한 메모리 셀의 임계값 변동, 워드선 전위의 변동 등에 대한 센스 전류 마진을 더욱 확보할 수 있다.
(제4 실시 형태)
도 9는, 제4 실시 형태를 도시하는 것으로, Iref 직결 방식의 센스 앰프를 도시하고 있다.
도 9에서, 센스 앰프(SA10)의 한쪽 입력단은, NMOS(N10)를 통하여 선택된 메모리 셀(MC)에 접속되고, 또한, 부하로서의 PMOS(P10)를 통하여 전원 전압(Vdd)이 공급되는 노드에 접속되어 있다. 또한, 센스 앰프(SA10)의 다른 쪽 입력단은 NMOS(N11)의 일단이 접속되어 있다. 이 NMOS(N11)의 타단은, NMOS(N12, N13, N14)의 일단에 접속되어 있다. 이들 NMOS(N12, N13, N14)의 타단은 기준 메모리 셀(RMC1, RMC2, RMC3)에 각각 접속되어 있다. 이들 기준 메모리 셀(RMC1, RMC2, RMC3)은, 각각 예를 들면 판독용의 임계값 전압(Vth1, Vth2, Vth3)이 설정되어 있다. 또한, 센스 앰프(SA10)의 다른 쪽 입력단은, PMOS(P11)를 통하여 전원 전압(Vdd)이 공급되는 노드에 접속되어 있다.
도 10은, 기준 메모리 셀(RMC1, RMC2, RMC3)에 설정된 임계값 전압(Vth1, Vth2, Vth3)과 데이터에 대응한 임계값 전압과의 관계를 도시하고 있다.
상기 구성에서, 데이터 판독 시, 선택된 메모리 셀(MC)과 기준 메모리 셀(RMC1-RMC3)의 제어 게이트에 워드선(WL)을 통하여 동일한 전압이 공급된다. 이 상태에서, 먼저, 예를 들면 NMOS(N13)가 신호(φ2)에 따라 도통된다. 이 상태에서, 기준 메모리 셀(RMC2)에 흐르는 전류와 메모리 셀(MC)에 흐르는 전류가 센스 앰프(SA10)에 의해 검출된다. 이 후, 센스 앰프(SA10)로부터 출력되는 신호가 "0"인 경우, 신호(φ1)에 따라 NMOS(N12)가 도통되고, "1"인 경우, 신호(φ3)에 따라 NMOS(N14)가 도통된다. 이와 같이 하여, 기준 메모리 셀(RMC1 또는 RMC3)에 흐르는 전류와 메모리 셀(MC)에 흐르는 전류가 센스 앰프(SA10)에 의해 검출된다. 신호(φ2)에 따라 센스 앰프(SA10)로부터 출력되는 신호와, 신호(φ1 또는 φ3)에 따라 센스 앰프(SA10)로부터 출력되는 신호에 의해 2비트의 데이터가 생성된다.
베리파이 시에는, 제1 실시 형태와 마찬가지로, 선택된 메모리 셀(MC)의 워드선의 전위를 변화시켜 메모리 셀의 임계값 전압이 베리파이된다. 이와 같이 하 여, 각 기입 데이터에 대응하여 메모리 셀에 흐르는 전류와, 판독용 기준 전류를 비교하여 마진이 확보된다.
상기 제4 실시 형태에 따르면, 센스 앰프(SA10)의 다른 쪽의 입력단에, NMOS(N12, N13, N14)를 통하여 기준 메모리 셀(RMC1, RMC2, RMC3)을 순차적으로 접속하고, 기준 메모리 셀(RMC1, RMC2, RMC3)에 흐르는 전류와, 메모리 셀(MC)에 흐르는 전류를 센스 앰프(SA10)에 의해 비교하고 있다. 이 때문에, Iref 직결 방식에서, 센스 앰프의 수를 증가시키지 않고, 다치 데이터를 검출할 수 있다.
또한, Iref 직결 방식은, Iref 미러 방식의 센스 앰프에 비하여, 다치 데이터의 각각에 대해, 전류 마진을 갖출 수 있는 이점을 갖고 있다. 즉, Iref 미러 방식의 경우, 3개의 기준 전압은, 전술한 바와 같이 1개의 기준 메모리 셀과 3개의 커런트 미러 회로를 이용하여 생성된다. 즉, 커런트 미러 회로의 미러비를 바꿈으로써, 4개의 데이터에 대하여 서로 다른 기울기를 갖는 3개의 전압/전류 특성을 설정하고 있다. 이들 전압/전류 특성의 기울기는, 메모리 셀의 전압/전류 특성의 기울기와 서로 다르다. 이 때문에, 온도에 의한 메모리 셀의 임계값 변동, 워드선 전위의 변동 등에 대한 전류 마진을 갖추는 것이 곤란해진다.
이에 반하여, 도 11에 도시하는 바와 같이, Iref 직결 방식의 센스 앰프의 경우, 3개의 기준 메모리 셀의 전압/전류 특성의 기울기는, 메모리 셀의 전압/전류 특성의 기울기와 거의 동등하게 되어 있다. 이 때문에, 온도에 의한 메모리 셀의 임계값 변동, 워드선 전위의 변동 등에 대한 전류 마진을 갖출 수 있다.
(제5 실시 형태)
도 12는, 제4 실시 형태를 변형한 제5 실시 형태를 도시하고 있다. 도 12에서, 도 9와 동일 부분에는 동일 부호를 부여하고 있다.
도 12에 도시하는 바와 같이, 판독용 기준 메모리 셀(RMC1, RMC2, RMC3) 외에 추가로, 예를 들면 3개의 베리파이용 기준 메모리 셀(RMC4, RMC5, RMC6)을 설치하고 있다. 이들 베리파이용 기준 메모리 셀(RMC4, RMC5, RMC6)은, NMOS(N15, N16, N17)에 접속되고, 이들 NMOS(N15, N16, N17)을 신호(φ4, φ5, φ6)에 의해 선택적으로 온으로 함으로써, 센스 앰프(SA10)에 접속된다. 베리파이용 기준 메모리 셀(RMC4, RMC5, RMC6)에는, 각각 베리파이용의 임계값 전압(Vth4, Vth5, Vth6)이 설정되어 있고, 이들 베리파이용 기준 메모리 셀(RMC4, RMC5, RMC6)에 의해 베리파이용 기준 전류가 생성된다.
상기 제5 실시 형태에 따르면, 판독용 기준 메모리 셀(RMC1, RMC2, RMC3) 외에 추가로, 베리파이용 기준 메모리 셀(RMC4, RMC5, RMC6)을 설치하고, 이들 기준 메모리 셀에 의해 판독용 기준 전류와 베리파이용 기준 전류를 생성하고 있다. 이것에 의해, 메모리 셀측의 워드선 전위를 변화시키지 않고 베리파이가 가능하게 된다.
또한, 이 경우, 센스 앰프(SA10)의 출력 신호는, 데이터 판독 시에, 데이터 디코더에 공급되고, 베리파이 시에는, 예를 들면 CPU에 공급된다.
(제6 실시 형태)
도 13은, 제6 실시 형태를 도시하고 있다. 제6 실시 형태는, 도 9, 도 12에 도시하는 Iref 직결 방식의 센스 앰프에서, 기준 메모리 셀의 임계값 전압의 조정 도 가능하게 하고 있다.
상기 제5 실시 형태에 도시하는 바와 같이, Iref 직결 방식을 선택한 경우, 1개의 센스 앰프에 접속되는 기준 메모리 셀의 수가 증가한다. 이 때문에, 기준 메모리 셀의 조정 시간을 단축하고, 또한 임계값 전압의 변동을 압축할 필요가 있다.
그런데, 플래시 메모리는, 데이터의 기입, 소거에서, 메모리 셀에 대해 인가 전압을 복잡하게 제어할 필요가 있다. 이 때문에, 플래시 메모리는 내부에 컨트롤러를 갖고, 이 컨트롤러에 의해 복잡한 전압 제어를 행하고 있다. 이 때문에, 외부로부터 플래시 메모리에 커맨드와 데이터만을 공급함으로써, 필요한 기입 또는 소거 동작이 실행된다. 일반적으로 이러한 동작을 오토 실행이라고 부르고 있다.
오토 실행시, 컨트롤러는, 데이터의 기입, 소거에서, 전술한 바와 같이 센스 앰프를 이용하여 선택된 메모리 셀에 흐르는 전류를 기준 메모리 셀에 흐르는 전류와 비교하여, 메모리 셀의 임계값 전압을 베리파이하고 있다. 오토 실행의 경우, 외부로부터 제어할 필요가 없기 때문에, 고속 동작이 가능하게 된다.
따라서, 제6 실시 형태는, 오토 실행을 기준 메모리 셀의 조정에 적용함으로써 조정 시간의 대폭적인 단축을 가능하게 한다.
도 13에 도시하는 바와 같이, NMOS(N10)와 메모리 셀(MC) 사이에 NMOS(N21)가 접속되고, NMOS(N11)와 기준 메모리 셀(RMC) 사이에 NMOS(N22)가 접속되어 있다. 또한, NMOS(N10와 N21)의 접속 노드와 NMOS(N22)와 기준 메모리 셀(RMC)의 접속 노드 사이에는 NMOS(N23)가 접속되어 있다. 또한, NMOS(N11와 N22)의 접속 노 드에는 NMOS(N24)의 일단이 접속되고, 이 NMOS(N24)의 타단에는 정전류원(25)이 접속되어 있다. NMOS(N21, N22)의 게이트에는 신호(φ)가 공급되고, NMOS(N23, N24)의 게이트에는, 반전된 신호(/φ)가 공급되어 있다. 신호(φ)는 통상 동작 시에 하이 레벨로 되고, 조정 시에 로우 레벨로 된다. 또한, 기준 메모리 셀(RMC)의 조정시, 센스 앰프(SA10)의 출력 신호는, 도 2에 도시하는 컨트롤러(10)에 공급된다. 또한, 설명을 간단히 하기 위해, 기준 메모리 셀은 1개만 도시하고 있다.
상기 구성에서, 외부로부터 기준 메모리 셀(RMC)을 조정하기 위한 커맨드 및 임계값 전압을 설정하기 위한 데이터가 I/O(11)를 통하여 컨트롤러(10)에 공급되면, 컨트롤러(10)는, 조정 모드로 설정된다. 그러면, 컨트롤러(10)는 신호(φ)를 로우 레벨로 반전시킨다. 이 때문에, NMOS(N21, N22)는 오프로 되고, NMOS(N23, N24)가 온으로 된다. 이 상태에서, 기준 메모리 셀(RMC)이 상기 데이터에 따라 기입된다. 이 기입 동작은, 메모리 셀(MC)에 대한 기입 동작과 마찬가지이다. 다음으로, 센스 앰프(SA10)에 의해, 기준 메모리 셀(RMC)에 흐르는 전류와 정전류원(25)에 흐르는 전류가 비교된다. 센스 앰프(SA10)의 출력 신호는 컨트롤러(10)에 공급되고, 기준 메모리 셀(RMC)의 임계값 전압이 베리파이된다. 이 결과, 필요한 임계값 전압에 도달하지 않은 경우, 추가 기입이 실행된다. 이러한 동작이, 소정의 임계값 전압에 도달할 때까지 반복된다.
상기 동작을 센스 앰프(SA10)에 접속된 기준 메모리 셀의 모두에 대해 실행한다.
도 14는, 도 13에 도시하는 정전류원(25)의 일례를 도시하고 있다. 이 정전 류원(25)은, 서로 다른 저항값을 갖는 저항(R1, R2, R3)과, 이들 저항(R1, R2, R3)을 선택하는 NMOS(N25, N26, N27)에 의해 구성되어 있다. 이들 NMOS(N25, N26, N27)의 게이트에는, 신호(φ1, φ2, φ3)가 공급되어 있다. 저항(R1, R2, R3)의 저항값은, 기준 메모리 셀(RMC)에 설정하는 임계값 전압, 환언하면, 기준 메모리 셀(RMC)에 흘리는 전류값에 따라 설정된다. 이러한 구성에서, 기준 메모리 셀(RMC)에 설정하는 임계값 전압에 따라 신호(φ1, φ2, φ3) 중 어느 하나가 하이 레벨로 되고, 대응하는 NMOS(N25, N26, N27)의 하나가 온으로 된다. 이 상태에서, 기준 메모리 셀(RMC)에 흐르는 전류와 선택된 저항에 흐르는 전류가 센스 앰프(SA10)에 의해 검출된다. 이 검출 출력 신호에 따라 추가 기입이 제어되고, 기준 메모리 셀(RMC)에 소정의 임계값 전압이 설정된다.
상기 제6 실시 형태에 따르면, 플래시 메모리의 오토 실행을 기준 메모리 셀의 조정에 적용하고 있다. 이 때문에, 기준 메모리 셀의 임계값 전압의 조정에 필요한 시간을 대폭 단축하는 것이 가능하다. 따라서, Iref 직결 방식의 센스 앰프를 다치의 플래시 메모리에 적용하는 경우에, 기준 메모리 셀의 수가 증가한 경우에도, 기준 메모리 셀의 조정 시간을 대폭 단축할 수 있다.
또한, 기준 메모리 셀의 임계값 전압을 조정할 때에, 센스 앰프(SA10)와, 그 부하로서의 PMOS(P10, P11)를 사용하고 있다. 따라서, 센스 앰프(SA10)의 실사용 상태와 마찬가지의 조건으로, 기준 메모리 셀의 임계값 전압을 조정할 수 있기 때문에, 기준 메모리 셀의 임계값 전압을 고정밀도로 조정할 수 있다.
또한, 상기 제6 실시 형태에 따르면, 메모리 셀의 데이터를 검출하는 센스 앰프(SA10)에 의해, 기준 메모리 셀의 임계값 전압의 조정에 이용할 수 있다. 이 때문에, 기준 메모리 셀의 임계값 전압을 조정하기 위한 전용의 센스 앰프를 설치할 필요가 없다. 따라서, 에리어 패널티를 억제할 수 있다.
(제7 실시 형태)
도 15는, 제7 실시 형태를 도시하는 것으로서, 도 14와 동일 부분에는 동일 부호를 부여한다.
플래시 메모리는 복수의 센스 앰프를 갖고 있다. 이 때문에, 도 14에 도시하는 바와 같이, 센스 앰프마다 복수의 저항을 설치하면 에리어 패널티가 매우 커진다. 따라서, 제7 실시 형태는, 플래시 메모리 내의 1개소에 기준 전류 생성 회로(22)를 설치하고, 이 기준 전류 생성 회로(22)로부터 각 센스 앰프에 기준 전류를 공급한다.
도 15에 도시하는 바와 같이, 기준 전류 생성 회로(22)는, 복수의 저항(R1, R2, R3)과, 이들 저항(R1, R2, R3)을 선택하는 NMOS(N25, N26, N27), 및 PMOS(P31, P32)에 의해 구성된 커런트 미러 회로, 및 NMOS(N31)에 의해 구성되어 있다. 기준 전류 생성 회로(22)에 의해 생성된 각 기준 메모리 셀에 흐르는 기준 전류에 상당하는 전류는, NMOS(N31)와 PMOS(P30)의 접속 노드로부터 출력된다. 이 전류는, NMOS(N32)의 게이트에 공급된다. 이 NMOS(N32)는 NMOS(N33)을 통하여 센스 앰프(SA10)에 접속된다.
상기 구성에서, 테스트 커맨드에 따라, 기준 메모리 셀(RMC)의 임계값 전압 조정 모드로 되면, 신호(φ)가 로우 레벨로 되고, 신호(/φ)가 하이 레벨로 된다. 이 때문에, 기준 메모리 셀(RMC)이 NMOS(N23, N10)를 통하여 센스 앰프(SA10)의 한쪽 입력단에 접속되고, NMOS(N32)가 NMOS(N33, N11)를 통하여 센스 앰프(SA10)의 다른 쪽 입력단에 접속된다.
또한, 기준 메모리 셀(RMC)에 설정하는 임계값 전압에 따라 NMOS(N25, N26, N27) 중 어느 하나가 온으로 되고, 저항(R1, R2, R3) 중 어느 하나가 선택된다. 이 상태에서, 기준 메모리 셀(RMC)에 기입이 행해지고, 기준 메모리 셀(RMC)에 흐르는 전류와 선택된 저항에 흐르는 전류가 센스 앰프(SA10)에 의해 검출된다. 이 동작이, 기준 메모리 셀(RMC)에 흐르는 전류와 선택된 저항에 흐르는 전류가 동등하게 될 때까지 반복된다.
상기 제7 실시 형태에 따르면, 플래시 메모리에 대해 하나의 기준 전류 생성 회로(22)를 설치하고, 이 기준 전류 생성 회로(22)에 의해 생성된 전류를 각 센스 앰프에 공급하고 있다. 이 때문에, 센스 앰프마다 복수의 저항을 접속하는 경우 에 비하여, 현격하게 에리어 패널티를 억제할 수 있다.
또한, 전류 미러 방식을 이용한 상기 기준 전류 생성 회로(22)는, 온도나 전압의 변동에 의해, 전류 마진이 변화하는 경우가 있다. 그러나, 기준 메모리 셀(RMC)의 조정은 테스트 공정에서 실행하기 때문에, 온도나 전압의 변동을 관리하는 것이 가능하고, 전류 마진을 확보하는 것이 가능하다.
(제8 실시 형태)
상기 제7 실시 형태에서, 충분히 고정밀도로 설정된 저항을 사용했다고 하더라도, 각 저항값에 변동이 있다. 이 때문에, 저항에 의해 반드시 원하는 전류값이 발생한다고는 할 수 없다.
도 16은, 도 15에 도시하는 센스 앰프(SA10)에 공급하는 전압과, 기준 전류가 관계를 도시하고 있다.
도 14에 도시하는 회로에서, 전원 전압(Vdd)이 공급되는 노드와 저항(R1, R2, R3)의 사이에는, 게이트에 바이어스 전압(Vbias)이 공급된 NMOS(N10)가 접속되어 있다. 이 때문에, 전원 전압(Vdd)을 제어해도, 저항(R1, R2, R3)에 인가되는 전압(VD)은, 바이어스 전압(Vbias)이 게이트에 공급된 NMOS(N)에 의해 결정되게 된다. 따라서, 저항(R1, R2, R3)의 저항값이 어긋난 경우에도, 외부로부터 기준 전류를 조정하는 것이 곤란하다.
따라서, 제8 실시 형태는, 도 17에 도시하는 바와 같이, 기준 전류 발생 회로(22)의 전원 전압을, 센스 앰프(SA10)를 포함하는 주변 회로에서 사용하는 전원 전압(Vdd)과 분리된 Vddex로 한다.
상기 구성에서, 기준 전류 발생 회로(22)에 흐르고 있는 전류를 측정하여, 만약 저항(R1, R2, R3)의 저항값의 변동에 기인하여 기준 전류값이 어긋난 경우, 전원 전압(Vddex)을 외부로부터 제어한다. 이러한 구성으로 함으로써, 저항(R1, R2, R3)의 저항값의 변동이 발생하고 있는 경우에도, 기준 전류값을 원하는 전류값으로 설정할 수 있다.
도 18은, 제8 실시 형태의 변형예를 도시하는 것으로서, 도 17과 동일 부분에는 동일 부호를 부여하고 있다.
이 변형예는, 상기 전원 전압(Vddex)을 테스트 신호 공급용의 테스트 패드 (41, 42)로부터 공급하는 경우를 나타내고 있다. 또한, NMOS(N32와 N33)의 접속 노드는 테스트 패드(43)에 접속되어 있다.
이 구성에서, 기준 메모리 셀(RMC)의 조정 시에, 테스트 패드(43)에 제어 회로(44)가 접속된다. 제어 회로(44)는, 전원 전압(Vddex)에 따라 선택된 저항에, 어느 정도의 전류가 흐르고 있는가를 외부로부터 모니터한다. 또한, 제어 회로(44)는, 모니터한 전류값에 따라 전원 전압(Vddex)을 제어한다. 따라서, 저항값에 변동이 있는 경우에도, 전원 전압(Vddex)을 조정함으로써, 고정밀도로 기준 메모리 셀(RMC)의 임계값 전압을 제어할 수 있다.
또한, 전원 전압(Vddex)을 테스트 패드(41, 42)로부터 공급함으로써, 패드의 수를 삭감할 수 있다.
추가적인 장점 및 변경은 당업계의 숙련된 자들에게 용이하게 발생할 것이다. 따라서, 보다 넓은 관점에서의 본 발명은 본 명세서에 도시되고 서술된 특정한 설명 및 대표적인 실시예들에 한정되지 않는다. 따라서, 첨부된 청구항에 의해 정의된 바와 같은 일반적인 발명의 개념 및 그 균등물의 사상 및 범주를 벗어나지 않으며 다양한 변경이 가능하다.
본 발명에 따르면, 기준 메모리 셀의 임계값 전압의 조정 시간을 단축할 수 있고, 또한 충분한 전류 마진을 확보하는 것이 가능한 기준 전류 생성 회로를 갖는 불휘발성 반도체 기억 장치를 제공할 수 있다.

Claims (19)

  1. 적어도 1개의 기준 메모리 셀과,
    복수의 커런트 미러 회로를 갖는 기준 전류 생성 회로를 포함하고,
    상기 기준 전류 생성 회로는 상기 기준 메모리 셀에 흐르는 전류에 기초하여, 복수의 상기 커런트 미러 회로에 의해 복수의 기준 전류를 생성하여, 센스 앰프에 공급하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서,
    복수의 상기 커런트 미러 회로는, 미러비가 각각 서로 다른 불휘발성 반도체 기억 장치.
  3. 제2항에 있어서,
    복수의 상기 커런트 미러 회로는, 복수의 제1 커런트 미러 회로와, 복수의 제2 커런트 미러 회로를 포함하고, 복수의 상기 제1 커런트 미러 회로는, 메모리 셀로부터 데이터를 판독할 때 복수의 기준 전류를 생성하고, 복수의 상기 제2 커런트 미러 회로는, 상기 메모리 셀에 데이터를 기입할 때 복수의 기준 전류를 생성하는 불휘발성 반도체 기억 장치.
  4. 제1항에 있어서,
    복수의 상기 커런트 미러 회로는, 서로 동일한 미러비를 갖는 불휘발성 반도체 기억 장치.
  5. 제4항에 있어서,
    복수의 상기 커런트 미러 회로의 각각의 한쪽 입력단에 접속된 복수의 기준 메모리 셀과, 복수의 상기 기준 메모리 셀의 각각은 서로 다른 임계값 전압을 갖는 불휘발성 반도체 기억장치.
  6. 제5항에 있어서,
    복수의 상기 기준 메모리 셀은, 복수의 제1 기준 메모리 셀과, 복수의 제2 기준 메모리 셀을 갖고, 복수의 상기 제1 기준 메모리 셀의 각각은, 메모리 셀로부터 데이터를 판독하기 위한 임계값 전압을 갖고, 복수의 상기 제2 기준 메모리 셀의 각각은, 메모리 셀에 데이터를 기입하기 위한 임계값 전압을 갖고 있는 불휘발성 반도체 기억 장치.
  7. 제6항에 있어서,
    상기 메모리 셀은, NOR형 플래시 메모리를 구성하는 불휘발성 반도체 기억 장치.
  8. 제6항에 있어서,
    상기 센스 앰프는, 상기 메모리 셀로부터 데이터를 판독하기 위한 제1 센스 앰프와, 상기 메모리 셀에 데이터를 기입할 때, 메모리 셀에 기입된 데이터를 베리파이하기 위한 제2 센스 앰프를 포함하는 불휘발성 반도체 기억 장치.
  9. 서로 다른 임계값 전압이 설정된 복수의 기준 메모리 셀과,
    상기 복수의 기준 메모리 셀로부터 1개의 기준 메모리 셀을 선택하는 선택 회로와,
    상기 선택 회로에 의해 선택된 상기 1개의 기준 메모리 셀에 흐르는 기준 전류와, 선택된 메모리 셀에 흐르는 전류를 비교하는 센스 앰프를 포함하는 불휘발성 반도체 기억 장치.
  10. 제9항에 있어서,
    상기 복수의 기준 메모리 셀은, 복수의 제1 기준 메모리 셀과, 복수의 제2 기준 메모리 셀을 포함하고, 복수의 상기 제1 기준 메모리 셀의 각각은, 상기 메모리 셀로부터 데이터를 판독하기 위한 임계값 전압을 갖고, 복수의 상기 제2 기준 메모리 셀의 각각은, 메모리 셀에 데이터를 기입하기 위한 임계값 전압을 갖고 있는 불휘발성 반도체 기억 장치.
  11. 제9항에 있어서,
    상기 메모리 셀은, NOR형 플래시 메모리를 구성하는 불휘발성 반도체 기억 장치.
  12. 한쪽 입력단에 선택된 메모리 셀에 흐르는 전류가 공급되고, 다른 쪽 입력단에 기준 메모리 셀에 흐르는 전류가 공급되는 센스 앰프와,
    상기 센스 앰프의 상기 다른 쪽 입력단과 상기 기준 메모리 셀의 상호간에 접속된 제1 트랜지스터와,
    일단이 상기 센스 앰프의 다른 쪽 입력단에 접속된 제2 트랜지스터와,
    상기 제2 선택 트랜지스터의 타단에 접속된 정전류원과,
    일단이 상기 센스 앰프의 한쪽 입력단에 접속되고, 타단이 상기 제1 트랜지스터와 상기 기준 메모리 셀의 사이에 접속된 제3 트랜지스터
    를 포함하고,
    상기 기준 메모리 셀의 조정시, 상기 제1 트랜지스터는 오프, 상기 제2, 제3 트랜지스터는 온인 불휘발성 반도체 기억 장치.
  13. 제12항에 있어서,
    상기 정전류원은,
    서로 다른 저항값을 갖는 복수의 저항과,
    복수의 상기 저항을 선택하는 선택 회로를 포함하는 불휘발성 반도체 기억 장치.
  14. 제12항에 있어서,
    상기 정전류원은,
    일단이 상기 제2 트랜지스터의 타단에 접속된 제4 트랜지스터와,
    전류 통로의 일단이 상기 선택 회로에 접속되고, 전류 통로의 타단이 상기 제4 트랜지스터의 게이트 전극에 접속된 커런트 미러 회로를 더 포함하는 불휘발성 반도체 기억 장치.
  15. 제14항에 있어서,
    상기 커런트 미러 회로는 상기 센스 앰프와 동일한 전원에 접속되는 불휘발성 반도체 기억 장치.
  16. 제14항에 있어서,
    상기 커런트 미러 회로의 제1, 제2 전류 통로에 접속된 제1, 제2 테스트 패드를 더 포함하고,
    상기 제1, 제2 테스트 패드에는, 상기 센스 앰프의 전원과는 다른 전원이 공급되는 불휘발성 반도체 기억 장치.
  17. 제16항에 있어서,
    상기 제2 트랜지스터와 상기 제4 트랜지스터 사이에 접속된 제3 테스트 패드를 더 포함하는 불휘발성 반도체 기억 장치.
  18. 제17항에 있어서,
    상기 제3 테스트 패드에 접속된 제어 회로를 더 포함하고, 상기 제어 회로는, 상기 제3 테스트 패드에 흐르는 전류값을 검출하고, 상기 검출한 전류값에 따라 상기 제1, 제2 테스트 패드에 공급하는 전원의 전압을 제어하는 불휘발성 반도체 기억 장치.
  19. 제12항에 있어서,
    상기 메모리 셀은, NOR형 플래시 메모리를 구성하는 불휘발성 반도체 기억 장치.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101131553B1 (ko) * 2010-03-29 2012-04-04 주식회사 하이닉스반도체 일정 기준 전류에 대해 면적을 줄일 수 있는 기준 전압 발생기
US8711641B2 (en) 2010-12-01 2014-04-29 Samsung Electronics Co., Ltd. Memory device, test operation method thereof, and system including the same

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100618840B1 (ko) * 2004-06-29 2006-09-01 삼성전자주식회사 저 전원전압 플래쉬 메모리장치의 감지회로
JP2007042193A (ja) * 2005-08-02 2007-02-15 Toshiba Corp 不揮発性半導体記憶装置
US7852690B2 (en) * 2006-05-15 2010-12-14 Apple Inc. Multi-chip package for a flash memory
US7639542B2 (en) * 2006-05-15 2009-12-29 Apple Inc. Maintenance operations for multi-level data storage cells
US7568135B2 (en) * 2006-05-15 2009-07-28 Apple Inc. Use of alternative value in cell detection
US7551486B2 (en) * 2006-05-15 2009-06-23 Apple Inc. Iterative memory cell charging based on reference cell value
US8000134B2 (en) 2006-05-15 2011-08-16 Apple Inc. Off-die charge pump that supplies multiple flash devices
US7613043B2 (en) * 2006-05-15 2009-11-03 Apple Inc. Shifting reference values to account for voltage sag
US7911834B2 (en) * 2006-05-15 2011-03-22 Apple Inc. Analog interface for a flash memory die
US7701797B2 (en) * 2006-05-15 2010-04-20 Apple Inc. Two levels of voltage regulation supplied for logic and data programming voltage of a memory device
US7639531B2 (en) * 2006-05-15 2009-12-29 Apple Inc. Dynamic cell bit resolution
US7511646B2 (en) * 2006-05-15 2009-03-31 Apple Inc. Use of 8-bit or higher A/D for NAND cell value
US8068367B2 (en) * 2007-06-15 2011-11-29 Micron Technology, Inc. Reference current sources
US7778098B2 (en) * 2007-12-31 2010-08-17 Cypress Semiconductor Corporation Dummy cell for memory circuits
JP2009211733A (ja) * 2008-02-29 2009-09-17 Toshiba Corp 磁気記憶装置
JP2009272000A (ja) * 2008-05-07 2009-11-19 Toshiba Microelectronics Corp 不揮発性半導体記憶装置およびそのテスト方法
CN101630532B (zh) * 2008-07-17 2012-07-11 上海华虹Nec电子有限公司 用于电可擦除可编程只读存储器的灵敏放大器及实现方法
US8027187B2 (en) * 2008-09-12 2011-09-27 Micron Technology, Inc. Memory sensing devices, methods, and systems
JP2010198698A (ja) * 2009-02-26 2010-09-09 Toshiba Corp 不揮発性半導体メモリ
US8115513B2 (en) * 2009-03-02 2012-02-14 Mitsubishi Electric Research Laboratories, Inc. Circuits for soft logical functions
JP5319423B2 (ja) * 2009-06-30 2013-10-16 ラピスセミコンダクタ株式会社 不揮発性半導体記憶装置
US8189357B2 (en) * 2009-09-09 2012-05-29 Macronix International Co., Ltd. Memory with multiple reference cells
JP5598340B2 (ja) * 2011-01-14 2014-10-01 セイコーエプソン株式会社 リファレンス電流発生回路、不揮発性記憶装置、集積回路装置、及び電子機器
US8687429B2 (en) * 2011-07-06 2014-04-01 SK Hynix Inc. Semiconductor device and methods of operating the same
CN103366804B (zh) * 2012-03-30 2017-10-13 硅存储技术公司 具有电流注入读出放大器的非易失性存储装置
US9268899B2 (en) * 2013-03-14 2016-02-23 Silicon Storage Technology, Inc. Transistor design for use in advanced nanometer flash memory devices
US9342089B2 (en) * 2014-04-25 2016-05-17 Texas Instruments Deutschland Gmbh Verification of bandgap reference startup
GB2529862A (en) 2014-09-04 2016-03-09 Ibm Current-mode sense amplifier and reference current circuitry
JP6515607B2 (ja) * 2015-03-16 2019-05-22 セイコーエプソン株式会社 半導体集積回路装置及びそれを用いた電子機器
US10224087B1 (en) * 2017-12-21 2019-03-05 Qualcomm Technologies, Incorporated Sensing voltage based on a supply voltage applied to magneto-resistive random access memory (MRAM) bit cells in an MRAM for tracking write operations to the MRAM bit cells

Family Cites Families (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07141865A (ja) * 1993-06-28 1995-06-02 Mitsubishi Electric Corp 発振回路および半導体記憶装置
DE69425367T2 (de) * 1994-04-19 2001-02-15 St Microelectronics Srl Leseschaltkreis für Speichermatrixzelle
KR0172401B1 (ko) * 1995-12-07 1999-03-30 김광호 다수상태 불휘발성 반도체 메모리 장치
JPH10302486A (ja) * 1996-08-30 1998-11-13 Sanyo Electric Co Ltd 半導体記憶装置
US6078518A (en) * 1998-02-25 2000-06-20 Micron Technology, Inc. Apparatus and method for reading state of multistate non-volatile memory cells
US5914901A (en) * 1997-05-30 1999-06-22 Sgs-Thomson Microelectronics S.R.L. Integrated circuit for generating initialization signals for memory cell sensing circuits
US5910914A (en) * 1997-11-07 1999-06-08 Silicon Storage Technology, Inc. Sensing circuit for a floating gate memory device having multiple levels of storage in a cell
JP3237610B2 (ja) * 1998-05-19 2001-12-10 日本電気株式会社 不揮発性半導体記憶装置
EP0961285B1 (en) * 1998-05-29 2003-12-17 STMicroelectronics S.r.l. Device and method for reading nonvolatile memory cells
US6031777A (en) * 1998-06-10 2000-02-29 Integrated Silicon Solution, Inc. Fast on-chip current measurement circuit and method for use with memory array circuits
JP3843191B2 (ja) * 1999-03-23 2006-11-08 サンディスク コーポレイション 多状態ｅｅｐｒｏｍの読み書き回路
JP2000276882A (ja) * 1999-03-23 2000-10-06 Nec Corp 不揮発性半導体記憶装置とその記憶データの消去方法
US6377502B1 (en) 1999-05-10 2002-04-23 Kabushiki Kaisha Toshiba Semiconductor device that enables simultaneous read and write/erase operation
JP2001076496A (ja) * 1999-09-02 2001-03-23 Fujitsu Ltd 不揮発性メモリのデータ化け防止回路およびその方法
JP2001176298A (ja) * 1999-12-20 2001-06-29 Sharp Corp 不揮発性半導体記憶装置およびそのメモリセルスクリーニング方法
JP2001184881A (ja) 1999-12-28 2001-07-06 Toshiba Corp 不揮発性半導体メモリの読み出し回路
JP3611497B2 (ja) * 2000-03-02 2005-01-19 松下電器産業株式会社 電流センスアンプ
JP3776307B2 (ja) 2000-04-26 2006-05-17 沖電気工業株式会社 不揮発性メモリアナログ電圧書き込み回路
IT1318892B1 (it) * 2000-09-15 2003-09-19 St Microelectronics Srl Circuito di lettura per memorie non volatili a semiconduttore.
JP2002100192A (ja) * 2000-09-22 2002-04-05 Toshiba Corp 不揮発性半導体メモリ
JP2002184190A (ja) * 2000-12-11 2002-06-28 Toshiba Corp 不揮発性半導体記憶装置
JP2002251890A (ja) * 2001-02-26 2002-09-06 Mitsubishi Electric Corp 信号増幅回路およびそれを備える半導体記憶装置
US6707715B2 (en) * 2001-08-02 2004-03-16 Stmicroelectronics, Inc. Reference generator circuit and method for nonvolatile memory devices
US6567330B2 (en) * 2001-08-17 2003-05-20 Kabushiki Kaisha Toshiba Semiconductor memory device
JP4771631B2 (ja) * 2001-09-21 2011-09-14 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
EP1324344B1 (en) * 2001-12-28 2007-04-04 STMicroelectronics S.r.l. Sense amplifier structure for multilevel non-volatile memory devices and corresponding reading method
JP2003257192A (ja) * 2002-03-06 2003-09-12 Mitsubishi Electric Corp 半導体記憶装置および不揮発性半導体記憶装置
JP2004039075A (ja) * 2002-07-02 2004-02-05 Sharp Corp 不揮発性半導体メモリ装置
JP3906189B2 (ja) 2002-07-15 2007-04-18 株式会社東芝 不揮発性半導体メモリ
JP4144784B2 (ja) * 2002-07-30 2008-09-03 シャープ株式会社 半導体記憶装置の読み出し回路、そのリファレンス回路および半導体記憶装置
US6618297B1 (en) * 2002-08-02 2003-09-09 Atmel Corporation Method of establishing reference levels for sensing multilevel memory cell states
ITMI20030075A1 (it) * 2003-01-20 2004-07-21 Simicroelectronics S R L Amplificatore di rilevamneto parallelo con specchiamento della corrente da misurare su ogni ramo di riferimento.
US6906958B2 (en) * 2003-03-26 2005-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. Word-line voltage generator
US6912150B2 (en) * 2003-05-13 2005-06-28 Lionel Portman Reference current generator, and method of programming, adjusting and/or operating same
JP2004342274A (ja) * 2003-05-19 2004-12-02 Sharp Corp 半導体記憶装置およびそれを備えた携帯電子機器
JP4304585B2 (ja) * 2003-06-30 2009-07-29 カシオ計算機株式会社 電流生成供給回路及びその制御方法並びに該電流生成供給回路を備えた表示装置
JP2005050421A (ja) * 2003-07-28 2005-02-24 Sharp Corp 半導体記憶装置
US6985383B2 (en) * 2003-10-20 2006-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Reference generator for multilevel nonlinear resistivity memory storage elements
KR100513403B1 (ko) * 2003-11-24 2005-09-09 삼성전자주식회사 센스 앰프를 구비한 비휘발성 반도체 메모리 장치
US7187576B2 (en) * 2004-07-19 2007-03-06 Infineon Technologies Ag Read out scheme for several bits in a single MRAM soft layer
DE102004045207B3 (de) * 2004-09-17 2006-05-04 Infineon Technologies Ag Verfahren und Schaltungsanordnung zum Auslesen einer Flash-/EEPROM-Speicherzelle
JP3962048B2 (ja) * 2004-09-28 2007-08-22 株式会社東芝 半導体メモリ
JP2007042193A (ja) * 2005-08-02 2007-02-15 Toshiba Corp 不揮発性半導体記憶装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101131553B1 (ko) * 2010-03-29 2012-04-04 주식회사 하이닉스반도체 일정 기준 전류에 대해 면적을 줄일 수 있는 기준 전압 발생기
US8711641B2 (en) 2010-12-01 2014-04-29 Samsung Electronics Co., Ltd. Memory device, test operation method thereof, and system including the same

Also Published As

Publication number Publication date
US20070237000A1 (en) 2007-10-11
KR100794413B1 (ko) 2008-01-16
US7388788B2 (en) 2008-06-17
US20070236999A1 (en) 2007-10-11
JP4772363B2 (ja) 2011-09-14
CN1848299A (zh) 2006-10-18
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