JP2009076135A - メモリ制御回路及び半導体装置 - Google Patents

Abstract

【課題】電源ＩＣなどの半導体装置において、パッケージ組み立て後に特性合わせ込みを行うことができるようにする。
【解決手段】特性の合わせ込みのトリミング手段としての複数のスイッチングトランジスタを含む半導体装置において、上記複数のスイッチングトランジスタと接続しており、且つ、上記複数のスイッチングトランジスタの開閉を決定するデータを格納する不揮発性メモリを備え、半導体装置動作時には上記データにより上記複数のスイッチングトランジスタの開閉が決定されることを特徴とする。
【選択図】図１

Description

本発明は、パッケージ後に特性が調整される半導体装置に関する。

電圧レギュレータやＡＣ／ＤＣコンバータなどの電源ＩＣには、通常、ポリシリコンを用いた特性調整のためのヒューズが予め備えられる。そのような電源ＩＣでは、ウエハー状態でその特性が測られ、レーザー装置を用いて前記ヒューズを適宜切断してトリミングを行うことにより出力電圧等の特性が正確に調整されている。

上記のような手法を用いる場合、特性合わせ込みはウエハー状態で行われるために、パッケージに組み立てる際に更に特性シフトが生じてしまうことがある。加えて上記手法による製造工期は長くなってしまうことから、パッケージに組み立てた後に特性合わせ込みを行える手法への要望が高まっている。

なお、特許文献１は、アナログ信号を記憶すると共に、記憶した信号を検索して取り出すための不揮発性メモリ集積回路を開示する。また、特許文献２は、制御用ＦＥＴのＯＮ抵抗が下がった場合でも、ＦＥＴの破壊や電流ヒューズの溶断がなく、安全であるバッテリーパックを開示する。
特開平１１−２７３３７３号公報 特開２００７−０２８８９８公報

本発明は、電源ＩＣなどの半導体装置において、パッケージ組み立て後に特性合わせ込みが行われる半導体装置を提供することを目的とする。その際、半導体装置には不必要な部材、特に不必要な端子を設けないようにすることを目的とする。

本発明は、上記目的を達成するために為されたものである。本発明に係る請求項１に記載の半導体装置は、特性の合わせ込みのトリミング手段としての複数のスイッチングトランジスタを含む半導体装置において、
上記複数のスイッチングトランジスタと接続しており、且つ、上記複数のスイッチングトランジスタの開閉を決定するデータを格納する不揮発性メモリを備え、
半導体装置動作時には上記データにより上記複数のスイッチングトランジスタの開閉が決定されることを特徴とする。

本発明に係る請求項２に記載のメモリ制御回路は、
特性の合わせ込みのトリミング手段としての複数のスイッチングトランジスタと、
上記複数のスイッチングトランジスタと接続しており、且つ、上記複数のスイッチングトランジスタの開閉を決定するデータを格納する不揮発性メモリとを備え、
動作時には上記データにより上記複数のスイッチングトランジスタの開閉が決定される半導体装置において、
テスト端子と、そのテスト端子に接続し更に上記不揮発性メモリに接続するシフトレジスタとを備え、
上記シフトレジスタの少なくとも１ビットが、上記不揮発性メモリへの書き込み用のデータ入力モードと、上記不揮発性メモリへのデータの書き込みのための高電圧印加モードとを切り替えるモード切替フラグとされ、
上記不揮発性メモリへの書き込み用のデータ入力、データ転送クロック入力、及び、上記不揮発性メモリへのデータの書き込みのための高電圧入力を、上記テスト端子で行うことを特徴とするメモリ制御回路である。

本発明に係る請求項３に記載のメモリ制御回路は、
上記不揮発性メモリの少なくとも１ビットが、上記不揮発性メモリへの書き込みモードに入るためのフラグビットとされ、
電源投入直後、又は半導体装置へのＣＥ端子がアクティブとなった直後、最初に不揮発性メモリに格納されるデータの読み出しを行い、上記フラグビットにデータが書き込まれていないときは上記不揮発性メモリへの書き込みモードとなり、上記フラグビットにデータが書き込まれているときは上記不揮発性メモリへの書き込みを行わないように制御することを特徴とする請求項２に記載のメモリ制御回路である。

本発明に係る請求項４に記載のメモリ制御回路は、
上記シフトレジスタは、上記不揮発性メモリ上のアドレスを示すビット、上記不揮発性メモリへの書き込みデータを示すビット、及び、上記モード切替フラグを示すビットを有し、最下位ビットが上記モード切替フラグであることを特徴とする請求項２に記載のメモリ制御回路である。

本発明に係る請求項５に記載のメモリ制御回路は、
上記不揮発性メモリのうち、少なくとも１ビットを書込み状態とし、且つ別の少なくとも１ビットを非書込み状態とし、
電源投入直後、又は半導体装置へのＣＥ端子がアクティブとなった直後、最初に不揮発性メモリに格納されるデータの読み出しが行われる際に、これらの書き込み状態及び非書き込み状態の２種類の状態の読み出しが完了するまで、上記不揮発性メモリに格納されるデータの読み出しを継続させ、これにより他のビットの誤読み出しを防止することを特徴とする請求項３に記載のメモリ制御回路である。

本発明に係る請求項６に記載のメモリ制御回路は、
上記モード切替フラグが“１”になることにより上記シフトレジスタに必要なデータが入力されたことを検知し、上記テスト端子のモードを高電圧印加モードに変更するＶｐｐ切替回路を備えることを特徴とする請求項２に記載のメモリ制御回路である。

本発明を利用することにより、電源ＩＣなどの半導体装置において、パッケージ組み立て後に特性合わせ込みを行うことができるようになる。更に、その際半導体装置には不必要な部材、特に不必要な入力端子は設けられることはない。

以下、図面を参照して本発明の好適な実施形態を説明する。

１．全体図
図１は、本発明の好適な実施形態に係る特性合わせ込み可能な半導体装置のブロック図である。この特性合わせ込み可能な半導体装置は、ユーザブロック部４とヒューズメモリブロック部２とを含む。

ユーザブロック部４は、電源ＩＣ等である半導体装置の主要部分であるメインセル１８を含む。本実施形態におけるメインセル１８は電圧レギュレータ（ＶＲ）であるとしている。更に、ユーザブロック部４は、レジスタ２０と、スイッチトランジスタ部２２と、ＵＶＬＯ回路２４と、ＣＥ端子（チップイネーブル端子）２６とを含む。ここでのＵＶＬＯ（Ｕｎｄｅｒ Ｖｏｌｔａｇｅ Ｌｏｃｋ Ｏｕｔ）は、電圧が一定以下になると動作を停止することにより誤動作を防ぐ機能のことである。

スイッチトランジスタ部２２は、複数のスイッチトランジスタ（図示せず。）を含み、これら複数のスイッチトランジスタは、後述する（ヒューズメモリブロック部２の）メモリ部６のデータにより開閉が決定され、このことによりユーザブロック部４の特性、特にメインセル１８の特性（の調整）が合わせ込まれる。なお、図１に示すように、複数のスイッチトランジスタは、メインセル１８だけでなく、ＵＶＬＯ回路２４やレジスタ２０にも繋がる。

ヒューズメモリブロック部２は、ＯＴＰメモリであるメモリ部６と、シフトレジスタ部８と、リセット回路１０と、Ｖｐｐ切替回路１２と、コントロール回路１４と、テスト端子１６と、バッファ７とを含む。

メモリ部６は、（ユーザブロック部４の）スイッチトランジスタ部２２に含まれる複数スイッチトランジスタの個々の開閉を決定するデータを格納し、これらデータは電源投入直後、又はＣＥ端子２６アクティブ直後に、メモリ部６からバッファ７に読み出され、更に複数スイッチトランジスタの開閉を制御する。シフトレジスタ８は、テスト端子１６からの入力データを一旦貯めてメモリ部６を順に書き替える。コントロール回路１４は、シフトレジスタ８からメモリ部６へのデータ書き込みを中心に、ヒューズメモリブロック部２全体の信号の動きを制御する。

次に、ヒューズメモリブロック部２の各部位の動作を説明する。

２．メモリ部
本実施形態におけるメモリ部６は、３２ビットのＯＴＰ（Ｏｎｅ−ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ）メモリであって、不揮発性のメモリである。メモリ部６のメモリマップを次の表１に示す。

まず、「ＤＨ」はデータ“１”が書き込まれていることを示し、「ＤＬ」はデータ“０”が書き込まれていることを示す。これらの“１”“０”は、メモリ部６に対するリード（ｒｅａｄ）タイムを設定するためのものであり、（後述のように）ＤＨとＤＬが読み出されるまでメモリ部６に対する読み出しが保持される（即ち、後述するように、メモリリード信号ＲＤが継続して出力される。）。

ビット２９の「ＴＥＢ」は、メモリ書き込みモードの設定を示すのに利用される。つまり、メモリ部６はＯＴＰメモリであって、ＴＥＢが“０”のときＯＴＰメモリは書き込みモードであり、ＴＥＢが“１”のときＯＴＰメモリはプロテクトモードである。このビットに“１”が立てられるまでは、ＯＴＰメモリは書き込みモードであるから、立ち上げる度にメモリ部６への追加書き込みが可能である。このビット２９の「ＴＥＢ」の“１”は、電気的消去不可でありＵＶ（紫外線）消去可能であるのが望ましい。

ビット２８〜ビット０の２９ビットには、ヒューズデータが格納される。ビット２８〜ビット０は、初期値は“０”であり、書き込み後には“１”が保持される。

３．シフトレジスタ
本実施形態におけるシフトレジスタ８は、メモリ部６へ書き込むデータを一時格納する。書き込みは、８ビット単位で行う。従って、シフトレジスタ８には、メモリ部６のどの８ビットに書き込みを行うのかを表す２ビットのメモリアドレスデータも格納される。シフトレジスタ８のレジスタマップを次の表２に示す。

ビット８〜ビット１の「Ｄ７」〜「Ｄ０」は、書き込みデータを格納する。ビット１０とビット９の「Ａ１」「Ａ０」は、４分割した（メモリ部６の）ビット２８〜ビット０のどこに当たるのかを表すアドレスデータである。例えば、（メモリ部６の）ビット０〜ビット７をアドレス（Ａ１Ａ０＝）００で、（メモリ部６の）ビット８〜１５をアドレス０１で、（メモリ部６の）ビット１６〜２３をアドレス１０で、そして（メモリ部６の）ビット２４〜２７をアドレス１１で、夫々表すことができる。

更に、ビット０の「ＭＤ」は、書き込み時のＶｐｐ印加モードの設定を示すのに利用される。つまり、このビットに“１”が立つとテスト端子１６からデータ入力が禁止され、Ｖｐｐ印加モードとなり、例えば、７．５Ｖ、１００μ秒の書込みパルスがＶｐｐとして印加されて、メモリに書込みが行われる。本レジスタはシフトレジスタであるから、後で説明する図３・ＴＥＳＴ波形の先頭のパルスがビット０に格納されたとき（到達したとき）Ｖｐｐ印加モードとなる。なお、「ＭＤ」が“１”となるとシフトレジスタ８にはデータ入力ができなくなることから、シフトレジスタ８がメモリ部６に８ビットのデータを書き込む毎に電源を切ってＶｐｐ印加モードを終了する必要がある。

４．リセット回路
電源投入直後、又はＣＥ端子２６アクティブ直後（図２・入力・ＶＩＮ参照）に、ＵＶＬＯによる停止が解除されると、リセット回路１０はシステムリセット信号（ＲＥＳＥＴ）を出力する。更に、そのシステムリセット信号より数μ秒遅れて、リセット回路１０はメモリリード信号ＲＤを出力し、これにより、メモリ部６に書き込まれたデータの読み出しが行われる（図２・入力・ＲＤ、出力・ＶＲＣＥ、ＤＯｉ参照。ここで、ｉ＝０〜２８）。

更に、リセット回路１０は、メモリ部６内のビット３１「ＤＨ」、ビット３０「ＤＬ」に書かれた“１”“０”のデータの読み出しが完了するまでＲＤ信号の“Ｈ”期間を保持する。このことにより、メモリ部６からの誤読み出しが防止されることになる。

なお、メモリ部６からの読み出しデータが確定するまではスイッチトランジスタ２２に与えられるべきデータが不定となる。そのため、メモリ部６からの読み出しの完了までは、（以下に説明する）コントロール部１４は、電圧レギュレータ（ＶＲ）１８からの出力（Ｖｏｕｔ）をイネーブルにする（即ち、使用可能にする）ＶＲＯＥ信号を“Ｌ”として、ユーザブロック部４の誤動作を防止する（図２・出力・ＶＲＯＥ参照）。

５．Ｖｐｐ切替回路
図１に示すように、本発明の半導体装置では通常は電圧Ｖｉｎが出力されるが、Ｖｐｐ切替回路１２は、ＶＰＰＥＮ信号が出た場合のみ、テスト端子１６より電圧Ｖｐｐを印加する。

６．コントロール回路
上述のように、電源投入直後、又はＣＥ端子２６アクティブ直後に、メモリ部６に書き込まれたデータの読み出しが行われ、その際メモリ部６の「ＴＥＢ」が既に“１”（“Ｈ”）であれば、メモリ部６へのデータ書き込みは行われない。図２は、そのような通常モード時の入出力波形の例を示す図である。

一方、メモリ部６の「ＴＥＢ」が未だ“０”（“Ｌ”）であれば、メモリ部６は書き込みモードである。図３は、そのようなメモリ書き込みモード時の入出力波形の例を示す図である。このとき、（図３におけるＴＥＳＴを入力する）テスト端子１６には、次のような２つの状態（（１）データ入力モード、（２）Ｖｐｐ印加モード）の入力が為されることになる。

（１）データ入力モード
コントロール回路１４は、テスト端子１６より信号（ＴＥＳＴ）を取り込む。このとき、入力したパルスの“Ｈ”期間が長ければ“１”とし、“Ｈ”期間が短ければ“０”として、立下がりに同期して信号を取り込む（ここでの同期が、データ転送クロックとしての役割を果たすことになる）。更に、コントロール回路１４は、信号（データ）をシフトレジスタ８に１１ビット（アドレス２ビット、データ８ビット）分入力し（図３・入力・ＴＥＳＴ参照）、ＭＤ信号が“Ｈ”になると（即ち、図３・ＴＥＳＴ波形の先頭のパルスがビット０に格納されると）それ以上のデータ取り込みを禁止して、次のＶｐｐ印加モードに移行する。

（２）Ｖｐｐ印加モード
テスト端子１６に、７．５Ｖ、１００μ秒の書込みパルスが印加される（図３・入力・ＴＥＳＴ参照）ことにより、データがシフトレジスタよりメモリに書き込まれる。次に、Ｖｐｐ印加モードから抜け出る（データ入力モードに移行する）のに、電源（Ｖｉｎ）を切る必要がある。

なお、書込みデータは８ビット単位なので、メモリ部６の全ビット（２９ビット）を書き込むには、上記（１）（２）に係る動作を４回繰り返す必要がある。

以上のように、本発明に係るメモリ制御回路を利用すれば、メモリ書き込みのための特別な追加端子を設ける必要が無く、１つの端子（テスト端子１６）のみで（通常モード、メモリ書き込みモード、データ入力モード、及び、Ｖｐｐ印加モードなどの）モード切替、データ入力、書込み電圧印加を行うことができる。更に、テスト端子１６からは、データ転送クロックを入力することもできることになる。

本発明の好適な実施形態に係る特性合わせ込み可能な半導体装置のブロック図である。 通常モード時の入出力波形の例を示す図である。 メモリ書き込みモード時の入出力波形の例を示す図である。

符号の説明

２・・・ヒューズメモリブロック部、４・・・ユーザブロック部、６・・・メモリ部、８・・・シフトレジスタ、１４・・・コントロール回路、１６・・・テスト端子、１８・・・メインセル、２２・・・スイッチトランジスタ、２４・・・ＵＶＬＯ回路、２６・・・ＣＥ端子（チップイネーブル端子）。

Claims (6)

1. 特性の合わせ込みのトリミング手段としての複数のスイッチングトランジスタを含む半導体装置において、
   上記複数のスイッチングトランジスタと接続しており、且つ、上記複数のスイッチングトランジスタの開閉を決定するデータを格納する不揮発性メモリを備え、
   半導体装置動作時には上記データにより上記複数のスイッチングトランジスタの開閉が決定されることを特徴とする半導体装置。
2. 特性の合わせ込みのトリミング手段としての複数のスイッチングトランジスタと、
   上記複数のスイッチングトランジスタと接続しており、且つ、上記複数のスイッチングトランジスタの開閉を決定するデータを格納する不揮発性メモリとを備え、
   動作時には上記データにより上記複数のスイッチングトランジスタの開閉が決定される半導体装置において、
   テスト端子と、そのテスト端子に接続し更に上記不揮発性メモリに接続するシフトレジスタとを備え、
   上記シフトレジスタの少なくとも１ビットが、上記不揮発性メモリへの書き込み用のデータ入力モードと、上記不揮発性メモリへのデータの書き込みのための高電圧印加モードとを切り替えるモード切替フラグとされ、
   上記不揮発性メモリへの書き込み用のデータ入力、データ転送クロック入力、及び、上記不揮発性メモリへのデータの書き込みのための高電圧入力を、上記テスト端子で行うことを特徴とするメモリ制御回路。
3. 上記不揮発性メモリの少なくとも１ビットが、上記不揮発性メモリへの書き込みモードに入るためのフラグビットとされ、
   電源投入直後、又は半導体装置へのＣＥ端子がアクティブとなった直後、最初に不揮発性メモリに格納されるデータの読み出しを行い、上記フラグビットにデータが書き込まれていないときは上記不揮発性メモリへの書き込みモードとなり、上記フラグビットにデータが書き込まれているときは上記不揮発性メモリへの書き込みを行わないように制御することを特徴とする請求項２に記載のメモリ制御回路。
4. 上記シフトレジスタは、上記不揮発性メモリ上のアドレスを示すビット、上記不揮発性メモリへの書き込みデータを示すビット、及び、上記モード切替フラグを示すビットを有し、最下位ビットが上記モード切替フラグであることを特徴とする請求項２に記載のメモリ制御回路。
5. 上記不揮発性メモリのうち、少なくとも１ビットを書込み状態とし、且つ別の少なくとも１ビットを非書込み状態とし、
   電源投入直後、又は半導体装置へのＣＥ端子がアクティブとなった直後、最初に不揮発性メモリに格納されるデータの読み出しが行われる際に、これらの書き込み状態及び非書き込み状態の２種類の状態の読み出しが完了するまで、上記不揮発性メモリに格納されるデータの読み出しを継続させ、これにより他のビットの誤読み出しを防止することを特徴とする請求項３に記載のメモリ制御回路。
6. 上記モード切替フラグが“１”になることにより上記シフトレジスタに必要なデータが入力されたことを検知し、上記テスト端子のモードを高電圧印加モードに変更するＶｐｐ切替回路を備えることを特徴とする請求項２に記載のメモリ制御回路。

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