JP4441326B2 - 電圧検出回路 - Google Patents

Description

本発明は、検出電圧源の電圧を電圧変換手段にて降圧させたうえで検出するようにした電圧検出回路に関し、詳しくは、電圧変換手段における電圧変換比の設定を容易に変更することができる電圧検出回路に関する。

［第１の従来例］
半導体集積回路などにおいては一般に印加される電源電圧が動作保証電圧以下になると誤動作してしまう。そこで、図４に示すように、比較器４を用いた電圧検出回路が知られている。例えば、特許文献１参照。
特開２０００−３５９１号公報

電圧源２は比較器４に検出すべき電圧を供給すると共にその比較器４を動作させる電圧源でもあるので、比較器４には電圧源２の電圧Ｖｂ以上の電圧を入力できない。そのため、検出電圧入力端子１を介して電圧検出回路に入力される電圧源２の電圧Ｖｂは、抵抗Ｒ１、Ｒ２によって分圧されて、比較器４の反転入力端子に入力される。

分圧された電圧Ｖｂ’が比較器４の反転入力端子に入力され、非反転入力端子には基準電圧入力端子９を介して基準電圧発生源１２からの基準電圧Ｖrefが入力されるので、Ｖｂ’＞Ｖrefのときに比較器４の出力端子８はローレベル、Ｖｂ’＜Ｖrefのときに出力端子８はハイレベルとなる。

例えば、電圧源２が電池であってその充電量が低下して、Ｖｂ’＜Ｖrefとなった場合、すなわち検出電圧Ｖｂが所定値より小さかった場合には、比較器４は、電圧源２によって動作される例えば他の部品や回路にリセット信号を送信してその部品や回路の動作を停止させる。

上記検出電圧Ｖｂは、（Ｒ２／（Ｒ１＋Ｒ２））×Ｖｂ＝Ｖrefで示されるように、抵抗Ｒ１とＲ２との抵抗比によって決定される。すなわち、電圧Ｖｂから電圧Ｖｂ’への変換比の設定値を変更するには抵抗Ｒ１と抵抗Ｒ２の抵抗値を変更すればよい。しかし、一般に電源に関する仕様は製品開発の後期になってから決定や変更されることが多く、抵抗Ｒ１、Ｒ２を半導体ウェーハに作り込むマスクを作成した後に上記設定値の変更、すなわち抵抗Ｒ１、Ｒ２の抵抗値の変更の必要が生じる場合も多い。そのマスク作成後の設定値変更に対処するにはマスクの変更が必要となり、新たにマスクを作成し直す必要があり、最近の半導体プロセスの微細化に伴ってマスク作成費用が高額化しているので大きな損失となる。

［第２の従来例］
そこで、電圧変換比の設定値変更の必要が生じてもマスク変更を伴わないものとして、図５に示す電圧検出回路がある。これは検出電圧入力端子１とグランドとの間に多数の抵抗Ｒ１〜Ｒｎを直列に接続し、各々の抵抗Ｒ１〜Ｒｎの両端をヒューズ４３によって短絡しておき、レーザや高電圧を加える等の手段によって任意の箇所のヒューズを切断することにより分圧値を調整する。

しかし、この構成では、さらなる設定値変更によって一度切断してしまったヒューズを再びつなげたいときにはそれが不可能であり、設定値の度重なる変更に対しては対応できない。

［第３の従来例］
そこで、第３の従来例として図６に示す電圧検出回路がある。電圧源２の電圧Ｖｂは検出電圧入力端子１を介して電圧変換手段３に入力され、電圧Ｖｂは電圧変換手段３の抵抗Ｒ１〜Ｒｎによって分圧され、各抵抗Ｒ１〜Ｒｎの接続点にはそれぞれ分圧された電圧が生じ、電圧Ｖｂよりも小さな電圧Ｖｂ’に変換される。

電圧変換手段３における電圧Ｖｂから電圧Ｖｂ’への変換比の設定データはレジスタ５０に記憶されている。これは、外部のＣＰＵ５１などから電圧設定値入力端子５を介して書き込まれる。

デコーダ７はレジスタ５０から電圧変換比の設定データを読み出して、その設定データに応じて、スイッチＳ１〜Ｓ（ｎ−１）の何れか１つをオンすることによって、任意の電圧Ｖｂ’が比較器４の反転入力端子に入力される。

例えば、スイッチＳ２を閉じた場合には、Ｖｂ’＝Ｖｂ×（（Ｒ３＋Ｒ４＋・・・Ｒ（ｎ−１）＋Ｒｎ）／（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４＋・・・Ｒ（ｎ−１）＋Ｒｎ））となる。

しかし、図６に示す従来例において、レジスタ５０はフリップフロップを記憶素子として用いているので電源を切ると記憶していた電圧変換比の設定データがすべて消失してしまう。したがって、電源投入ごとに設定データをレジスタ５０に書き込む必要があり、電圧検出回路を実際の製品に組み込む際には、別途ＣＰＵ５１などが必要になりコストアップをまねいてしまう。また、組み込まれる製品に既に使用されているＣＰＵを流用する場合であってもファームの書き換えが必要になり、開発期間や品質へのリスクの点で不利になってしまう。

本発明は上述の問題に鑑みてなされ、その目的とするところは、電圧変換手段における電圧変換比の設定データを電源の投入ごとに設定し直す必要のない電圧検出回路を提供することにある。

本発明の電圧検出回路は、
検出電圧源から検出すべき検出電圧の入力を受け、前記検出電圧源側とグランドとの間で相互に直列に接続された複数の抵抗と、各々の前記抵抗の間に相互に並列に接続された複数の第１のスイッチとを有し、設定された電圧変換比に応じて前記複数の第１のスイッチからいずれか１つがオン状態にされることで、前記検出電圧を該検出電圧よりも小さい電圧に変換する電圧変換回路と、
前記電圧変換回路で変換された電圧と、基準電圧発生源から出力される基準電圧の入力を受け、これら入力された電圧の比較結果に応じた出力をする比較器と、
前記検出電圧源と前記電圧変換回路との間に設けられ所定時間間隔で間欠的にオン状態にされる第２のスイッチと、
前記電圧変換比の設定データと前記所定時間の時間データとが記憶された不揮発性メモリと、
前記不揮発性メモリから前記設定データと前記時間データとを読み出し可能であり、読み出した前記設定データと前記時間データとに基づいて前記第１及び第２のスイッチを開閉制御するデコーダとを備える。

比較器は検出電圧源により動作されるので、その入力を検出電圧源の電圧よりも小さくする必要がある。したがって、検出電圧源の電圧は電圧変換回路にて検出電圧源の電圧よりも小さい電圧に変換されたうえで、比較器にて基準電圧と比較される。

上記電圧変換回路における電圧変換比の設定データは、電源を切っても記憶内容が消えずに保持される不揮発性メモリに書き込まれるので、電源投入ごとに設定データを設定し直す必要がなく、その電源投入ごとに設定データの書き込みを行うＣＰＵなどの制御部を製品に組み込む必要がなくコスト低減が図れる。あるいは、その制御部として元々製品に組み込まれているものを流用する場合にはファームの書き換えが必要であるが、本発明ではその必要もなく、余計な手間やコストアップ、さらにそのファームの変更に伴うこの電圧検出回路を搭載した製品全体の動作不具合を防げる。

上記不揮発性メモリとして、記憶内容の書き換えが可能なものを用いれば、半導体製造プロセスが終わってＩＣチップとして完成した後でも、上記電圧変換比の設定データを外部のライタなどを使って何度でも書き変えることができるため、試行錯誤を行いつつ設定データの最適化を図ることも容易に行え、開発期間の短縮にもつながる。さらに、製品仕様の突然の変更に伴う上記設定データの変更に対して即座に対処できる。

また、上記電圧検出回路は、検出電圧源から電圧変換回路に供給される検出電圧の供給路を開閉するスイッチを備えるため、検出電圧源の電圧を検出する必要のないときにはそのスイッチを開くことによって検出電圧源から電圧変換回路に電流が流れないようにでき、例えば検出電圧源が携帯機器の電池である場合にはその消耗を抑えて電池寿命を長くすることができる。

本発明の電圧検出回路によれば、電圧変換回路における電圧変換比の設定データは、電源を切っても記憶内容が消えずに保持される不揮発性メモリに書き込まれるので、電源投入ごとに設定データを設定し直す必要がない。これにより、電源投入ごとに設定のし直しを行う制御部を電圧検出回路とは別に製品に組み込む必要がなくコスト低減が図れる。あるいは、その制御部として元々製品に組み込まれているものを流用する場合にはファームの書き換えが必要であるが、本発明ではその必要もなく、余計な手間やコストアップ、さらにそのファームの変更に伴う予期しない不具合を防いで品質低下を防げる。また、製品仕様の突然の変更に対しても即座に対処できる。

［第１の実施形態］（参考例）
図１は、本発明の第１の実施形態に係る電圧検出回路を示す。本実施形態に係る電圧検出回路は、検出電圧入力端子１と、電圧変換手段３と、比較器４と、基準電圧入力端子９と、不揮発性メモリ６と、電圧設定値入力端子５とを備える。

検出電圧入力端子１には検出電圧源２が接続され、検出電圧入力端子１には検出電圧源２から検出電圧Ｖｂが入力される。

その検出電圧入力端子１には電圧変換手段３が接続されている。電圧変換手段３は、複数の抵抗Ｒ１〜Ｒｎと、複数のスイッチＳ１〜Ｓ（ｎ−１）と、デコーダ７とを備える。抵抗Ｒ１〜Ｒｎは、検出電圧入力端子１とグランドとの間に直列接続されている。各スイッチＳ１〜Ｓ（ｎ−１）は、各抵抗Ｒ１〜Ｒｎ間の各接続点と電圧変換回路３の出力端子との間に接続されている。各スイッチＳ１〜Ｓ（ｎ−１）は例えばMOSFET（Metal-Oxide-Semiconductor Field Effect Transistor）であり、そのゲートに印加される電圧レベルに応じてオン／オフされる。

デコーダ７は、不揮発性メモリ７に記憶された後述する電圧変換比の設定データを読み出し、その設定データに応じてスイッチＳ１〜Ｓ（ｎ−１）の何れか１つをオンにする。

不揮発性メモリ７は電源を切っても記憶内容が保持されるメモリであり、例えば、マスクＲＯＭ（Read Only Memory）、ＰＲＯＭ（Programmable ROM）、ＥＰＲＯＭ（Erasable PROM）、ＥＥＰＲＯＭ（Electrically EPROM）、フラッシュメモリ、ＮＶＲＡＭ（Nonvolatile Random Access Memory）、ＭＲＡＭ（Magnetic RAM）、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）などを用いることができる。

不揮発性メモリ７には、電圧設定値入力端子５を介して、電圧変換手段３における電圧変換比の設定データが書き込まれ記憶される。電圧設定値入力端子５は、単一の信号線を用いて１ビットずつ順次データを送るシリアル伝送にて外部機器と接続するためのシリアルインターフェース、もしくは複数の信号線を用いて同時に数ビットまとめてデータを送るパラレル伝送にて外部機器と接続するためのパラレルインターフェースである。

比較器４の反転入力端子は電圧変換手段３の出力端子と接続され、その反転入力端子には電圧変換手段３にて検出電圧Ｖｂが変換された電圧Ｖｂ’が入力される。比較器４の非反転入力端子は基準電圧発生源１２の出力端子と接続される。基準電圧発生源１２は例えばバンドギャップリファレンス回路などであり、その出力である基準電圧Ｖrefは基準電圧入力端子９を介して比較器４の非反転入力端子に入力される。

本実施形態に係る電圧検出回路は以上のように構成され、次にその動作について説明する。

検出電圧源２は比較器４に検出すべき電圧を供給すると共にその比較器４を動作させる電圧源でもあるので、比較器４には検出電圧源２の電圧Ｖｂ以上の電圧を入力できない。そのため、電圧Ｖｂは検出電圧入力端子１を介して電圧変換手段３に入力され、電圧Ｖｂは電圧変換手段３の抵抗Ｒ１〜Ｒｎによって分圧され、各抵抗Ｒ１〜Ｒｎの接続点にはそれぞれ分圧された電圧が生じ、電圧Ｖｂよりも小さな電圧Ｖｂ’に変換される。

電圧変換手段３における電圧Ｖｂから電圧Ｖｂ’への変換比は不揮発性メモリ６に記憶されている。これは、ライタなどの外部機器を用いて電圧設定値入力端子５を介して不揮発性メモリ６に電圧変換比の設定データが書き込まれる。

デコーダ７は不揮発性メモリ６からその設定データを読み出して、その設定データに応じて、スイッチＳ１〜Ｓ（ｎ−１）の何れか１つをオンすることによって、任意の電圧Ｖｂ’が比較器４の反転入力端子に入力される。

例えば、スイッチＳ２を閉じた場合には、Ｖｂ’＝Ｖｂ×（（Ｒ３＋Ｒ４＋・・・Ｒ（ｎ−１）＋Ｒｎ）／（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４＋・・・Ｒ（ｎ−１）＋Ｒｎ））となる。

電圧Ｖｂ’が比較器４の反転入力端子に、基準電圧Ｖrefが非反転入力端子に入力されるので、Ｖｂ’＞Ｖrefのときに比較器４の出力端子８はローレベル、Ｖｂ’＜Ｖrefのときに出力端子８はハイレベルとなる。なお、Ｖｂ’を非反転入力端子に、Ｖrefを反転入力端子に入力させて、出力レベルの論理が逆になるようにしてもよい。

例えば、検出電圧源２が電池であってその充電量が低下して、Ｖｂ’＜Ｖrefとなった場合、すなわち検出電圧Ｖｂが所定値より小さかった場合には、比較器４は、検出電圧源２によって動作される例えばＣＰＵなどの他の部品や回路にリセット信号を送信してその部品や回路の動作を停止させるようにする。これにより、その部品や回路が、正常動作が保証される電圧以下の電圧によって誤動作してしまうのを防げる。そして、検出電圧源２が充電されてＶｂ’＞Ｖrefとなると、比較器４は上記部品や回路に動作を許容する信号を送信する。

上記電圧変換比の設定データは、電源を切っても記憶内容が消えずに保持される不揮発性メモリ６に書き込まれるので、上述した第３従来例のように電源投入ごとに設定データを書き込む必要がなく、その電源投入ごとに設定データの書き込みを行う制御部を製品に組み込む必要がなくコスト低減が図れる。あるいは、その制御部として元々製品に一緒に組み込まれるＣＰＵなどを流用する場合にはファームの書き換えが必要であるが、本実施形態ではその必要もなく、余計な手間やコストアップを抑えることができる。

また、不揮発性メモリ６として、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ、ＭＯＮＯＳなどを用いれば、半導体製造プロセスが終わってＩＣチップとしてできあがった後でも、上記設定データを外部のライタなどを使って何度でも書き変えることができるため、試行錯誤を行いつつ設定データの最適化を図ることも容易に行え、開発期間の短縮にもつながる。さらに、製品仕様の突然の変更に伴う上記設定データの変更に対して即座に対処できる。

本実施形態の電圧検出回路は、例えば携帯電話機の電源である電池電圧の検出など、開発途中にその設定値が変更される可能性の高い回路に有効である。また、本実施形態では、上述した電圧検出回路や基準電圧発生源１２、その他電圧源２からの電圧Ｖｂを調整して他の部品や回路などに供給するレギュレータ回路などが１つの半導体チップにモノリシック化されて電源集積回路が構成される。なお、検出電圧源としては電源電圧に限らない。その他に例えばレギュレータ回路の出力電圧やコンバータの出力電圧などの検出にも適用できる。

［第２の実施形態］（参考例）
次に、本発明の第２の実施形態について説明する。なお、上記第１の実施形態と同じ構成部分には同一の符号を付しその詳細な説明は省略する。

本実施形態では図２に示すように電圧変換手段２３の構成が上記第１の実施形態と異なる。すなわち、本実施形態では、電圧変換手段２３は、抵抗値がＲの３つの抵抗Ｒと、抵抗値が２Ｒの５つの抵抗２Ｒと、４つのスイッチＳ１〜Ｓ４から構成される。

検出電圧入力端子１と比較器４の反転入力端子との間には、検出電圧入力端子１側から順に抵抗２Ｒａ、抵抗Ｒａ、抵抗Ｒｂ、抵抗Ｒｃが直列接続されている。抵抗２Ｒａと抵抗Ｒａとの接続点とスイッチＳ１との間には抵抗２Ｒｂが接続されている。抵抗Ｒａと抵抗Ｒｂとの接続点とスイッチＳ２との間には抵抗２Ｒｃが接続されている。抵抗Ｒｂと抵抗Ｒｃとの接続点とスイッチＳ３との間には抵抗２Ｒｄが接続されている。抵抗Ｒｃと電圧変換手段２３の出力端子との接続点とスイッチＳ４との間には抵抗２Ｒｅ接続されている。抵抗Ｒａ、Ｒｂ、Ｒｃの抵抗値は何れもＲであり、抵抗２Ｒａ、２Ｒｂ、２Ｒｃ、２Ｒｄ、２Ｒｅの抵抗値は何れも２Ｒである。

各スイッチＳ１〜Ｓ４は例えばMOSFETである。各スイッチＳ１〜Ｓ４は、デコーダ７からの制御信号によって、検出電圧入力端子１側との接続と、グランド側との接続とが切り替えられる。

以上のように構成される電圧変換手段２３において、デコーダ７から各スイッチＳ１〜Ｓ４に供給される信号をそれぞれビット０〜ビット３とすると、各スイッチＳ１〜Ｓ４は、各ビット０〜ビット３が”１”であるときにそれぞれ検出電圧入力端子１側に接続され、各ビット０〜ビット３が”０”であるときにそれぞれグランド側に接続される。この場合、Ｖｂ’＝（Ｖｂ／１６）×（ビット０＋２×ビット１＋４×ビット２＋８×ビット３）となる。

この電圧変換回路２３は、抵抗の抵抗値がＲと２Ｒの２種類で済むからモノリシック化が容易となる。

［第３の実施形態］
次に、図３を参照して本発明の第３の実施形態について説明する。本実施形態では、検出電圧源２からの検出電圧Ｖｂが電圧変換回路６に送られる供給路である、検出電圧入力端子１と電圧変換手段３の入力端子との間にスイッチＳ１０１を設けた点が上記第１の実施形態と異なり、その他構成及び動作は上記第１の実施形態と同じである。

すなわち、上記第１の実施形態では、常に電圧変換手段３に検出電圧源２からの電流が流れることになるので、電圧を検出しようとするとき以外はその電圧源２からの電流は無駄になる。そこで、本実施形態では、上記スイッチＳ１０１を設けて電圧源２の電圧を検出する必要のないときにはスイッチＳ１０１を開くことによって電圧源２から電圧変換手段３に電流を流さないようにしている。これにより、例えば電圧源２が電池である場合にはその消耗を抑えて電池寿命を長くすることができる。

スイッチＳ１０１は例えばMOSFETである。そして、例えばスイッチＳ１０１は、ある一定間隔おきに開閉制御され、よって電圧源２の電圧Ｖｂの検出はその一定間隔で間欠的に行われる。そのスイッチＳ１０１の開閉制御を行う回路は、電圧検出回路と一緒にモノリシック化される。あるいは、外部のＣＰＵなど制御回路からの信号により開閉制御してもよい。また、上記間欠的に電圧検出する場合の時間間隔を、不揮発性メモリ６に記憶させておき、これをデコーダで読み出してスイッチＳ１０１を制御するようにしてもよい。

以上、本発明の各実施形態について説明したが、勿論、本発明はこれらに限定されることなく、本発明の技術的思想に基づいて種々の変形が可能である。

上記実施形態において電圧変換手段として使用している回路はＤ／Ａコンバータに使用される回路と同様のものである。したがって、電圧変換手段は上記実施形態で示した構成に限らず、その他Ｄ／Ａコンバータで用いられる回路構成を利用することが可能である。また、Ｒと２Ｒの抵抗を１ビットごとにはしご状に連ねた回路網を構成した上記第２の実施形態では４ビットの場合を例示したが、もちろんビット数は任意である。

また、上記第３の実施形態で示したスイッチＳ１０１は第２の実施形態の回路にも適用できる。

本発明の第１の実施形態に係る電圧検出回路図である。 本発明の第２の実施形態に係る電圧検出回路図である。 本発明の第３の実施形態に係る電圧検出回路図である。 第１の従来例の電圧検出回路図である。 第２の従来例の電圧検出回路図である。 第３の従来例の電圧検出回路図である。

符号の説明

１…検出電圧入力端子、２…検出電圧源、３…電圧変換手段、４…比較器、５…電圧設定値入力端子、６…不揮発性メモリ、７…デコーダ、８…出力端子、９…基準電圧入力端子、１２…基準電圧発生源、２３…電圧変換手段、Ｓ１０１…スイッチ。

Claims (2)

1. 検出電圧源から検出すべき検出電圧の入力を受け、前記検出電圧源側とグランドとの間で相互に直列に接続された複数の抵抗と、各々の前記抵抗の間に相互に並列に接続された複数の第１のスイッチとを有し、設定された電圧変換比に応じて前記複数の第１のスイッチからいずれか１つがオン状態にされることで、前記検出電圧を該検出電圧よりも小さい電圧に変換する電圧変換回路と、
   前記電圧変換回路で変換された電圧と、基準電圧発生源から出力される基準電圧の入力を受け、これら入力された電圧の比較結果に応じた出力をする比較器と、
   前記検出電圧源と前記電圧変換回路との間に設けられ所定時間間隔で間欠的にオン状態にされる第２のスイッチと、
   前記電圧変換比の設定データと前記所定時間の時間データとが記憶された不揮発性メモリと、
   前記不揮発性メモリから前記設定データと前記時間データとを読み出し可能であり、読み出した前記設定データと前記時間データとに基づいて前記第１及び第２のスイッチを開閉制御するデコーダと
   を備える電圧検出回路。
2. 前記不揮発性メモリは書き換え可能型の不揮発性メモリである請求項１に記載の電圧検出回路。

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