JP2016086640A - 電池保護回路、電池保護装置、電池パック及び電池保護ｉｃ - Google Patents

Abstract

【課題】複数の異なる保護特性に共通の回路構成で対応できる、電池保護回路、電池保護装置、電池パック及び電池保護ＩＣを提供すること。【解決手段】ＣＰＵを備えずに、二次電池を保護する電池保護回路又は電池保護ＩＣであって、前記電池保護回路又は前記電池保護ＩＣの保護特性を定める特性データを書き込み可能な不揮発性メモリと、前記不揮発性メモリから読み出される前記特性データに基づいて、前記二次電池の保護動作を行う保護動作回路とを備える、電池保護回路又は電池保護ＩＣ。前記電池保護回路と、前記二次電池の充電経路を遮断可能な充電経路遮断部と、前記二次電池の放電経路を遮断可能な放電経路遮断部とを備える、電池保護装置。前記電池保護装置と、前記二次電池とを備える、電池パック。【選択図】図１

Description

本発明は、電池保護回路、電池保護装置、電池パック及び電池保護ＩＣに関する。

ＣＰＵを備えずに、二次電池を保護する電池保護回路が知られている（例えば、特許文献１を参照）。

特開２０１１−２３９６５２号公報

電池保護回路の保護特性は、二次電池の種類又は電池保護回路が搭載される製品の種類に応じて、カスタマイズされる必要がある。そのため、複数の異なる保護特性に対応できるように、電池保護回路の構成を二次電池又は製品の種類毎に開発すると、開発のリードタイムやコストが増大しやすい。

そこで、複数の異なる保護特性に共通の回路構成で対応できる、電池保護回路、電池保護装置、電池パック及び電池保護ＩＣの提供を目的とする。

一つの案では、
ＣＰＵを備えずに、二次電池を保護する電池保護回路であって、
前記電池保護回路の保護特性を定める特性データを書き込み可能な不揮発性メモリと、
前記不揮発性メモリから読み出される前記特性データに基づいて、前記二次電池の保護動作を行う保護動作回路とを備える、電池保護回路が提供される。

一態様によれば、複数の異なる保護特性に共通の回路構成で対応できる。

電池パックの一例を示す構成図である。 電池パックの一例を示す構成図である。 電池保護回路の一例を示す構成図である。 不揮発性メモリの一例を示す構成図である。 書き込み動作の一例を示すタイミングチャートである。 読み書き制御回路の一例を示す構成図である。

以下、本発明の実施形態を図面に従って説明する。

図１は、電池パック１００の一例を示す構成図である。電池パック１００は、負荷接続端子５，６に接続される不図示の外部負荷に電力を供給可能な二次電池２００と、二次電池２００を保護する保護装置１１０とを内蔵して備える。電池パック１００は、外部負荷に内蔵されてもよいし、外付けされてもよい。外部負荷の具体例として、携帯可能な携帯端末装置などが挙げられる。携帯端末装置の具体例として、携帯電話、スマートフォン、タブレット型コンピュータ、ゲーム機、テレビ、音楽や映像のプレーヤー、カメラなどの電子機器が挙げられる。

二次電池２００は、負荷接続端子５，６に接続される不図示の充電器によって充電可能である。二次電池２００の具体例として、リチウムイオン電池やリチウムポリマ電池などが挙げられる。

保護装置１１０は、負荷接続端子５と、負荷接続端子６と、セル接続端子３，４とを備え、セル接続端子３，４に接続された二次電池２００を過電流等から保護する電池保護装置の一例である。セル接続端子３は、負荷接続端子５に電源経路８を介して繋がる。セル接続端子４は、負荷接続端子６に電源経路７を介して繋がる。セル接続端子３は、二次電池２００の正極に接続される。セル接続端子４は、二次電池２００の負極に接続される。

保護装置１１０は、トランジスタ１１，１２を備える。トランジスタ１１は、二次電池２００の充電経路を遮断可能な充電経路遮断部の一例であり、トランジスタ１２は、二次電池２００の放電経路を遮断可能な放電経路遮断部の一例である。図示の場合、トランジスタ１１は、二次電池２００の充電電流が流れる電源経路７を遮断でき、トランジスタ１２は、二次電池２００の放電電流が流れる電源経路７を遮断できる。トランジスタ１１，１２は、電源経路７の導通／遮断を切り替え可能なスイッチング素子であり、電源経路７に直列に挿入される。

トランジスタ１１，１２は、例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。トランジスタ１１は、トランジスタ１１の寄生ダイオードの順方向が二次電池２００の放電方向に一致するように電源経路７に挿入される。トランジスタ１２は、トランジスタ１２の寄生ダイオードの順方向が二次電池２００の充電方向に一致するように電源経路７に挿入される。トランジスタ１１，１２のドレイン−ソース間にダイオードが追加されてもよい。

保護装置１１０は、キャパシタ１０，１３を備えてもよい。キャパシタ１０は、トランジスタ１１とトランジスタ１２との直列回路に並列に接続される。キャパシタ１３は、負荷接続端子５に接続される一端と、負荷接続端子６に接続される他端とを有する。キャパシタ１０又はキャパシタ１３を備えることで、電圧変動や外来ノイズに対する耐量を向上させることができる。

保護装置１１０は、保護回路１２０を備える。保護回路１２０は、ＣＰＵ（Central Processing Unit：中央演算処理装置）を備えずに、二次電池２００を保護する電池保護回路の一例であり、例えば、二次電池２００から給電されて二次電池２００を保護する集積回路である。ＣＰＵが無いため、当然、保護回路１２０は、保護回路１２０自身のＣＰＵの処理結果に基づいて二次電池２００を保護する機能を有してない。また、ＣＰＵが無いため、保護回路１２０は、二次電池２００の残量検知機能を有してない。

保護回路１２０は、例えば、電源端子９１と、グランド端子９２と、充電制御端子９３と、放電制御端子９４と、電流検出端子９５とを備える。

電源端子９１は、抵抗１を介して、セル接続端子３又は電源経路８に接続される正極側電源端子であり、ＶＤＤ端子と呼ばれることがある。電源端子９１は、例えば、電源経路８に一端が接続される抵抗１の他端と、電源経路７に一端が接続されるキャパシタ２の他端との接続点に接続される。キャパシタ２の一端は、セル接続端子４とトランジスタ１２との間の電源経路７に接続される。

グランド端子９２は、セル接続端子４とトランジスタ１２との間の電源経路７に接続される負側電源端子であり、ＶＳＳ端子と呼ばれることがある。

充電制御端子９３は、二次電池２００の充電を禁止する信号を出力する端子であり、ＣＯＵＴ端子と呼ばれることがある。充電制御端子９３は、トランジスタ１１の制御電極（例えばＭＯＳＦＥＴの場合、ゲート）に接続される。

放電制御端子９４は、二次電池２００の放電を禁止する信号を出力する端子であり、ＤＯＵＴ端子と呼ばれることがある。放電制御端子９４は、トランジスタ１２の制御電極（例えば、ＭＯＳＦＥＴの場合、ゲート）に接続される。

電流検出端子９５は、二次電池２００に流れる電流に応じた検出電圧が入力される端子であり、Ｖ−端子と呼ばれることがある。電流検出端子９５は、負荷接続端子６とトランジスタ１１との間の電源経路７に抵抗９を介して接続される。

保護回路１２０は、例えば、メモリ６０と、保護動作回路９８とを備える。メモリ６０は、保護回路１２０の保護特性を定める特性データを書き込み可能な不揮発性メモリの一例である。メモリ６０の具体例として、ＯＴＰＲＯＭ（One Time Programmable ROM）、ＥＥＰＲＯＭ（Electrically Erasable Programmable ROM）などが挙げられる。保護動作回路９８は、メモリ６０から読み出される特性データに基づいて、二次電池２００の保護動作を行う保護動作回路の一例である。

したがって、メモリ６０に書き込まれる特性データが変われば、二次電池の保護動作を変えることができるので、複数の異なる保護特性に共通の回路構成で対応できる。例えば、二次電池２００の種類や保護回路１２０が搭載される製品の種類が異なっても、保護動作回路９８の共通化ができる。

また、保護回路１２０は、特性データを書き込み可能なメモリ６０を備えるので、例えば、保護特性をカスタマイズするために、ＩＣチップのメタル配線変更やフューズのレーザートリミングが不要になる。その結果、開発や製造のリードタイムやコストの低減が可能である。

保護回路１２０は、メモリ６０に特性データを書き込むため、データ端子９６と、クロック端子９７と、読み書き制御回路８０とを備える。

データ端子９６及びクロック端子９７は、特性データの書き込みに使用される入力端子である。データ端子９６は、メモリ６０に書き込まれる特性データを搬送する特性データ信号ＤＡＴを入力可能な端子であり、クロック端子９７は、クロック信号ＣＬを入力可能な端子である。

読み書き制御回路８０は、特性データ信号ＤＡＴとクロック信号ＣＬとに基づいて、メモリ６０への特性データの書き込みを制御する。また、読み書き制御回路８０は、メモリ６０に書き込まれた特性データの読み出しを制御する。

保護回路１２０は、データ端子９６と、クロック端子９７と、読み書き制御回路８０とを備えることにより、例えば、保護回路１２０のモールドパッケージ後の出荷前検査で、特性データをメモリ６０に書き込むことができる。そして、パッケージングしてから特性データをメモリ６０に書き込むことができるので、パッケージングによって生ずる保護特性の変動を抑制することができる。

また、保護装置１１０は、メモリ６０に特性データを書き込むため、データ入力端子１４と、クロック入力端子１５とを備えてもよい。データ入力端子１４及びクロック入力端子１５は、特性データの書き込みに使用される入力端子である。データ入力端子１４は、特性データ信号ＤＡＴを入力可能な端子であり、データ端子９６に保護回路１２０の外側から接続される。クロック入力端子１５は、クロック信号ＣＬを入力可能な端子であり、クロック端子９７に保護回路１２０の外側から接続される。

保護装置１１０は、データ入力端子１４とクロック入力端子１５とを備えるので、例えば、保護回路１２０とトランジスタ１１，１２とが基板に実装された後の保護装置１１０の出荷前検査で、特性データをメモリ６０に書き込むことができる。そして、基板実装してから特性データをメモリ６０に書き込むことができるので、基板実装によって生ずる保護特性の変動を抑制することができる。

保護動作回路９８は、二次電池２００の電流又は電圧の異常を検出する異常検出回路２１と、異常検出回路２１による異常検出結果に基づいてトランジスタ１１，１２のオンオフを制御する論理回路４４とを備える。異常検出回路２１は、例えば、過充電検出回路２２と、過放電検出回路２７と、放電過電流検出回路３２と、充電過電流検出回路３５と、短絡検出回路３８とを備える。

保護動作回路９８は、例えば、二次電池２００を過充電から保護する動作（過充電保護動作）を行う。例えば、過充電検出回路２２は、電源端子９１とグランド端子９２との間の電圧を抵抗２３，２４により検出することによって、二次電池２００の電池電圧（セル電圧）を監視する。過充電検出回路２２は、メモリ６０から読み出される閾値電圧データに応じて設定される過充電検出電圧Ｖｄｅｔ１以上のセル電圧を検知することにより、二次電池２００の過充電が検出されたとして、過充電検出信号を出力する。過充電検出電圧Ｖｄｅｔ１以上のセル電圧の検知及び過充電検出信号の出力は、基準電圧２６及び比較器２５によって行われる。

過充電検出信号を検知した論理回路４４は、メモリ６０から読み出される遅延時間データに応じて設定される過充電検出遅延時間ｔＶｄｅｔ１の経過を待って、トランジスタ１１をオフさせるローレベルの制御信号を充電制御端子９３から出力する過充電保護動作を実行する。トランジスタ１１がオフされることにより、トランジスタ１２のオンオフ状態にかかわらず、二次電池２００が過充電されることを防止することができる。論理回路４４は、トランジスタ４６をオフし且つトランジスタ４７をオンすることによって、トランジスタ１１をオフさせる。

一方、過充電検出回路２２は、メモリ６０から読み出される閾値電圧データに応じて設定される過充電復帰電圧Ｖｒｅｌ１以下のセル電圧を検知することにより、二次電池２００が過充電状態から通常状態に復帰したとして、過充電復帰信号を出力する（「過充電検出信号の出力を停止する」としてもよい）。過充電復帰電圧Ｖｒｅｌ１は、過充電検出電圧Ｖｄｅｔ１よりも低い。

過充電復帰信号を検知した論理回路４４は（あるいは、過充電検出信号の出力の停止を検知した論理回路４４は）、トランジスタ１１をオンさせるハイレベルの制御信号を充電制御端子９３から出力する。トランジスタ１１のオンにより、過充電保護動作が終了する。論理回路４４は、トランジスタ４６をオンし且つトランジスタ４７をオフすることによって、トランジスタ１１をオンさせる。

保護動作回路９８は、例えば、二次電池２００を過放電から保護する動作（過放電保護動作）を行う。例えば、過放電検出回路２７は、電源端子９１とグランド端子９２との間の電圧を抵抗２８，２９により検出することによって、二次電池２００の電池電圧（セル電圧）を監視する。過放電検出回路２７は、メモリ６０から読み出される閾値電圧データに応じて設定される過放電検出電圧Ｖｄｅｔ２以下のセル電圧を検知することにより、二次電池２００の過放電が検出されたとして、過放電検出信号を出力する。過放電検出電圧Ｖｄｅｔ２以下のセル電圧の検知及び過放電検出信号の出力は、基準電圧３１及び比較器３０によって行われる。

過放電検出信号を検知した論理回路４４は、メモリ６０から読み出される遅延時間データに応じて設定される過放電検出遅延時間ｔＶｄｅｔ２の経過を待って、トランジスタ１２をオフさせるローレベルの制御信号を放電制御端子９４から出力する過放電保護動作を実行する。トランジスタ１２がオフされることにより、トランジスタ１１のオンオフ状態にかかわらず、二次電池２００が過放電されることを防止することができる。論理回路４４は、トランジスタ４８をオフし且つトランジスタ４９をオンすることによって、トランジスタ１２をオフさせる。

一方、過放電検出回路２７は、メモリ６０から読み出される閾値電圧データに応じて設定される過放電復帰電圧Ｖｒｅｌ２以上のセル電圧を検知することにより、二次電池２００が過放電状態から通常状態に復帰したとして、過放電復帰信号を出力する（「過放電検出信号の出力を停止する」としてもよい）。過放電復帰電圧Ｖｒｅｌ２は、過放電検出電圧Ｖｄｅｔ２よりも高い。

過放電復帰信号を検知した論理回路４４は（あるいは、過放電検出信号の出力の停止を検知した論理回路４４は）、トランジスタ１２をオンさせるハイレベルの制御信号を放電制御端子９４から出力する。トランジスタ１２のオンにより、過放電保護動作が終了する。論理回路４４は、トランジスタ４８をオンし且つトランジスタ４９をオフすることによって、トランジスタ１２をオンさせる。

保護動作回路９８は、例えば、二次電池２００を放電過電流から保護する動作（放電過電流保護動作）を行う。例えば、放電過電流検出回路３２は、電流検出端子９５とグランド端子９２との間の電圧を検出することによって、負荷接続端子６とセル接続端子４との間の電圧Ｐ−を監視する。放電過電流検出回路３２は、メモリ６０から読み出される閾値電圧データに応じて設定される放電過電流検出電圧Ｖｄｅｔ３以上の電圧Ｐ−を検知することにより、負荷接続端子６に流れる異常電流として放電過電流が検出されたとして、放電過電流検出信号を出力する。放電過電流検出電圧Ｖｄｅｔ３以上の電圧Ｐ−の検知及び放電過電流検出信号の出力は、基準電圧３４及び比較器３３によって行われる。

放電過電流検出信号を検知した論理回路４４は、メモリ６０から読み出される遅延時間データに応じて設定される放電過電流検出遅延時間ｔＶｄｅｔ３の経過を待って、トランジスタ１２をオフさせるローレベルの制御信号を放電制御端子９４から出力する放電過電流保護動作を実行する。トランジスタ１２がオフされることにより、トランジスタ１１のオンオフ状態にかかわらず、二次電池２００を放電する方向に過電流が流れることを防止することができる。

ここで、トランジスタ１２が少なくともオンしている状態で、二次電池２００を放電する放電電流が流れることにより電圧Ｐ−が上昇するのは、トランジスタ１２のオン抵抗による電圧上昇が生ずるからである。

保護動作回路９８は、例えば、二次電池２００を充電過電流から保護する動作（充電過電流保護動作）を行う。例えば、充電過電流検出回路３５は、電流検出端子９５とグランド端子９２との間の電圧を検出することによって、負荷接続端子６とセル接続端子４との間の電圧Ｐ−を監視する。充電過電流検出回路３５は、メモリ６０から読み出される閾値電圧データに応じて設定される充電過電流検出電圧Ｖｄｅｔ４以下の電圧Ｐ−を検知することにより、負荷接続端子６に流れる異常電流として充電過電流が検出されたとして、充電過電流検出信号を出力する。充電過電流検出電圧Ｖｄｅｔ４以下の電圧Ｐ−の検知及び充電過電流検出信号の出力は、基準電圧３７及び比較器３６によって行われる。

充電過電流検出信号を検知した論理回路４４は、メモリ６０から読み出される遅延時間データに応じて設定される充電過電流検出遅延時間ｔＶｄｅｔ４の経過を待って、トランジスタ１１をオフさせるローレベルの制御信号を充電制御端子９３から出力する充電過電流保護動作を実行する。トランジスタ１１がオフされることにより、トランジスタ１２のオンオフ状態にかかわらず、二次電池２００を充電する方向に過電流が流れることを防止することができる。

ここで、トランジスタ１１が少なくともオンしている状態で、二次電池２００を充電する充電電流が流れることにより電圧Ｐ−が低下するのは、トランジスタ１１のオン抵抗による電圧低下が生ずるからである。

保護動作回路９８は、例えば、二次電池２００を短絡電流から保護する動作（短絡保護動作）を行う。例えば、短絡検出回路３８は、電流検出端子９５とグランド端子９２との間の電圧を検出することによって、負荷接続端子６とセル接続端子４との間の電圧Ｐ−を監視する。短絡検出回路３８は、メモリ６０から読み出される閾値電圧データに応じて設定される短絡検出電圧Ｖｓｈｏｒｔ以上の電圧Ｐ−を検知することにより、負荷接続端子５と負荷接続端子６との間の短絡が検出されたとして、短絡検出信号を出力する。短絡検出電圧Ｖｓｈｏｒｔ以上の電圧Ｐ−の検知及び短絡検出信号の出力は、基準電圧４０及び比較器３９によって行われる。

短絡検出信号は、遅延回路４１に入力されてから短絡検出遅延時間ｔｓｈｏｒｔの経過後に遅延回路４１から出力される。短絡検出遅延時間ｔｓｈｏｒｔは、メモリ６０から読み出される遅延時間データに応じて設定される時間である。

遅延回路４１を介して短絡検出信号を検知した論理回路４４は、トランジスタ１２をオフさせるローレベルの制御信号を放電制御端子９４から出力する短絡保護動作を実行する。トランジスタ１２がオフされることにより、トランジスタ１１のオンオフ状態にかかわらず、二次電池２００を放電する方向に短絡電流が流れることを防止することができる。

保護動作回路９８は、保護回路１２０の動作モードを、通常動作モードから過放電保護モードを経由してスタンバイモードに切り替え、スタンバイモードから過放電保護モードを経由して通常動作モードに切り替える機能を備えてもよい。

論理回路４４は、通常動作モードにおいて、トランジスタ１１をオンさせるハイレベルの制御信号を充電制御端子９３から出力し、且つ、トランジスタ１２をオンさせるハイレベルの制御信号を放電制御端子９４から出力する。また、論理回路４４は、通常動作モードにおいて、トランジスタ５０とトランジスタ５３の両方をオフさせる。

過放電保護モードは、上述の過放電保護動作が行われるモードである。論理回路４４は、過放電保護モードにおいて、トランジスタ１２をオフさせる制御信号を放電制御端子９４から出力するとともに、トランジスタ５０をオンさせ且つトランジスタ５３をオフさせる。トランジスタ５０のオンにより、電流検出端子９５は抵抗５１を介して電源端子９１の電源電圧にプルアップされる。電流検出端子９５が電源端子９１の電源電圧にプルアップされることにより、負荷接続端子５と負荷接続端子６との間の電圧がほぼ零ボルトになる。よって、負荷接続端子５，６に接続される不図示の負荷の動作を停止させることができ、二次電池２００から当該負荷に流れる放電電流を抑制することができる。

また、論理回路４４は、過放電保護モードにおいて電流検出端子９５とグランド端子９２との間の電圧を検出することにより、負荷接続端子６とセル接続端子４との間の電圧Ｐ−の検知することによって、負荷接続端子５，６への充電器の接続有無を判定できる。

論理回路４４は、過電流保護モードにおいてスタンバイ閾値電圧Ｖｓｔｂよりも高い電圧Ｐ−が検知された場合、充電器は接続されていないと判定し、保護回路１２０の動作モードを過電流保護モードからスタンバイモードに切り替える。一方、論理回路４４は、過電流保護モードにおいてスタンバイ閾値電圧Ｖｓｔｂよりも低い電圧Ｐ−が検出された場合、充電器は接続されていると判定し、保護回路１２０の動作モードを過電流保護モードからスタンバイモードに切り替えない。スタンバイ閾値電圧Ｖｓｔｂは、例えば、（ＶＤＤ−０．９）又は１／２×ＶＤＤに設定される。ＶＤＤは、電源端子９１の入力電圧を表す。

保護回路１２０の動作モードが過放電保護モードからスタンバイモードに遷移することにより、過放電状態の二次電池２００が保護回路１２０の消費電流により更に放電されることを防止することができる。

例えば、充電器が接続されていない状態で過放電が検出されると、過放電検出とほぼ同時に電流検出端子９５が電源端子９１の電源電圧にプルアップされ、保護回路１２０の動作モードはスタンバイモードに切り替わる。充電器がスタンバイモードで接続されると、保護回路１２０の動作モードは過放電保護モードに切り替わり、二次電池２００が充電器により充電される。そして、過放電復帰電圧Ｖｒｅｌ２以上のセル電圧が過放電検出回路２７により検知された場合、論理回路４４は、トランジスタ１２をオンさせる制御信号を放電制御端子９４から出力し、且つ、トランジスタ５０をオンからオフに切り替える。つまり、保護回路１２０の動作モードは通常動作モードに切り替わる。

また、放電過電流検出信号又は短絡検出信号を検知した論理回路４４は、トランジスタ１２をオフさせるローレベルの制御信号を放電制御端子９４から出力するとともに、トランジスタ５０をオフさせ且つトランジスタ５３をオンさせてもよい。トランジスタ５３のオンにより、電流検出端子９５は抵抗５２を介してグランド端子９２のグランド電圧にプルダウンされる。しかし、放電過電流又は短絡電流が発生するほどの負荷が負荷接続端子５，６に接続されているので、電圧Ｐ−は負荷接続端子５の電圧に引き上げられる。

そして、放電過電流又は短絡電流が発生するほどの負荷が負荷接続端子５，６から取り外される等によって放電過電流又は短絡電流の流れが解消すると、電圧Ｐ−はトランジスタ５３のオンによりグランド端子９２のグランド電圧に引き下げられる。これにより、論理回路４４は、放電過電流保護動作又は短絡保護動作の実行を解除する。つまり、トランジスタ５３が設けられることにより、放電過電流保護動作又は短絡保護動作からの自動復帰が可能となる。

上述の過充電検出電圧Ｖｄｅｔ１又は過充電復帰電圧Ｖｒｅｌ１は、過充電保護動作の要否判定に使用される閾値電圧の一例である。過充電検出電圧Ｖｄｅｔ１又は過充電復帰電圧Ｖｒｅｌ１の設定用の閾値電圧データは、メモリ６０に予め書き込まれる特性データの一例であり、読み書き制御回路８０によってメモリ６０から過充電検出回路２２に読み出される。過放電検出電圧Ｖｄｅｔ２、過放電復帰電圧Ｖｒｅｌ２、放電過電流検出電圧Ｖｄｅｔ３、充電過電流検出電圧Ｖｄｅｔ４、短絡検出電圧Ｖｓｈｏｒｔ、スタンバイ閾値電圧Ｖｓｔｂの設定用の閾値電圧データについても同様である。

したがって、過充電検出電圧Ｖｄｅｔ１の設定用にメモリ６０に書き込まれる閾値電圧データの内容を変えることによって、過充電検出電圧Ｖｄｅｔ１を当該内容に応じた保護電圧値に変更することができる。例えば、過充電検出回路２２又は読み書き制御回路８０は、メモリ６０から読み出される過充電検出電圧Ｖｄｅｔ１の閾値電圧データに基づいて、抵抗２３の抵抗値、抵抗２４の抵抗値、基準電圧２６の電圧値の少なくとも一つを変更することにより、過充電検出電圧Ｖｄｅｔ１を過充電検出電圧Ｖｄｅｔ１の閾値電圧データに設定する閾値電圧設定回路を有する。過充電復帰電圧Ｖｒｅｌ１、過放電検出電圧Ｖｄｅｔ２、過放電復帰電圧Ｖｒｅｌ２、放電過電流検出電圧Ｖｄｅｔ３、充電過電流検出電圧Ｖｄｅｔ４、短絡検出電圧Ｖｓｈｏｒｔ、スタンバイ閾値電圧Ｖｓｔｂについても同様である。

上述の過充電検出遅延時間ｔＶｄｅｔ１は、メモリ６０から読み出される遅延時間データに基づいて、発振器４３とカウンタ４２によって生成される。過充電検出遅延時間ｔＶｄｅｔ１は、過充電検出電圧Ｖｄｅｔ１以上のセル電圧が過充電検出回路２２によって検出されてから過充電保護動作が実行されるまでの時間である。過充電検出遅延時間ｔＶｄｅｔ１の設定用の遅延時間データは、メモリ６０に書き込まれる特性データの一例であり、読み出し制御回路８０によってメモリ６０から論理回路４４又はカウンタ４２に読み出される。過放電検出遅延時間ｔＶｄｅｔ２、放電過電流検出遅延時間ｔＶｄｅｔ３、充電過電流検出遅延時間ｔＶｄｅｔ４、短絡検出遅延時間ｔｓｈｏｒｔの設定用の遅延時間データについても同様である。

なお、短絡検出遅延時間ｔｓｈｏｒｔの設定用の遅延時間データは、読み書き制御回路８０によってメモリ６０から遅延回路４１に読み出されてもよい。

したがって、過充電検出遅延時間ｔＶｄｅｔ１の設定用にメモリ６０に書き込まれる遅延時間データの内容を変えることによって、過充電検出遅延時間ｔＶｄｅｔ１を当該内容に応じた時間に変更することができる。例えば、論理回路４４又はカウンタ４２は、メモリ６０から読み出される過充電検出遅延時間ｔＶｄｅｔ１の遅延時間データに基づいて、カウンタ４２により生成される遅延時間を変更することにより、過充電検出遅延時間ｔＶｄｅｔ１を過充電検出遅延時間ｔＶｄｅｔ１の遅延時間データに設定する遅延時間設定回路を有する。過放電検出遅延時間ｔＶｄｅｔ２、放電過電流検出遅延時間ｔＶｄｅｔ３、充電過電流検出遅延時間ｔＶｄｅｔ４、短絡検出遅延時間ｔｓｈｏｒｔについても同様である。

カウンタ４２は、例えば、複数のフリップフロップが直列に接続された回路を有し、メモリ６０から読み出した遅延時間データに基づいて各フリップフロップの出力点が選択されることによって、複数の異なる遅延時間を生成することができる。カウンタ４２は、発振器４３からのクロックに従って動作する。

なお、遅延回路４１は、メモリ６０から読み出される短絡検出遅延時間ｔｓｈｏｒｔの遅延時間データに基づいて、遅延回路４１内の一次遅れ回路の時定数を変更することにより、短絡検出遅延時間ｔｓｈｏｒｔを短絡検出遅延時間ｔｓｈｏｒｔの遅延時間データに設定する遅延時間設定回路を有してもよい。

保護動作回路９８は、メモリ６０から読み出されるオプション選択データに基づいて、二次電池２００の保護動作を行ってもよい。二次電池２００の保護動作のオプション機能を定めるオプション選択データは、メモリ６０に書き込まれる特性データの一例である。オプション選択データは、読み書き制御回路８０によってメモリ６０から論理回路４４に読み出される。

したがって、論理回路４４は、所定のオプション機能を選択するか否かを、メモリ６０から読み出されるオプション選択データの内容に基づいて、決定することができる。例えば、論理回路４４は、充電許否選択回路４５を有効にするか無効にするかを、メモリ６０から読み出されるオプション選択データの内容に基づいて、決定することができる。

充電許否選択回路４５は、セル電圧が所定値よりも低い二次電池２００に対しての充電（「０Ｖ充電」と呼ばれることがある）の許否を選択するオプション回路の一例である。充電許否選択回路４５は、トランジスタ１１をオフすることによって、二次電池２００に対する充電を禁止し、トランジスタ１１をオンすることによって、二次電池２００に対する充電を許可する。

なお、保護動作回路９８の論理回路４４は、メモリ６０から読み出されるオプション選択データに基づいて、充電許否選択回路４５の充電許否選択機能以外の他のオプション機能を選択するか否かを決定してもよい。例えば、論理回路４４は、メモリ６０から読み出されるオプション選択データに基づいて、パルス充電対応機能を有効にするか無効にするかを決定してもよい。

図２は、電池パック１０１の一例を示す構成図である。電池パック１０１は、二次電池２００と、二次電池２００を保護する保護装置１１１とを備える。保護装置１１１は、トランジスタ１１，１２と、保護回路１２１とを備える。図１の構成及び効果と同様の図２の構成及び効果については、図１の構成及び効果についての上述説明を援用する。

メモリ６０への特性データの書き込み用端子は、充電制御端子９３と放電制御端子９４と電流検出端子９５とを含む複数の保護用端子うち、少なくとも一つの端子と兼用されてもよい。書き込み用端子が二次電池２００の保護用端子と兼用されることにより、保護回路の面積を縮小することができる。

図２の場合、電流検出端子９５は、二次電池２００に流れる電流に応じた検出電圧を入力できるだけでなく、特性データ信号ＤＡＴも入力でき、放電制御端子９４は、二次電池２００の放電を禁止する信号を出力できるだけでなく、クロック信号ＣＬも入力できる。

電流検出端子９５は、電流検出端子９５に入力される電圧を検出する検出部を有するので、当該検出部の一部を特性データ信号ＤＡＴの検出に流用することができ、保護回路の面積を効率的に縮小することができる。放電制御端子９４は、充電制御端子９３よりも低耐圧な端子であるため、放電禁止信号の出力とクロック信号ＣＬの入力とが兼用されても、回路規模の増大を抑えることができる。

なお、メモリ６０への特性データの書き込みに兼用される保護用端子は、図示の組み合わせ形態に限られず、他の組み合わせ形態でもよい。例えば、特性データ信号ＤＡＴが充電制御端子９３に入力され、クロック信号ＣＬが電流検出端子９５に入力されてもよい。

図３は、図１の保護回路１２０の一例を示す構成図である。なお、図３についての以下の説明は、他の実施形態の保護回路（例えば、図２の保護回路１２１）に援用されてもよい。

保護回路１２０は、メモリ６０を備える。メモリ６０は、メモリセル回路６２と、メモリセル回路６２の周辺に位置する周辺回路６３とを備える。メモリセル回路６２は、書き込み用端子から入力される特性データをメモリ素子に書き込む書き込み回路６４と、メモリ素子から特性データを読み出す読み出し回路６５とを備える。周辺回路６３は、書き込み回路６４の書き込み動作又は読み出し回路６５の読み出し動作を制御する論理回路を含む回路である。

保護回路１２０は、図１に示した構成の他に、レギュレータ９９を備える。レギュレータ９９は、電源端子９１に入力される入力電圧ＶＤＤをレギュレートして定電圧ＶＲＥＧを出力する回路である。入力電圧ＶＤＤは、レギュレータ９９に供給されるだけでなく、書き込み回路６４及び保護動作回路９８にも供給される。

読み出し回路６５及び周辺回路６３は、保護回路１２０の通常の動作電圧で動作するため、レギュレータ９９により入力電圧ＶＤＤがレギュレートされて生成された定電圧ＶＲＥＧが、読み出し回路６５及び周辺回路６３に供給される。定電圧ＶＲＥＧは、読み書き制御回路８０にも供給される。

一方、特性データの書き込み動作時、メモリ素子をブレイクダウンさせて書き込みを行うため、書き込み回路６４内のメモリ素子には、保護回路１２０及びメモリ６０の通常の動作電圧よりも高い電圧の印加が必要である。そこで、書き込み回路６４は、レギュレータ９９によって生成される定電圧ＶＲＥＧよりも高い書き込み電圧が供給されることによって、書き込み用端子から入力される特性データをメモリ素子に書き込む。

レギュレータ９９は、電源端子９１からの入力電圧ＶＤＤを定電圧ＶＲＥＧにレギュレートするので、保護回路１２０及びメモリ６０の通常の動作電圧よりも高い書き込み電圧が、電源端子９１から入力されてもよい。書き込み電圧が電源端子９１に入力されても、レギュレータ９９は、電源端子９１から入力される書き込み電圧をレギュレートして定電圧ＶＲＥＧを出力する。これにより、電源端子９１から入力される書き込み電圧を、書き込み回路６４に供給することが可能になり、電源端子９１から入力される書き込み電圧よりも低い定電圧ＶＲＥＧを、読み出し回路６５及び周辺回路６３に供給することが可能になる。また、レギュレータ９９が配置されることにより、書き込み電圧が入力される書き込み専用端子を、電源端子９１とは別に設ける必要がなくなるため、端子数の増加による保護回路１２０の回路規模の拡大を抑えることができる。

図４は、メモリ６０の一例を示す構成図である。メモリ６０は、書き込み電圧が供給される複数の書き込み回路６４と、定電圧ＶＲＥＧが供給される複数の読み出し回路６５と、ＮＯＲゲート（ノアゲート）７３と、シフトレジスタ６６とを有する。ノアゲート７３及びシフトレジスタ６６は、上述の周辺回路６３に含まれる回路である。シフトレジスタ６６は、複数のフリップフロップ（ＦＦ）７４が直列に接続された順序回路を有する。図４では、一つの書き込み回路６４と一つの読み出し回路６５とが一点鎖線で囲まれている。

複数の書き込み回路６４は、それぞれ、スイッチ６８と、メモリ素子６９と、スイッチ７０とが直列に接続される回路を有する。スイッチ６８は、書き込み電圧の供給経路とメモリ素子６９との間に配置され、スイッチ７０は、シフトレジスタ６６のフリップフロップ７４の出力部とメモリ素子６９との間に配置される。例えば、スイッチ６８は、ＰチャネルＭＯＳＦＥＴであり、メモリ素子６９は、ＯＴＰ素子であり、スイッチ７０は、ＮチャネルＭＯＳＦＥＴである。

複数の読み出し回路６５は、それぞれ、センスラッチ回路６７と、スイッチ７１と、定電流源７２とを有する。例えば、センスラッチ回路６７は、フリップフロップであり、スイッチ７１は、ＮチャネルＭＯＳＦＥＴである。

読み書き制御回路８０は、特性データを搬送する特性データ信号ＤＡＴを、特性データ内部信号ＤＡＴＡに変換し、外部からのクロック信号ＣＬを、クロック内部信号ＣＬＫに変換する。また、読み書き制御回路８０は、特性データ信号ＤＡＴとクロック信号ＣＬとに基づいて、特性データをメモリ素子６９に書き込むことを指令するライト信号（ＷＲＩＴＥ）を生成する。また、読み書き制御回路８０は、入力電圧ＶＤＤが所定の起動電圧を超えた時に、メモリ素子６９から特性データを読み出すことを指令するリード信号（ＲＥＡＤ）を生成する。

次に、図４の構成での書き込み動作の一例を、図５を参照して説明する。図５は、図２，３，４の構成での書き込み動作の一例を示すタイミングチャートである。

初期状態では、ＲＥＡＤとＷＲＩＴＥのレベルがいずれもローレベルである（ＲＥＡＤ＝ＷＲＩＴＥ＝Ｌ）。この場合、スイッチ６８のゲート電位Ａは、ハイレベルであるため、スイッチ６８はオフする。シフトレジスタ６６の各フリップフロップ７４の出力電位Ｂは、ハイレベルであるため、スイッチ７０はオフする。したがって、初期状態では、メモリ素子６９の状態は、特性データが書き込まれていない未書き込み状態である。

書き込み動作が行われる場合、入力電圧ＶＤＤは、通常の動作電圧（例えば３．６Ｖ）から書き込み電圧（例えば９Ｖ）に上昇する。入力電圧ＶＤＤが書き込み電圧に上昇すると、過充電が過充電検出回路２２によって検出される。これにより、充電制御端子９３からトランジスタ１１のゲートに対して出力される制御信号は、トランジスタ１１をオンさせるハイレベルからトランジスタ１１をオフさせるローレベルに変化する。一方、放電制御端子９４からトランジスタ１２のゲートに対して出力される制御信号は、ハイレベルのままである。

特性データ内部信号ＤＡＴＡとクロック内部信号ＣＬＫとが、読み書き制御回路８０からシフトレジスタ６６に入力されると、各フリップフロップ７４は、入力される特性データ内部信号ＤＡＴＡに応じて、ローレベルを出力する。

メモリ素子６９への特性データの書き込み許可期間では、ＲＥＡＤのレベルがローレベル（ＲＥＡＤ＝Ｌ）であり、ＷＲＩＴＥのレベルがハイレベル（ＷＲＩＴＥ＝Ｈ）であるため、スイッチ６８のゲート電位Ａは、ローレベルである。書き込み許可期間では、スイッチ６８はオン、スイッチ７１はオフ、スイッチ７０はオンする。

書き込み許可期間においてシフトレジスタ６６の出力電位Ｂがローレベルである場合、メモリ素子６９に書き込み電圧が印加され、オフ状態のメモリ素子６９に電流が流れる。これにより、電子がメモリ素子６９の浮遊ゲートにトラップされ、メモリ素子６９がオン状態となる（特性データがメモリ素子６９に書き込まれる）。

これに対し、書き込み許可期間においてシフトレジスタ６６の出力電位Ｂがハイレベルである場合、スイッチ６８，７０はオンしているが、メモリ素子６９のドレイン−ソース間の電圧はほぼ零ボルトであるため、電流はメモリ素子６９には流れない。つまり、メモリ素子６９のオフ状態が維持される（特性データがメモリ素子６９に書き込まれない）。

読み書き制御回路８０は、ＷＲＩＴＥのレベルをローレベルに切り替えることにより、スイッチ７０をオフさせる。これにより、書き込み許可期間が終了する。

次に、図４の構成での読み出し動作の一例を説明する。

読み出し動作が行われる場合、入力電圧ＶＤＤは、通常の動作電圧（例えば３．６Ｖ）である。読み書き制御回路８０は、ＲＥＡＤのレベルをハイレベルに切り替えることにより、スイッチ６８のゲート電位Ａを、ローレベルにする。つまり、メモリ素子６９からの特性データの読み出し期間では、スイッチ６８はオン、スイッチ７１はオン、スイッチ７０はオフする。

読み出し期間において特性データがメモリ素子６９に書き込まれていない場合、センスラッチ回路６７は、ローレベルのメモリ出力電位Ｄをラッチする。読み出し期間において特性データがメモリ素子６９に書き込まれている場合、センスラッチ回路６７は、ハイレベルのメモリ出力電位Ｄをラッチする。

読み書き制御回路８０は、ＲＥＡＤのレベルをローレベルに切り替えることにより、ゲート電位Ａをハイレベルに切り替え、スイッチ６８をオフさせる。これにより、読み出し期間が終了する。

図１，２，４に示されるように、メモリ６０は、特性データの書き込み後に書き込みを防止する書き込み防止回路６１を有してもよい。書き込み防止回路６１による書込み防止動作によって、メモリ６０に格納される特性データの書き換えを防止することができる。また、全メモリ素子６９のうち、一部のメモリ素子６９に特性データが書き込まれ、残りのメモリ素子６９に特性データが書き込まれていない場合、特性データが書き込まれていない残りのメモリ素子６９に書き込まれることを防止することができる。

例えば図４に示されるように、書込み防止回路６１は、書き込み回路６４及び読み出し回路６５と同じ回路構成を有し、保護ビット７７を有する。読み書き制御回路８０からのＷＲＩＴＥに基づいて、メモリ素子６９への特性データの書き込みの最後に、保護ビット７７にデータが書き込まれる。書き込み防止回路６１は、保護ビット７７にデータが書き込まれた後、メモリ素子６９への特性データの書き込みを不能にするライトロック信号を読み書き制御回路８０に対して出力する。読み書き制御回路８０は、ライトロック信号が入力されると、例えばＷＲＩＴＥのレベルをローレベルに固定する。これにより、特性データのメモリ素子６９への書き込みが不能になる。読み書き制御回路８０は、ライトロック信号が入力されると、ＷＲＩＴＥのレベルをローレベルに固定するとともに、特性データ信号ＤＡＴとクロック信号ＣＬの少なくとも一方を含む書き込み信号を無効化してもよい。

図６は、読み書き制御回路８０の一例を示す構成図である。ライトロック信号（ＷＲＬＯＣＫ）は、書き込み防止回路６１のセンスラッチ回路６７の出力点Ｃ（図４参照）から出力される。ライトイネーブル信号（ＷＲＥＮＡＢＬＥ）は、入力電圧ＶＤＤが通常の動作電圧のときにはローレベルとなり、入力電圧ＶＤＤが書き込み電圧のときにはハイレベルとなる。

読み書き制御回路８０は、特性データ信号ＤＡＴが入力されるコンパレータ８１と、クロック信号ＣＬが入力されるコンパレータ８２とを有する。また、読み書き制御回路８０は、特性データ信号ＤＡＴとクロック信号ＣＬとライトロック信号ＷＲＬＯＣＫとライトイネーブル信号ＷＲＥＮＡＢＬＥとに基づいて、特性データ内部信号ＤＡＴＡとクロック内部信号ＣＬＫとライト信号ＷＲＩＴＥとを生成する読み書き論理回路を有する。この読み書き論理回路は、例えば、インバータ８３，８４，８７，８８と、ＮＡＮＤゲート８５，８６，８９と、フリップフロップ９０とを有する。

入力電圧ＶＤＤが書き込み電圧に等しく且つデータが保護ビット７７に書き込まれていない場合、ＷＲＬＯＣＫのレベルは出力点Ｃのローレベルによってローレベルになり、ＷＲＥＮＡＢＬＥのレベルはハイレベルになる。この場合、インバータ８４及びＮＡＮＤゲート８９によってフリップフロップ９０のリセット端子Ｒにはローレベルの信号が入力されるので、フリップフロップ９０は動作する。特性データ信号ＤＡＴとクロック信号ＣＬとの組み合わせに基づいてハイレベルのＷＲＩＴＥが上述の通り出力される。これにより、メモリ素子６９への書き込みが可能となる。

一方、入力電圧ＶＤＤが書き込み電圧に等しく且つデータが保護ビット７７に書き込まれている場合、ＷＲＬＯＣＫのレベルは出力点Ｃのハイレベルによってハイレベルになり、ＷＲＥＮＡＢＬＥのレベルはハイレベルになる。この場合、インバータ８４及びＮＡＮＤゲート８９によってフリップフロップ９０のリセット端子Ｒにはハイレベルの信号が入力されるので、フリップフロップ９０は動作しない。つまり、フリップフロップ９０のＱ端子から出力されるＷＲＩＴＥはローレベルに固定される。また、ＮＡＮＤゲート８５，８６にローレベルの信号が入力されるため、インバータ８７から出力される特性データ内部信号ＤＡＴＡもインバータ８８から出力されるクロック内部信号ＣＬＫもローレベルで固定される。よって、フリップフロップ９０のＱ端子から出力されるＷＲＩＴＥはローレベルに固定される。これにより、メモリ素子６９への書き込みが禁止される。

以上、電池保護回路及び電池保護装置、並びに電池パックを実施形態により説明したが、本発明は上記実施形態に限定されるものではない。他の実施形態の一部又は全部との組み合わせや置換などの種々の変形及び改良が、本発明の範囲内で可能である。

例えば、電池保護回路又は電池保護装置は、電池パック以外の他の使用形態で使用されてもよい。例えば、電池保護回路又は電池保護装置は、電池パックに内蔵されずに、対象製品に取り付けられてもよい。

また、特性データをメモリに書き込むための書き込み方式は、上述のような二線式に限られず、二線式以外（例えば、一線式又は三線式）でもよい。したがって、特性データの書き込みに兼用される保護用端子の個数は、二つに限られず、一つでも三つでもよい。

１４ データ入力端子
１５ クロック入力端子
２１ 異常検出回路
２２ 過充電検出回路
２７ 過放電検出回路
３２ 放電過電流検出回路
３５ 充電過電流検出回路
３８ 短絡検出回路
４４ 論理回路
６０ メモリ
６１ 書き込み防止回路
６２ メモリセル回路
６３ 周辺回路
６４ 書き込み回路
６５ 読み出し回路
６６ シフトレジスタ
６９ メモリ素子
７４ フリップフロップ
７７ 保護ビット
８０ 読み書き制御回路
９８ 保護動作回路
９９ レギュレータ
１００，１０１ 電池パック
１１０，１１１ 電池保護装置
１２０，１２１ 電池保護回路

Claims (19)

1. ＣＰＵを備えずに、二次電池を保護する電池保護回路であって、
   前記電池保護回路の保護特性を定める特性データを書き込み可能な不揮発性メモリと、
   前記不揮発性メモリから読み出される前記特性データに基づいて、前記二次電池の保護動作を行う保護動作回路とを備える、電池保護回路。
2. 電源端子と、前記電源端子に入力される入力電圧をレギュレートして定電圧を出力するレギュレータとを備える、請求項１に記載の電池保護回路。
3. 前記不揮発性メモリは、前記特性データをメモリ素子に書き込む書き込み回路と、前記特性データをメモリ素子から読み出す読み出し回路とを有する、請求項２に記載の電池保護回路。
4. 前記レギュレータは、前記電源端子に入力される前記書き込み電圧をレギュレートして前記定電圧を出力する、請求項２又は３に記載の電池保護回路。
5. 前記定電圧が供給され、前記特性データの読み書きを制御する読み書き制御回路を備える、請求項２から４のいずれか一項に記載の電池保護回路。
6. 前記二次電池の充電を禁止する信号を出力する充電制御端子と、
   前記二次電池の放電を禁止する信号を出力する放電制御端子と、
   前記二次電池に流れる電流に応じた検出電圧が入力される電流検出端子とを備え、
   前記充電制御端子と前記放電制御端子と前記電流検出端子のうち少なくとも一つの端子から入力される前記特性データが、前記不揮発性メモリに書き込まれる、請求項１から５のいずれか一項に記載の電池保護回路。
7. 前記不揮発性メモリは、前記特性データの書き込み後に書き込みを防止する書き込み防止回路を有する、請求項１から６のいずれか一項に記載の電池保護回路。
8. 前記特性データは、前記保護動作の要否判定に使用される閾値電圧を定める閾値電圧データ、前記閾値電圧を検出してから前記保護動作を実行するまでの遅延時間を定める遅延時間データ、前記保護動作のオプション機能を定めるオプション選択データのうち、少なくとも一種以上を含む、請求項１から７のいずれか一項に記載の電池保護回路。
9. 前記二次電池の残量検知機能を有さない、請求項１から８のいずれか一項に記載の電池保護回路。
10. 請求項１から９のいずれか一項に記載の電池保護回路と、
    前記二次電池の充電経路を遮断可能な充電経路遮断部と、
    前記二次電池の放電経路を遮断可能な放電経路遮断部とを備える、電池保護装置。
11. 請求項１０に記載の電池保護装置と、前記二次電池とを備える、電池パック。
12. ＣＰＵを備えずに、二次電池を保護する電池保護ＩＣであって、
    前記電池保護ＩＣの保護特性を定める特性データを書き込み可能な不揮発性メモリと、
    前記不揮発性メモリから読み出される前記特性データに基づいて、前記二次電池の保護動作を行う保護動作回路とを備える、電池保護ＩＣ。
13. 電源端子と、前記電源端子に入力される入力電圧をレギュレートして定電圧を出力するレギュレータとを備える、請求項１２に記載の電池保護ＩＣ。
14. 前記不揮発性メモリは、前記特性データをメモリ素子に書き込む書き込み回路と、前記特性データをメモリ素子から読み出す読み出し回路とを有する、請求項１３に記載の電池保護ＩＣ。
15. 前記レギュレータは、前記電源端子に入力される前記書き込み電圧をレギュレートして前記定電圧を出力する、請求項１３又は１４に記載の電池保護ＩＣ。
16. 前記定電圧が供給され、前記特性データの読み書きを制御する読み書き制御回路を備える、請求項１３から１５のいずれか一項に記載の電池保護ＩＣ。
17. 前記二次電池の充電を禁止する信号を出力する充電制御端子と、
    前記二次電池の放電を禁止する信号を出力する放電制御端子と、
    前記二次電池に流れる電流に応じた検出電圧が入力される電流検出端子とを備え、
    前記充電制御端子と前記放電制御端子と前記電流検出端子のうち少なくとも一つの端子から入力される前記特性データが、前記不揮発性メモリに書き込まれる、請求項１２から１６のいずれか一項に記載の電池保護ＩＣ。
18. パッケージ後に前記特性データが前記不揮発性メモリに書き込まれ、パッケージによって生ずる保護特性の変動を抑制可能な、請求項１２から１７のいずれか一項に記載の電池保護ＩＣ。
19. 基板実装後に前記特性データが前記不揮発性メモリに書き込まれ、基板実装によって生ずる保護特性の変動を抑制可能な、請求項１２から１８のいずれか一項に記載の電池保護ＩＣ。

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