JP5897866B2

JP5897866B2 - 電源回路、及び液晶表示装置

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Publication number: JP5897866B2
Application number: JP2011230432A
Authority: JP
Inventors: 佐藤　公信; 公信佐藤
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2011-10-20
Filing date: 2011-10-20
Publication date: 2016-04-06
Anticipated expiration: 2031-10-20
Also published as: JP2013089107A

Description

本発明は、デジタル設定が可能な電源回路、及びこの電源回路を有する液晶表示装置に関するものである。

近年、外部のプロセッサからのコマンドを受けてデバイスに電圧を供給する電源回路において、コマンドを受信するためのデジタルインタフェースとしてＩ^２Ｃ（Inter-Integrated Circuit）やＳＰＩ（System Packet Interface）等が利用されている。

このような電源回路は、デジタルインタフェースを介して所定のコマンドが入力されることにより、その動作機能や動作範囲、動作形態をソフトウェア的に切り換えることが可能である。例えば、デジタルインタフェースに与えるコマンドによって、可変出力のレギュレータの出力電圧のオン／オフや、出力電圧の設定値を切り換える。

上記の技術に関連して、入力されるコマンドの誤認識に起因して、電源回路、或いは電圧供給先のデバイスが誤動作するのを回避するための電源回路が開示・提案されている（例えば特許文献１参照）。

特開２０１０−２０５８０号公報

しかしながら、デジタルインタフェースを介してデジタル設定を行う電源回路は、コマンドを送信する周辺部品（例えばマイコン）を接続する必要があった。また、電源起動の度にコマンドを電源回路へ送信する必要であった。

また、アナログ方式の電源回路を用いた電子装置において、デジタル方式の電源回路を用いた仕様に変更する場合、デジタルインタフェースやコマンドを送信する周辺部品が存在しないため、電子装置のシステム全体を見直す必要があった。

本発明は、本願の発明者により見出された上記の問題点に鑑み、デジタル設定可能な電源回路であって、コマンド送信用の周辺部品によるデジタル設定を電源起動の度に行う必要がなく、またアナログ方式の電源回路の代替として用いることが可能な電源回路、及びこの電源回路を有する液晶表示装置を提供することを目的とする。

上記目的を達成するために、本発明に係る電源回路は、デジタルデータにより動作設定を行う電源回路であって、前記動作設定を行うための設定情報を記録する不揮発性の記録媒体を含む記録部と、前記記録部に対して前記設定情報の記録／変更を行うためのデジタル信号を入力するインタフェース部と、前記記録部より前記設定情報を読み出して前記電源回路に対する動作設定を行う制御部と、を備えたことを特徴とする構成（第１の構成）とされている。

なお、上記第１の構成から成る電源回路は、前記制御部が、前記記録部より読み出した前記設定情報に対して予め定められたチェック処理を行うことを特徴とする構成（第２の構成）にするとよい。

また、上記第２の構成から成る電源回路は、前記制御部が、前記チェック処理においてエラーが検出された場合に前記電源回路を停止状態へ移行させることを特徴とする構成（第３の構成）にするとよい。

また、上記第３の構成から成る電源回路は、前記電源回路が、揮発性の記録媒体である第１レジスタを備え、前記制御部は、前記チェック処理として、前記記録部より読み出した前記設定情報を前記第１レジスタに記録した後に再び前記記録部より前記設定情報を読み出し、読み出した該設定情報と前記第１レジスタに記録されている前記設定情報とが一致するか否かを判定し、一致しない場合に前記エラーが検出されたとみなすことを特徴とする構成（第４の構成）にするとよい。

また、上記第４の構成から成る電源回路は、揮発性の記録媒体である第２レジスタを備え、前記制御部は、前記チェック処理として、前記判定の結果一致した前記設定情報を前記第２レジスタに記録し、前記第１レジスタに記録されている前記設定情報と前記第２レジスタに記録されている前記設定情報とが一致するか否かを予め定められた時間間隔で判定し、一致しない場合に前記エラーが検出されたとみなすことを特徴とする構成（第５の構成）にするとよい。

また、上記第５の構成から成る電源回路は、前記制御部が、前記チェック処理として、パリティビットまたはチェックサムを用いた誤り検出を行うことを特徴とする構成（第６の構成）にするとよい。

また、上記第６の構成から成る電源回路は、前記制御部が、前記チェック処理として、前記設定情報に含まれる設定値が予め定められる範囲を超えるか否かを判定する範囲チェックを行うことを特徴とする構成（第７の構成）にするとよい。

また、上記第７の構成から成る電源回路は、前記記録部が、前記電源回路に接続される外部装置に応じて設定値を変更する必要のない前記設定情報を記録する第１記録部と、該外部装置に応じて設定値を変更する必要のある前記設定情報を記録する第２記録部と、を含むことを特徴とする構成（第８の構成）にするとよい。

また、上記第８の構成から成る電源回路は、液晶表示装置への電圧供給を行う出力部を備え、第１記録部は前記液晶表示装置に対するドライバ駆動電圧の供給動作に用いられる前記設定情報を記録し、第２記録部は前記液晶表示装置に対するコモン電圧の供給動作に用いられる前記設定情報を記録することを特徴とする構成（第９の構成）にするとよい。

また、本発明に係る液体表示装置は、前記ドライバ駆動電圧を受けて動作するソースドライバ及びゲートドライバと前記コモン電圧を受けて動作する液晶表示パネルとを有する表示部と、前記表示部に電力供給を行う第９の構成の電源回路とを有することを特徴とする構成（第１０の構成）にするとよい。

本発明によれば、デジタル設定可能な電源回路であって、電源起動の度に周辺部品によるデジタル設定を行う必要のない電源回路を提供することができる。このため、アナログ方式の設定値固定型の電源回路が搭載されたセットを、デジタル方式の電源回路を用いた仕様に変更する場合に、セット全体のシステムを変更する必要がない。

また本実施形態によれば、設定情報に対するチェック処理を起動時に行い、さらに起動後においても周期的に行う。このため、サージ等により設定情報が破損したとしても、装置が誤動作する事態を回避することができる。

本発明に係る電源回路を含んだ液晶表示装置を示すブロック図本発明に係る設定情報を示すテーブル図本発明に係る電源起動処理を示すフロー図

＜液晶表示装置＞
図１は、本発明の電源回路を含む液晶表示装置の一構成例を示す図である。本構成例の液晶表示装置１は、電源回路１０と、ＴＣＯＮ３０と、表示部４０と、を有する。

電源回路１０は、入力電圧ＶＩＮ（例えば５Ｖ）を受けて表示部４０への電力供給（ソース電圧ＡＶＤＤ、ゲート電圧ＶＯＮ、コモン電圧ＶＣＯＭ等）を行う。

ＴＣＯＮ３０は、表示部４０の表示タイミングをとるためのロジック回路であり、シフトクロック等に必要なパルスを供給するタイミングコントローラである。

表示部４０は、電源回路１０から供給される電圧に応じて任意の文字や画像を表示する。表示部４０は少なくとも、ＬＣＤパネル４１、ソースドライバ４２、及びゲートドライバ４３を含む構成となっている。ソースドライバ４２／ゲートドライバ４３は、ＬＣＤパネル４１（液晶表示パネル）の各画素に配置されたトランジスタのＯＮ／ＯＦＦを制御することにより、液晶分子に電圧を印加する。

＜電源回路＞
電源回路１０は、ＣＰＵ１１（制御部、第１記録部）と、ＯＳＣ１２と、保護回路１３と、ＥＥＰＲＯＭ１４ａ及び１４ｂ（記録部）と、ＡＶＤＤ出力回路１５（出力部）と、ＶＯＮ出力回路１６（出力部）と、ＶＣＯＭ出力回路１７（出力部）と、ソフトスタート制御回路１８ａ及び１８ｂと、レジスタ１９ａ〜１９ｇ（第２記録部）と、インタフェース部２０と、を集積化したモノリシック半導体集積回路装置である。

また、電源回路１０は、外部との電気的な接続を確立するために、外部端子Ｔ１〜Ｔ４を有する。外部端子Ｔ１（入力端子）は、デジタル信号の入力端子である。外部端子Ｔ２は、ＡＶＤＤの出力端子である。外部端子Ｔ３は、ＶＯＮの出力端子である。外部端子Ｔ４は、ＶＣＯＭの出力端子である。

ＣＰＵ（Central Processing Unit）１１は、データの演算処理を行うロジック回路である。ＣＰＵ１１は、電源回路１０の各部動作を統括的に制御する。またＣＰＵ１１はその内部に、後述するロジックデータ（設定情報）を一時的に記録するテンポラリレジスタ（第１レジスタ）を有する。

ＯＳＣ（Oscillator）１２は、ＣＲ発振回路等により、電源回路１０が有する電子回路を動作させるためのクロック信号を生成して出力する。

保護回路１３は、電源回路１０に含まれる各電源の電圧を監視し、電圧が予め定められた閾値を下回る時間が所定時間を超えたこと（＝タイムアウト）が検知された場合に、全ての電源を停止させる。また保護回路１３は、タイムアウトが発生したか否かを判定するための判定時間を、電源毎に設定する設定機能を有する。

ＥＥＰＲＯＭ１４ａ及び１４ｂは、ＣＰＵ１１が実行するシステムプログラムや、電源回路１０の各部の動作設定を行うための設定値を示すロジックデータ等を記録した、不揮発性半導体メモリである。本実施形態では、図１に示すように、２つのＥＥＰＲＯＭ１４ａ及び１４ｂが電源回路１０に設けられている。

ＥＥＰＲＯＭ１４ａ（第１記録部）は、電源回路１０の内部構成に応じて設定値を調整したロジックデータである第１ロジックデータを記録する。第１ロジックデータには例えば、ＡＶＤＤ出力回路１５またはＶＯＮ出力回路１６の出力電圧や、ソフトスタート制御回路１８のソフトスタート時間等が含まれる。第１ロジックデータは、電源回路１０が含まれる基板の組み立て工程等において、ＥＥＰＲＯＭ１４ａに記録される。

ＥＥＰＲＯＭ１４ｂ（第２記録部）は、電源回路１０に外部接続される装置（本実施形態では表示部４０）に応じて設定値を調整したロジックデータである第２ロジックデータを記録する。第２ロジックデータには例えば、ＶＣＯＭ出力回路１７の出力電圧等が含まれる。第２ロジックデータは、電源回路１０が含まれる装置（本実施形態では液晶表示装置１）の調整工程等において、ＥＥＰＲＯＭ１４ｂに記録される。

図２は、第１ロジックデータの一例を示したテーブル図である。本実施形態の第１ロジックデータには、設定項目として、パリティビット、ＡＶＤＤ出力電圧、ＶＯＮ出力電圧、ＯＳＣ周波数、ＡＶＤＤソフトスタート時間、ＶＯＮソフトスタート時間等が含まれている。各設定項目に対しては、レジスタマップ、ビット数、及び設定値（左から１６進数表記、２進数表記、１０進数及び単位表記）が関連付けられている。

ＡＶＤＤ出力回路１５は、ソースドライバ４２に対してソース電圧ＡＶＤＤを印加する。なお印加するソース電圧ＡＶＤＤの大きさは、レジスタ１９ｃに記録されている設定値に基づいて決定される。

ＶＯＮ出力回路１６は、ゲートドライバ４３に対してゲート電圧ＶＯＮを印加する。なお印加するゲート電圧ＶＯＮの大きさは、レジスタ１９ｄに記録されている設定値に基づいて決定される。

ＶＣＯＭ出力回路１７は、ＬＤＣパネル４１を形成する全ての画素に共通のコモン電極に対してコモン電圧ＶＣＯＭを印加する。なお印加するコモン電圧ＶＣＯＭの大きさは、レジスタ１９ｅに記録されている設定値に基づいて決定される。

ソフトスタート制御回路１８ａ及び１８ｂは、ＡＶＤＤ出力回路１５及びＶＯＮ出力回路１６の出力電圧が急峻に変化してオーバーシュートが発生するのを回避するための回路である。ソフトスタート制御回路１８ａ及び１８ｂは、レジスタ１９ｄ及び１９ｆから読み出されたソフトスタート時間に基づき段階的に出力電圧を変化させるよう、ＡＶＤＤ出力回路１５及びＶＯＮ出力回路１６を制御する。

レジスタ１９ａ〜１９ｇは、各装置の動作に用いられる設定値を記録する揮発性の記録媒体である。本実施形態では、図１に示すように、レジスタ１９ａ〜レジスタ１９ｇの７つのレジスタを有する構成を例示している。各レジスタ１９ａ〜１９ｇは、ＯＳＣ１２〜ソフトスタート制御回路１８の動作に用いられる設定値を記録するのに用いられる。

インタフェース部２０は、Ｉ^２Ｃバス等を介して外部の装置と通信を行うためのインタフェースである。インタフェース部２０は例えば、ＴＣＯＮ３０よりデジタル信号を入力するのに用いられる。また例えば、ＥＥＰＲＯＭ１４ａ及び１４ｂにロジックデータを記録するための制御信号を、不図示のマイコン等から入力するのに用いられる。

次に、電源回路１０の電源起動時の処理フローについて、図３のフローチャートを参照しながら説明する。本フローチャートで例示する処理は、ユーザ操作等により液晶表示装置１の電源が投入され、ＵＶＬＯ（Under Voltage Lock Out）が解除されることにより開始される。

なお以下では、ＥＥＰＲＯＭ１４ａに記録された第１ロジックデータの読み出し及び設定について説明するが、ＥＥＰＲＯＭ１４ｂに記録された第２ロジックデータの読み出し及び設定についても、同様の処理順序により、並行ないしは順次実施するものとする。

本処理の開始後、まずＣＰＵ１１は、ＥＥＰＲＯＭ１４ａより第１ロジックデータを読み出す（ステップＳ１１）。

第１ロジックデータが読み出されると、次にＣＰＵ１１は、第１ロジックデータのパリティチェックを行う（ステップＳ１２）。なおパリティチェックは、図２に示すパリティビットを用いて行う。

パリティチェックの結果、エラーが検知された場合、ＣＰＵ１１は電源回路１０を待機状態へ移行させる。なおこの待機状態は、例えば液晶表示装置１の電源が再起動されるまで継続される。

パリティチェックの結果、エラーが検知されなかった場合、次にＣＰＵ１１は、ＣＰＵ１１の内部に有するテンポラリレジスタに、読み出した第１ロジックデータを記録する（ステップＳ１３）。

次にＣＰＵ１１は、ＥＥＰＲＯＭ１４ａより、再度第１ロジックデータを読み出す。なお、ここで読み出す第１ロジックデータは、ステップＳ１１で読み出したデータと同一のデータである。

第１ロジックデータが読み出されると、次にＣＰＵ１１は、テンポラリレジスタに記録されている第１ロジックデータと、再度読み出した第１ロジックデータとを比較し、一致するか否かを判定する（ステップＳ１５）。一致しない場合、ＣＰＵ１１は電源回路１０を待機状態へ移行させる。

一致する場合、次にＣＰＵ１１は、一致した第１ロジックデータに含まれる各設定値を参照し、各設定値が予め定められた範囲内であるか否かを、設定値毎に判定する（ステップＳ１６）。なおこの範囲を示す情報は、例えばＣＰＵ１１が実行する制御プログラムの内部に予め組み込まれているものとする。

予め定められた範囲を超える設定値が一つでも検出された場合、ＣＰＵ１１は、電源回路１０を待機状態へ移行させる。予め定められた範囲を超える設定値が検出されなかった場合、ＣＰＵ１１は、第１ロジックデータに含まれる各設定値を、レジスタ１９ａ〜１９ｇに記録する（ステップＳ１７）。例えば、ＡＶＤＤの出力電圧を示す設定値であればレジスタ１９ｃに記録し、ＶＯＮの出力電圧を示す設定値であればレジスタ１９ｅに記録する。

次にＣＰＵ１１は、ＡＶＤＤ出力回路１５及びＶＯＮ出力回路１６を起動し、各電圧の出力を開始する（ステップＳ１８）。なお起動後も、各レジスタ１９に記録された設定値は保持される（ステップＳ１９）。

次にＣＰＵ１１は、テンポラリレジスタに記録されている第１ロジックデータの値と、各レジスタ１９ａ〜１９ｇに記録されている設定値とを比較し、それぞれについて一致するか否かを判定する。

一致しない設定値が検知された場合、ＣＰＵ１１は、各レジスタ１９ａ〜１９ｇを初期化した後、電圧の出力を停止するよう各部を制御して電源を遮断し、本処理を終了する。設定値が一致する場合、ＣＰＵ１１は、所定時間毎にステップＳ２０の比較処理を繰り返し行う。

なお、比較処理を行うタイミングとしては、例えばＤＣ／ＤＣのスイッチング周期と同期して比較処理を行う。またこの比較処理は、電源回路１０がなんらかの要因により動作停止するまで継続する。

以上に説明した本実施形態によれば、ＣＰＵ１１が、電源起動時にＥＥＰＲＯＭ１４よりロジックデータを読み出してレジスタ１９ａ〜１９ｇに設定する。このため、起動の度に電源回路１０へ設定コマンドを送信するマイコン等を、電源回路１０に外部接続する必要がない。従って、アナログ方式の設定値固定型の電源回路が搭載されたセットにおいて、デジタル方式の電源回路を用いた仕様に変更する場合に、セット全体のシステムを変更する必要がない。

また本実施形態によれば、ロジックデータの誤り検出を起動時に行い、さらに起動後において、周期的にロジックデータとレジスタ設定値との比較を行う。これにより、例えばサージ等によりレジスタ設定値が破損したとしても、装置が誤動作するのを回避することができる。
＜その他の変形例＞

なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

また上記実施形態では、パリティビットを用いてロジックデータの誤り検出を行っているが、誤り検出に用いる手法はこれに限定されるものではなく、本発明の主旨を逸脱しない範囲で変更可能である。例えば、８ビットのチェックサムをロジックデータに含めることにより、チェックサムを用いた誤り検出を行う形態でもよい。

本発明は、マイクロプロセッサ、画像処理プロセッサ、マルチメディアプロセッサ、ＩＰコア、パーソナルコンピュータ、ネットワークサーバ、モバイル機器、ゲーム機、ＰＤＡなどの装置において電源回路の汎用性向上を図る上で有用な技術である。

１液晶表示装置
１０電源回路
１１ＣＰＵ（制御部、第１レジスタ）
１２ＯＳＣ
１３保護回路
１４ａ、１４ｂＥＥＰＲＯＭ（記録部）
１５ＡＶＤＤ出力回路（出力部）
１６ＶＯＮ出力回路（出力部）
１７ＶＣＯＭ出力回路（出力部）
１８ａ、１８ｂソフトスタート制御回路
１９ａ〜１９ｇレジスタ（第２レジスタ）
２０インタフェース部
３０ＴＣＯＮ
４０表示部
４１ＬＣＤパネル（液晶表示パネル）
４２ソースドライバ
４３ゲートドライバ
Ｔ１外部端子（入力端子）
Ｔ２〜Ｔ４外部端子（出力端子）

Claims

デジタルデータにより動作設定を行う電源回路であって、
前記動作設定を行うための設定情報を記録する不揮発性の記録媒体を含む記録部と、
前記記録部に対して前記設定情報の記録／変更を行うためのデジタル信号を入力するインタフェース部と、
前記記録部より前記設定情報を読み出して前記電源回路に対する動作設定を行う制御部と、を備え、
前記制御部は、前記記録部より読み出した前記設定情報に対して予め定められたチェック処理を行い、
前記制御部は、前記チェック処理においてエラーが検出された場合に前記電源回路を停止状態へ移行させ、
前記電源回路は、揮発性の記録媒体である第１レジスタを備え、
前記制御部は、前記チェック処理として、前記記録部より読み出した前記設定情報を前記第１レジスタに記録した後に再び前記記録部より前記設定情報を読み出し、読み出した該設定情報と前記第１レジスタに記録されている前記設定情報とが一致するか否かを判定し、一致しない場合に前記エラーが検出されたとみなすこと
を特徴とする電源回路。
前記電源回路は、揮発性の記録媒体である第２レジスタを備え、
前記制御部は、前記チェック処理として、前記判定の結果一致した前記設定情報を前記第２レジスタに記録し、前記第１レジスタに記録されている前記設定情報と前記第２レジスタに記録されている前記設定情報とが一致するか否かを予め定められた時間間隔で判定し、一致しない場合に前記エラーが検出されたとみなすこと
を特徴とする請求項１に記載の電源回路。
前記制御部は、前記チェック処理として、パリティビットまたはチェックサムを用いた誤り検出を行うこと
を特徴とする請求項２に記載の電源回路。
前記制御部は、前記チェック処理として、前記設定情報に含まれる設定値が予め定められる範囲を超えるか否かを判定する範囲チェックを行うこと
を特徴とする請求項３に記載の電源回路。
前記記録部は、前記電源回路に接続される外部装置に応じて設定値を変更する必要のない前記設定情報を記録する第１記録部と、該外部装置に応じて設定値を変更する必要のある前記設定情報を記録する第２記録部と、を含むこと
を特徴とする請求項４に記載の電源回路。
前記電源回路は、液晶表示装置への電圧供給を行う出力部を備え、
第１記録部は、前記液晶表示装置に対するドライバ駆動電圧の供給動作に用いられる前記設定情報を記録し、
第２記録部は、前記液晶表示装置に対するコモン電圧の供給動作に用いられる前記設定情報を記録すること
を特徴とする請求項５に記載の電源回路。
前記ドライバ駆動電圧を受けて動作するソースドライバ及びゲートドライバと、前記コモン電圧を受けて動作する液晶表示パネルとを有する表示部と、
前記表示部に電力供給を行う請求項６に記載の電源回路と、
を有する液晶表示装置。
デジタルデータにより動作設定を行う電源回路であって、
前記動作設定を行うための設定情報を記録する不揮発性の記録媒体を含む記録部と、
前記記録部に対して前記設定情報の記録／変更を行うためのデジタル信号を入力するインタフェース部と、
前記記録部より前記設定情報を読み出して前記電源回路に対する動作設定を行う制御部と、
電圧出力を行う出力部と、
揮発性の記録媒体である第１レジスタと、
揮発性の記録媒体である第２レジスタと、を備え、
前記制御部は、前記記録部より読み出した前記設定情報を前記第１レジスタに記録するとともに、前記設定情報に含まれる設定値を前記第２レジスタに記録し、前記第２レジスタに記録された前記設定値に基づいて前記出力部に電圧の出力を行わせることを特徴とする電源回路。
前記第１レジスタは、前記制御部内部のテンポラリレジスタであるとともに、前記第２レジスタは、前記制御部に接続されていることを特徴とする請求項８に記載の電源回路。
前記制御部は予め定められた時間間隔で前記第２レジスタのチェック処理を行うことを特徴とする請求項８または９に記載の電源回路。