JP5080388B2 - 電源管理回路 - Google Patents

Description

本発明は、外部のプロセッサからのコマンドを受けて負荷に電圧を供給する電源管理回路に関し、特にそのコマンドインタフェース技術に関する。

半導体デバイスの動作モードや状態を外部から制御するために、外部からのコマンドを受信するためのインタフェース回路が利用される。インタフェース回路を搭載する半導体デバイスは、適切なコマンドを入力すれば動作機能や動作範囲、動作形態がソフトウェア的に切り換えられる。ところがコマンドの誤認識が、半導体デバイスあるいはその周辺の回路に深刻な影響を及ぼすことがある。

たとえばインタフェース回路に与えるコマンドによって、可変出力のレギュレータの出力電圧のオン、オフおよび電圧の設定値を切り換える場合を考える。オン、オフのコマンドを誤認識すると、本来出力すべきでないタイミングで電圧を出力し、電圧の設定値を誤認識すると、負荷に過電圧を与えたり、あるいは負荷が低電圧ロックアウト状態となる可能性がある。
特開平５−１００８８３号公報 特開平９−１９８１２４号公報

本発明はこうした状況に鑑みてなされたものであり、その包括的な目的は、コマンドの誤認識に起因する問題を解決可能な電源管理回路の提供にある。

本発明のある態様は、電源管理回路に関する。この回路は、オン、オフおよび出力電圧の値が設定可能な電源回路と、電源回路のオン、オフを制御する第１データと、電源回路の出力電圧の設定値を指示する第２データを、外部プロセッサからバスを介して受信するインタフェース回路と、第１データを格納する第１メモリと、２つの領域を含み、異なるタイミングで受信した２つの第２データを、２つの領域にそれぞれ格納する第２メモリと、第２メモリの２つ領域に格納された２つの第２データが一致するとき、第１データおよび第２データに応じて電源回路を制御する制御部と、を備える。

この態様によると、外部プロセッサからのコマンド送信を、第２データに関しては２回をセットとして実行することにより、ノイズなどに起因する伝送エラーによってコマンドが誤認識された場合であっても、そのコマンドを無効化できる。

第２メモリの２つ領域に格納された２つの第２データが一致しないとき、電源回路をオフしてもよい。この場合、負荷に予期しない電圧が印加されるのを防止できる。
２つの第２データが一致しないとき、電源回路の設定を変更せず、それまでの状態を保持してもよい。

ある態様の電源管理回路は、メモリの２つの領域に格納された２つの第２データの一致、不一致を示す第３データを格納する第３メモリをさらに備えてもよい。第３メモリはインタフェース回路を介して外部プロセッサからアクセス可能に構成されてもよい。
この場合、外部プロセッサがコマンドの伝送にエラーが発生したことを認識することができる。

外部プロセッサは、第３メモリに格納される第３データが不一致を示すとき、少なくとも一回、第２データを再送してもよい。

本発明の別の態様もまた、電源管理回路である。この電源管理回路は、オン、オフおよび出力電圧の値が設定可能な電源回路と、電源回路のオン、オフを制御する第１データと、電源回路の出力電圧の設定値を指示する第２データを、外部プロセッサからバスを介して受信するインタフェース回路と、異なるタイミングで受信した２つの第２データが一致するとき、第１データおよび第２データに応じて電源回路を制御する制御部と、を備える。

本発明のさらに別の態様もまた、電源管理回路である。この電源管理回路は、オン、オフおよび出力電圧の値が設定可能な電源回路と、電源回路のオン、オフを制御する第１データと、電源回路の出力電圧の設定値を指示する第２データを、外部プロセッサからバスを介して受信するインタフェース回路と、第１データを格納する第１メモリと、２つの領域を含み、異なるタイミングで受信した２つの第２データを、２つの領域にそれぞれ格納する第２メモリと、第２メモリの２つ領域に格納された２つの第２データが一致しないとき、２つの第２データのうち、電源回路の出力電圧が低くなる一方を選択するセレクタと、第１データおよびセレクタにより選択された第２データに応じて電源回路を制御する制御部と、を備える。

この態様によると、２回のコマンドのうちいずれか１回が誤認識され、意図した電圧より高い過電圧が設定された場合であっても、負荷に過電圧が印加されるのを防止できる。反対に、２回のコマンドのうちいずれか１回が誤認識されて意図した電圧より低い電圧が設定された場合には、負荷には低い電圧が供給されるためフェイルセールとなる。

本発明のさらに別の態様もまた、電源管理回路である。この電源管理回路は、オン、オフおよび出力電圧の値が設定可能な電源回路と、電源回路のオン、オフを制御する第１データと、電源回路の出力電圧の設定値を指示する第２データを、外部プロセッサからバスを介して受信するインタフェース回路と、２つの領域を含み、異なるタイミングで受信した２つの第２データが一致しないとき、２つの第２データのうち、電源回路の出力電圧が低くなる一方を選択するセレクタと、第１データおよびセレクタにより選択された第２データに応じて電源回路を制御する制御部と、を備える。

なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明によれば、コマンドの誤認識に起因する問題を解決できる。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが部材Ｂに接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

図１は、実施の形態に係る電源管理回路１００の構成を示す回路図である。
電源管理回路１００は、たとえば携帯電話端末やデジタルカメラなどの電子機器に搭載され、機器の内部のさまざまな半導体デバイスが必要とする電源電圧を生成し、供給する。たとえば液晶パネルは、電池電圧より高い駆動電圧を必要とするため、電源管理回路１００は、電池電圧を昇圧して駆動電圧を生成する。ＤＳＰ（Digital Signal Processor）は、電池電圧より低い電圧で動作するため、電源管理回路１００は電池電圧を降圧して供給する。電源管理回路１００は、複数のチャンネルを備え、電池電圧を降圧もしくは昇圧して複数の負荷に供給する。本実施の形態では４チャンネルの電源電圧を生成する場合を説明する。

電源管理回路１００は、インタフェース回路１０、比較器１２、ＡＮＤゲート１４、制御部１６、第１メモリ２０、第２メモリ２２、第３メモリ２４、電源回路３０ａ〜３０ｄ、コマンド入力端子１０２を備える。

電源管理回路１００は、コマンド入力端子１０２に接続されたバス１１２を介して外部プロセッサ（ホストプロセッサ）１１０と接続される。外部プロセッサ１１０は、電源管理回路１００が搭載される電子機器全体を統合的に制御する。外部プロセッサ１１０は、電源管理回路１００に対して、各チャンネルの電源電圧Ｖｄｄ１〜Ｖｄｄ４の個別に制御するための制御データを出力する。たとえばバス１１２は、Ｉ^２Ｃ（Inter IC）バスなど、既知のものを利用すればよく、そのプロトコルは限定されない。

複数の電源回路３０_１〜３０_４（以下、必要に応じて単に電源回路３０と総称する）は、それぞれが個別にオン、オフが切り換え可能となっており、さらにその出力電圧Ｖｏｕｔ１〜Ｖｏｕｔ４の値も設定可能となっている。複数の電源回路３０は、ＬＤＯ（Low Drop Output）、昇圧型チャージポンプ回路、反転型チャージポンプ回路、降圧型もしくは昇圧型のスイッチングレギュレータのいずれかである。スイッチングレギュレータの場合、その電源回路３０の出力端子Ｐｏには外付けのトランスやダイオード、キャパシタが接続されるが、これらは図示しない。

外部プロセッサ１１０は、複数の電源回路３０それぞれのオン、オフを制御する第１データＥＮ、それぞれの出力電圧の設定値を指示する第２データＡＤＪが出力される。インタフェース回路１０は、第１データＥＮ、第２データＡＤＪを受信し、受信したデータを、対応するレジスタ（メモリ）に書き込む。たとえばＩ^２Ｃでは、アドレスデータとライトデータが順に伝送される。外部プロセッサ１１０は、アドレスデータで指定されたアドレスに、ライトデータを書き込む。電源管理回路１００に搭載される複数の第１メモリ２０〜第３メモリ２４は、個別のメモリとして構成されてもよいし、あるいはそれぞれが、あるメモリ空間を有する単一のメモリ（レジスタ）の、一部として構成されてもよい。

第１メモリ２０には、各チャンネルＣＨ１〜ＣＨ４ごとの第１データＥＮ１〜ＥＮ４が格納される。ｉ番目の電源回路３０_ｉをオンするとき、第１データＥＮ１は１、オフするとき０となる。ただし論理値の割り当ては任意である。４チャンネル分の第１データＥＮ１〜ＥＮ４は、４ビットのＥＮ［３：０］として出力される。たとえば最上位ビット（ＭＳＢ）のＥＮ［３］が、第４チャンネルの第１データＥＮ４に割り当てられ、最下位ビット（ＬＳＢ）のＥＮ［０］が、第１チャンネルの第１データＥＮ１に割り当てられる。

外部プロセッサ１１０は、第２データＡＤＪを送信する際、２回を１セットとして送信する。第２メモリ２２は、２つの領域２２Ａ、２２Ｂを含み、２つの領域２２Ａ、２２Ｂはそれぞれ、異なるタイミングで受信された２つの第２データＡＤＪが格納される。ここでは、１回目に受信した第２データをＡＤＪＡと、２回目に受信した第２データをＡＤＪＢと称す。２つの第２データＡＤＪＡ、ＡＤＪＢは、伝送エラーが発生しなければ同じ値をとるはずである。

第２データＡＤＪも、第１データＥＮと同様に、各チャンネルＣＨ１〜ＣＨ４ごとに格納される。

比較器１２は、第２メモリ２２の２つ領域２２Ａ、２２Ｂに格納された同じチャンネルに対する２つの第２データＡＤＪＡｉとＡＤＪＢｉ（１≦ｉ≦４）を比較する。比較結果は、伝送エラーの有無を示すデータ（以下、エラーデータＥＲＲと称す）となる。４チャンネルそれぞれに対する比較結果が、４ビットのＥＲＲ［３：０］として出力される。たとえば最上位ビット（ＭＳＢ）のＥＲＲ［３］が、第４チャンネルの伝送エラーの有無を示し、最下位ビット（ＬＳＢ）のＥＲＲ［０］が、第１チャンネルの伝送エラーの有無を示す。比較の結果、第２データＡＤＪＡｉとＡＤＪＢｉが一致するとき、エラーデータＥＲＲ［ｉ−１］は１、一致しないとき０となる。なお、論理値の割り当ては任意である。

ＡＮＤゲート１４は、第１データＥＮ［３：０］と、エラーデータＥＲＲ［３：０］の対応するビット同士の論理積を生成し、制御データＣＮＴ［３：０］を生成する。

制御部１６は、制御データＣＮＴ［３：０］の各ビットに応じて、各チャンネルの電源回路３０のオン、オフを制御する。

つまり制御部１６は、ｉ番目のチャンネルに関して、伝送エラーが発生しないとき、第１データＥＮ［ｉ−１］および第２データＡＤＪＢ［３：０］に応じて電源回路３０_１〜３０_４を制御する。伝送エラーが発生しないとき、２つの第２データＡＤＪＡとＡＤＪＢは一致するため、いずれにもとづいてもよいことはいうまでもない。

さらに制御部１６は、ｉ番目のチャンネルに関して、２つの第２データＡＤＪＡｉとＡＤＪＢｉが一致しないとき、対応するチャンネルの電源回路３０_ｉをオフする。なぜならこのとき、制御データＣＮＴ［ｉ−１］は、オフ状態を示す値０となるからである。

２つの第２データＡＤＪＡとＡＤＪＢが一致しないとき、そのチャンネルの電源回路３０をオフすることにより、負荷に過電圧を印加するのを防止できる。

第３メモリ２４には、エラーデータＥＲＲ［３：０］が格納される。つまり第３メモリ２４は、第２メモリ２２の２つの領域２２Ａ、２２Ｂに格納された、チャンネルごとの２つの第２データＡＤＪＡ、ＡＤＪＢの一致、不一致を示すデータを格納する。

第３メモリ２４は、インタフェース回路１０を介して外部プロセッサ１１０からアクセス可能に構成される。そのため、外部プロセッサ１１０は伝送エラーの発生の有無を識別することができる。さらに外部プロセッサ１１０は、第３メモリ２４に格納されるエラーデータＥＲＲが不一致を示すとき、つまりあるチャンネルに関して伝送エラーが発生した場合、少なくとも一回、そのチャンネルの第２データＡＤＪを再送する。インタフェース回路１０は新たに受信した第２データＡＤＪを領域２２Ａ、２２Ｂのいずれか一方に書き込む。そうすると、新たに受信した第２データＡＤＪＡと、受信した第２データＡＤＪＢが比較され、再度、出力電圧の設定を試みることができる。なお、外部プロセッサ１１０は、伝送エラーが発生した場合、第２データＡＤＪを２回送信し直してもよい。

図２（ａ）、（ｂ）は、変形例に係る電源管理回路１００の一部の構成を示す回路図である。図２（ａ）、（ｂ）において、図１と共通の構成は省略しており、また単一チャンネルのみが示される。

図２（ａ）の第１の変形例に係る電源管理回路１００ａは、選択回路４０ａを備える。選択回路４０ａは、第２メモリ２２の一方の領域２２ａと他方の領域２２ｂに格納された第２データＡＤＪＡとＡＤＪＢを受け、負荷に出力される電圧の絶対値が小さくなる一方を選択する。たとえば選択回路４０ａは最小値回路で構成される。制御部１６は、選択回路４０の出力に応じて、そのチャンネルの出力電圧を設定する。

この構成によれば、２つの第２データＡＤＪＡとＡＤＪＢがともに伝送エラーにより本来の値と異なった値をとらない限りは、負荷には本来の値に応じた電圧か、もしくは伝送エラーに起因した予期せぬ値に応じたそれより低い電圧が印加されるため、負荷に印加される電圧が、本来の値に応じた電圧を超えないことが保証される。

またこの構成によれば、２つの第２データＡＤＪＡとＡＤＪＢの一致、不一致をハードウェア的に検出する必要がない。なぜなら、第２データＡＤＪＡとＡＤＪＢが一致するとき、最小値回路の出力は、ＡＤＪＡ＝ＡＤＪＢとなるからである。

図２（ｂ）の第２の変形例に係る電源管理回路１００ｂは、選択回路４０ｂを備える。第２の変形例では、第２データに代えて、２つの第１データＥＮＡ、ＥＮＢが異なるタイミングで伝送され、２つの領域２０ａ、２０ｂに格納される。選択回路４０ｂは、領域２０ａ、２０ｂがともに電源回路３０をオンさせる値をとるときのみ、その値を出力し、少なくとも一方が電源回路３０をオフさせる値をとるときには、オフさせる値を出力する。ＥＮが値１が、電源回路３０のオンに、ＥＮの値０が電源回路３０のオフに割り当てられる場合、選択回路４０ｂはＡＮＤゲート、あるいは最小値回路で構成すればよい。

この構成によれば、電源回路３０をオンさせたい場合、つまり外部プロセッサ１１０からＥＮ＝１を２回出力した場合に、１回のみ伝送エラーが発生した場合には、電源回路３０はオンしないため、フェイルセーフが保証される。

上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

実施の形態に係る電源管理回路の構成を示す回路図である。 図２（ａ）、（ｂ）は、変形例に係る電源管理回路の一部の構成を示す回路図である。

符号の説明

１００…電源管理回路、１０２…コマンド入力端子、Ｐｏ…出力端子、１１０…外部プロセッサ、１１２…バス、１０…インタフェース回路、１２…比較器、１４…ＡＮＤゲート、１６…制御部、２０…第１メモリ、２２…第２メモリ、２４…第３メモリ、３０…電源回路。

Claims (7)

1. オン、オフおよび出力電圧の値が設定可能な電源回路と、
   前記電源回路のオン、オフを制御する第１データと、前記電源回路の出力電圧の設定値を指示する第２データを、外部プロセッサからバスを介して受信するインタフェース回路と、
   前記第１データを格納する第１メモリと、
   ２つの領域を含み、異なるタイミングで受信した２つの前記第２データを、前記２つの領域にそれぞれ格納する第２メモリと、
   前記第２メモリの２つ領域に格納された２つの前記第２データが一致するとき、前記第１データおよび前記第２データに応じて前記電源回路を制御する制御部と、
   を備えることを特徴とする電源管理回路。
2. 前記第２メモリの２つ領域に格納された２つの前記第２データが一致しないとき、前記電源回路をオフすることを特徴とする請求項１に記載の電源管理回路。
3. 前記メモリの２つの領域に格納された２つの前記第２データの一致、不一致を示す第３データを格納する第３メモリをさらに備え、
   前記第３メモリは前記インタフェース回路を介して前記外部プロセッサからアクセス可能に構成されることを特徴とする請求項１または２に記載の電源管理回路。
4. 前記外部プロセッサは、前記第３メモリに格納される前記第３データが不一致を示すとき、少なくとも一回、前記第２データを再送することを特徴とする請求項３に記載の電源管理回路。
5. オン、オフおよび出力電圧の値が設定可能な電源回路と、
   前記電源回路のオン、オフを制御する第１データと、前記電源回路の出力電圧の設定値を指示する第２データを、外部プロセッサからバスを介して受信するインタフェース回路と、
   異なるタイミングで受信した２つの前記第２データが一致するとき、前記第１データおよび前記第２データに応じて前記電源回路を制御する制御部と、
   を備えることを特徴とする電源管理回路。
6. オン、オフおよび出力電圧の値が設定可能な電源回路と、
   前記電源回路のオン、オフを制御する第１データと、前記電源回路の出力電圧の設定値を指示する第２データを、外部プロセッサからバスを介して受信するインタフェース回路と、
   前記第１データを格納する第１メモリと、
   ２つの領域を含み、異なるタイミングで受信した２つの前記第２データを、前記２つの領域にそれぞれ格納する第２メモリと、
   前記第２メモリの２つ領域に格納された２つの前記第２データが一致しないとき、２つの前記第２データのうち、前記電源回路の出力電圧が低くなる一方を選択するセレクタと、
   前記第１データおよび前記セレクタにより選択された前記第２データに応じて前記電源回路を制御する制御部と、
   を備えることを特徴とする電源管理回路。
7. オン、オフおよび出力電圧の値が設定可能な電源回路と、
   前記電源回路のオン、オフを制御する第１データと、前記電源回路の出力電圧の設定値を指示する第２データを、外部プロセッサからバスを介して受信するインタフェース回路と、
   ２つの領域を含み、異なるタイミングで受信した２つの前記第２データが一致しないとき、２つの前記第２データのうち、前記電源回路の出力電圧が低くなる一方を選択するセレクタと、
   前記第１データおよび前記セレクタにより選択された前記第２データに応じて前記電源回路を制御する制御部と、
   を備えることを特徴とする電源管理回路。

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