JP6562465B2

JP6562465B2 - 電圧検出回路

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Publication number: JP6562465B2
Application number: JP2016183818A
Authority: JP
Inventors: 賢一松永; 森村　浩季; 浩季森村; 真高宮; 晃基染谷; 貴康櫻井
Original assignee: Nippon Telegraph and Telephone Corp; University of Tokyo NUC
Current assignee: Nippon Telegraph and Telephone Corp; University of Tokyo NUC
Priority date: 2016-09-21
Filing date: 2016-09-21
Publication date: 2019-08-21
Anticipated expiration: 2036-09-21
Also published as: JP2018048877A

Description

本発明は、電圧検出回路に関し、例えば、エネルギーハーベスティング技術によって集めた環境エネルギーに基づいて生成した電圧を監視するための電圧検出回路に関する。

近年、無線センサノードや埋め込み可能な医療デバイス等が注目されている。
ここで、無線センサノードとは、センサに加えてデータ処理機能および無線通信機能を有する装置である。無線センサノードとしては、例えば、人体に装着され、内蔵したセンサによって検知した脈拍や体温、血圧等の微弱なバイタル信号を電気信号に変換し、無線によって送信するウエアラブル機器が知られている。

このような無線センサノードや埋め込み可能な医療デバイス等のアプリケーションにおいては、これらのデバイスへのエネルギーの給電方法が一つの課題として挙げられる。
このようなアプリケーションにおけるデバイスへの給電は、従来、外部バッテリーに依存していたが、近年、その取り換えの手間を減らすため、バッテリー交換が不要な給電方法が提案されている。その給電方法の一つとして、エネルギーハーベスティング技術（環境発電技術）によって光や熱、振動等の環境エネルギーから電力を得る給電方法が知られている。

このエネルギーハーベスティング技術によって環境エネルギーから電力を得る素子（以下、「エネルギーハーベスティングデバイス」とも称する。）として、例えば光エネルギーを電気エネルギーに変換する太陽電池や、ゼーベック効果を応用して熱エネルギーを電気エネルギーに変換する熱電素子等が知られている。

一般に、一つのエネルギーハーベスティングデバイスから得られる電圧は、ＣＭＯＳ回路を構成するＭＯＳトランジスタの閾値電圧よりも低い。例えば、太陽電池の場合、出力電圧は光の照射環境に依存するため、一つのセルから得られる出力電圧は１００ｍＶから５００ｍＶ程度である。単純にセルを複数直列に接続すれば出力電圧を高くすることができるが、照射環境によって大きな出力電圧変動を招く上に、一つでもセルが壊れた場合には電圧の取り出しが不可能となるため、複数セルを直列接続する手法は好ましくない。また、熱電素子の場合、ＰＮ接合間の温度差が約２℃であるときの出力電圧は１００ｍＶ程度である。

このように、一つのエネルギーハーベスティングデバイスから得られる電気エネルギー（出力電圧）が小さいため、エネルギーハーベスティングデバイスを用いたアプリケーションの多くは、チャージポンプ等の電源回路によってエネルギーハーベスティングデバイスから得られた電気エネルギーを蓄積し、蓄積した電気エネルギーに基づいて生成した電圧を他の回路（負荷）の電源電圧として供給している。

したがって、エネルギーハーベスティングデバイスを用いたアプリケーションでは、上記電源回路の出力電圧を監視し、その出力電圧が十分に大きくなるまで、他の回路への電力の供給を遮断する電圧検出回路が必須となる。

一般に、電圧検出回路において、電源回路の出力電圧を他の回路に供給するか否かを切り替える判定基準の電圧（以下、「検出電圧Ｖ_DETECT」と称する。）は、適用するアプリケーションによって異なる。そのため、ユーザ側で検出電圧Ｖ_DETECTの値を広範囲に変更することができるプログラム機能を備えた電圧検出回路が望まれている。

検出電圧Ｖ_DETECTのプログラム機能を備えた電圧検出回路としては、例えば、非特許文献１に開示がある。非特許文献１に開示された電圧検出回路は、ＭＶＤ（Ｍｕｌｔｉｐｌｅｖｏｌｔａｇｅｄｕｐｌｉｃａｔｏｒ）を用いることで低消費電力なプログラミング機能を実現している。また、この電圧検出回路では、グリッチのない電圧検出を実現している。
その他の電圧検出回路に関する従来技術については、例えば非特許文献２や非特許文献３に開示がある。

T.Someya, et al., "248pW, 0.11mV/℃ Glitch-Free Programmable Voltage Detector With Multiple Voltage Duplicator for Energy Harvesting" ,European Solid-State Circuits Conference (ESSCIRC), pp.249-252, Sep. 2015. Po-Hung Chen, et al., "Startup Techniques for 95mV Step-Up Converter by Capacitor Pass-On Scheme and VTH-Tuned Oscillator With Fixed Charge Programming", IEEE JOURNAL OF SOLID STATE CIRCUITS,VOL.47,NO.5,MAY 2012 ,pp.1252-1260. "Voltage Detector IC Series Counter Timer Built-in CMOS Voltage Detector IC BD45xxx series BD46xxx series", ROHM SEMICONDUCTOR, Datasheet Rev.007, 15.Nov.2013. M. Seok, et al., "A 0.5V 2.2pW 2-Transistor Voltage Reference", IEEE 2009 Custom Integrated Circuits Conference, pp. 577-580, Sep. 2009. M. Seok, et al., "A Portable 2-Transistor Picowatt Temperature-Compensated Voltage Reference Operating at 0.5 V," IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 47, NO. 10, pp. 2534-2545, Oct. 2012.

本願発明者らによる検討によれば、非特許文献１に開示された、検出電圧Ｖ_DETECTのプログラム機能を備えた電圧検出回路には、以下に示す課題があることが明らかとなった。以下、詳細に説明する。

図２７は、非特許文献１に開示された電圧検出回路の構成を示すブロック図である。
同図に示される電圧検出回路９００は、監視対象の入力電圧Ｖ_INを分圧した複数の電圧を出力する分圧回路（Ｖｏｌｔａｇｅｄｉｖｉｄｅｒ）９０と、複数の基準電圧を生成して出力する多出力電圧リファレンス（Ｍｕｌｔｉｐｌｅｏｕｔｐｕｔｖｏｌｔａｇｅｒｅｆｅｒｅｎｃｅ）回路９１と、コンパレータ９２と、分圧回路９０から出力された複数の電圧の中から一つの電圧を選択し、入力電圧Ｖ_IN1としてコンパレータ９２の一方の入力端子に供給するセレクタ９３と、基準電圧生成回路９１から出力された複数の基準電圧の中から一つの基準電圧を選択し、基準電圧Ｖ_REF1としてコンパレータ９２の他方の入力端子に供給するセレクタ９４とから構成されている。

ここで、分圧回路９０と多出力電圧リファレンス回路９１は、いずれも２ｂｉｔ（４出力）のプログラミングが可能であると仮定する。

図２８は、非特許文献１に開示された電圧検出回路による検出電圧Ｖ_DETECTのプログラミングの概念を説明するための図である。
同図には、入力電圧Ｖ_INの変化に対する基準電圧Ｖ_REF1および入力電圧Ｖ_IN1の静特性が示されている。同図において、基準電圧Ｖ_REF1と入力電圧Ｖ_IN1とが交わるときの入力電圧Ｖ_INが検出電圧Ｖ_DETECTとなる。

図２８に示されるように、非特許文献１に開示された電圧検出回路では、検出電圧Ｖ_DETECTのトリミング幅が一定ではなく、検出電圧Ｖ_DETECTが大きくなるほど増大し、基準電圧Ｖ_REF1と入力電圧Ｖ_IN1の組み合わせに対して検出電圧Ｖ_DETECTがリニアに変化しないので、ユーザにとって検出電圧Ｖ_DETECTの変化の規則性が分かり難い。また、設計次第では、検出電圧Ｖ_DETECTが重複する組み合わせが生じる場合もある。そのため、ユーザ側で検出電圧Ｖ_DETECTが所望の値になるように調整することは容易でなく、プログラミングに手間が掛かるという課題があった。特に、検出電圧Ｖ_DETECTが大きくなるほどトリミング幅が広がり、検出電圧Ｖ_DETECTを所望の値に設定し難くなるため、検出電圧Ｖ_DETECTを比較的高い値（例えば４．５Ｖ以上）に設定する必要があるアプリケーションには適していない。

本発明は、上記の課題に鑑みてなされたものであり、本発明の目的は、検出電圧のプログラミングを容易に行うことが可能な電圧検出回路を提供することにある。

本発明に係る電圧検出回路（１）は、監視対象の入力電圧（Ｖ_IN）を分圧して出力する入力電圧分圧回路（１０）と、複数の第１基準電圧を生成して出力する多出力電圧リファレンス回路（１１）と、入力電圧分圧回路から出力された電圧（Ｖ_IN0）にオフセット電圧（Ｖ_{OF_1}〜Ｖ_{OF_x}）を加えて出力し、出力された電圧に加えられるオフセット電圧が変更可能にされたオフセット調整回路（１５）と、複数の第１基準電圧の中から指定された一つの第１基準電圧を選択して出力する基準電圧選択回路（１４）と、オフセット調整回路から出力された電圧と基準電圧選択回路から出力された第１基準電圧とを比較し、比較結果に応じた信号を出力する比較回路（１２）とを有することを特徴とする。

上記電圧検出回路において、オフセット調整回路（１５Ａ）は、ゲート電極にオフセット電圧が印加され、ソース電極がグラウンド電圧が供給されるグラウンドライン（ＧＮＤ）に接続された第１導電型の第１トランジスタ（Ｍｅ１）と、ゲート電極に入力電圧分圧回路から出力された電圧（Ｖ_IN0）が印加され、ソース電極が第１トランジスタのドレイン電極に接続され、ドレイン電極が入力電圧が供給される電源ライン（Ｖ_IN）に接続された第１導電型の第２トランジスタ（Ｍｅ２）とを含んでもよい。

上記電圧検出回路において、オフセット調整回路（１５）は、複数のオフセット電圧（Ｖ_{OF_1}〜Ｖ_{OF_x}）を生成して出力するオフセット電圧生成部（１５０）と、複数のオフセット電圧毎に対応して設けられ、入力電圧分圧回路から出力された電圧から対応するオフセット電圧を減算した電圧を出力する複数のオフセット付加部（１５１＿０〜１５１＿ｘ）と、複数のオフセット付加部から夫々出力された複数の電圧の中から指定された電圧を選択して出力する出力選択部（１５２）とを有し、オフセット付加部の夫々は、ゲート電極にオフセット電圧が印加され、ソース電極がグラウンド電圧が供給されるグラウンドラインに接続された第１導電型の第１トランジスタ（Ｍｅ１）と、ゲート電極に入力電圧分圧回路から出力された電圧が印加され、ソース電極が第１トランジスタのドレイン電極に接続され、ドレイン電極に入力電圧が供給される第１導電型の第２トランジスタ（Ｍｅ２）と、を含んでもよい。

上記電圧検出回路において、多出力電圧リファレンス回路は、第２基準電圧（Ｖ_REF）を生成する基準電圧生成回路（１１０）と、第２基準電圧を複数の電圧に分圧して出力する基準電圧分圧回路（１１１）と、基準電圧分圧回路から出力された複数の電圧を夫々バッファして第１基準電圧として出力するバッファ回路（１１２）とを含み、バッファ回路は、基準電圧分圧回路から出力される複数の電圧毎に対応して設けられ、入力電圧が供給される電源ラインとグラウンドラインの間に直列に接続された複数の第１導電型の第３トランジスタ（Ｍｂ０〜ＭｂＮ）と、電源ラインとグラウンドラインの間に複数の第３トランジスタと直列に接続された定電流源（Ｍｃ１）とを含み、第３トランジスタは、基準電圧分圧回路から出力された夫々対応する電圧がゲート電極を有し、且つソース電極の電圧を第１基準電圧として出力し、オフセット電圧生成部は、バッファ回路における第３トランジスタのソース電圧のうち、最も小さい電圧（ＶｃＮ）を分圧して複数のオフセット電圧を生成してもよい。

上記電圧検出回路において、基準電圧生成回路（１１０）は、ドレイン電極が電源ラインに接続され、ゲート電極とソース電極とが短絡された第１導電型の第４トランジスタ（Ｍｄ２）と、ゲート電極とドレイン電極とが夫々グラウンドラインに接続され、ソース電極が第４トランジスタのゲート電極およびソース電極に接続された第２導電型の第５トランジスタ（Ｍｄ１）と、ドレイン電極が電源ラインに接続され、ゲート電極とソース電極とが短絡された第１導電型の第６トランジスタ（Ｍｄ４）と、ゲート電極が第４トランジスタのゲート電極およびソース電極に接続され、ドレイン電極がグラウンドラインに接続され、ソース電極が第６トランジスタのゲート電極およびソース電極に接続された第２導電型の第７トランジスタ（Ｍｄ３）と、ゲート電極が第６トランジスタのソース電極およびゲート電極に接続され、ドレイン電極が電源ラインに接続された第１導電型の第８トランジスタ（Ｍｄ５）と、ゲート電極とソース電極が短絡され、ドレイン電極が第８トランジスタのソース電極に接続された第１導電型の第９トランジスタ（Ｍｄ６）と、ドレイン電極およびゲート電極がグラウンドラインに接続され、ソース電極が第９トランジスタのゲート電極およびソース電極に接続された第２導電型の第１０トランジスタ（Ｍｄ７）と、を含んでもよい。

上記電圧検出回路において、比較回路から出力された信号をバッファして出力する出力回路（１７）を更に有し、出力回路は、電源ラインとグラウンドラインの間に直列に接続され、ゲート電極がグラウンドラインに共通に接続された第１導電型の第１１トランジスタ（Ｍｈ１）および第２導電型の第１２トランジスタ（Ｍｈ２）を含み、第１１トランジスタのソース電極がグラウンドラインに接続され、第１２トランジスタのソース電極が電源ラインに接続され、第１１トランジスタのドレイン電極と第１２トランジスタのドレイン電極とが接続されるノードから信号を出力するグリッチ防止回路（１７１）と、グリッチ防止回路から出力された信号（ＶGOFF）と比較回路から出力された信号（ＶCMPOUT）とを入力する否定論理積回路（１７０）とを含み、否定論理積回路は、ゲート電極にグリッチ防止回路から出力された信号が入力され、ソース電極がグラウンドラインに接続された第２導電型の第１３トランジスタ（Ｍｈ３）と、ゲート電極に比較回路から出力された信号が入力され、ソース電極が第１３トランジスタのドレイン電極に接続された第１導電型の第１４トランジスタ（Ｍｈ４）と、ゲート電極にグリッチ防止回路から出力された信号が印加され、ソース電極が電源ラインに接続され、ドレイン電極が第１４トランジスタのドレイン電極に接続された第２導電型の第１５トランジスタ（Ｍｈ５）と、電源ラインと第１５トランジスタのドレイン電極との間に接続された定電流源（Ｍｈ６）とを含んでもよい。

上記電圧検出回路において、オフセット電圧の大きさを指定する第１選択信号（ＥＮ０〜ＥＮｘ）と、第１基準電圧（Ｖ_REF1）の大きさを指定する第２選択信号（ｓｅｌＲ）とを生成する選択信号生成回路（１８）を更に有し、基準電圧選択回路は、第２選択信号に基づいて第１基準電圧を選択して出力し、オフセット調整回路は、入力電圧分圧回路から出力された電圧に第１選択信号で指定された大きさのオフセット電圧を加えて出力し、選択信号生成回路は、電圧検出回路の第１検出電圧（Ｖ_{DETECT_HIGH}）を指定する値を記憶する第１レジスタ（１８１Ａ）と、電圧検出回路の、第１検出電圧よりも小さい第２検出電圧を指定する値を記憶する第２レジスタ（１８１Ｂ）と、比較回路から出力された電圧に基づいて、第１レジスタに記憶された値と第２レジスタに記憶された値の何れか一方を選択して出力するレジスタ選択部（１８２Ａ＿１〜１８２Ａ＿６，１８２Ｂ＿１〜１８２Ｂ＿６）と、レジスタ選択部によって選択されたデータをデコードして第１選択信号および第２選択信号を生成するデコーダ（１８３Ａ，１８３Ｂ）とを含んでもよい。

上記電圧検出回路において、第１レジスタおよび第２レジスタは、夫々ｎ（ｎは２以上の整数）ビットのデータを記憶し、レジスタ選択部は、比較回路から出力された電圧が第１論理レベル（ＨＩＧＨ）である場合に、第１レジスタのデータを読み出して出力し、比較回路から出力された電圧が第２論理レベル（ＬＯＷ）である場合に、第１レジスタのデータを読み出さない第１スイッチ（１８２Ａ）と、比較回路から出力された電圧が第２論理レベル（ＬＯＷ）である場合に、第２レジスタのデータを読み出して出力し、比較回路から出力された電圧が第１論理レベルである場合に、第２レジスタのデータを読み出さない第２スイッチ（１８２Ｂ）とを含み、デコーダは、第１スイッチから出力された第１レジスタのデータまたは第２スイッチから出力された前記第２レジスタのデータに含まれるｍ（１≦ｍ＜ｎ）ビットのデータをデコードして第１選択信号を生成するオフセット電圧用デコーダ（１８３Ａ）と、第１スイッチから出力された第１レジスタのデータまたは第２スイッチから出力された第２レジスタのデータに含まれる（ｎ−ｍ）ビットのデータをデコードして第２選択信号を生成する第２デコーダ（１８３Ｂ）とを含んでもよい。

なお、上記説明では、一例として、発明の構成要素に対応する図面上の構成要素を、括弧を付した参照符号によって表している。

本発明によれば、検出電圧のプログラミングを容易に行うことが可能な電圧検出回路を提供することができる。

図１は、本発明の一実施の形態に係る電圧検出回路を適用したシステムを示す図である。図２は、本発明の一実施の形態に係る電圧検出回路の構成を示すブロック図である。図３Ａは、本発明の一実施の形態に係る電圧検出回路を構成するＮチャネル型のＭＯＳトランジスタＭＮを示す図である。図３Ｂは、本発明の一実施の形態に係る電圧検出回路を構成する、ＭＯＳトランジスタＭＮよりも閾値電圧の高いＮチャネル型のＭＯＳトランジスタＭＮＨを示す図である。図３Ｃは、本発明の一実施の形態に係る電圧検出回路を構成するＰチャネル型のＭＯＳトランジスタＭＰを示す図である。図３Ｄは、本発明の一実施の形態に係る電圧検出回路を構成する、ＭＯＳトランジスタＭＰよりも閾値電圧の高いＰチャネル型のＭＯＳトランジスタＭＰＨを示す図である。図４は、多出力電圧リファレンス回路の回路構成を示す図である。図５は、基準電圧生成回路の回路構成を示す図である。図６は、図５に示される基準電圧生成回路の電源電圧Ｖ_INに対する出力電圧（基準電圧Ｖ_REF）の静特性のシミュレーション結果を示す図である。図７は、図６の参照符号５０２で示される範囲の拡大図である。図８は、図５に示される基準電圧生成回路の電源電圧除去比（ＰＳＲＲ）のシミュレーション結果を示す図である。図９は、図５に示される基準電圧生成回路の電源電圧Ｖ_INに対する回路電流のシミュレーション結果を示す図である。図１０は、オフセット調整回路の基本構成を示す図である。図１１は、オフセット調整回路の入力電圧に対する出力電圧のシミュレーション結果を示す図である。図１２は、オフセット調整回路の具体的な回路構成を示す図である。図１３は、比較回路および出力回路の回路構成を示す図である。図１４は、比較回路の出力端子に一般的な回路構成のロジック回路を接続した電圧検出回路の構成を示す図である。図１５は、上記ロジック回路の回路電流のシミュレーション結果を示す図である。図１６は、図１３に示すＮＡＮＤを出力回路に採用した電圧検出回路において、上記ＮＡＮＤ１７０の回路電流のシミュレーション結果を示す図である。図１７は、電圧検出回路の検出電圧Ｖ_DETECTのヒステリシスを説明するための図である。図１８は、選択信号生成回路の具体的な回路構成を示す図である。図１９は、スイッチ１８２Ａ＿１〜１８２Ａ＿６の回路構成を示す図である。図１９は、スイッチ１８２Ｂ＿１〜１８２Ｂ＿６の回路構成を示す図である。図２１は、図１８に示される選択信号生成回路を採用した電圧検出回路の検出電圧Ｖ_DETECTのシミュレーション結果を示す図である。図２２は、本実施の形態に係る電圧検出回路による検出電圧Ｖ_DETECTのプログラミングの概念を示す図である。図２３は、本実施の形態に係る電圧検出回路におけるレジスタ１８１Ａ，１８１Ｂに基づくデジタルコードに対する検出電圧Ｖ_DETECTのシミュレーション結果を示す図である。図２４は、図５に示したカスコード接続構造を有する基準電圧生成回路の採用の有無による検出電圧Ｖ_DETECTの影響を示す図である。図２５は、本実施の形態に係る電圧検出回路１の検出電圧Ｖ_DETECTの温度特性のシミュレーション結果を示す図である。図２６は、本実施の形態に係る電圧検出回路の全体回路電流のシミュレーション結果を示す図である。図２７は、非特許文献１に開示された電圧検出回路の構成を示すブロック図である。図２８は、非特許文献１に開示された電圧検出回路による検出電圧Ｖ_DETECTのプログラミングの概念を説明するための図である。

以下、本発明の実施の形態について図を参照して説明する。

≪本発明の一実施の形態に係る電圧検出回路を備えたシステムの構成≫
図１は、本発明の一実施の形態に係る電圧検出回路を適用したシステムを示す図である。
同図に示されるシステム１００は、例えば、ウエアラブル機器等の無線センサノードである。システム１００は、エネルギーハーベスティングデバイス２、電源回路３、電圧検出回路１、内部回路５、および出力スイッチ４を備えている。

エネルギーハーベスティングデバイス（ＥＨＤ）２は、環境エネルギーから電力を得る素子である。エネルギーハーベスティングデバイス２としては、太陽電池や熱電素子等を例示することができる。

電源回路３は、エネルギーハーベスティングデバイス２から得られた電圧を昇圧して電圧Ｖ_INを生成する回路である。電源回路３としては、チャージポンプ回路等を例示することができる。

電圧検出回路１は、電源回路３によって生成された電圧Ｖ_INを監視し、電圧Ｖ_INが検出電圧Ｖ_DETECTを超えているか否かを判定する回路である。電圧検出回路１の詳細については後述する。

内部回路５は、ＭＰＵ等のデータ処理装置、無線通信のための通信回路、およびセンサ等のシステム１００として期待される機能を実現するための回路であり、電圧Ｖ_INを電源電圧として動作する。

出力スイッチ４は、電圧検出回路１の判定結果に基づいて、上記内部回路としての負荷５に電源回路３によって生成された電圧Ｖ_INを電源電圧として供給するか否かを切り替える回路である。出力スイッチ４としては、大電流を流すことができるパワートランジスタ等を例示することができる。

具体的に、出力スイッチ４は、電圧Ｖ_INが検出電圧Ｖ_DETECTよりも低い場合に、電圧Ｖ_INを内部回路５に供給せず、電圧Ｖ_INが検出電圧Ｖ_DETECTよりも高い場合に、電圧Ｖ_INを内部回路５に供給する。

システム１００によれば、エネルギーハーベスティングデバイス２から得られた電力に基づいて生成された電圧Ｖ_INが検出電圧Ｖ_DETECTよりも高い場合に、電圧Ｖ_INが電源電圧として内部回路５に供給され、電圧Ｖ_INが検出電圧Ｖ_DETECTよりも低い場合に、電圧Ｖ_INの内部回路５の電源電圧としての供給が遮断される。これにより、内部回路５の最低動作電圧よりも低い電源電圧が内部回路５に供給されることによるシステム１００の誤動作を防止することが可能となる。

ここで、電圧Ｖ_INを監視するための電圧検出回路１は、検出電圧Ｖ_DETECTの調整可能範囲において検出電圧Ｖ_DETECTのトリミング幅が一定となっており、検出電圧Ｖ_DETECTの調整（プログラミング）が容易となっている。以下、電圧検出回路１について詳細に説明する。

≪本実施の形態に係る電圧検出回路１の構成≫
図２は、本実施の形態に係る電圧検出回路１の構成を示すブロック図である。
図２に示されるように、電圧検出回路１は、分圧回路１０、多出力電圧リファレンス回路１１、コンパレータ１２、選択回路１３，１４、オフセット調整回路１５、出力回路１７、および選択信号生成回路１８を備えている。

電圧検出回路１は、例えば公知のＣＭＯＳ製造プロセスによって、分圧回路１０、多出力電圧リファレンス回路１１、コンパレータ１２、選択回路１３，１４、オフセット調整回路１５、出力回路１７、および選択信号生成回路１８が半導体基板に形成された半導体集積回路として構成されている。

電圧検出回路１は、上述の分圧回路１０等の全ての機能部が一つの半導体基板に形成された１チップの半導体装置として実現されてもよいし、上述の分圧回路１０等の機能部の一部が別個の半導体基板に形成されたマルチチップ構成の半導体装置として実現されていてもよい。
本実施の形態では、電圧検出回路１を０．２５μｍのＣＭＯＳプロセスによって１つの半導体基板に形成した場合を例にとり、説明する。

なお、本実施の形態では、監視対象の電圧Ｖ_INを「入力電圧Ｖ_IN」と表記し、入力電圧Ｖ_INが供給される信号線（ノード）を「電源ラインＶ_IN」、グラウンド電圧（＜Ｖ_IN）が供給される信号線（ノード）を「グラウンドラインＧＮＤ」と夫々表記する。

電圧検出回路１において、分圧回路１０は、入力電圧Ｖ_INを分圧して出力する回路である。選択回路１３は、分圧回路１０から出力された複数の電圧の中から、選択信号ｓｅｌＤで指定された一つの電圧を選択して出力する回路である。

オフセット調整回路１５は、選択回路１３から出力された電圧（入力電圧Ｖ_INを分圧した電圧）にオフセット電圧Ｖ_OFを加えた電圧Ｖ_IN1を生成して出力する回路である。オフセット調整回路１５は、選択信号ＥＮ０〜ＥＮｘ（ｘは１以上の整数）によってオフセット電圧の大きさが変更可能に構成されている。多出力電圧リファレンス回路１１は、複数の基準電圧を生成して出力する回路である。

選択回路１４は、多出力電圧リファレンス回路１１から出力された複数の基準電圧の中から選択信号ｓｅｌＲで指定された一つの基準電圧を選択して、基準電圧Ｖ_REF1として出力する回路である。

比較回路（コンパレータ）１２は、オフセット調整回路１５から出力された電圧Ｖ_IN1と選択回路１４から出力された基準電圧Ｖ_REF1とを比較し、比較結果を示す信号Ｖ_CMPOUTを出力する回路である。出力回路１７は、比較回路１２から出力された信号Ｖ_CMPOUTをバッファして出力する回路である。

選択信号生成回路１８は、基準電圧Ｖ_REF1の大きさを指示する選択信号ｓｅｌＲ、入力電圧Ｖ_INを分圧した電圧Ｖ_IN1の大きさを指示する選択信号ｓｅｌＤ、およびオフセット電圧Ｖ_OFの大きさを指示する選択信号ＥＮ０〜ＥＮｘを生成する回路である。

以下、電圧検出回路１を構成する各機能部について詳細に説明する。
本実施の形態では、トランジスタとして、閾値電圧の異なる２種類の第１導電型（Ｎチャネル型）のＭＯＳトランジスタと、閾値電圧の異なる２種類の第２導電型（Ｐチャネル型）のＭＯＳトランジスタを用いて電圧検出回路１を実現した場合を例にとり説明する。具体的には、トランジスタとして、図３Ａに示されるＮチャネル型のＭＯＳトランジスタＭＮと、図３Ｂに示される、閾値電圧がＭＯＳトランジスタＭＮよりも高いＮチャネル型のＭＯＳトランジスタＭＮＨと、図３Ｃに示されるＰチャネル型のＭＯＳトランジスタＭＰと、図３Ｄに示される、閾値電圧がＭＯＳトランジスタＭＰよりも高いＰチャネル型のＭＯＳトランジスタＭＰＨと、を用いて電圧検出回路１を構成する場合を一例として示す。また、ＭＯＳトランジスタＭＮ，ＭＮＨ，ＭＰ，ＭＰＨはいずれも、ノーマリオフ型のＭＯＳトランジスタであるとする。また、以下の説明では、「ＭＯＳトランジスタ」を、単に「トランジスタ」と称することがある。

（１）多出力電圧リファレンス回路１１
図４は、多出力電圧リファレンス回路１１の回路構成を示す図である。
図４に示されるように、多出力電圧リファレンス回路１１は、基準電圧生成回路１１０と、分圧回路１１１と、バッファ回路１１２とから構成されている。

基準電圧生成回路１１０は、入力電圧Ｖ_INに基づいて、電源電圧依存性および温度依存性の低い基準電圧Ｖ_REFを生成する回路である。

分圧回路１１１は、基準電圧生成回路１１０によって生成された基準電圧Ｖ_REFを複数分圧して出力する回路である。分圧回路１１１は、例えば、図４に示されるように、基準電圧Ｖ_REFが供給される信号ラインとグラウンドラインＧＮＤとの間に、ドレイン電極とゲート電極が短絡されたトランジスタＭａ１を複数直列に接続したダイオードチェーン回路によって実現することができる。

バッファ回路１１２は、分圧回路１１１から出力された電圧を夫々バッファして基準電圧Ｖｃ０〜ＶｃＮ（Ｎは１以上の整数）として出力する回路である。

具体的に、バッファ回路１１２は、図４に示されるように、電源ラインＶ_INとグラウンドラインＧＮＤとの間に直列に接続された複数のＮＭＯＳトランジスタＭｂ０〜ＭｂＮと、電源ラインＶ_INとグラウンドラインＧＮＤとの間に複数のＮＭＯＳトランジスタＭｂ０〜ＭｂＮと直列に接続されたトランジスタＭｃ１とを含む。

トランジスタＭｃ１は、ゲート電極とソース電極とがグラウンドラインＧＮＤに共通に接続されている。バッファ回路１１２では、ゲート電極とソース電極とを短絡した状態（Ｖ_GS＜Ｖ_THN）のトランジスタＭｃ１のドレイン−ソース間に流れるリーク電流を利用して定電流源を実現している。

定電流源としてのトランジスタＭｃ１と直列に接続された複数のトランジスタＭｂ０〜ＭｂＮは、ゲート電極に入力された電圧をソース電極から夫々出力するソースフォロアとして機能する。
これにより、バッファ回路１１２は、基準電圧生成回路１１０によって生成された電圧を複製した電圧Ｖｃ０と、分圧回路１１１から出力された複数の電圧を夫々複製した電圧Ｖｃ１〜ＶｃＮを生成する電圧複製回路（ＭＶＤ：Ｍｕｌｔｉｐｌｅｖｏｌｔａｇｅｄｕｐｌｉｃａｔｏｒ）として機能する。なお、ＭＶＤのより詳細な動作や効果については、非特許文献１に開示されている。

バッファ回路１１２によって生成される電圧Ｖｃ０〜ＶｃＮのうち、電圧Ｖｃ０〜ＶｃＮ−１は、選択回路１４に入力される。選択回路１４は、入力された電圧Ｖｃ１〜ＶｃＮ−１の中から選択信号ｓｅｌＲによって指定された一つの電圧を選択し、基準電圧Ｖ_REF1として出力する。

また、バッファ回路１１２によって生成される電圧Ｖｃ０〜ＶｃＮのうち、バッファ回路１１２によって生成される電圧ＶｃＮは、後述するオフセット調整回路１５に入力され、オフセット電圧Ｖ_OFの生成に利用される。

基準電圧Ｖ_REF1は、電圧依存性および温度依存性が低いことが望まれる。そのためには、基準電圧Ｖ_REF1の基となる基準電圧Ｖ_REFの電圧依存性および温度依存性を低減する必要がある。
非特許文献１に開示された従来の電圧検出回路では、非特許文献４に開示された、サブスレッショルド領域で動作する２つのトランジスタを用いた基準電圧生成回路を採用している。しかながら、非特許文献４に開示された基準電圧生成回路は、電源電圧が比較的低い低消費電力のアプリケーション向けの回路であり、４．５Ｖ以上の比較的高い電源電圧のアプリケーションに適用した場合、生成する基準電圧の電源電圧依存性が大きくなるという問題がある。この電源電圧依存性を抑えるためには、プロセスで許容される最大サイズのゲート長のトランジスタを用いることや、基準電圧生成回路の出力端子に２ｐＦ程度の大きな容量を付加する等の対策が必要となる（非特許文献４参照）。
そこで、本実施の形態に係る電圧検出回路１では、基準電圧Ｖ_REFを生成する基準電圧生成回路１１０として、図５に示す回路構成を採用する。

図５は、基準電圧生成回路１１０の回路構成を示す図である。
図５に示されるように、基準電圧生成回路１１０は、閾値電圧の高いＰチャネル型のＭＯＳトランジスタＭｄ１、Ｍｄ３、Ｍｄ７（図３Ｄ参照）と、閾値電圧の低いＮチャネル型のＭＯＳトランジスタＭｄ２、Ｍｄ４、Ｍｄ５、Ｍｄ６（図３Ａ参照）を用いたカスコード接続回路によって構成されている。

具体的に、基準電圧生成回路１１０は、ドレイン電極が電源ラインに接続され、ゲート電極とソース電極が短絡されたＮチャネル型のトランジスタＭｄ２と、ゲート電極とドレイン電極がグラウンドラインに接続され、ソース電極がトランジスタＭｄ２のゲート電極およびソース電極に接続されたＰチャネル型のトランジスタＭｄ１とを含む。

また、基準電圧生成回路１１０は、ドレイン電極が電源ラインに接続され、ゲート電極とソース電極が短絡されたＮチャネル型のトランジスタＭｄ４と、ゲート電極がトランジスタＭｄ２のゲート電極およびソース電極に接続され、ドレイン電極がグラウンドラインに接続され、ソース電極がトランジスタＭｄ４のゲート電極およびソース電極に接続されたＰチャネル型のトランジスタＭｄ３とを含む。

更に、基準電圧生成回路１１０は、ゲート電極がトランジスタＭｄ４のソース電極およびゲート電極に接続され、ドレイン電極が電源ラインに接続されたＮチャネル型のトランジスタＭｄ５と、ゲート電極とソース電極が短絡され、ドレイン電極がトランジスタＭｄ５のソース電極に接続されたＮチャネル型のトランジスタＭｄ６と、ドレイン電極およびゲート電極がグラウンドラインに接続され、ソース電極がトランジスタＭｄ６のゲート電極およびソース電極に接続されたトランジスタＭｄ７と、を含む。

以下、図５に示す基準電圧生成回路１１０による基準電圧Ｖ_REFの生成原理について説明する。なお、以下の説明では、電源電圧変動に対する２次効果が存在しないと仮定する。

先ず、トランジスタＭｄ１に流れる電流Ｉ１と、トランジスタＭｄ２に流れる電流Ｉ２は、式（１）、式（２）によって夫々表すことができる。

ここで、Ｖ_AはトランジスタＭｄ１のソース電極とトランジスタＭｄ２のソース電極およびゲート電極が接続されるノードの電圧である。また、Ｗ₁，Ｌ₁，Ｖ_THPは、夫々、トランジスタＭｄ１のゲート幅、ゲート長、および閾値電圧であり、Ｗ₂，Ｌ₂，Ｖ_THNは、夫々、トランジスタＭｄ２のゲート幅、ゲート長、および閾値電圧である。また、μ_p，μ_N，ｍ_P，ｍ_N，およびＶ_Tは夫々、Ｐチャネル型のＭＯＳトランジスタのチャネル移動度、Ｎチャネル型のＭＯＳトランジスタのチャネル移動度、Ｐチャネル型のＭＯＳトランジスタのサブスレッショルド係数、Ｎチャネル型のＭＯＳトランジスタのサブスレッショルド係数、および熱電圧である。

Ｉ１＝Ｉ２であることから、Ｖ_Aは以下のように表される。

式（３）から理解されるように、適切なＭ１とＭ２のトランジスタサイズ比を決定することでＶ_Tが係数にかかる項を除去することができる。よって、係数Ｖ_Tを有する項を除去すると、Ｖ_Aは、式（４）で表される。

式（４）から理解されるように、電圧Ｖ_Aは、温度に依存性せず、理想的には電源電圧変動にも依存しない電圧となる。

同様に、トランジスタＭｄ３のソース電極の電圧Ｖ_Bは、式（５）で表される。

また、トランジスタＭｄ５に流れる電流Ｉ₅，トランジスタＭｄ６に流れる電流Ｉ₆，およびトランジスタＭｄ７に流れる電流Ｉ₇は、式（６），式（７），式（８）によって夫々表される。式（６）〜（８）において、Ｗ₅〜Ｗ₇およびＬ₅〜Ｌ₇は、夫々、トランジスタＭｄ５〜Ｍｄ７のゲート幅およびゲート長である。

ここで、トランジスタＭｄ５とＭｄ６が同サイズであるとした場合、式（６）、（７）を連立させることにより、トランジスタＭｄ５のソース電極とトランジスタＭｄ６のドレイン電極とが接続されるノードの電圧Ｖ_Cは、式（９）で表される。ここで、Ｖ_Bは、トランジスタＭｄ４のソース電極およびゲート電極とトランジスタＭｄ５のゲート電極が接続されるノードの電圧である。

更に、トランジスタＭｄ６とＭｄ７を適切なサイズ比にした場合、式（７）と式（８）を連立させることにより、出力電圧Ｖ_REFは式（１０）で表される。

式（１０）から理解されるように、図５に示す基準電圧生成回路１１０によれば、トランジスタＭｄ１〜Ｍｄ４から成る電圧生成回路の出力電圧（Ｖ_B）がトランジスタＭｄ５〜Ｍｄ７から成るカスコード接続された回路によって電圧Ｖ_Cとして複製される。
ここで、電圧Ｖ_Bが電源電圧Ｖ_INの変化に対してａ［Ｖ／Ｖ］の変動があると仮定した場合、電圧Ｖ_Cは、電源電圧Ｖ_INの変化に対してａ²［Ｖ／Ｖ］程度まで低下する。したがって、電圧Ｖ_Cに基づいて生成される基準電圧Ｖ_REFの電源電圧依存性も小さくなる。なお、単位［Ｖ／Ｖ］は、出力電圧の変動［Ｖ］を電源電圧の変動〔Ｖ〕で除算したものである。

図６は、図５に示される基準電圧生成回路１１０の電源電圧Ｖ_INに対する出力電圧（基準電圧Ｖ_REF）の静特性のＳＰＩＣＥによるシミュレーション結果を示す図であり、図７は、図６の参照符号５０２で示される範囲の拡大図である。

図６，７には、トランジスタＭｄ５をカスコード接続した基準電圧生成回路１１０によって生成した基準電圧Ｖ_REFの、−２０℃から８０℃までの夫々のおける電源電圧Ｖ_INに対する静特性が参照符号５０１で示され、非特許文献１で採用されているカスコード接続のない基準電圧生成回路によって生成した基準電圧Ｖ_REFの、−２０℃から８０℃までの夫々の温度における電源電圧Ｖ_INに対する静特性が参照符号５００で示されている。

図６，７から理解されるように、トランジスタＭｄ５をカスコード接続した基準電圧生成回路１１０は、カスコード接続のない基準電圧生成回路に比べて、電源電圧Ｖ_INに対する出力電圧（基準電圧Ｖ_REF）の変化が小さくなる。具体的には、カスコード接続がない回路では、電源電圧の変化に対する出力電圧（Ｖ_REF）の変化は１２ｍＶ／Ｖであったが、図５に示される基準電圧生成回路１１０では、０．４ｍＶ／Ｖに改善された。

図８は、図５に示される基準電圧生成回路１１０の電源電圧除去比（ＰＳＲＲ）のシミュレーション結果を示す図である。図８には、図６と同様に、トランジスタＭｄ５をカスコード接続した基準電圧生成回路１１０のＰＳＲＲのシミュレーション結果５０４と、トランジスタＭｄ５のカスコード接続のない基準電圧生成回路のＰＳＲＲのシミュレーション結果５０３が夫々示されている。

本シミュレーションでは、電源電圧Ｖ_INの交流変動に対する出力電圧（Ｖ_REF）の交流変動をＰＳＲＲ（ＰｏｗｅｒＳｕｐｐｌｙＲｅｊｅｃｔｉｏｎＲａｔｉｏ）として定義している。

図８から理解されるように、トランジスタＭｄ５をカスコード接続することにより、約−４０ｄＢのＰＳＲＲの改善が確認された。

このように、本実施の形態に係る基準電圧生成回路１１０によれば、基準電圧Ｖ_REFの電源電圧依存性を低減することができる。

一方、基準電圧Ｖ_REFの温度依存性を低減するためには、基準電圧生成回路１１０に一定以上の電流を供給する必要がある。例えば、図５に示す基準電圧生成回路１１０では、基準電圧Ｖ_REFの温度依存性を低減するために４００ｐＡ程度の回路電流を供給する必要がある。

図９は、図５に示される基準電圧生成回路１１０の電源電圧Ｖ_INに対する回路電流のシミュレーション結果を示す図である。図９には、図８と同様に、トランジスタＭｄ５をカスコード接続した基準電圧生成回路１１０の回路電流のシミュレーション結果５０６と、カスコード接続のない基準電圧生成回路の回路電流のシミュレーション結果５０５が夫々示されている。

図９から理解されるように、図５に示される基準電圧生成回路１１０は、トランジスタＭｄ５のカスコード接続のない基準電圧生成回路に比べて回路電流が増加するが、その増加分は８０ｐＡ未満に抑えられている。したがって、図５に示される基準電圧生成回路１１０を採用することによる、電圧検出回路１全体の消費電力への影響は小さいと言える。

（２）オフセット調整回路１５
図１０は、オフセット調整回路１５の基本構成を示す図である。
図１０に示されるオフセット調整回路１５の基本構成を示す回路１５Ａ（以下、「オフセット調整回路１５Ａ」と表記する。）は、ゲート電極に可変電圧としてのオフセット電圧Ｖ_OFが印加され、ソース電極がグラウンドラインＧＮＤに接続されたＮチャネル型のトランジスタＭｅ１と、ゲート電極に分圧回路１０Ａから出力された電圧Ｖ_IN0が印加され、ソース電極がトランジスタＭｅ１のドレイン電極に接続され、ドレイン電極が電源ラインＶ_INに接続されたＮチャネル型のトランジスタＭｅ２とを含んで構成されている。

なお、図１０では、上述した分圧回路１０の回路構成例として、上述したダイオードチェーン回路の代わりに、電源ラインＶ_INとグラウンドラインＧＮＤとの間に直列に接続された複数の抵抗から成る抵抗ラダー回路１０Ａが示されている。

図１０において、トランジスタＭｅ１、Ｍｅ２は、同サイズのゲート幅Ｗおよびゲート長を有し、電気的特性が等しいものとする。また、オフセット電圧Ｖ_OFは、トランジスタＭｅ１の閾値電圧Ｖ_THNよりも小さいものとする。

ここで、オフセット電圧Ｖ_OFを可変とし、分圧回路１０Ａから出力される電圧Ｖ_IN０を“Ｖ_IN0＝ｓＶ_IN（０＜ｓ≦１）”としたとき、トランジスタＭｅ１に流れる電流Ｉ₁とトランジスタＭｅ２に流れる電流Ｉ₂は夫々、式（１１），式（１２）で表される。

ここで、オフセット調整回路１５Ａの出力電流が十分に小さく、Ｉ₁＝Ｉ₂とみなすことができる場合には、オフセット調整回路１５Ａの出力電圧Ｖ_IN1は、式（１３）で表すことができる。

式（１３）から理解されるように、オフセット調整回路１５Ａによれば、分圧回路１０Ａから出力された電圧Ｖ_IN0からオフセット電圧Ｖ_OFを減算した電圧Ｖ_IN1を生成することができる。
なお、本回路は、オフセット電圧Ｖ_OFがトランジスタＭｅ１の閾値電圧Ｖ_THNよりも高い場合にも同様のオフセット調整機能を実現することができる。

図１１は、オフセット調整回路１５Ａの入力電圧に対する出力電圧のシミュレーション結果を示す図である。

図１１には、Ｖ_OF＝１００ｍＶ、ｓ＝０．２５となるように分圧回路１０Ａおよび可変電圧源を設定した場合の、入力電圧Ｖ_INに対する分圧回路１０Ａの出力電圧Ｖ_IN0のシミュレーション結果と、入力電圧Ｖ_INに対するオフセット調整回路１５Ａの出力電圧Ｖ_IN1のシミュレーション結果が夫々示されている。また、Ｖ_OF＝１００ｍＶ、ｓ＝０．２５としたときの出力電圧Ｖ_IN1の理論直線“Ｖ_IN1＿ｉｄｅａｌ＝０．２５Ｖ_IN−０．１”が参照符号６００で示されている。

図１１に示されるように、入力電圧Ｖ_INがトランジスタＭｅ１，Ｍｅ２の閾値電圧Ｖ_THN以上となる範囲では、オフセット調整回路１５Ａの出力電圧Ｖ_IN1の特性は理論直線６００と略一致する。
以上のことから理解されるように、オフセット電圧調整回路１５Ａによれば、分圧回路１０から出力される電圧Ｖ_IN0にオフセットを加えることにより、電圧Ｖ_IN0からオフセット電圧Ｖ_OFだけ低下させた電圧Ｖ_IN1を生成することが可能となる。

次に、上述のオフセット調整回路１５Ａを基に設計した電圧検出回路１におけるオフセット調整回路１５の具体的な回路構成例を示す。
図１２は、オフセット調整回路１５の具体的な回路構成を示す図である。
図１２に示されるように、オフセット調整回路１５は、複数のオフセット付加部１５１＿１〜１５１＿ｘと、出力選択部１５２と、オフセット電圧生成部１５０とから構成されている。

オフセット付加部１５１＿１〜１５１＿ｘは、後述するオフセット電圧生成部１５０によって生成されるオフセット電圧Ｖ_{OF_1}〜Ｖ_{OF_x}毎に対応して設けられ、分圧回路１１１から出力された電圧Ｖ_IN0から対応するオフセット電圧Ｖ_{OF_1}〜Ｖ_{OF_x}だけ低下させた電圧を夫々出力する回路である。

具体的に、各オフセット付加部１５１＿１〜１５１＿ｘは、上述したオフセット調整回路１５Ａと同様に、電源ラインＶ_IN1とグラウンドラインＧＮＤとの間に直列に接続されたＮチャネル型のトランジスタＭｅ１，Ｍｅ２を含む。各オフセット付加部１５１＿１〜１５１＿ｘのトランジスタＭｅ２のゲート電極には、電圧Ｖ_IN0が共通に印加され、各オフセット付加部１５１＿１〜１５１＿ｘのトランジスタＭｅ１のゲート電極には、対応するオフセット電圧Ｖ_{OF_1}〜Ｖ_{OF_x}が夫々印加される。

また、各オフセット付加部１５１＿１〜１５１＿ｘは、トランジスタＭｅ１，Ｍｅ２に対する電源の供給と遮断を制御するパワーゲーティングスイッチとしてのトランジスタＭｅ３を有している。トランジスタＭｅ３は、例えば、Ｐチャネル型のＭＯＳトランジスタであり、電源ラインＶ_IN1とグラウンドラインＧＮＤとの間にトランジスタＭｅ１，Ｍｅ２と直列に接続されている。

なお、トランジスタＭｅ３は、トランジスタＭｅ１，Ｍｅ２に対する電源の供給と遮断を制御することができればよく、トランジスタＭｅ３の導電型や接続先は、図１２の回路例に限定されるものではない。

各オフセット付加部１５１＿１〜１５１＿ｘのトランジスタＭｅ３のゲート電極には、選択信号ＥＮ１〜ＥＮｘの論理レベルが反転した信号ＥＮ０Ｂ〜ＥＮｘＢが夫々印加される。

オフセット付加部１５１＿０は、オフセット付加部１５１＿１〜１５１＿ｘと同様の回路構成を有し、トランジスタＭｅ２のゲート電極にオフセット電圧としてグラウンド電圧（０Ｖ）が印加され、トランジスタＭｅ３のゲート電極に選択信号ＥＮ０を反転した信号ＥＮ０Ｂが印加される。

なお、図１２では、分圧回路１０として、上述した抵抗ラダー回路１０Ａ（図１０参照）の代わりに、電源ラインＶ_INとグラウンドラインＧＮＤとの間に、ドレイン電極とゲート電極が短絡されたＰチャネル型のトランジスタＭｆ１を複数直列に接続したダイオードチェーン回路を例示している。

出力選択部１５２は、複数のオフセット付加部１５１＿０〜１５１＿ｘから夫々出力された複数の電圧の中から選択信号ＥＮ０〜ＥＮｘで指定された一つの電圧を選択して出力する回路（例えば、マルチプレクサ（ＭＵＸ：ｍｕｌｔｉｐｌｅｘｅｒ））である。

具体的に、出力選択部１５２は、オフセット付加部１５１＿０〜１５１＿ｘの出力ノードと比較回路１２の一方の入力端子（例えば非反転入力端子）との間に接続された複数のトランジスタＭ２（スイッチ）から構成されている。各トランジスタＭ２のゲート電極には、対応する選択信号ＥＮ０〜ＥＮｘが夫々印加される。

オフセット電圧生成部１５０は、オフセット電圧Ｖ_OFとして、複数のオフセット電圧Ｖ_{OF_1}〜Ｖ_{OF_x}を生成して出力する回路である。

ここで、電圧検出回路１の検出電圧Ｖ_DETECTが重複せず、且つ、検出電圧Ｖ_DETECTのトリミング幅が全トリミング範囲において一定となるためには、オフセット電圧Ｖ_{OF_1}〜Ｖ_{OF_x}を、プログラム可能な多出力電圧リファレンス回路１１によって生成される複数の電圧のうち最も小さい電圧（最小解像度１ＬＳＢ）を更に分割した電圧とすることが十分条件である。

そこで、オフセット電圧生成部１５０は、多出力電圧リファレンス回路１１におけるバッファ回路１１２（図４参照）のトランジスタＭｂ_Nのソース電極とトランジスタＭｃ１のドレイン電極が接続されるノードの電圧Ｖ_CNを分圧して、複数のオフセット電圧Ｖ_{OF_1}〜Ｖ_{OF_x}を生成する。

具体的に、オフセット電圧生成部１５０は、図１２に示されるように、電圧Ｖ_CNが供給される信号線とグラウンドラインＧＮＤとの間に、ドレイン電極とゲート電極が短絡されたＮチャネル型のトランジスタＭｊ１を複数直列に接続したダイオードチェーン回路によって実現される。なお、オフセット電圧生成部１５０は、電圧Ｖ_CNを分圧して複数のオフセット電圧Ｖ_{OF_1}〜Ｖ_{OF_x}を生成することができる回路であればよく、図１２に示す回路構成に限定されるものではない。例えば、分圧回路１０と同様に、上述したダイオードチェーン回路の代わりに、電圧Ｖ_CNが供給される信号線とグラウンドラインＧＮＤとの間に直列に接続された複数の抵抗から成る抵抗ラダー回路によってオフセット電圧生成部１５０を実現してもよい。

図１２に示すオフセット調整回路１５によれば、選択信ＥＮ０〜ＥＮｘにより、入力電圧Ｖ_INを分圧した電圧Ｖ_IN0に対して所望のオフセットを付加した電圧Ｖ_IN1を生成することが可能となる。

また、選択信ＥＮ０〜ＥＮｘを反転した信号ＥＮ０Ｂ〜ＥＮｘＢによってパワーゲーティングスイッチとしての各トランジスタＭｅ３のオン／オフさせることにより、使用するオフセット付加部１５１＿０〜１５１＿ｘにのみ電源を供給し、使用しないオフセット付加部１５１＿０〜１５１＿ｘに対する電源供給を遮断することができるので、電圧検出回路１の消費電力の増大を防ぐことができる。

（３）比較回路１２および出力回路１７
図１３は、比較回路１２および出力回路１７の回路構成を示す図である。
比較回路１２としては、よく知られた差動回路を用いることができる。
図１３では、比較回路１２として、Ｐチャネル型のトランジスタＭｇ１，Ｍｇ２によって入力差動対を構成した回路を例示しているが、基準電圧Ｖ_REF1と電圧Ｖ_IN1との大きさを比較して比較結果を出力することができれば、上記の回路構成に限定されるものではない。

本実施の形態では、比較回路１２の非反転入力端子に電圧Ｖ_IN1が入力され、比較回路１２の反転入力端子に電圧Ｖ_REF1が入力されるものとする。これにより、比較回路１２は、電圧Ｖ_IN1が基準電圧Ｖ_REF1よりも高い場合にハイレベル（Ｖ_IN）の出力信号Ｖ_CMPOUTを出力し、電圧Ｖ_IN1が基準電圧Ｖ_REF1よりも低い場合にローレベル（ＧＮＤ（＝０Ｖ））の出力信号Ｖ_CMPOUTを出力する。

出力回路１７は、上述したように、比較回路１２から出力された信号Ｖ_CMPOUTをバッファして出力する回路である。出力回路１７は、電圧検出回路の出力信号のグリッチを防止するために、非特許文献１に開示された電圧検出回路と同様に、グリッチ防止回路１７１と否定論理積回路（以下、「ＮＡＮＤ」と称する）１７０とから構成されている。

グリッチ防止回路１７１は、電源ラインＶ_INとグラウンドラインＧＮＤとの間に直列に接続され、ゲート電極が共にグラウンドラインＧＮＤに接続されたＮチャネル型のトランジスタＭｈ１およびＰチャネル型のトランジスタＭｈ２を含む。グリッチ防止回路１７１は、トランジスタＭｈ１のドレイン電極とトランジスタＭｈ２のドレイン電極とが共通に接続されるノードから出力信号Ｖ_GOFFを出力する。なお、グリッチ防止回路１７１の具体的な動作については非特許文献１に開示されている。

ＮＡＮＤ１７０は、比較回路１２の出力信号Ｖ_CMPOUTとグリッチ防止回路１７１の出力信号Ｖ_GOFFとの否定論理積をとった信号を出力信号Ｖ_OUTとして出力する。

ここで、一般的な回路構成を有する反転回路（インバータ）や否定論理積回路（ＮＡＮＤ）等のロジック回路では、比較的に高い電源電圧（例えば１Ｖ以上）において、ロジック回路を構成するトランジスタのゲート−ソース間電圧Ｖ_GSがトランジスタの閾値電圧を超えるため、ロジック回路の出力論理レベルが切り替わるときに一時的に貫通電流が流れることが知られている。例えば、図１４に示す一般的な回路構成を有するロジック回路（この例ではインバータＩＮＶ）を電圧検出回路１の出力段（比較回路１２の出力端子）に接続した場合、図１５のシミュレーション結果に示されるように、出力信号Ｖ_OUTの論理レベルが切り替わるときに上記ロジック回路に貫通電流Ｉ_{DD_INV}が流れてしまう。貫通電流Ｉ_{DD_INV}が流れると、入力電圧Ｖ_INが一時的に低下するため、電源ラインＶ_INに接続されている回路が誤動作するおそれがある。この問題は、インバータを出力回路に用いた先行研究（非特許文献２参照）やデータシート（非特許文献３参照）等でも報告されている。

そこで、本実施の形態に係る電圧検出回路１では、上述の貫通電流を防ぐために、ＮＡＮＤ１７０に図１３に示す回路構成を採用する。
図１３に示すように、ＮＡＮＤ１７０は、ゲート電極にグリッジ防止回路１７１の出力信号Ｖ_GOFFが印加され、ソース電極がグラウンドラインＧＮＤに接続されたＰチャネル型のトランジスタＭｈ３と、ゲート電極に比較回路１２の出力信号Ｖ_CMPOUTが印加され、ソース電極がトランジスタＭｈ３のドレイン電極に接続されたＮチャネル型のトランジスタＭｈ４とを含む。また、ＮＡＮＤ１７０は、ゲート電極にグリッジ防止回路１７１の出力信号Ｖ_GOFFが印加され、ソース電極が電源ラインＶ_INに接続され、ドレイン電極がトランジスタＭｈ４のドレイン電極に接続されたＰチャネル型のトランジスタＭｈ５と、電源ラインＶ_INとトランジスタＭｈ５のドレイン電極との間に接続された定電流源としてのトランジスタＭｈ６とを含む。更に、ＮＡＮＤ１７０は、トランジスタＭｈ６とカレントミラー回路を構成するＰチャネル型のトランジスタＭｈ７と、定電流源としてのＮチャネル型のトランジスタＭｈ８とを含む。

ここで、トランジスタＭｈ８とトランジスタＭｈ４のサイズ比（Ｗ／Ｌ比）は、“ｐ：１”である（ｐ＞１）。

図１６は、図１３に示すＮＡＮＤ１７０を出力回路１７に採用した電圧検出回路１において、ＮＡＮＤ１７０の回路電流のシミュレーション結果を示す図である。
図１３に示すＮＡＮＤ１７０によれば、図１６に示すＳＰＩＣＥによるシミュレーション結果に示されるように、ＮＡＮＤ１７０の出力信号Ｖ_OUTの論理レベルが切り替わるときに、電源ラインＶ_INからＮＡＮＤ１７０を経由してグラウンドラインＧＮＤに流れる電流Ｉ_{DD_NAND}を定電流源（トランジスタＭｈ６）によって制限することができる。これにより、出力信号Ｖ_OUTの切り替わり時の入力電圧Ｖ_INの低下を防止することが可能となる。

（４）選択信号生成回路１８
ところで、一般的な電圧検出回路では、検出電圧Ｖ_DETECTがヒステリシスを有している。本実施の形態に係る電圧検出回路１では、検出電圧Ｖ_DETECTのヒステリシスを実現するための機能部として、選択信号生成回路１８を備えている。

図１７は、電圧検出回路の検出電圧Ｖ_DETECTのヒステリシスを説明するための図である。
ここで、入力電圧Ｖ_INの内部回路への供給を開始する閾値電圧を「検出電圧Ｖ_{DETECT_HIGH}」とし、入力電圧Ｖ_INの内部回路への供給を停止する閾値電圧を「検出電圧Ｖ_{DETECT_LOW}」としている。

図１７に示すように、入力電圧Ｖ_INが０Ｖから上昇し、検出電圧Ｖ_{DETECT_HIGH}に到達したとき、入力電圧Ｖ_INが内部回路に供給され、内部回路が動作を開始する。一方、入力電圧Ｖ_INが検出電圧Ｖ_{DETECT_HIGH}を超えた後に再び入力電圧Ｖ_INが低下し、検出電圧Ｖ_{DETECT_LOW}を下回ったとき、内部回路への入力電圧Ｖ_INの供給が遮断され、内部回路の動作が停止する。

これまでに学会で報告や製品化されている従来の電圧検出回路でも、図１７に示すような検出電圧Ｖ_DETECTのヒステリシスを実現していたが、ヒステリシス値（検出電圧Ｖ_{DETECT_HIGH}と検出電圧Ｖ_{DETECT_LOW}との差）が固定されていたため、ユーザの使い勝手が良いとは言い難かった。
そこで、本実施の形態に係る電圧検出回路１では、選択信号生成回路１８によってヒステリシス値のプログラム機能を実現している。

なお、本実施の形態において、特に断りが無い場合には、「検出電圧Ｖ_DETECT」は「検出電圧Ｖ_{DETECT_HIGH}」を表すものとする。

図１８は、選択信号生成回路１８の具体的な回路構成を示す図である。
図１８に示すように、選択信号生成回路１８は、レジスタ１８１Ａ，１８１Ｂ，１８１Ｃと、レジスタ選択部としての複数のスイッチ１８２Ａ，１８２Ｂと、デコーダ１８３Ａ，１８３Ｂ，１８３Ｃとを含む。

レジスタ１８１Ｃは、入力電圧Ｖ_INを分圧した電圧Ｖ_IN0の大きさを指定する値（データ）を記憶するための記憶部である。デコーダ（ＤＣＤＲ）１８３Ｃは、レジスタ１８１Ｃに記憶された値をデコードすることにより、選択信号ｓｅｌＤを生成して出力する。

レジスタ１８１Ａは、検出電圧Ｖ_{DETECT_HIGH}を指定するｎ（ｎは２以上の整数）ビットの値を記憶するための記憶部である。レジスタ１８１Ｂは、スイッチ検出電圧Ｖ_{DETECT_LOW}を指定するｎビットの値を記憶するための記憶部である。レジスタ１８１Ａ，１８１Ｂの下位ｍ（１≦ｍ＜ｎ）ビットは、オフセット電圧Ｖ_OFの大きさ（選択信号ＥＮ０〜ＥＮ７）を指定するビットであり、レジスタ１８１Ａ，１８１Ｂの上位（ｎ−ｍ）ビットは、基準電圧Ｖ_REF1の大きさ（選択信号ｓｅｌＲ）を指定するビットである。

本実施の形態では、ｎ＝６，ｍ＝３とし、６ビットのレジスタ１８１Ａ，１８１Ｂのうち下位３ビットがオフセット電圧Ｖ_OFの大きさを、上位３ビットが基準電圧Ｖ_REF1の大きさを指定するものとして説明するが、ｎ，ｍの値を上記の例に限定されるものではない。

スイッチ１８２Ａ＿１〜１８２Ａ＿６は、レジスタ１８１Ａのビット毎に設けられ、出力信号Ｖ_OUTに基づいて、対応するレジスタ１８１Ａのビットのデータを後段のデコーダ１８３Ａ，１８３Ｂに出力するか否かを切り替える回路である。

スイッチ１８２Ｂ＿１〜１８２Ｂ＿６は、レジスタ１８１Ｂのビット毎に設けられ、出力信号Ｖ_OUTに基づいて、対応するレジスタ１８１Ｂのビットのデータを後段のデコーダ１８３Ａ，１８３Ｂに出力するか否かを切り替える回路である。

スイッチ１８２Ａ＿１〜１８２Ａ＿６の回路構成例を図１９に、スイッチ１８２Ｂ＿１〜１８２Ｂ＿６の回路構成例を図２０に示す。スイッチ１８２Ａ＿１〜１８２Ａ＿６およびスイッチ１８２Ｂ＿１〜１８２Ｂ＿６は共に、Ｎチャネル型のトランジスタとＰチャネル型のトランジスタとが並列に接続されたアナログスイッチによって実現することができる。

図１９に示すように、スイッチ１８２Ａ＿１〜１８２Ａ＿６は、出力信号Ｖ_OUTがハイ（Ｈｉｇｈ）レベルであるときにオンし、出力信号Ｖ_OUTがロー（Ｌｏｗ）レベルであるときにオフする。一方、スイッチ１８２Ｂ＿１〜１８２Ｂ＿６は、出力信号Ｖ_OUTがハイレベルであるときにオフし、出力信号Ｖ_OUTがローレベルであるときにオンする。

デコーダ１８３Ａは、入力されたｍビットの値をデコードすることにより、選択信号ＥＮ０〜ＥＮｘを生成して出力する。また、デコーダ１８３Ｂは、入力された（ｎ−ｍ）ビットの値をデコードすることにより、選択信号ｓｅｌＲを生成して出力する。

図１８の例（ｍ＝３，ｎ＝６）の場合、デコーダ１８３Ａは、入力された３ビットの値をデコードし、８（＝２³）通りの選択信号ＥＮ０〜ＥＮ７を生成する。デコーダ１８３Ｂは、入力された３ビットの値をデコードし、８（＝２³）通りの選択信号ｓｅｌＲを生成する。

上述した回路構成を有する選択信号生成回路１８によれば、選択信号ｓｅｌＲおよび選択信号ＥＮ０〜ＥＮｘは以下のように生成される。
例えば、出力信号Ｖ_OUTがハイレベルであるとき、すなわち入力信号Ｖ_INが検出電圧Ｖ_DETECTよりも低いとき、スイッチ１８２Ａ＿１〜１８２Ａ＿３がオンし、スイッチ１８２Ｂ＿１〜１８２Ｂ＿３がオフすることにより、レジスタ１８１Ａの下位３ビットがデコーダ１８３Ａに入力されるので、レジスタ１８１Ａの下位３ビットの値に応じた選択信号ＥＮ０〜ＥＮ７が生成される。また、このとき、スイッチ１８２Ａ＿４〜１８２Ａ＿６がオンし、スイッチ１８２Ｂ＿４〜１８２Ｂ＿６がオフすることにより、レジスタ１８１Ａの上位３ビットがデコーダ１８３Ｂに入力され、レジスタ１８１Ａの上位３ビットの値に応じた選択信号ｓｅｌＲが生成される。

一方、出力信号Ｖ_OUTがローレベルであるとき、すなわち入力信号Ｖ_INが検出電圧Ｖ_DETECTよりも高いときスイッチ１８２Ａ＿１〜１８２Ａ＿３がオンし、スイッチ１８２Ｂ＿１〜１８２Ｂ＿３がオフすることにより、レジスタ１８１Ａの下位３ビットがデコーダ１８３Ａに入力されるので、レジスタ１８１Ａの下位３ビットの値に応じた選択信号ＥＮ０〜ＥＮ７が生成される。また、このとき、スイッチ１８２Ａ＿４〜１８２Ａ＿６がオンし、スイッチ１８２Ｂ＿４〜１８２Ｂ＿６がオフすることにより、レジスタ１８１Ａの上位３ビットがデコーダ１８３Ｂに入力され、レジスタ１８１Ａの上位３ビットの値に応じた選択信号ｓｅｌＲが生成される。

図２１は、図１８に示される選択信号生成回路１８を採用した電圧検出回路１の検出電圧Ｖ_DETECTのシミュレーション結果を示す図である。
図２１には、検出電圧Ｖ_{DETECT_HIGH}＝４．６Ｖ，検出電圧Ｖ_{DETECT_LOW}＝２．８Ｖとなるようにレジスタ１８１Ａ〜１８１Ｃを設定した場合のＳＰＩＣＥによるシミュレーション結果が示されている。

図２１に示されるように、選択信号生成回路１８によれば、２つのレジスタ１８１Ａ，１８１Ｂを用意し、出力信号Ｖ_OUTの切り替わりに応じて選択するレジスタ１８１Ａ，１８１Ｂを切り替えることにより、検出電圧Ｖ_DETECTにヒステリシスを持たせることができる。また、レジスタ１８１Ａ，１８１Ｂの設定値を変更することにより、ヒステリシス値を変更することができる。

なお、検出電圧Ｖ_{DETECT_HIGH}，Ｖ_{DETECT_LOW}を決定する際には、最初に、レジスタ１８１Ｃを設定して入力電圧Ｖ_INを分圧した電圧Ｖ_IN0の値を定めておき、その条件において、検出電圧Ｖ_{DETECT_HIGH}，Ｖ_{DETECT_LOW}が所望の電圧となるように、レジスタ１８１Ａ，１８１Ｂを設定すればよい。

≪本実施の形態に係る電圧検出回路の効果≫
図２２は、本実施の形態に係る電圧検出回路１による検出電圧Ｖ_DETECTのプログラミングの概念を示す図である。同図には、一例として、電圧Ｖ_IN1および基準電圧Ｖ_REF1を夫々４通りとした場合の検出電圧Ｖ_DETECTが例示されている。

電圧検出回路１によれば、図２２に示されるように、入力電圧Ｖ_IN0に任意のオフセット電圧Ｖ_{OF_1}〜Ｖ_{OF_x}を付加することによって電圧Ｖ_IN1を生成することにより、電圧Ｖ_IN1の入力電圧Ｖ_INに対する変化を示す直線の傾きを変えずに切片のみを変化させる（図２２のＶ_IN軸方向に平行移動させる）ことができるので、この電圧Ｖ_IN1と、一定の幅で変更可能な基準電圧Ｖ_REF1とを比較回路１２に入力することにより、検出電圧Ｖ_DETECTを、入力電圧Ｖ_INの広い範囲に渡って一定のトリミング幅（ＬＳＢ）でリニアに調整することが可能となる。

例えば、プログラム可能な多出力電圧リファレンス回路１１によって生成される複数の電圧のうち最も小さい電圧Ｖ_CN（最小解像度１ＬＳＢ）を更に分割することによってオフセット電圧Ｖ_{OF_1}〜Ｖ_{OF_x}を生成することにより、検出電圧Ｖ_DETECTのプログラミングによって設定可能な検出電圧Ｖ_DETECTが重複せず、且つ、検出電圧Ｖ_DETECTのトリミング幅が全トリミング可能範囲において一定とすることが可能となる。

図２３は、電圧検出回路１におけるレジスタ１８１Ａ，１８１Ｂに基づくデジタルコードに対する検出電圧Ｖ_DETECTのシミュレーション結果を示す図である。
図２３には、レジスタ１８１Ａ，１８１Ｂのビット数を６ビットとしたとき、下位３ビットに基づいて選択信号ＥＮ０〜ＥＮ７を生成し、上位３ビットに基づいて選択信号ｓｅｌＲを生成することによって６４（＝２⁶）通りのデジタルコードを生成した場合の、各デジタルコードに対する検出電圧Ｖ_DETECTのＳＰＩＣＥによるシミュレーション結果が示されている。

図２３に示すシミュレーション結果によれば、検出電圧Ｖ_DETECTを１．６Ｖから４．７５Ｖの範囲内にて６ビットのプログラミングを可能としている。この場合の検出電圧Ｖ_DETECTのトリミング幅（ＬＳＢ）は４９ｍＶであり、電圧検出回路１では、上述した非特許文献１に開示された電圧検出回路と比べて（図２８参照）、設定するデジタルコードに対して検出電圧Ｖ_DETECTがリニアに変化することが理解される。また、電圧検出回路１では、４Ｖ以上の比較的高い入力電圧Ｖ_INにおいても、トリミング幅（ＬＳＢ）を劣化させることなく、検出電圧Ｖ_DETECTのプログラミングが可能となっていることが理解される。

以上のように、本実施の形態に係る電圧検出回路１によれば、ユーザ側において、検出電圧Ｖ_DETECTのプログラミングが容易となる。また、電圧検出回路１では、４Ｖ以上の比較的高い入力電圧Ｖ_INにおいても検出電圧Ｖ_DETECTのトリミング幅が劣化しないので、検出電圧Ｖ_DETECTを４Ｖ以上の比較的高い値に設定する必要があるアプリケーションにも電圧検出回路１を適用することができる。
したがって、実施の形態に係る電圧検出回路１によれば、ユーザによる、広範囲な検出電圧Ｖ_DETECTのプログラミングが容易となる。

また、本実施の形態に係る電圧検出回路１によれば、図５に示したカスコード接続構造を有する基準電圧生成回路１１０によって生成した基準電圧Ｖ_REFを用いることにより、上述したように基準電圧Ｖ_REFの電源電圧依存性を低減することができるので、その基準電圧Ｖ_REFに基づいて生成される基準電圧Ｖ_REF1およびオフセット電圧Ｖ_{OF_1}〜Ｖ_{OF_x}の電源電圧依存性を低減することができ、検出電圧Ｖ_DETECTの電源電圧依存性を抑えることが可能となる。

また、基準電圧Ｖ_REFの電源電圧依存性の低減効果は、以下に示すように、検出電圧Ｖ_DETECTの線形性にも良い影響をもたらす。

図２４は、図５に示したカスコード接続構造を有する基準電圧生成回路１１０を採用した場合としない場合の検出電圧Ｖ_DETECTの影響を示す図である。
図２４には、図５に示したカスコード接続構造を有する基準電圧生成回路１１０を採用した電圧検出回路１における、６４通りのデジタルコード（６ビットのレジスタ１８１Ａ，１８１Ｂの設定値）に対する検出電圧Ｖ_DETECTの変化が参照符号８０１で示され、カスコード接続構造を有さない基準電圧生成回路（非特許文献４参照）を採用した電圧検出回路１における、６４通りのデジタルコード（６ビットのレジスタ１８１Ａ，１８１Ｂの設定値）に対する検出電圧Ｖ_DETECTの変化が参照符号８００で示されている。

図２４から理解されるように、カスコード接続構造を有さない基準電圧生成回路を採用した場合には、検出電圧Ｖ_DETECTがデジタルコードに変化に対して非線形に変化するのに対し、図５に示したカスコード接続構造を有する基準電圧生成回路１１０を採用した場合には、検出電圧Ｖ_DETECTがデジタルコードに変化に対してより線形に変化する。

このように、図５に示したカスコード接続構造を有する基準電圧生成回路１１０を採用した場合、入力電圧Ｖ_INの変化に対する、基準電圧Ｖ_REFに基づいて生成される基準電圧Ｖ_REF1およびオフセット電圧Ｖ_{OF_1}〜Ｖ_{OF_X}の変化が抑えられるので、デジタルコード（レジスタ１８１Ａ，１８１Ｂの設定値）に対する検出電圧Ｖ_DETECTの特性を線形に近づけることが可能となる。

また、図５に示したカスコード接続構造を有する基準電圧生成回路１１０を採用することにより、検出電圧Ｖ_DETECTの温度依存性を低減することが可能となる。

図２５は、本実施の形態に係る電圧検出回路１の検出電圧Ｖ_DETECTの温度特性のシミュレーション結果を示す図である。
図２５には、図５に示す基準電圧生成回路１１０に対して非特許文献５に開示されたプロセスばらつきに対する温度依存性のトリミング手法を適用して最適化した場合の電圧検出回路１の検出電圧Ｖ_DETECTの温度特性のＳＰＩＣＥによるシミュレーション結果が示されている。

図２５に示すように、電圧検出回路１によれば、検出電圧Ｖ_DETECT＝３．５Ｖとしたときの、−２０℃から１３０℃の範囲における検出電圧Ｖ_DETECTの温度依存性を、“１２７μＶ／℃（＝３６ｐｐｍ／℃）”に抑えることが可能となる。

また、本実施の形態に係る電圧検出回路１の全体回路電流（消費電流）増加は、以下に示すように、限定的であると言える。

図２６は、本実施の形態に係る電圧検出回路１の全体回路電流のシミュレーション結果を示す図である。
同図には、検出電圧Ｖ_DETECT＝３．５Ｖとしたときの入力電圧Ｖ_INに対する電圧検出回路１の全体回路電流の変化が示されている。
同図に示されるように、Ｖ_IN＝Ｖ_DETECT＝３．５Ｖとなったときの全体回路電流は２．７ｎＡであり、電圧検出回路１全体の消費電力は十分に抑えられていると言える。

以上、本発明者らによってなされた発明を実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、上記実施の形態において、電圧検出回路１がＣＭＯＳプロセスで実現される場合を例示したが、ＢｉＣＭＯＳ（ＢｉｐｏｌａｒＣｏｍｐｌｅｍｅｎｔａｒｙＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）プロセス等の他の半導体プロセスによって実現してもよい。

また、選択信号生成回路１８がレジスタ１８１Ａ〜１８１Ｃおよびスイッチ１８２Ａ＿１〜１８２Ａ＿６，１８１Ｂ＿１〜１８１Ｂ＿６を有し、検出電圧を指定する２つのデータパターンから１つのデータパターンを選択する構成を例示したが、これに限られない。例えば、レジスタ１８１Ａ〜１８１Ｃの設定値に相当するデータパターンを生成する回路を、電圧検出回路１が形成された半導体チップを搭載するボード基板上に設け、その回路が電圧検出回路１の出力信号Ｖ_OUTの論理レベルに応じて、上記データパターンを切り替えてデコーダ１８３Ａ，１８３Ｂに入力するようにしてもよい。レジスタ１８１Ｃについても同様である。

また、上記実施の形態では、電圧検出回路１を、エネルギーハーベスティング技術によって集めた環境エネルギーを用いるアプリケーションに適用する場合を例示したが、電圧監視が必要な上記以外のアプリケーションにも同様に適用することができる。

１００…システム、１…電圧検出回路、２…エネルギーハーベスティングデバイス、３…電源回路、４…出力スイッチ、５…内部回路、１０，１０Ａ…分圧回路、１１…多出力電圧リファレンス回路、１２…比較回路、１３，１４…選択回路、１５，１５Ａ…オフセット調整回路、１７…出力回路、１１０…基準電圧生成回路、１１１…分圧回路、１１２…バッファ回路、１５０…オフセット電圧生成部、１５１＿０〜１５１＿ｘ…オフセット付加部、１５２…出力選択部、１７０…ＮＡＮＤ、１７１…グリッチ防止回路、１８１Ａ，１８１Ｂ，１８１Ｃ…レジスタ、１８２Ａ＿１〜１８２Ａ＿６，１８２Ｂ＿１〜１８２Ｂ＿６…スイッチ、１８３Ａ，１８３Ｂ，１８３Ｃ…デコーダ、Ｖ_IN…入力電圧、Ｖ_IN1…入力電圧を分圧した電圧、Ｖ_OUT…出力信号、Ｖ_OF，Ｖ_{OF_1}〜Ｖ_{OF_X}…オフセット電圧、ｓｅｌＲ，ｓｅｌＤ，ＥＮ０〜ＥＮｘ…選択信号、Ｖ_CMPOUT…比較回路１２の出力信号、出力信号Ｖ_GOFF…グリッチ防止回路の出力信号。

Claims

監視対象の入力電圧を分圧して出力する入力電圧分圧回路と、
複数の第１基準電圧を生成して出力する多出力電圧リファレンス回路と、
前記入力電圧分圧回路から出力された電圧にオフセット電圧を加えて出力し、出力された電圧に加えられる前記オフセット電圧が変更可能なオフセット調整回路と、
前記複数の第１基準電圧の中から指定された一つの第１基準電圧を選択して出力する基準電圧選択回路と、
前記オフセット調整回路から出力された電圧と前記基準電圧選択回路から出力された前記第１基準電圧とを比較し、比較結果に応じた信号を出力する比較回路と、を有する
電圧検出回路。
請求項１に記載の電圧検出回路において、
前記オフセット調整回路は、
ゲート電極に前記オフセット電圧が印加され、ソース電極がグラウンド電圧が供給されるグラウンドラインに接続された第１導電型の第１トランジスタと、
ゲート電極に前記入力電圧分圧回路から出力された電圧が印加され、ソース電極が前記第１トランジスタのドレイン電極に接続され、ドレイン電極が前記入力電圧が供給される電源ラインに接続された第１導電型の第２トランジスタと、を含む
ことを特徴とする電圧検出回路。
請求項１に記載の電圧検出回路において、
前記オフセット調整回路は、
複数のオフセット電圧を生成して出力するオフセット電圧生成部と、
前記複数のオフセット電圧毎に対応して設けられ、前記入力電圧分圧回路から出力された電圧から夫々対応する前記オフセット電圧を減算した電圧を出力する複数のオフセット付加部と、
前記複数のオフセット付加部から夫々出力された複数の電圧の中から指定された電圧を選択して出力する出力選択部とを有し、
前記オフセット付加部の夫々は、
ゲート電極に前記オフセット電圧が印加され、ソース電極がグラウンド電圧が供給されるグラウンドラインに接続された第１導電型の第１トランジスタと、
ゲート電極に前記入力電圧分圧回路から出力された電圧が印加され、ソース電極が前記第１トランジスタのドレイン電極に接続され、ドレイン電極が前記入力電圧が供給される電源ラインに接続される第１導電型の第２トランジスタと、を含む
ことを特徴とする電圧検出回路。
請求項３に記載の電圧検出回路において、
前記多出力電圧リファレンス回路は、
第２基準電圧を生成する基準電圧生成回路と、
前記第２基準電圧を複数の電圧に分圧して出力する基準電圧分圧回路と、
前記基準電圧分圧回路から出力された前記複数の電圧を夫々バッファして前記第１基準電圧として出力するバッファ回路と、を含み、
前記バッファ回路は、
前記基準電圧分圧回路から出力される前記複数の電圧毎に対応して設けられ、前記電源ラインと前記グラウンドラインの間に直列に接続された複数の第１導電型の第３トランジスタと、
前記電源ラインと前記グラウンドラインの間に前記複数の第３トランジスタと直列に接続された定電流源とを含み、
前記複数の第３トランジスタは、前記基準電圧分圧回路から出力された夫々対応する電圧が入力されるゲート電極を有し、且つソース電極の電圧を前記第１基準電圧として出力し、
前記オフセット電圧生成部は、前記バッファ回路における前記第３トランジスタのソース電圧のうち、最も小さい電圧を分圧して前記複数の前記オフセット電圧を生成する
ことを特徴とする電圧検出回路。
請求項４に記載の電圧検出回路において、
前記基準電圧生成回路は、
ドレイン電極が前記電源ラインに接続され、ゲート電極とソース電極とが短絡された第１導電型の第４トランジスタと、
ゲート電極とドレイン電極とがそれぞれグラウンドラインに接続され、ソース電極が前記第４トランジスタのゲート電極およびソース電極に接続された第２導電型の第５トランジスタと、
ドレイン電極が前記電源ラインに接続され、ゲート電極とソース電極とが短絡された第１導電型の第６トランジスタと、
ゲート電極が前記第４トランジスタのゲート電極およびソース電極に接続され、ドレイン電極がグラウンドラインに接続され、ソース電極が前記第６トランジスタのゲート電極およびソース電極に接続された第２導電型の第７トランジスタと、
ゲート電極が前記第６トランジスタのソース電極およびゲート電極に接続され、ドレイン電極が前記電源ラインに接続された第１導電型の第８トランジスタと、
ゲート電極とソース電極が短絡され、ドレイン電極が前記第８トランジスタのソース電極に接続された第１導電型の第９トランジスタと、
ドレイン電極およびゲート電極がグラウンドラインに接続され、ソース電極が前記第９トランジスタのゲート電極およびソース電極に接続された第２導電型の第１０トランジスタと、を含む
ことを特徴とする電圧検出回路。
請求項２乃至５の何れか一項に記載の電圧検出回路において、
前記比較回路から出力された信号をバッファして出力する出力回路を有し、
前記出力回路は、
前記電源ラインと前記グラウンドラインの間に直列に接続され、ゲート電極が前記グラウンドラインに共通に接続された第１導電型の第１１トランジスタおよび第２導電型の第１２トランジスタを含み、前記第１１トランジスタのソース電極が前記グラウンドラインに接続され、前記第１２トランジスタのソース電極が前記電源ラインに接続され、前記第１１トランジスタのドレイン電極と前記第１２トランジスタのドレイン電極とが共通に接続されるノードから信号を出力するグリッチ防止回路と、
前記グリッチ防止回路から出力された信号と前記比較回路から出力された信号とを入力する否定論理積回路と、を含み、
前記否定論理積回路は、
ゲート電極に前記グリッチ防止回路から出力された信号が入力され、ソース電極が前記グラウンドラインに接続された第２導電型の第１３トランジスタと、
ゲート電極に前記比較回路から出力された信号が入力され、ソース電極が前記第１３トランジスタのドレイン電極に接続された第１導電型の第１４トランジスタと、
ゲート電極に前記グリッチ防止回路から出力された信号が印加され、ソース電極が前記電源ラインに接続され、ドレイン電極が前記第１４トランジスタのドレイン電極に接続された第２導電型の第１５トランジスタと、
前記電源ラインと前記第１５トランジスタのドレイン電極との間に接続された定電流源とを含む
ことを特徴とする電圧検出回路。
請求項２乃至６の何れか一項に記載の電圧検出回路において、
前記オフセット電圧の大きさを指定する第１選択信号と、前記第１基準電圧の大きさを指定する第２選択信号とを生成する選択信号生成回路を更に有し、
前記基準電圧選択回路は、前記第２選択信号に基づいて前記第１基準電圧を選択して出力し、
前記オフセット調整回路は、前記入力電圧分圧回路から出力された電圧に前記第１選択信号で指定された大きさの前記オフセット電圧を加えて出力し、
前記選択信号生成回路は、
前記電圧検出回路の第１検出電圧を指定する値を記憶する第１レジスタと、
前記電圧検出回路の、前記第１検出電圧よりも小さい第２検出電圧を指定する値を記憶する第２レジスタと、
前記比較回路から出力された電圧に基づいて、前記第１レジスタに記憶された値と前記第２レジスタに記憶された値の何れか一方を選択して出力するレジスタ選択部と、
前記レジスタ選択部によって選択されたデータをデコードして前記第１選択信号および前記第２選択信号を生成するデコーダとを含む
ことを特徴とする電圧検出回路。
請求項７に記載の電圧検出回路において、
前記第１レジスタおよび前記第２レジスタは、夫々ｎ（ｎは２以上の整数）ビットのデータを記憶し、
前記レジスタ選択部は、
前記比較回路から出力された電圧が第１論理レベルである場合に、前記第１レジスタのデータを読み出して出力し、前記比較回路から出力された電圧が第２論理レベルである場合に、前記第１レジスタのデータを読み出さない第１スイッチと、
前記比較回路から出力された電圧が前記第２論理レベルである場合に、前記第２レジスタのデータを読み出して出力し、前記比較回路から出力された電圧が前記第１論理レベルである場合に、前記第２レジスタのデータを読み出さない第２スイッチと、を含み、
前記デコーダは、
前記第１スイッチから出力された前記第１レジスタのデータまたは前記第２スイッチから出力された前記第２レジスタのデータに含まれるｍ（１≦ｍ＜ｎ）ビットのデータをデコードして前記第１選択信号を生成するオフセット電圧用デコーダと、
前記第１スイッチから出力された前記第１レジスタのデータまたは前記第２スイッチから出力された前記第２レジスタのデータに含まれる（ｎ−ｍ）ビットのデータをデコードして前記第２選択信号を生成する基準電圧用デコーダと、を含む
ことを特徴とする電圧検出回路。