JP2014149896A - 不揮発性半導体記憶装置及び半導体装置 - Google Patents
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Abstract
【解決手段】 不揮発性記憶素子へ書込みデータを送信する書込みデータ送信回路と、不揮発性記憶素子とデータ出力端子の間に接続された第一スイッチと、書込みデータ送信回路の出力端子に接続された第三スイッチと、各スイッチを制御する制御回路を備え、制御回路はテストモード信号が入力されると、第一スイッチと第三スイッチのみをオンして、不揮発性記憶素子へ書込みを行なう前に、書込みデータをデータ出力端子へ出力するように制御する。
【選択図】 図1
Description
〔OTP素子へのデータ1書込み〕
図6(a)にPMOS型OTP素子500にデータ1を書く場合の各信号のタイミングチャートを示す。書込モードが設定されると書込モード信号φ2がHighになる。t<t1の期間はPMOSトランジスタ511のゲート端子RENXはHighレベルでOFF状態、NMOSトランジスタ512のゲート端子CLRはLowレベルでOFF状態、PMOSトランジスタ521のゲート端子WENXはHighレベルでOFF状態、PMOSトランジスタ530のゲート端子MEMXはLowレベルでON状態である。書込みデータ送信回路522の出力は不定である。t1<t<t2の期間で、書込みデータ送信回路522からLowレベルを出力し、WDATAXはLowレベルになる。t2<t<t3の期間で、WENXをLowレベルにすることでPMOSトランジスタ521をONさせる。これにより、PMOS型OTP素子500のドレイン端子にLowレベルが伝達される。t3<t<t4の期間で、VDD端子に書込み電圧VPPレベルを印加することで、PMOS型OTP素子500のドレイン、ソース間にVPPが印加され、データ1の書込みが行なわれる。データ1の書込みが行なわれると、PMOS型OTP素子500は導通状態となる。
図6(b)にPMOS型OTP素子500にデータ0を書く場合の各信号のタイミングチャートを示す。書込モードが設定されると書込モード信号φ2がHighになる。t<t1の期間はデータ1書きの場合と同じである。t1<t<t2の期間で、書込みデータ送信回路522からHighレベルを出力し、WDATAXはHighレベルになる。t2<t<t3の期間で、WENXをLowレベルにすることでPMOSトランジスタ521をONさせる。これにより、PMOS型OTP素子500のドレイン端子にHighレベルが伝達される。t3<t<t4の期間で、VDD端子に書込み電圧VPPレベルを印加するが、PMOS型OTP素子500のドレイン、ソース間の電位差は0Vであるため、データ1の書込みは行なわれない。すなわち、PMOS型OTP素子500の状態は非導通状態のままでありデータ0のままである。
図7(a)にPMOS型OTP素子500からデータ1を読み出す場合の各信号のタイミングチャートを示す。読出モードが設定されると読出モード信号φ1がHighになる。t<t1の期間はPMOSトランジスタ511のゲート端子RENXはHighレベル、NMOSトランジスタ512のゲート端子CLRはLowレベル、PMOSトランジスタ521のゲート端子WENXはHighレベル、PMOSトランジスタ530のゲート端子MEMXはHighレベルであり、各スイッチは全てOFFしている。データ出力端子DOUTの電位はラッチ513が保持している前の読出しデータのレベルである。t1<t<t2の期間で、CLRをHighレベルにすることでNMOSトランジスタ512をONさせ、データ出力端子DOUTをLowレベルにする。t2<t<t3の期間で、CLRをLowレベルにすることでNMOSトランジスタ512をOFFさせるが、ラッチ513の動作によりデータ出力端子DOUTはLowレベルを維持したままである。t3<t<t4の期間で、RENXをLowレベル、MEMXをLowレベルにすることでPMOSトランジスタ511とPMOSトランジスタ530をONさせる。ここで、PMOS型OTP素子500は導通状態(データ1を記憶)のため、データ出力端子DOUTをHighレベルへ引き上げる。t>t4の期間では、RENXをHighレベル、MEMXをHighレベルにすることでPMOSトランジスタ511とPMOSトランジスタ530をOFFさせるが、ラッチ513の動作によりデータ出力端子DOUTはHighレベルを維持したままである。以上により、データ1が読み出される。
図7(b)にPMOS型OTP素子500からデータ0を読み出す場合の各信号のタイミングチャートを示す。読出モードが設定されると読出モード信号φ1がHighになる。t<t3の期間はデータ1読出しの場合と同じである。t3<t<t4の期間で、RENXをLowレベル、MEMXをLowレベルにすることでPMOSトランジスタ511とPMOSトランジスタ530をONさせる。ここで、PMOS型OTP素子500は非導通状態(データ0を記憶)のため、データ出力端子DOUTをHighレベルへ引き上げることができずLowレベルのままである。t>t4の期間では、RENXをHighレベル、MEMXをHighレベルにすることでPMOSトランジスタ511とPMOSトランジスタ530をOFFさせるが、ラッチ513の動作によりデータ出力端子DOUTはLowレベルを維持したままである。以上の動作により、データ0が読出される(例えば、特許文献1参照)。
図1に第一の実施形態の不揮発性記憶素子データ書込及び読出回路の回路図を示す。まず初めに回路の構成素子と接続について説明をする。不揮発性記憶素子の一例としてPMOS型OTP素子100を備え、ソース端子はPMOSスイッチ130のドレイン端子に接続される。PMOSスイッチ130のソース端子は高電圧側電源供給端子VDDに接続される。読出し回路110はPMOSトランジスタ111、NMOSトランジスタ112、ラッチ113で構成される。データ出力端子DOUTにはラッチ113の入出力端子、PMOSトランジスタ111のドレイン端子、NMOSトランジスタ112のドレイン端子が接続される。NMOSトランジスタ112のソース端子は低電圧側電源供給端子VSSに接続される。PMOSトランジスタ111のソース端子はPMOS型OTP素子100のドレイン端子に接続される。書込み回路120はPMOSトランジスタ121、書込みデータ送信回路122で構成される。書込みデータ送信回路122の出力端子WDATAXはPMOSトランジスタ121のドレイン端子に接続され、PMOSトランジスタ121のソース端子はPMOS型OTP素子100のドレイン端子に接続される。制御回路140は設定される読出モード信号φ1、書込モード信号φ2、テストモード信号φ3に応じて、PMOSトランジスタ111のゲート端子へ信号RENXを、PMOSトランジスタ121のゲート端子へ信号WENXを、PMOSトランジスタ130のゲート端子へ信号MEMXを、NMOSトランジスタ112のゲート端子へ信号CLRをそれぞれ出力する。
〔データ出力端子へのデータ1伝達〕
図2(a)にデータ出力端子DOUTへデータ1を伝達する動作のタイミングチャートを示す。テストモードが設定されるとテストモード信号φ3がHighになる。t<t1の期間はPMOSトランジスタ111のゲート端子RENXはHighレベル、NMOSトランジスタ112のゲート端子CLRはLowレベル、PMOSトランジスタ121のゲート端子WENXはHighレベル、PMOSトランジスタ130のゲート端子MEMXはHighレベルであり、各スイッチは全てOFFしている。書込みデータ送信回路122の出力は不定である。データ出力端子DOUTは不定であるがラッチが保持しているHigh及びLowのどちらかのレベルに固定されている。
図2(b)にデータ出力端子DOUTへデータ0を伝達する動作のタイミングチャートを示す。テストモードが設定されるとテストモード信号φ3がHighになる。t<t3の期間はデータ1事前伝達の場合と同じである。t3<t<t4の期間で、書込みデータ送信回路122からLowレベルを出力し、WDATAXはLowレベルになる。
図3に第二の実施形態の不揮発性記憶素子データ書込及び読出回路の回路図を示す。まず初めに回路の構成素子と接続を図1からの変更点について説明をする。書込み回路320は、書込みデータ送信回路122の出力信号WDATAXをインバータ341に入力し、WDATAとして出力する。PMOSトランジスタ311のゲート端子はRENXとWDATAを入力とするORゲート343の出力信号RENX2に接続する。PMOSトランジスタ321のゲート端子はWENXとWDATAを入力とするORゲート342の出力信号WENX2に接続する。NMOSトランジスタ312のゲート端子はCLRとWDATAを入力とするANDゲート344の出力信号CLR2に接続する。
〔データ出力端子へのデータ1伝達〕
図4(a)にデータ出力端子DOUTへデータ1を伝達する動作のタイミングチャートを示す。テストモードが設定されるとテストモード信号φ3がHighになる。t<t1の期間はPMOSトランジスタ311のゲート端子RENX2はHighレベル、NMOSトランジスタ312のゲート端子CLR2はLowレベル、PMOSトランジスタ321のゲート端子WENX2はHighレベル、PMOSトランジスタ330のゲート端子MEMXはHighレベルであり、各スイッチは全てOFFしている。書込みデータ送信回路122の出力は不定である。データ出力端子DOUTは不定であるがラッチが保持しているHigh及びLowのどちらかのレベルに固定されている。
図4(b)にデータ出力端子へデータ0を伝達する動作のタイミングチャートを示す。t<t1の期間はデータ1伝達の場合と同じである。t1<t<t2の期間で、WDATAXをLowレベルに設定する。インバータ341の動作により、WDATAはHighレベルに設定される。
110、510 読出し回路
120、320、520 書込み回路
140、540 制御回路
113、513 ラッチ
122、522 書込みデータ送信回路
Claims (3)
- 不揮発性記憶素子と、
前記不揮発性記憶素子のデータを出力するデータ出力端子と、
前記データ出力端子に接続された前記データを保持するラッチ回路と、
前記不揮発性記憶素子へ書込みデータを出力する書込みデータ送信回路と、
前記不揮発性記憶素子と前記データ出力端子の間に接続された第一スイッチと、
前記データ出力端子と低電圧側電源供給端子の間に接続された第二スイッチと、
前記書込みデータ送信回路の出力端子に接続された第三スイッチと、
前記不揮発性記憶素子と高電圧側電源供給端子の間に接続された第四スイッチと、
前記各スイッチを制御する制御回路と、
を備える不揮発性半導体記憶装置であって、
前記制御回路はテスト端子を備え、
前記制御回路は、前記テスト端子にテストモード信号が入力された時に、第一制御信号で前記第一スイッチをオンして、第二制御信号で前記第二スイッチをオフして、第三制御信号で前記第三スイッチをオンして、第四制御信号で前記第四スイッチをオフして、前記書込みデータ送信回路の書込みデータを前記データ出力端子に出力するように制御する、
ことを特徴とする不揮発性半導体記憶装置。 - 前記第一スイッチは、前記第一制御信号と前記書込みデータに基づく信号で制御され、
前記第二スイッチは、前記第二制御信号と前記書込みデータに基づく信号で制御され、
前記第三スイッチは、前記第三制御信号と前記書込みデータに基づく信号で制御される、
ことを特徴とする請求項1に記載の不揮発性半導体記憶装置。 - トリミングデータ記憶回路を備え、
前記トリミングデータ記憶回路を請求項1また2に記載の不揮発性半導体記憶装置で構成した
ことを特徴とする半導体装置。
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